JP2005208797A - Design method for semiconductor integrated circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a design method for a semiconductor integrated circuit capable of obtaining an optimum circuit satisfying restriction of electromigration (EM) in a range satisfying circuit restriction. <P>SOLUTION: This design method includes: a step for deciding the EM on the basis of circuit information; a step for calculating a lower limit value of an input transition time of a signal and an upper limit value of an output load satisfying the EM restriction about each circuit cell decided that each circuit cell does not satisfy the EM restriction; and a step for preforming logical recomposition about each of the circuit cell decided that the cell does not satisfy the EM restriction with the circuit cell decided that the cell does not satisfy the EM restriction and at least one circuit cell in its following stage and preceding stage included, such that the output load and the input transition time of the signal become the upper limit value or below of the output load satisfying the EM restriction and the lower limit value or above of the input transition time of the signal in the range satisfying the circuit restriction. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体集積回路のエレクトロマイグレーションに関する特性を最適化する設計方法に関するものである。   The present invention relates to a design method for optimizing characteristics related to electromigration of a semiconductor integrated circuit.

エレクトロマイグレーションとは、配線中の電子の流れと金属原子との間で起こる運動量の移転によって金属原子が移動するために起こる断線等の故障のことである。配線寿命ＭＴＴＦは、下記計算式で求められる。
ＭＴＴＦ＝Ａ×Ｊi -2×Ｅｘｐ（φ／ｋＴ）
ここで、Ａは配線層毎に決められた定数、Ｊiは単位面積当たりの平均電流、φは活性化エネルギー、ｋはボルツマン定数、Ｔは素子の温度である。 Electromigration is a failure such as disconnection caused by movement of a metal atom due to momentum transfer between an electron flow in a wiring and the metal atom. The wiring life MTTF is obtained by the following calculation formula.
MTTF = A × J i −2 × Exp (φ / kT)
Here, A is a constant determined for each wiring layer, J i is an average current per unit area, φ is an activation energy, k is a Boltzmann constant, and T is an element temperature.

エレクトロマイグレーションを考慮した設計方法又は検証方法に関する従来技術としては特許文献１〜３などがある。   Patent Documents 1 to 3 and the like are known as conventional techniques related to a design method or a verification method in consideration of electromigration.

特許文献１には、所定の回路セルを用いた半導体装置の回路を設計する回路設計手段と、半導体装置の回路内の各回路セルの配線それぞれに流れる配線電流に基づいて、各回路セルの配線それぞれにエレクトロマイグレーション現象が発生する可能性があるか否かを判定するエレクトロマイグレーション発生可能性判定手段と、回路内の回路セルそれぞれのＥＭ現象発生可能性の判定結果に基づいて、設計した回路を設計変更する回路設計変更手段とを有する回路設計装置が開示されている。   Patent Document 1 discloses a circuit design unit for designing a circuit of a semiconductor device using a predetermined circuit cell, and a wiring of each circuit cell based on a wiring current flowing in each wiring of each circuit cell in the circuit of the semiconductor device. An electromigration possibility determination means for determining whether or not there is a possibility of occurrence of an electromigration phenomenon, and a circuit designed based on the determination result of the possibility of occurrence of an EM phenomenon for each circuit cell in the circuit. A circuit design device having circuit design change means for changing a design is disclosed.

特許文献２には、レイアウトデータから抽出した各素子の電流値を算出して、チップ全体の電流分布をシミュレーションし、各素子の電流値に基づいて素子単位での消費電力及びジャンクション温度を算出し、各素子の消費電力の違いを考慮したジャンクション温度を用いて配線寿命の検証を行う配線寿命検証方法が開示されている。   In Patent Document 2, the current value of each element extracted from the layout data is calculated, the current distribution of the entire chip is simulated, and the power consumption and junction temperature for each element are calculated based on the current value of each element. In addition, a wiring life verification method is disclosed in which wiring life is verified using a junction temperature in consideration of a difference in power consumption of each element.

特許文献３には、制約違反パス毎に制約違反要因を解析し、制約違反の修正アルゴリズムを立案する要因解析部と、制約違反修正アルゴリズムに基づき論理ＩＣの論理ゲートの配置又は配線を修正する論理ゲート修正部と、制約要件を満足するか否かを判定する制約判定部と、論理ゲート修正部による修正結果を出力する修正結果出力部とを備える論理ＩＣの最適化装置が開示されている。   Patent Document 3 discloses a factor analysis unit that analyzes a constraint violation factor for each constraint violation path and formulates a constraint violation correction algorithm, and a logic that corrects the placement or wiring of logic gates of a logic IC based on the constraint violation correction algorithm. A logic IC optimizing device is disclosed that includes a gate correction unit, a constraint determination unit that determines whether or not a constraint requirement is satisfied, and a correction result output unit that outputs a correction result by the logic gate correction unit.

従来は、エレクトロマイグレーションの発生を防止するために、例えば特許文献１に記載されているように、該当する回路セルの配線幅（断面積）を変更したり、信号駆動用の回路セルを追加、例えば配線の途中にシリアルにバッファセルを挿入して配線長を調整したり、パラレルにバッファセルを挿入して配線を分割し、回路セルの電流を分散して平均電流Ｊiを減らす等の手法が取られていた。 Conventionally, in order to prevent the occurrence of electromigration, for example, as described in Patent Document 1, the wiring width (cross-sectional area) of a corresponding circuit cell is changed, or a circuit cell for signal driving is added. For example, techniques such as serially inserting buffer cells in the middle of wiring to adjust the wiring length, or dividing the wiring by inserting buffer cells in parallel, and reducing the average current J i by distributing the circuit cell current Was taken.

特開平１０−２７５８６１号公報JP-A-10-275861 特開２０００−３０７００６号公報JP 2000-307006 A 特開２００２−７６１２８号公報JP 2002-76128 A

しかし、配線幅を変える手法では、配線が混雑している箇所には適用できない。また、単に回路セルを追加するだけでは、遅延値の増大を招き、必要とする遅延時間などの回路制約を満たせない場合があるという問題があった。   However, the method of changing the wiring width cannot be applied to a place where the wiring is congested. Further, simply adding circuit cells causes an increase in delay value, and there is a problem that circuit constraints such as required delay time may not be satisfied.

本発明の目的は、前記従来技術に基づく問題点を解消し、回路制約を満足する範囲で、かつエレクトロマイグレーション制約を満足する最適な回路を得ることができる半導体集積回路の設計方法を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit design method capable of solving the problems based on the prior art and obtaining an optimum circuit within a range satisfying circuit constraints and satisfying electromigration constraints. It is in.

上記目的を達成するために、本発明は、回路情報に基づいて、各々の回路セルがエレクトロマイグレーション制約を満足しているかどうかの判定を行うステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足する出力負荷の上限値を算出するステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、回路制約を満足する範囲で、かつ前記エレクトロマイグレーション制約を満足していないと判定した回路セルの出力負荷が、当該エレクトロマイグレーション制約を満足する出力負荷の上限値以下となるように、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足していないと判定した回路セルとその後段の少なくとも１つの回路セルを含めて再論理合成を行うステップとを含むことを特徴とする半導体集積回路の設計方法を提供するものである。 In order to achieve the above object, the present invention determines, based on circuit information, whether or not each circuit cell satisfies electromigration constraints;
For each circuit cell determined not to satisfy the electromigration constraint, calculating an upper limit value of the output load that satisfies the electromigration constraint based on the circuit information;
For each circuit cell determined not to satisfy the electromigration constraint, an output load of the circuit cell determined to satisfy the circuit constraint and not satisfying the electromigration constraint is the electromigration constraint. Re-logic synthesis including a circuit cell determined not to satisfy the electromigration constraint based on the circuit information and at least one circuit cell in the subsequent stage based on the circuit information so that the output load is less than or equal to an upper limit value of the output load satisfying A method for designing a semiconductor integrated circuit comprising the steps of:

また、本発明は、回路情報に基づいて、各々の回路セルがエレクトロマイグレーション制約を満足しているかどうかの判定を行うステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足する信号の入力遷移時間の下限値を算出するステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、回路制約を満足する範囲で、かつ前記エレクトロマイグレーション制約を満足していないと判定した回路セルの信号の入力遷移時間が、当該エレクトロマイグレーション制約を満足する信号の入力遷移時間の下限値以上となるように、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足していないと判定した回路セルとその前段の少なくとも１つの回路セルを含めて再論理合成を行うステップとを含むことを特徴とする半導体集積回路の設計方法を提供する。 Further, the present invention is a step of determining whether each circuit cell satisfies electromigration constraints based on circuit information;
For each circuit cell determined to not satisfy the electromigration constraint, calculating a lower limit value of the input transition time of the signal that satisfies the electromigration constraint based on the circuit information;
For each circuit cell determined not to satisfy the electromigration constraint, the input transition time of the signal of the circuit cell determined to satisfy the circuit constraint and not satisfying the electromigration constraint is A circuit cell that is determined not to satisfy the electromigration constraint based on the circuit information so as to be equal to or greater than a lower limit value of an input transition time of a signal that satisfies the electromigration constraint and at least one circuit cell in the preceding stage thereof And a step of performing re-logic synthesis including the above-described steps.

また、本発明は、回路情報に基づいて、各々の回路セルがエレクトロマイグレーション制約を満足しているかどうかの判定を行う第１ステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足する出力負荷の上限値を算出する第２ステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足する信号の入力遷移時間の下限値を算出する第３ステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、回路制約を満足する範囲で、かつ前記エレクトロマイグレーション制約を満足していないと判定した回路セルの出力負荷が、当該エレクトロマイグレーション制約を満足する出力負荷の上限値以下となるように、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足していないと判定した回路セルとその後段の少なくとも１つの回路セルを含めて再論理合成を行う第４ステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、回路制約を満足する範囲で、かつ前記エレクトロマイグレーション制約を満足していないと判定した回路セルの信号の入力遷移時間が、当該エレクトロマイグレーション制約を満足する信号の入力遷移時間の下限値以上となるように、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足していないと判定した回路セルとその前段の少なくとも１つの回路セルを含めて再論理合成を行う第５ステップとを含むものであってもよい。 The present invention also includes a first step of determining whether each circuit cell satisfies the electromigration constraint based on the circuit information;
A second step of calculating an upper limit value of an output load that satisfies the electromigration constraint for each circuit cell determined not to satisfy the electromigration constraint, based on the circuit information;
For each circuit cell determined not to satisfy the electromigration constraint, a third step of calculating a lower limit value of an input transition time of a signal that satisfies the electromigration constraint based on the circuit information;
For each circuit cell determined not to satisfy the electromigration constraint, an output load of the circuit cell determined to satisfy the circuit constraint and not satisfying the electromigration constraint is the electromigration constraint. Re-logic synthesis including a circuit cell determined not to satisfy the electromigration constraint based on the circuit information and at least one circuit cell in the subsequent stage based on the circuit information so that the output load is less than or equal to an upper limit value of the output load satisfying A fourth step of performing
For each circuit cell determined not to satisfy the electromigration constraint, the input transition time of the signal of the circuit cell determined to satisfy the circuit constraint and not satisfying the electromigration constraint is A circuit cell that is determined not to satisfy the electromigration constraint based on the circuit information so as to be equal to or greater than a lower limit value of an input transition time of a signal that satisfies the electromigration constraint and at least one circuit cell in the preceding stage thereof Including a fifth step of performing re-logic synthesis.

ここで、前記第４ステップを行ってから前記第５ステップを行う、前記第５ステップを行ってから前記第４ステップを行う、もしくは前記第４ステップおよび前記第５ステップを同時に行うのが好ましい。   Here, it is preferable to perform the fifth step after performing the fourth step, perform the fourth step after performing the fifth step, or simultaneously perform the fourth step and the fifth step.

また、前記エレクトロマイグレーション制約を満足していないと判定した回路セルの出力負荷が、当該エレクトロマイグレーション制約を満足する出力負荷の上限値以下となるように再論理合成を行うに際し、前記エレクトロマイグレーション制約を満足していないと判定した回路セルとその次段のフリップフロップを含む、当該次段のフリップフロップまでの全ての回路セルを含めて再論理合成を行うのが好ましい。   Further, when performing re-logic synthesis so that the output load of the circuit cell determined not to satisfy the electromigration constraint is equal to or lower than the upper limit value of the output load that satisfies the electromigration constraint, the electromigration constraint is set. It is preferable to perform relogic synthesis including all circuit cells up to the next flip-flop including the circuit cell determined not to be satisfied and the flip-flop of the next stage.

また、前記エレクトロマイグレーション制約を満足していないと判定した回路セルの信号の入力遷移時間が、当該エレクトロマイグレーション制約を満足する信号の入力遷移時間の下限値以上となるように再論理合成を行うに際し、前記エレクトロマイグレーション制約を満足していないと判定した回路セルとその前段のフリップフロップを含む、当該前段のフリップフロップまでの全ての回路セルを含めて再論理合成を行うのが好ましい。   In addition, when performing re-logic synthesis so that the input transition time of the signal of the circuit cell that is determined not to satisfy the electromigration constraint is equal to or greater than the lower limit of the input transition time of the signal that satisfies the electromigration constraint. It is preferable to perform relogic synthesis including all circuit cells up to the preceding flip-flop including the circuit cell determined not to satisfy the electromigration constraint and the preceding flip-flop.

本発明によれば、従来技術のように、配線が混雑している箇所に適用できない、必要とする遅延制約を満たせないなどの問題を生じることなく、エレクトロマイグレーション制約を満足する、エレクトロマイグレーション耐性の高い半導体集積回路を得ることができる。また、本発明では、既存のエレクトロマイグレーションの判定装置を使用することができるし、再論理合成時には、エレクトロマイグレーション制約は出力負荷および信号の入力遷移時間の制約に置き換わるので、論理合成装置も既存の論理合成装置と同等のものを使用することができる。   According to the present invention, as in the prior art, the electromigration resistance satisfying the electromigration constraint without causing problems such as being unable to be applied to a place where the wiring is congested and being unable to satisfy the required delay constraint. A high semiconductor integrated circuit can be obtained. Further, in the present invention, an existing electromigration determination device can be used, and at the time of re-logic synthesis, electromigration constraints are replaced with constraints on output load and signal input transition time. An equivalent to a logic synthesizer can be used.

以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路の設計方法を詳細に説明する。   Hereinafter, a method for designing a semiconductor integrated circuit according to the present invention will be described in detail with reference to preferred embodiments shown in the accompanying drawings.

既に述べたように、エレクトロマイグレーションの発生を防止するためには、回路セルの電流を分散して平均電流Ｊiを減らすことが有効である。平均電流Ｊiは、信号のトグル率、信号の入力遷移時間、および出力負荷などのパラメータに基づいて算出することができる。従って、これらのパラメータのうちの少なくとも１つを調整することによって平均電流Ｊiを減らし、エレクトロマイグレーションの発生を防止することができる。 As described above, in order to prevent the occurrence of electromigration, it is effective to reduce the average current J i by dispersing the current of the circuit cell. The average current J i can be calculated based on parameters such as a signal toggle rate, a signal input transition time, and an output load. Therefore, by adjusting at least one of these parameters, the average current J i can be reduced and the occurrence of electromigration can be prevented.

本発明の半導体集積回路の設計方法は、回路制約を満足する範囲で、信号の入力遷移時間および出力負荷の少なくとも一方に基づいて、エレクトロマイグレーション制約を満足するように、エレクトロマイグレーション制約を満足していない回路セルとその前後の回路セルを含めて再論理構成を行うものである。以下、図１に示すフローチャートを参照して、本発明の半導体集積回路の設計方法の各工程を説明する。   The method of designing a semiconductor integrated circuit according to the present invention satisfies the electromigration constraint so as to satisfy the electromigration constraint based on at least one of the signal input transition time and the output load within a range satisfying the circuit constraint. The re-logic configuration is performed including the non-existing circuit cell and the circuit cells before and after it. Hereinafter, with reference to the flowchart shown in FIG. 1, each process of the design method of the semiconductor integrated circuit of this invention is demonstrated.

まず、ネットリスト（回路接続情報）、配線容量（出力負荷）などの情報を含む回路情報１０に基づいて、半導体集積回路を構成する各々の回路セルが、エレクトロマイグレーション制約を満足しているかどうかの判定を行う（ステップＳ１）。なお、エレクトロマイグレーションの判定は、既存のエレクトロマイグレーションの判定装置を使用して行うことができる。   First, based on circuit information 10 including information such as a net list (circuit connection information) and wiring capacity (output load), whether each circuit cell constituting the semiconductor integrated circuit satisfies the electromigration constraint or not. A determination is made (step S1). The electromigration determination can be performed using an existing electromigration determination apparatus.

ここで、全ての回路セルがエレクトロマイグレーション制約を満足している場合（ステップＳ２でＹｅｓ）、処理を終了する。   Here, when all the circuit cells satisfy the electromigration restriction (Yes in step S2), the process is terminated.

一方、エレクトロマイグレーション制約を満足していない回路セルが存在する場合（ステップＳ２でＮｏ）、その各々の回路セルについて、回路情報１０に基づいて、エレクトロマイグレーション制約を満足させることができる出力負荷の上限値を算出する（ステップＳ３）。エレクトロマイグレーション制約は、回路セルの現時点での出力負荷をこの出力負荷の上限値以下にすることによって満足させることができる。   On the other hand, if there is a circuit cell that does not satisfy the electromigration constraint (No in step S2), the upper limit of the output load that can satisfy the electromigration constraint for each circuit cell based on the circuit information 10 A value is calculated (step S3). The electromigration restriction can be satisfied by setting the current output load of the circuit cell to be equal to or lower than the upper limit value of the output load.

そして、この出力負荷の上限値を制約として、エレクトロマイグレーション制約を満足していない回路セルの情報を書き換え、信号の動作仕様（例えば、回路の動作周波数）、出力の制約値（例えば、各々の回路セルの出力遅延時間の上限値）などの情報を含む回路制約１２を満足する範囲で、かつ回路セルの情報（出力負荷の上限値）に基づいて、エレクトロマイグレーション制約を可能な限り満足するように再論理合成（回路情報１０に含まれる既存の回路のネットリストに基づく論理合成）を行う（ステップＳ４）。   Then, with the upper limit value of the output load as a constraint, information on circuit cells that do not satisfy the electromigration constraint is rewritten, the signal operation specifications (for example, the circuit operating frequency), and the output constraint values (for example, each circuit) In order to satisfy the electromigration constraint as much as possible within the range satisfying the circuit constraint 12 including information such as the upper limit value of the cell output delay time) and based on the circuit cell information (upper limit value of the output load). Re-logic synthesis (logic synthesis based on a netlist of existing circuits included in the circuit information 10) is performed (step S4).

再論理合成を行うに際しては、エレクトロマイグレーション制約を満足していない回路セルと、その後段の１つ以上の回路セルを含めて再論理合成を行う。なお、後段の回路セルをどこまで含めて再論理合成を行うかは適宜設定することができるが、次段のフリップフロップまでの全ての回路セル（次段のフリップフロップを含む）までとするのが好ましい。なお、次段のフリップフロップが存在しない場合には、出力端子までの全ての回路セルを含めて再論理合成を行う。   When performing relogic synthesis, relogic synthesis is performed including a circuit cell that does not satisfy the electromigration constraint and one or more circuit cells in the subsequent stage. It should be noted that it is possible to appropriately set how far the circuit cells in the subsequent stage are included and the re-logic synthesis is performed. preferable. When there is no next-stage flip-flop, re-logic synthesis is performed including all circuit cells up to the output terminal.

これにより、変更箇所を極力少なくしつつ、回路制約を満足する範囲で、かつ回路セルの情報（出力負荷の上限値）に基づいて、エレクトロマイグレーション制約を可能な限り満足するように半導体集積回路を最適化することができる。   As a result, the semiconductor integrated circuit is made to satisfy the electromigration restriction as much as possible based on the information on the circuit cell (the upper limit value of the output load) within the range satisfying the circuit restriction while minimizing the number of change points. Can be optimized.

続いて、再度エレクトロマイグレーションの判定を行い（ステップＳ５）、全ての回路セルが制約を満足している場合には処理を終了する（ステップＳ６でＹｅｓ）。   Subsequently, the electromigration determination is performed again (step S5). If all the circuit cells satisfy the constraints, the process ends (Yes in step S6).

一方、エレクトロマイグレーション制約を満足していない回路セルが存在する場合（ステップＳ６でＮｏ）、その各々の回路セルについて、回路情報１０に基づいて、エレクトロマイグレーション制約を満足する場合の信号の入力遷移時間の下限値を算出する（ステップＳ７）。エレクトロマイグレーション制約は、回路セルの現時点での信号の入力遷移時間をこの信号の入力遷移時間の下限値以上にすることによって満足させることができる。   On the other hand, if there is a circuit cell that does not satisfy the electromigration constraint (No in step S6), the signal input transition time when the electromigration constraint is satisfied for each circuit cell based on the circuit information 10 Is calculated (step S7). The electromigration constraint can be satisfied by setting the current signal input transition time of the circuit cell to be equal to or greater than the lower limit of the signal input transition time.

そして、この信号の入力遷移時間の下限値を制約として、エレクトロマイグレーション制約を満足していない回路セルの情報を書き換え、前述の回路制約１２を満足する範囲で、かつ回路セルの情報（信号の入力遷移時間の下限値）に基づいて、エレクトロマイグレーション制約を可能な限り満足するように再論理合成を行う（ステップＳ８）。   Then, with the lower limit value of the input transition time of this signal as a constraint, the information on the circuit cell that does not satisfy the electromigration constraint is rewritten, and within the range that satisfies the above-described circuit constraint 12, the circuit cell information (signal input) Based on the lower limit value of the transition time, re-logic synthesis is performed so as to satisfy the electromigration constraint as much as possible (step S8).

再論理合成を行うに際しては、エレクトロマイグレーション制約を満足していない回路セルと、その前段の１つ以上の回路セルを含めて再論理合成を行う。なお、前段の回路セルをどこまで含めて再論理合成を行うかは適宜設定することができるが、前段のフリップフロップまでの全ての回路セル（前段のフリップフロップを含む）までとするのが好ましい。なお、前段のフリップフロップが存在しない場合には、入力端子までの全ての回路セルを含めて再論理合成を行う。   When performing relogic synthesis, relogic synthesis is performed including a circuit cell that does not satisfy the electromigration constraint and one or more circuit cells in the preceding stage. It should be noted that it is possible to appropriately set how far the re-synthesizer is performed including the previous-stage circuit cell, but it is preferable to include all the circuit cells up to the previous-stage flip-flop (including the previous-stage flip-flop). If there is no previous flip-flop, re-logic synthesis is performed including all circuit cells up to the input terminal.

これにより、変更箇所を極力少なくしつつ、回路制約を満足する範囲で、かつ回路セルの情報（信号の入力遷移時間の下限値）に基づいて、エレクトロマイグレーション制約を可能な限り満足するように半導体集積回路を設計することができる。   As a result, the number of change points is reduced as much as possible, and the semiconductor is to satisfy the electromigration constraint as much as possible within the range that satisfies the circuit constraint and based on the circuit cell information (lower limit value of the signal input transition time). Integrated circuits can be designed.

その後、再度エレクトロマイグレーションの判定を行い（ステップＳ９）、全ての回路セルが制約を満足している場合には処理を終了する（ステップＳ１０でＹｅｓ）。   Thereafter, the electromigration determination is performed again (step S9). If all the circuit cells satisfy the constraints, the process ends (Yes in step S10).

一方、エレクトロマイグレーション制約を満足していない回路セルが存在する場合（ステップＳ１０でＮｏ）、ステップＳ４またはＳ８に戻り、後段または前段の回路セルを含める範囲を変更して再度再論理合成を行う。このようにして、従来技術のように、配線が混雑している箇所に適用できない、必要とする遅延制約を満たせないなどの問題を生じることなく、エレクトロマイグレーション制約を満足する、すなわちエレクトロマイグレーション耐性の高い半導体集積回路を設計することができる。   On the other hand, if there is a circuit cell that does not satisfy the electromigration constraint (No in step S10), the process returns to step S4 or S8, and the range including the subsequent or previous circuit cell is changed and re-logic synthesis is performed again. In this way, the electromigration constraint is satisfied, that is, the electromigration resistance can be satisfied without causing problems such as the conventional technology cannot be applied to a place where the wiring is congested and the required delay constraint cannot be satisfied. A high semiconductor integrated circuit can be designed.

なお、エレクトロマイグレーション制約を満足していない回路セルについて、出力負荷だけを調整するように再論理合成を行ってもよい。この場合、再論理合成を行った結果、エレクトロマイグレーション制約を満足していない回路セル、すなわち出力負荷の上限値を満足させることができなかった回路セルが存在する場合には、再論理合成を行う後段の回路セルの範囲を変更して再度再論理合成を行う。   Note that re-logic synthesis may be performed so that only the output load is adjusted for circuit cells that do not satisfy the electromigration constraint. In this case, if there is a circuit cell that does not satisfy the electromigration constraint, that is, a circuit cell that cannot satisfy the upper limit value of the output load, as a result of the relogic synthesis, the relogic synthesis is performed. Re-logic synthesis is performed again by changing the range of the circuit cell in the subsequent stage.

同様に、エレクトロマイグレーション制約を満足していない回路セルについて、信号の入力遷移時間だけを調整するように再論理合成を行ってもよい。この場合、再論理合成を行った結果、エレクトロマイグレーション制約を満足していない回路セル、すなわち信号の入力遷移時間の下限値を満足させることができなかった回路セルが存在する場合には、再論理合成を行う前段の回路セルの範囲を変更して再度再論理合成を行う。   Similarly, re-logic synthesis may be performed so that only the signal input transition time is adjusted for circuit cells that do not satisfy the electromigration constraint. In this case, if there is a circuit cell that does not satisfy the electromigration constraint, that is, a circuit cell that cannot satisfy the lower limit value of the signal input transition time as a result of re-logic synthesis, re-logic synthesis is performed. The re-logic synthesis is performed again by changing the range of the previous circuit cell to be synthesized.

また、出力負荷および信号の入力遷移時間をこの順もしくは逆の順序で順次調整するように再論理合成を行ってもよいし、出力負荷および信号の入力遅延時間の両方を同時に調整するように再論理合成を行ってもよい。   In addition, re-logic synthesis may be performed so that the output load and the signal input transition time are sequentially adjusted in this order or the reverse order, or the output load and the signal input delay time may be adjusted simultaneously. Logic synthesis may be performed.

本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路の設計方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The present invention is basically as described above.
Although the semiconductor integrated circuit design method of the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and various improvements and modifications may be made without departing from the spirit of the present invention. Of course.

本発明の半導体集積回路の設計方法の各工程を説明する一実施形態のフローチャートである。It is a flowchart of one Embodiment explaining each process of the design method of the semiconductor integrated circuit of this invention.

符号の説明Explanation of symbols

１０ 回路情報
１２ 回路制約 10 Circuit information 12 Circuit constraints

Claims (2)

回路情報に基づいて、各々の回路セルがエレクトロマイグレーション制約を満足しているかどうかの判定を行うステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足する出力負荷の上限値を算出するステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、回路制約を満足する範囲で、かつ前記エレクトロマイグレーション制約を満足していないと判定した回路セルの出力負荷が、当該エレクトロマイグレーション制約を満足する出力負荷の上限値以下となるように、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足していないと判定した回路セルとその後段の少なくとも１つの回路セルを含めて再論理合成を行うステップとを含むことを特徴とする半導体集積回路の設計方法。 Determining whether each circuit cell satisfies electromigration constraints based on circuit information; and
For each circuit cell determined not to satisfy the electromigration constraint, calculating an upper limit value of the output load that satisfies the electromigration constraint based on the circuit information;
For each circuit cell determined not to satisfy the electromigration constraint, an output load of the circuit cell determined to satisfy the circuit constraint and not satisfying the electromigration constraint is the electromigration constraint. Re-logic synthesis including a circuit cell determined not to satisfy the electromigration constraint based on the circuit information and at least one circuit cell in the subsequent stage based on the circuit information so that the output load is less than or equal to an upper limit value of the output load satisfying A method for designing a semiconductor integrated circuit comprising the steps of: 回路情報に基づいて、各々の回路セルがエレクトロマイグレーション制約を満足しているかどうかの判定を行うステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足する信号の入力遷移時間の下限値を算出するステップと、
前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、回路制約を満足する範囲で、かつ前記エレクトロマイグレーション制約を満足していないと判定した回路セルの信号の入力遷移時間が、当該エレクトロマイグレーション制約を満足する信号の入力遷移時間の下限値以上となるように、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足していないと判定した回路セルとその前段の少なくとも１つの回路セルを含めて再論理合成を行うステップとを含むことを特徴とする半導体集積回路の設計方法。 Determining whether each circuit cell satisfies electromigration constraints based on circuit information; and
For each circuit cell determined to not satisfy the electromigration constraint, calculating a lower limit value of the input transition time of the signal that satisfies the electromigration constraint based on the circuit information;
For each circuit cell determined not to satisfy the electromigration constraint, the input transition time of the signal of the circuit cell determined to satisfy the circuit constraint and not satisfy the electromigration constraint is A circuit cell that is determined not to satisfy the electromigration constraint based on the circuit information so that the input transition time of the signal that satisfies the electromigration constraint is equal to or greater than a lower limit value, and at least one circuit cell of the preceding stage And a step of performing re-logic synthesis including the step of designing a semiconductor integrated circuit.
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