JP2005191057A - Nonvolatile semiconductor device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor device which reduces the area of a memory cell, by increasing the electrostatic capacity between a floating gate and a control gate. <P>SOLUTION: The nonvolatile semiconductor device includes a rugged part formed on the front surface of a silicon substrate 1, the control gate 2 formed on this rugged part, an insulating film 4 formed on the control gate 2, and the floating gate 3 formed on the insulating film 4. The rugged part is constituted of a LOCOS oxide film 5, formed on the silicon substrate 1 and the front surface of the silicon substrate 1, in which the LOCOS oxide film is not formed. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、不揮発性半導体装置及びその製造方法に係わり、特に、フローティングゲートとコントロールゲートとの間の静電容量を大きくすることによりメモリセルの面積を縮小できる不揮発性半導体装置及びその製造方法に関する。   The present invention relates to a nonvolatile semiconductor device and a method for manufacturing the same, and more particularly to a nonvolatile semiconductor device capable of reducing the area of a memory cell by increasing the capacitance between a floating gate and a control gate and a method for manufacturing the same. .

図５（Ａ）は、従来の不揮発性半導体装置であるＥＥＰＲＯＭの構造を示す平面図であり、図５（Ｂ）は、図５（Ａ）に示す１０Ｂ−１０Ｂ線に沿った断面図である。
ＥＥＰＲＯＭは、コントロールゲートとしての不純物拡散層（コントロールゲート拡散層）１０２と、このコントロールゲート拡散層１０２に対向するように配置されたポリシリコン膜からなるフローティングゲート１０３とを有している。コントロールゲート拡散層１０２はシリコン基板１０１に形成されている。フローティングゲート１０３とコントロールゲート拡散層１０２との間には絶縁膜１０４が配置されている。 FIG. 5A is a plan view showing a structure of an EEPROM which is a conventional nonvolatile semiconductor device, and FIG. 5B is a cross-sectional view taken along line 10B-10B shown in FIG. .
The EEPROM has an impurity diffusion layer (control gate diffusion layer) 102 as a control gate and a floating gate 103 made of a polysilicon film disposed so as to face the control gate diffusion layer 102. The control gate diffusion layer 102 is formed on the silicon substrate 101. An insulating film 104 is disposed between the floating gate 103 and the control gate diffusion layer 102.

コントロールゲート拡散層１０２の隣には素子分離膜１０５を挟んでトランジスタが配置されている。このトランジスタはゲート電極１０３ａ、ソース領域のＮ型拡散層１０６及びドレイン領域のＮ型拡散層１０７を有している。ゲート電極１０３ａは素子分離膜１０５上のポリシリコン膜によってフローティングゲート１０３に繋がっている。また、フローティングゲート１０３はフローティングゲート延伸部１０３ｂを有しており、このフローティングゲート延伸部１０３ｂは素子分離膜上を通ってドレイン拡散層１０７の一部に対向するように配置されている。フローティングゲート延伸部１０３ｂとドレイン拡散層１０７との間にはトンネル酸化膜１０８が配置されている。   A transistor is disposed adjacent to the control gate diffusion layer 102 with the element isolation film 105 interposed therebetween. This transistor has a gate electrode 103a, an N-type diffusion layer 106 in the source region, and an N-type diffusion layer 107 in the drain region. The gate electrode 103 a is connected to the floating gate 103 by a polysilicon film on the element isolation film 105. The floating gate 103 has a floating gate extension 103b. The floating gate extension 103b is disposed so as to face a part of the drain diffusion layer 107 through the element isolation film. A tunnel oxide film 108 is disposed between the floating gate extension 103 b and the drain diffusion layer 107.

上記ＥＥＰＲＯＭの動作について説明する。例えばドレイン拡散層１０７に低電位を印加し、ソース拡散層１０６をオープンとし、コントロールゲート１０２に高電位を印加するとトンネル酸化膜１０８を介してフローティングゲートに電子が注入されてデータが書き込まれる。また、ドレイン拡散層１０７に高電位を印加し、ソース拡散層１０６をオープンとし、コントロールゲート１０２に低電位を印加するとフローティングゲートからトンネル酸化膜１０８を介して電子が引き抜かれてデータが消去される。   The operation of the EEPROM will be described. For example, when a low potential is applied to the drain diffusion layer 107, the source diffusion layer 106 is opened, and a high potential is applied to the control gate 102, electrons are injected into the floating gate through the tunnel oxide film 108 and data is written. When a high potential is applied to the drain diffusion layer 107, the source diffusion layer 106 is opened, and a low potential is applied to the control gate 102, electrons are extracted from the floating gate through the tunnel oxide film 108, and data is erased. .

ところで、上述したＥＥＰＲＯＭのフローティングゲート１０３への電荷の注入、あるいは電荷の消去の効率は、フローティングゲート１０３とコントロールゲート１０２との間の静電容量Ｃに依存している。すなわち、データの書き込み／消去時にコントロールゲート１０２に印加される高電圧は、トンネル酸化膜１０８及び絶縁膜１０４によって分圧されるが、トンネル酸化膜１０８に作用する分圧値が高いほど上記効率が高くなる。そのためには、ドレイン拡散層１０７とフローティングゲート１０３との間の静電容量Ｃ０に対して、フローティングゲート１０３とコントロールゲート１０２との間の静電容量Ｃを大きくすれば良い。 By the way, the efficiency of charge injection or charge erasure to the above-described EEPROM floating gate 103 depends on the capacitance C between the floating gate 103 and the control gate 102. That is, the high voltage applied to the control gate 102 at the time of data writing / erasing is divided by the tunnel oxide film 108 and the insulating film 104. The higher the partial pressure acting on the tunnel oxide film 108, the higher the efficiency. Get higher. For this purpose, the capacitance C between the floating gate 103 and the control gate 102 may be made larger than the capacitance C 0 between the drain diffusion layer 107 and the floating gate 103.

静電容量Ｃを大きくするには、絶縁膜１０４を薄膜化するか、あるいはフローティングゲートとコントロールゲートの面積を大きくすれば良いのであるが、絶縁膜１０４の薄膜化には限界があり、またフローティングゲートとコントロールゲートの面積を大きくするとＥＥＰＲＯＭのセル面積が大きくなってしまい、素子の高集積化が困難になる。   In order to increase the capacitance C, the insulating film 104 may be thinned, or the areas of the floating gate and the control gate may be increased. When the area of the gate and the control gate is increased, the cell area of the EEPROM is increased, and it is difficult to achieve high integration of elements.

本発明は上記のような事情を考慮してなされたものであり、その目的は、フローティングゲートとコントロールゲートとの間の静電容量を大きくすることによりメモリセルの面積を縮小できる不揮発性半導体装置及びその製造方法を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a nonvolatile semiconductor device capable of reducing the area of a memory cell by increasing the capacitance between a floating gate and a control gate. And a manufacturing method thereof.

上記課題を解決するため、本発明に係る不揮発性半導体装置は、半導体基板の表面に形成された凹凸部と、
前記凹凸部上に形成されたコントロールゲートと、
前記コントロールゲート上に形成された絶縁膜と、
前記絶縁膜上に形成されたフローティングゲートと、
を具備する。 In order to solve the above problems, a non-volatile semiconductor device according to the present invention includes a concavo-convex portion formed on a surface of a semiconductor substrate,
A control gate formed on the uneven portion;
An insulating film formed on the control gate;
A floating gate formed on the insulating film;
It comprises.

上記不揮発性半導体装置によれば、コントロールゲートの下地に凹凸部を形成することにより、コントロールゲート及び絶縁膜それぞれの表面にも凹凸を形成している。このため、コントロールゲート及びフローティングゲートそれぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。従って、フローティングゲートへの電荷の注入、あるいは電荷の消去の効率を高めることができる。よって、従来の不揮発性半導体装置よりチップ内のメモリセルの面積を縮小できる。   According to the non-volatile semiconductor device described above, the unevenness is formed on the surface of the control gate and the insulating film by forming the unevenness on the base of the control gate. For this reason, the surface area of each of the control gate and the floating gate can be increased as compared with the conventional one, and as a result, the capacitance C between the control gate and the floating gate can be increased. Accordingly, the efficiency of charge injection into the floating gate or charge erasure can be increased. Therefore, the area of the memory cell in the chip can be reduced as compared with the conventional nonvolatile semiconductor device.

また、本発明に係る不揮発性半導体装置において、前記凹凸部は、前記半導体基板上に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜が形成されていない前記半導体基板の表面とによって構成されていることも可能である。   Further, in the nonvolatile semiconductor device according to the present invention, the uneven portion is constituted by a LOCOS oxide film formed on the semiconductor substrate and a surface of the semiconductor substrate on which the LOCOS oxide film is not formed. It is also possible.

本発明に係る不揮発性半導体装置は、半導体基板の表面に形成された凹凸部と、
前記半導体基板に形成されたコントロールゲートであって、表面に前記凹凸部を有するコントロールゲートと、
前記コントロールゲート上に形成された絶縁膜と、
前記絶縁膜上に形成されたフローティングゲートと、
を具備する。 A non-volatile semiconductor device according to the present invention includes a concavo-convex portion formed on a surface of a semiconductor substrate,
A control gate formed on the semiconductor substrate, the control gate having the uneven portion on the surface,
An insulating film formed on the control gate;
A floating gate formed on the insulating film;
It comprises.

上記不揮発性半導体装置によれば、コントロールゲートの表面に凹凸部を形成することにより、コントロールゲート及び絶縁膜それぞれの表面にも凹凸を形成している。このため、コントロールゲート及びフローティングゲートそれぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。従って、フローティングゲートへの電荷の注入、あるいは電荷の消去の効率を高めることができる。よって、従来の不揮発性半導体装置よりチップ内のメモリセルの面積を縮小できる。   According to the non-volatile semiconductor device described above, the unevenness is formed on the surface of the control gate and the insulating film by forming the unevenness on the surface of the control gate. For this reason, the surface area of each of the control gate and the floating gate can be increased as compared with the conventional one, and as a result, the capacitance C between the control gate and the floating gate can be increased. Accordingly, the efficiency of charge injection into the floating gate or charge erasure can be increased. Therefore, the area of the memory cell in the chip can be reduced as compared with the conventional nonvolatile semiconductor device.

また、本発明に係る不揮発性半導体装置において、前記凹凸部は、前記半導体基板に形成されたトレンチと、該トレンチが形成されてない前記半導体基板の表面とによって構成されていることも可能である。   Moreover, in the nonvolatile semiconductor device according to the present invention, the concavo-convex portion may be constituted by a trench formed in the semiconductor substrate and a surface of the semiconductor substrate in which the trench is not formed. .

また、本発明に係る不揮発性半導体装置において、前記フローティングゲートは、前記コントロールゲートの外側に延伸した延伸部を有し、
前記半導体基板に形成されたソース領域と、
前記半導体基板に形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間に位置する前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記フローティングゲートに繋げられたゲート電極と、
前記延伸部と前記ドレイン領域との間に形成されたトンネル絶縁膜と、
を具備することも可能である。 Further, in the nonvolatile semiconductor device according to the present invention, the floating gate has an extending portion extending outside the control gate,
A source region formed in the semiconductor substrate;
A drain region formed in the semiconductor substrate;
A gate insulating film formed on the semiconductor substrate located between the source region and the drain region;
A gate electrode formed on the gate insulating film and connected to the floating gate;
A tunnel insulating film formed between the extending portion and the drain region;
It is also possible to comprise.

また、本発明に係る不揮発性半導体装置においては、前記コントロールゲート及び前記絶縁膜それぞれの表面に凹凸が形成されていることが好ましい。これにより、コントロールゲート及びフローティングゲートそれぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。   In the nonvolatile semiconductor device according to the present invention, it is preferable that irregularities are formed on the surfaces of the control gate and the insulating film. Thereby, the surface area of each of the control gate and the floating gate can be increased as compared with the conventional one, and as a result, the capacitance C between the control gate and the floating gate can be increased.

本発明に係る不揮発性半導体装置の製造方法は、半導体基板の表面に凹凸部を形成する工程と、
前記凹凸部上に第１の導電膜からなるコントロールゲートを形成する工程と、
前記コントロールゲート上に絶縁膜を形成する工程と、
前記絶縁膜上に第２の導電膜からなるフローティングゲートを形成する工程と、
を具備する。 A method for manufacturing a nonvolatile semiconductor device according to the present invention includes a step of forming an uneven portion on a surface of a semiconductor substrate,
Forming a control gate made of a first conductive film on the uneven portion;
Forming an insulating film on the control gate;
Forming a floating gate made of a second conductive film on the insulating film;
It comprises.

また、本発明に係る不揮発性半導体装置の製造方法において、前記凹凸部を形成する工程は、前記半導体基板上にＬＯＣＯＳ酸化膜を形成することにより、該ＬＯＣＯＳ酸化膜と該ＬＯＣＯＳ酸化膜が形成されていない前記半導体基板の表面とによって凹凸部を形成する工程であることも可能である。   Further, in the method for manufacturing a nonvolatile semiconductor device according to the present invention, the step of forming the concavo-convex part forms the LOCOS oxide film and the LOCOS oxide film by forming a LOCOS oxide film on the semiconductor substrate. It is also possible to form a concavo-convex portion with the surface of the semiconductor substrate that is not.

本発明に係る不揮発性半導体装置の製造方法は、半導体基板の表面に凹凸部を形成し、該凹凸部下に位置する前記半導体基板に不純物拡散層からなるコントロールゲートを形成する工程と、
前記コントロールゲート上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜からなるフローティングゲートを形成する工程と、
を具備する。 The method for manufacturing a nonvolatile semiconductor device according to the present invention includes forming a concavo-convex portion on a surface of a semiconductor substrate, and forming a control gate including an impurity diffusion layer on the semiconductor substrate located under the concavo-convex portion;
Forming an insulating film on the control gate;
Forming a floating gate made of a conductive film on the insulating film;
It comprises.

また、本発明に係る不揮発性半導体装置の製造方法において、前記凹凸部を形成する際は、前記半導体基板にＬＯＣＯＳ酸化膜をした後、該ＬＯＣＯＳ酸化膜を除去することにより、前記半導体基板の表面に凹凸部を形成することも可能である。
また、本発明に係る不揮発性半導体装置の製造方法において、前記凹凸部を形成する際は、前記半導体基板にトレンチを形成することにより、該トレンチと該トレンチが形成されてない前記半導体基板の表面とによって凹凸部を形成することも可能である。 Further, in the method for manufacturing a nonvolatile semiconductor device according to the present invention, when the concavo-convex portion is formed, after the LOCOS oxide film is formed on the semiconductor substrate, the LOCOS oxide film is removed to thereby remove the surface of the semiconductor substrate. It is also possible to form uneven portions on the surface.
Further, in the method for manufacturing a nonvolatile semiconductor device according to the present invention, when forming the concavo-convex portion, the trench and the surface of the semiconductor substrate on which the trench is not formed are formed by forming a trench in the semiconductor substrate. It is also possible to form a concavo-convex part.

発明を実施するための形態BEST MODE FOR CARRYING OUT THE INVENTION

以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１（Ａ）は、本発明の実施の形態１による不揮発性半導体装置であるＥＥＰＲＯＭを示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す１Ｂ−１Ｂ線に沿った断面図であり、図１（Ｃ）は、図１（Ａ）に示す１Ｃ−１Ｃ線に沿った断面図である。 Embodiments of the present invention will be described below with reference to the drawings.
(Embodiment 1)
FIG. 1A is a plan view showing an EEPROM which is a nonvolatile semiconductor device according to Embodiment 1 of the present invention, and FIG. 1B is taken along line 1B-1B shown in FIG. FIG. 1C is a cross-sectional view taken along line 1C-1C shown in FIG.

図１（Ａ）に示すように、ＥＥＰＲＯＭは、第１のポリシリコン膜からなるコントロールゲート２と、このコントロールゲート２に対向するように配置された第２のポリシリコン膜からなるフローティングゲート３とを有している。フローティングゲート３とコントロールゲート２との間には図１（Ｂ）及び（Ｃ）に示すように絶縁膜４が配置されている。絶縁膜４、コントロールゲート２及びフローティングゲート３は、平坦な膜ではなく、凹凸を有する膜形状からなっている。   As shown in FIG. 1A, the EEPROM includes a control gate 2 made of a first polysilicon film, and a floating gate 3 made of a second polysilicon film disposed so as to face the control gate 2. have. An insulating film 4 is disposed between the floating gate 3 and the control gate 2 as shown in FIGS. The insulating film 4, the control gate 2 and the floating gate 3 are not flat films but have film shapes having irregularities.

コントロールゲート２の隣にはＬＯＣＯＳ酸化膜からなる素子分離膜５を挟んでトランジスタが配置されている。このトランジスタは、第２のポリシリコン膜からなるゲート電極３ａ、ソース領域のＮ型拡散層６及びドレイン領域のＮ型拡散層７を有している。ゲート電極３ａは素子分離膜５上のポリシリコン膜によってフローティングゲート３に繋がっている。また、フローティングゲート３はフローティングゲート延伸部３ｂを有しており、このフローティングゲート延伸部３ｂは素子分離膜上を通ってドレイン拡散層７の一部に対向するように配置されている。フローティングゲート延伸部３ｂとドレイン拡散層７との間にはトンネル酸化膜８が配置されている。   Next to the control gate 2, a transistor is arranged with an element isolation film 5 made of a LOCOS oxide film interposed therebetween. This transistor has a gate electrode 3a made of a second polysilicon film, an N type diffusion layer 6 in the source region, and an N type diffusion layer 7 in the drain region. The gate electrode 3 a is connected to the floating gate 3 by a polysilicon film on the element isolation film 5. The floating gate 3 has a floating gate extension 3b. The floating gate extension 3b is disposed so as to face a part of the drain diffusion layer 7 through the element isolation film. A tunnel oxide film 8 is disposed between the floating gate extension 3 b and the drain diffusion layer 7.

つまり、図１（Ｂ）及び（Ｃ）に示すように、シリコン基板１の表面にはＬＯＣＯＳ酸化膜からなる素子分離膜５が形成されている。また、素子分離膜５は、コントロールゲート２の下方に位置する複数の領域５ａ〜５ｄ、ゲート電極３ａの下方、ソース拡散層６及びドレイン拡散層７には形成されていない。前記素子分離膜５の相互間のシリコン基板１上にはゲート酸化膜４ａが形成されている。ドレイン拡散層７の一部上にはゲート酸化膜４ａより膜厚の薄いトンネル酸化膜８が形成されている。   That is, as shown in FIGS. 1B and 1C, an element isolation film 5 made of a LOCOS oxide film is formed on the surface of the silicon substrate 1. The element isolation film 5 is not formed in the plurality of regions 5a to 5d located below the control gate 2, the gate electrode 3a, the source diffusion layer 6 and the drain diffusion layer 7. A gate oxide film 4 a is formed on the silicon substrate 1 between the element isolation films 5. A tunnel oxide film 8 having a thickness smaller than that of the gate oxide film 4a is formed on a part of the drain diffusion layer 7.

前記複数の領域５ａ〜５ｄ及び素子分離膜５の一部上にはコントロールゲート２が形成されている。素子分離膜５が形成されていない前記複数の領域５ａ〜５ｄ上では、図１（Ｂ）及び（Ｃ）に示すように、コントロールゲート２の断面は波形状を有している。コントロールゲート２の上には絶縁膜４が形成されており、この絶縁膜４の断面も波形状を有している。絶縁膜４の上にはフローティングゲート３が形成されており、このフローティングゲート３の断面も波形状を有している。   A control gate 2 is formed on the plurality of regions 5 a to 5 d and part of the element isolation film 5. On the plurality of regions 5a to 5d where the element isolation film 5 is not formed, as shown in FIGS. 1B and 1C, the cross section of the control gate 2 has a wave shape. An insulating film 4 is formed on the control gate 2, and the cross section of the insulating film 4 also has a wave shape. A floating gate 3 is formed on the insulating film 4, and the cross section of the floating gate 3 also has a wave shape.

ソース拡散層６とドレイン拡散層７との間のシリコン基板１上にはゲート酸化膜４ａが形成されており、このゲート酸化膜４ａ上にはゲート電極３ａが形成されている。また、ドレイン拡散層７上にはトンネル酸化膜８が形成されており、トンネル酸化膜８上にはフローティングゲート延伸部３ｂが形成されている。   A gate oxide film 4a is formed on the silicon substrate 1 between the source diffusion layer 6 and the drain diffusion layer 7, and a gate electrode 3a is formed on the gate oxide film 4a. A tunnel oxide film 8 is formed on the drain diffusion layer 7, and a floating gate extending portion 3 b is formed on the tunnel oxide film 8.

上記実施の形態１の不揮発性半導体装置によれば、コントロールゲート２の下地にＬＯＣＯＳ酸化膜によって凹凸を形成することにより、コントロールゲート２及び絶縁膜４それぞれの表面にも凹凸を形成している。このため、コントロールゲート２及びフローティングゲート３それぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。従って、この静電容量Ｃは、ドレイン拡散層７とフローティングゲート３との間の静電容量Ｃ０に対して大きくなる。データの書き込み／消去時にコントロールゲート２に印加される高電圧は、トンネル酸化膜８及び絶縁膜４によって分圧されるが、静電容量Ｃを大きくすることによってトンネル酸化膜８に作用する分圧値を高くすることができ、ＥＥＰＲＯＭのフローティングゲート３への電荷の注入、あるいは電荷の消去の効率を高めることができる。よって、従来の不揮発性半導体装置よりチップ内のメモリセルの面積を縮小できる。また、メモリセルの面積を従来と同じにした場合は、書き込み、消去時間を短縮することができる。 According to the nonvolatile semiconductor device of the first embodiment, the unevenness is formed on the surfaces of the control gate 2 and the insulating film 4 by forming the unevenness with the LOCOS oxide film on the base of the control gate 2. Therefore, the surface area of each of the control gate 2 and the floating gate 3 can be increased as compared with the conventional one, and as a result, the capacitance C between the control gate and the floating gate can be increased. Accordingly, the capacitance C is larger than the capacitance C 0 between the drain diffusion layer 7 and the floating gate 3. The high voltage applied to the control gate 2 at the time of data writing / erasing is divided by the tunnel oxide film 8 and the insulating film 4, but the divided voltage acting on the tunnel oxide film 8 by increasing the capacitance C. The value can be increased, and the efficiency of charge injection or charge erasing into the floating gate 3 of the EEPROM can be increased. Therefore, the area of the memory cell in the chip can be reduced as compared with the conventional nonvolatile semiconductor device. In addition, when the area of the memory cell is the same as the conventional area, writing and erasing time can be shortened.

次に、上記不揮発性半導体装置の製造方法について説明する。
まず、シリコン基板１の表面にＬＯＣＯＳ酸化膜からなる素子分離膜５を形成する。次いで、素子分離膜５の相互間のシリコン基板１上にシリコン酸化膜１４を形成する。次いで、シリコン酸化膜１４及び素子分離膜５の上に第１のポリシリコン膜をＣＶＤ（chemical vapor deposition）法により堆積する。次いで、第１のポリシリコン膜をエッチングしてパターニングすることにより、素子分離膜５及びシリコン酸化膜１４の上には第１のポリシリコン膜からなるコントロールゲート２が形成される。素子分離膜５によってコントロールゲート２の表面には凹凸が形成され、それによってコントロールゲート２の上面の面積が大きくなる。次いで、トランジスタが形成される領域のシリコン基板表面のシリコン酸化膜をエッチングにより除去してシリコン基板表面を露出させる。 Next, a method for manufacturing the nonvolatile semiconductor device will be described.
First, an element isolation film 5 made of a LOCOS oxide film is formed on the surface of the silicon substrate 1. Next, a silicon oxide film 14 is formed on the silicon substrate 1 between the element isolation films 5. Next, a first polysilicon film is deposited on the silicon oxide film 14 and the element isolation film 5 by a CVD (chemical vapor deposition) method. Next, the control gate 2 made of the first polysilicon film is formed on the element isolation film 5 and the silicon oxide film 14 by etching and patterning the first polysilicon film. Unevenness is formed on the surface of the control gate 2 by the element isolation film 5, thereby increasing the area of the upper surface of the control gate 2. Next, the silicon oxide film on the surface of the silicon substrate in the region where the transistor is to be formed is removed by etching to expose the silicon substrate surface.

この後、コントロールゲート２及び前記シリコン基板の上に熱酸化法により厚さ２０ｎｍ程度のシリコン酸化膜からなる絶縁膜４を形成する。コントロールゲート２の表面の凹凸によって絶縁膜４の表面にも凹凸が形成される。尚、シリコン基板上の絶縁膜はゲート酸化膜４ａとなる。
次いで、ドレイン領域の一部上に位置するゲート酸化膜４ａをエッチングにより除去し、熱酸化して厚さが１０ｎｍ程度のトンネル酸化膜８を形成する。 Thereafter, an insulating film 4 made of a silicon oxide film having a thickness of about 20 nm is formed on the control gate 2 and the silicon substrate by thermal oxidation. Irregularities are also formed on the surface of the insulating film 4 due to the irregularities on the surface of the control gate 2. The insulating film on the silicon substrate becomes the gate oxide film 4a.
Next, the gate oxide film 4a located on a part of the drain region is removed by etching, and thermally oxidized to form a tunnel oxide film 8 having a thickness of about 10 nm.

次に、絶縁膜４、素子分離膜５、ゲート酸化膜４ａ及びトンネル酸化膜８の上に第２のポリシリコン膜をＣＶＤ法により堆積する。次いで、第２のポリシリコン膜をエッチングしてパターニングすることにより、絶縁膜４の上には第２のポリシリコン膜からなるフローティングゲート３が形成され、シリコン基板１上にはゲート電極３ａ及びフローティングゲート延伸部３ｂが形成される。絶縁膜４の表面の凹凸によってフローティングゲート３の下面にも凹凸が形成され、それによってフローティングゲート３の下面の面積が大きくなる。フローティングゲート延伸部３ｂとドレイン領域との間にはトンネル酸化膜８が配置される。   Next, a second polysilicon film is deposited on the insulating film 4, the element isolation film 5, the gate oxide film 4a and the tunnel oxide film 8 by the CVD method. Next, by etching and patterning the second polysilicon film, the floating gate 3 made of the second polysilicon film is formed on the insulating film 4, and the gate electrode 3a and the floating gate 3 are formed on the silicon substrate 1. Gate extending portion 3b is formed. Concavities and convexities are also formed on the lower surface of the floating gate 3 due to the concavities and convexities on the surface of the insulating film 4, thereby increasing the area of the lower surface of the floating gate 3. A tunnel oxide film 8 is disposed between the floating gate extension 3b and the drain region.

（実施の形態２）
図２（Ａ）は、本発明の実施の形態２による不揮発性半導体装置であるＥＥＰＲＯＭを示す平面図であり、図２（Ｂ）は、図２（Ａ）に示す２Ｂ−２Ｂ線に沿った断面図である。 (Embodiment 2)
FIG. 2A is a plan view showing an EEPROM which is a nonvolatile semiconductor device according to Embodiment 2 of the present invention, and FIG. 2B is taken along line 2B-2B shown in FIG. It is sectional drawing.

図２（Ａ）に示すように、ＥＥＰＲＯＭは、不純物拡散層からなるコントロールゲート１２と、このコントロールゲート１２に対向するように配置されたポリシリコン膜からなるフローティングゲート１３とを有している。フローティングゲート１３とコントロールゲート１２との間には図２（Ｂ）に示すように絶縁膜４が配置されている。コントロールゲート１２の上面、絶縁膜４及びフローティングゲート１３の下面は、平坦ではなく、凹凸を有する形状となっている。   As shown in FIG. 2A, the EEPROM has a control gate 12 made of an impurity diffusion layer and a floating gate 13 made of a polysilicon film disposed so as to face the control gate 12. An insulating film 4 is disposed between the floating gate 13 and the control gate 12 as shown in FIG. The upper surface of the control gate 12, the lower surface of the insulating film 4 and the floating gate 13 are not flat and have a shape with irregularities.

コントロールゲート１２の隣にはＬＯＣＯＳ酸化膜からなる素子分離膜５を挟んでトランジスタが配置されている。このトランジスタは、ポリシリコン膜からなるゲート電極１３ａ、ソース領域のＮ型拡散層６及びドレイン領域のＮ型拡散層７を有している。ゲート電極１３ａは素子分離膜５上のポリシリコン膜によってフローティングゲート１３に繋がっている。また、フローティングゲート１３はフローティングゲート延伸部１３ｂを有しており、このフローティングゲート延伸部１３ｂは素子分離膜上を通ってドレイン拡散層７の一部に対向するように配置されている。フローティングゲート延伸部１３ｂとドレイン拡散層７との間にはトンネル酸化膜８が配置されている。   Next to the control gate 12, a transistor is arranged with an element isolation film 5 made of a LOCOS oxide film interposed therebetween. This transistor has a gate electrode 13a made of a polysilicon film, an N-type diffusion layer 6 in the source region, and an N-type diffusion layer 7 in the drain region. The gate electrode 13 a is connected to the floating gate 13 by a polysilicon film on the element isolation film 5. The floating gate 13 has a floating gate extending portion 13b. The floating gate extending portion 13b is disposed so as to face a part of the drain diffusion layer 7 through the element isolation film. A tunnel oxide film 8 is disposed between the floating gate extension 13 b and the drain diffusion layer 7.

つまり、図１（Ｂ）に示すように、シリコン基板１の表面にはＬＯＣＯＳ酸化膜からなる素子分離膜５が形成されている。また、フローティングゲート１３の下方に位置する複数の領域１５ａ〜１５ｄにはＬＯＣＯＳ酸化膜が形成された後にエッチング除去されている。また、素子分離膜５は、ゲート電極１３ａの下方、ソース拡散層６及びドレイン拡散層７には形成されていない。前記素子分離膜５の相互間のシリコン基板１上にはゲート酸化膜が形成されている。ドレイン拡散層７の一部上にはゲート酸化膜より膜厚の薄いトンネル酸化膜８が形成されている。   That is, as shown in FIG. 1B, an element isolation film 5 made of a LOCOS oxide film is formed on the surface of the silicon substrate 1. Further, the LOCOS oxide film is formed in the plurality of regions 15a to 15d located below the floating gate 13 and then removed by etching. Further, the element isolation film 5 is not formed below the gate electrode 13 a, in the source diffusion layer 6 and the drain diffusion layer 7. A gate oxide film is formed on the silicon substrate 1 between the element isolation films 5. A tunnel oxide film 8 having a thickness smaller than that of the gate oxide film is formed on a part of the drain diffusion layer 7.

前記複数の領域１５ａ〜１５ｄを含むシリコン基板１には不純物拡散層からなるコントロールゲート１２が形成されている。即ち、コントロールゲート１２の表面には凹凸が形成されている。コントロールゲート１２の上には絶縁膜４が形成されており、この絶縁膜４の表面にも凹凸が形成されている。絶縁膜４の上にはポリシリコン膜からなるフローティングゲート１３が形成されており、このフローティングゲート１３の下面にも凹凸が形成されている。尚、ゲート酸化膜、ゲート電極１３ａ、トンネル酸化膜８及びフローティングゲート延伸部３ｂの構造は実施の形態１と同様であるので、説明を省略する。   A control gate 12 made of an impurity diffusion layer is formed on the silicon substrate 1 including the plurality of regions 15a to 15d. That is, unevenness is formed on the surface of the control gate 12. An insulating film 4 is formed on the control gate 12, and irregularities are also formed on the surface of the insulating film 4. A floating gate 13 made of a polysilicon film is formed on the insulating film 4, and irregularities are also formed on the lower surface of the floating gate 13. The structures of the gate oxide film, the gate electrode 13a, the tunnel oxide film 8, and the floating gate extension 3b are the same as those in the first embodiment, and thus description thereof is omitted.

上記実施の形態２の不揮発性半導体装置においても実施の形態１と同様の効果を得ることができる。すなわち、コントロールゲート１２の表面（シリコン基板の表面）に凹凸を形成することにより、コントロールゲート１２及び絶縁膜４それぞれの表面にも凹凸を形成している。このため、コントロールゲート１２及びフローティングゲート１３それぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。従って、静電容量Ｃを大きくすることによってトンネル酸化膜８に作用する分圧値を高くすることができ、ＥＥＰＲＯＭのフローティングゲート３への電荷の注入、あるいは電荷の消去の効率を高めることができる。よって、従来の不揮発性半導体装置よりチップ内のメモリセルの面積を縮小できる。また、メモリセルの面積を従来と同じにした場合は、書き込み、消去時間を短縮することができる。   In the nonvolatile semiconductor device of the second embodiment, the same effect as that of the first embodiment can be obtained. That is, by forming irregularities on the surface of the control gate 12 (surface of the silicon substrate), irregularities are also formed on the surfaces of the control gate 12 and the insulating film 4. For this reason, the surface area of each of the control gate 12 and the floating gate 13 can be increased as compared with the conventional one, and as a result, the capacitance C between the control gate and the floating gate can be increased. Therefore, by increasing the capacitance C, the partial pressure value acting on the tunnel oxide film 8 can be increased, and the efficiency of charge injection or charge erasure to the floating gate 3 of the EEPROM can be increased. . Therefore, the area of the memory cell in the chip can be reduced as compared with the conventional nonvolatile semiconductor device. In addition, when the area of the memory cell is the same as the conventional area, writing and erasing time can be shortened.

次に、上記不揮発性半導体装置の製造方法について図２及び図３を参照しつつ説明する。図３（Ａ）〜（Ｃ）は、本発明の実施の形態２による不揮発性半導体装置の製造方法を説明する断面図であり、図２（Ｂ）に相当するものである。
まず、図３（Ａ）に示すように、シリコン基板１の表面にＬＯＣＯＳ酸化膜からなる素子分離膜５を形成する。 Next, a method for manufacturing the nonvolatile semiconductor device will be described with reference to FIGS. 3A to 3C are cross-sectional views illustrating the method for manufacturing the nonvolatile semiconductor device according to the second embodiment of the present invention, and correspond to FIG. 2B.
First, as shown in FIG. 3A, an element isolation film 5 made of a LOCOS oxide film is formed on the surface of the silicon substrate 1.

この後、図２（Ａ）に示すＬＯＣＯＳ酸化膜の一部の領域１６をＨＦ等でエッチングすることにより、図３（Ｂ）に示すように、シリコン基板１からＬＯＣＯＳ酸化膜を除去する。これによってシリコン基板１の表面に凹凸が形成される。
次いで、図３（Ｃ）に示すように、シリコン基板１の表面に熱酸化法により絶縁膜４及びゲート酸化膜（図示せず）を形成する。次いで、ドレイン領域の一部上に位置するゲート酸化膜をエッチングにより除去し、熱酸化して厚さが１０ｎｍ程度のトンネル酸化膜８を形成する。 Thereafter, a part of the region 16 of the LOCOS oxide film shown in FIG. 2A is etched with HF or the like to remove the LOCOS oxide film from the silicon substrate 1 as shown in FIG. As a result, irregularities are formed on the surface of the silicon substrate 1.
Next, as shown in FIG. 3C, an insulating film 4 and a gate oxide film (not shown) are formed on the surface of the silicon substrate 1 by a thermal oxidation method. Next, the gate oxide film located on a part of the drain region is removed by etching and thermally oxidized to form a tunnel oxide film 8 having a thickness of about 10 nm.

この後、絶縁膜４の下のシリコン基板１に不純物イオンをイオン注入し、熱処理を施すことにより、シリコン基板１には不純物拡散層からなるコントロールゲート１２が形成される。このコントロールゲート１２の表面には段差又は凹凸が形成され、それによってコントロールゲート１２の上面の面積が大きくなる。前記段差又は凹凸によって絶縁膜４の表面にも凹凸が形成される。次に、絶縁膜４、ゲート酸化膜、トンネル酸化膜及び素子分離膜５の上にポリシリコン膜１３ｃをＣＶＤ法により堆積する。   Thereafter, impurity ions are ion-implanted into the silicon substrate 1 below the insulating film 4 and subjected to heat treatment, whereby a control gate 12 made of an impurity diffusion layer is formed on the silicon substrate 1. Steps or irregularities are formed on the surface of the control gate 12, thereby increasing the area of the upper surface of the control gate 12. Irregularities are also formed on the surface of the insulating film 4 by the steps or irregularities. Next, a polysilicon film 13c is deposited on the insulating film 4, the gate oxide film, the tunnel oxide film, and the element isolation film 5 by the CVD method.

次いで、図２（Ｂ）に示すように、ポリシリコン膜をエッチングしてパターニングすることにより、絶縁膜４及び素子分離膜５の上にはポリシリコン膜からなるフローティングゲート１３が形成され、シリコン基板１上にはゲート電極１３ａ及びフローティングゲート延伸部１３ｂが形成される。絶縁膜４の表面の凹凸によってフローティングゲート１３の下面には凹凸が形成され、それによってフローティングゲート１３の下面の面積が大きくなる。   Next, as shown in FIG. 2B, by etching and patterning the polysilicon film, a floating gate 13 made of a polysilicon film is formed on the insulating film 4 and the element isolation film 5, and a silicon substrate is formed. 1 is formed with a gate electrode 13a and a floating gate extension 13b. Concavities and convexities are formed on the lower surface of the floating gate 13 due to the concavities and convexities on the surface of the insulating film 4, thereby increasing the area of the lower surface of the floating gate 13.

（実施の形態３）
図４（Ａ）は、本発明の実施の形態３による不揮発性半導体装置であるＥＥＰＲＯＭを示す平面図であり、図４（Ｂ）は、図４（Ａ）に示す４Ｂ−４Ｂ線に沿った断面図である。図４において実施の形態２と同一部分には同一符号を付し、異なる部分についてのみ説明する。 (Embodiment 3)
FIG. 4A is a plan view showing an EEPROM which is a nonvolatile semiconductor device according to Embodiment 3 of the present invention, and FIG. 4B is along the line 4B-4B shown in FIG. It is sectional drawing. In FIG. 4, the same parts as those of the second embodiment are denoted by the same reference numerals, and only different parts will be described.

図４（Ａ）及び（Ｂ）に示すように、シリコン基板１の表面にはトレンチ２５ａ〜２５ｄが形成されている。このトレンチによってシリコン基板の表面には凹凸が形成される。前記トレンチ２５ａ〜２５ｄを含むシリコン基板１には不純物拡散層からなるコントロールゲート１２が形成されている。即ち、コントロールゲート１２の表面にはトレンチからなる凹凸が形成されている。コントロールゲート１２の上には絶縁膜４が形成されており、この絶縁膜４の表面にも凹凸が形成されている。絶縁膜４はトレンチの内面及びシリコン基板の表面に沿って形成されている。絶縁膜４の上にはポリシリコン膜からなるフローティングゲート１３が形成されており、このフローティングゲート１３の下面にも凹凸が形成されている。フローティングゲート１３は、ポリシリコン膜がトレンチ内に埋め込まれた構造となっている。   As shown in FIGS. 4A and 4B, trenches 25 a to 25 d are formed on the surface of the silicon substrate 1. The trenches form irregularities on the surface of the silicon substrate. A control gate 12 made of an impurity diffusion layer is formed on the silicon substrate 1 including the trenches 25a to 25d. That is, the surface of the control gate 12 is formed with irregularities made of trenches. An insulating film 4 is formed on the control gate 12, and irregularities are also formed on the surface of the insulating film 4. The insulating film 4 is formed along the inner surface of the trench and the surface of the silicon substrate. A floating gate 13 made of a polysilicon film is formed on the insulating film 4, and irregularities are also formed on the lower surface of the floating gate 13. The floating gate 13 has a structure in which a polysilicon film is embedded in a trench.

上記実施の形態３の不揮発性半導体装置においても実施の形態１と同様の効果を得ることができる。すなわち、コントロールゲート１２の表面（シリコン基板の表面）にトレンチからなる凹凸を形成することにより、コントロールゲート１２及び絶縁膜４それぞれの表面にも凹凸を形成している。このため、コントロールゲート１２及びフローティングゲート１３それぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。従って、静電容量Ｃを大きくすることによってトンネル酸化膜８に作用する分圧値を高くすることができ、ＥＥＰＲＯＭのフローティングゲート３への電荷の注入、あるいは電荷の消去の効率を高めることができる。よって、従来の不揮発性半導体装置よりチップ内のメモリセルの面積を縮小できる。また、メモリセルの面積を従来と同じにした場合は、書き込み、消去時間を短縮することができる。   In the nonvolatile semiconductor device of the third embodiment, the same effect as that of the first embodiment can be obtained. That is, by forming irregularities made of trenches on the surface of the control gate 12 (surface of the silicon substrate), irregularities are also formed on the surfaces of the control gate 12 and the insulating film 4. Therefore, the surface area of each of the control gate 12 and the floating gate 13 can be increased as compared with the conventional one, and as a result, the capacitance C between the control gate and the floating gate can be increased. Therefore, by increasing the capacitance C, the partial pressure value acting on the tunnel oxide film 8 can be increased, and the efficiency of charge injection or charge erasure to the floating gate 3 of the EEPROM can be increased. . Therefore, the area of the memory cell in the chip can be reduced as compared with the conventional nonvolatile semiconductor device. In addition, when the area of the memory cell is the same as the conventional area, writing and erasing time can be shortened.

次に、上記不揮発性半導体装置の製造方法について説明する。
まず、図４（Ａ）及び（Ｂ）に示すように、シリコン基板１の表面にＬＯＣＯＳ酸化膜からなる素子分離膜５を形成する。次いで、シリコン基板１に不純物イオンをイオン注入し、熱処理を施すことにより、シリコン基板には不純物拡散層からなるコントロールゲート１２が形成される。 Next, a method for manufacturing the nonvolatile semiconductor device will be described.
First, as shown in FIGS. 4A and 4B, an element isolation film 5 made of a LOCOS oxide film is formed on the surface of the silicon substrate 1. Next, impurity ions are ion-implanted into the silicon substrate 1 and subjected to heat treatment, whereby a control gate 12 made of an impurity diffusion layer is formed on the silicon substrate.

この後、シリコン基板１の表面上にエッチングマスクを形成する。このエッチングマスクはシリコン窒化膜からなるマスクパターンでも良いし、レジストパターンでも良い。次いで、このエッチングマスクをマスクとしてシリコン基板１をエッチングすることにより、コントロールゲート１２の表面にはトレンチ２５ａ〜２５ｄが形成される。これによってコントロールゲート１２の表面にトレンチによる段差又は凹凸が形成され、それによってコントロールゲート１２の上面の面積が大きくなる。次に、エッチングマスクを除去する。   Thereafter, an etching mask is formed on the surface of the silicon substrate 1. This etching mask may be a mask pattern made of a silicon nitride film or a resist pattern. Next, by etching the silicon substrate 1 using this etching mask as a mask, trenches 25 a to 25 d are formed on the surface of the control gate 12. As a result, a step or unevenness due to the trench is formed on the surface of the control gate 12, thereby increasing the area of the upper surface of the control gate 12. Next, the etching mask is removed.

次に、シリコン基板１の表面に熱酸化法により絶縁膜４及びゲート酸化膜（図示せず）を形成する。次いで、ドレイン領域の一部上に位置するゲート酸化膜をエッチングにより除去し、熱酸化して厚さが１０ｎｍ程度のトンネル酸化膜８を形成する。   Next, an insulating film 4 and a gate oxide film (not shown) are formed on the surface of the silicon substrate 1 by a thermal oxidation method. Next, the gate oxide film located on a part of the drain region is removed by etching and thermally oxidized to form a tunnel oxide film 8 having a thickness of about 10 nm.

この後、このコントロールゲート１２の表面には段差又は凹凸が形成され、それによってコントロールゲート１２の上面の面積が大きくなる。前記段差又は凹凸によって絶縁膜４の表面にも凹凸が形成される。次に、絶縁膜４、ゲート酸化膜、トンネル酸化膜及び素子分離膜５の上にポリシリコン膜をＣＶＤ法により堆積する。次いで、ポリシリコン膜をエッチングしてパターニングすることにより、絶縁膜４及び素子分離膜５の上にはポリシリコン膜からなるフローティングゲート１３が形成され、シリコン基板１上にはゲート電極１３ａ及びフローティングゲート延伸部１３ｂが形成される。   Thereafter, a step or unevenness is formed on the surface of the control gate 12, thereby increasing the area of the upper surface of the control gate 12. Irregularities are also formed on the surface of the insulating film 4 by the steps or irregularities. Next, a polysilicon film is deposited on the insulating film 4, the gate oxide film, the tunnel oxide film, and the element isolation film 5 by the CVD method. Next, by etching and patterning the polysilicon film, a floating gate 13 made of a polysilicon film is formed on the insulating film 4 and the element isolation film 5, and a gate electrode 13a and a floating gate are formed on the silicon substrate 1. An extending portion 13b is formed.

尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。   The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.

実施の形態１による不揮発性半導体装置を示す平面図、断面図。FIG. 4 is a plan view and a cross-sectional view illustrating the nonvolatile semiconductor device according to the first embodiment. 実施の形態２による不揮発性半導体装置を示す平面図、断面図。FIG. 6 is a plan view and a cross-sectional view showing a nonvolatile semiconductor device according to a second embodiment. 実施の形態２による不揮発性半導体装置の製造方法を説明する断面図。Sectional drawing explaining the manufacturing method of the non-volatile semiconductor device by Embodiment 2. FIGS. 実施の形態３による不揮発性半導体装置を示す平面図、断面図。FIG. 6 is a plan view and a cross-sectional view showing a nonvolatile semiconductor device according to a third embodiment. 従来の不揮発性半導体装置を示す平面図、断面図。The top view and sectional drawing which show the conventional non-volatile semiconductor device.

符号の説明Explanation of symbols

１…シリコン基板、２…コントロールゲート、３…フローティングゲート、３ａ…ゲート電極、３ｂ…フローティングゲート延伸部、４…絶縁膜、４ａ…ゲート酸化膜、５…素子分離膜、５ａ〜５ｄ…コントロールゲート下方の複数の領域、６…ソース領域のＮ型拡散層、７…ドレイン領域のＮ型拡散層、８…トンネル酸化膜、１２…コントロールゲート、１３…フローティングゲート、１３ａ…ゲート電極、１３ｂ…フローティングゲート延伸部、１３ｃ…ポリシリコン膜、１４…シリコン酸化膜、１５ａ〜１５ｄ…フローティングゲート下方の複数の領域、２５ａ〜２５ｄ…トレンチ、１０１…シリコン基板、１０２…コントロールゲート、１０３…フローティングゲート、１０３ａ…ゲート電極、１０３ｂ…フローティングゲート延伸部、１０４…絶縁膜、１０５…素子分離膜、１０６…ソース領域のＮ型拡散層、１０７…ドレイン領域のＮ型拡散層、１０８…トンネル酸化膜   DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Control gate, 3 ... Floating gate, 3a ... Gate electrode, 3b ... Floating gate extending part, 4 ... Insulating film, 4a ... Gate oxide film, 5 ... Element isolation film, 5a-5d ... Control gate A plurality of lower regions, 6... N-type diffusion layer in the source region, 7... N-type diffusion layer in the drain region, 8... Tunnel oxide film, 12. Gate extension portion, 13c ... polysilicon film, 14 ... silicon oxide film, 15a to 15d ... a plurality of regions below the floating gate, 25a to 25d ... trench, 101 ... silicon substrate, 102 ... control gate, 103 ... floating gate, 103a ... Gate electrode, 103b ... Floating gate extension , 104: insulating film, 105 ... isolation layer, 106 ... N-type diffusion layer of the source region, 107 ... N-type diffusion layer of the drain region, 108 ... tunnel oxide film

Claims (11)

半導体基板の表面に形成された凹凸部と、
前記凹凸部上に形成されたコントロールゲートと、
前記コントロールゲート上に形成された絶縁膜と、
前記絶縁膜上に形成されたフローティングゲートと、
を具備する不揮発性半導体装置。 Uneven portions formed on the surface of the semiconductor substrate;
A control gate formed on the uneven portion;
An insulating film formed on the control gate;
A floating gate formed on the insulating film;
A non-volatile semiconductor device comprising: 前記凹凸部は、前記半導体基板上に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜が形成されていない前記半導体基板の表面とによって構成されている請求項１に記載の不揮発性半導体装置。 2. The nonvolatile semiconductor device according to claim 1, wherein the uneven portion includes a LOCOS oxide film formed on the semiconductor substrate and a surface of the semiconductor substrate on which the LOCOS oxide film is not formed. 半導体基板の表面に形成された凹凸部と、
前記半導体基板に形成されたコントロールゲートであって、表面に前記凹凸部を有するコントロールゲートと、
前記コントロールゲート上に形成された絶縁膜と、
前記絶縁膜上に形成されたフローティングゲートと、
を具備する不揮発性半導体装置。 Uneven portions formed on the surface of the semiconductor substrate;
A control gate formed on the semiconductor substrate, the control gate having the uneven portion on the surface,
An insulating film formed on the control gate;
A floating gate formed on the insulating film;
A non-volatile semiconductor device comprising: 前記凹凸部は、前記半導体基板に形成されたトレンチと、該トレンチが形成されてない前記半導体基板の表面とによって構成されている請求項３に記載の不揮発性半導体装置。 The nonvolatile semiconductor device according to claim 3, wherein the concavo-convex portion includes a trench formed in the semiconductor substrate and a surface of the semiconductor substrate in which the trench is not formed. 前記フローティングゲートは、前記コントロールゲートの外側に延伸した延伸部を有し、
前記半導体基板に形成されたソース領域と、
前記半導体基板に形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間に位置する前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記フローティングゲートに繋げられたゲート電極と、
前記延伸部と前記ドレイン領域との間に形成されたトンネル絶縁膜と、
を具備する請求項１乃至４のいずれか一項に記載の不揮発性半導体装置。 The floating gate has an extending portion extending outside the control gate,
A source region formed in the semiconductor substrate;
A drain region formed in the semiconductor substrate;
A gate insulating film formed on the semiconductor substrate located between the source region and the drain region;
A gate electrode formed on the gate insulating film and connected to the floating gate;
A tunnel insulating film formed between the extending portion and the drain region;
The nonvolatile semiconductor device according to claim 1, further comprising: 前記コントロールゲート及び前記絶縁膜それぞれの表面に凹凸が形成されている請求項１乃至５のいずれか一項に記載の不揮発性半導体装置。 The nonvolatile semiconductor device according to claim 1, wherein unevenness is formed on surfaces of the control gate and the insulating film. 半導体基板の表面に凹凸部を形成する工程と、
前記凹凸部上に第１の導電膜からなるコントロールゲートを形成する工程と、
前記コントロールゲート上に絶縁膜を形成する工程と、
前記絶縁膜上に第２の導電膜からなるフローティングゲートを形成する工程と、
を具備する不揮発性半導体装置の製造方法。 Forming irregularities on the surface of the semiconductor substrate;
Forming a control gate made of a first conductive film on the uneven portion;
Forming an insulating film on the control gate;
Forming a floating gate made of a second conductive film on the insulating film;
A method for manufacturing a nonvolatile semiconductor device comprising: 前記凹凸部を形成する工程は、前記半導体基板上にＬＯＣＯＳ酸化膜を形成することにより、該ＬＯＣＯＳ酸化膜と該ＬＯＣＯＳ酸化膜が形成されていない前記半導体基板の表面とによって凹凸部を形成する工程である請求項７に記載の不揮発性半導体装置の製造方法。 The step of forming the concavo-convex portion includes the step of forming a concavo-convex portion by forming a LOCOS oxide film on the semiconductor substrate and the surface of the semiconductor substrate on which the LOCOS oxide film is not formed. The method for manufacturing a nonvolatile semiconductor device according to claim 7. 半導体基板の表面に凹凸部を形成し、該凹凸部下に位置する前記半導体基板に不純物拡散層からなるコントロールゲートを形成する工程と、
前記コントロールゲート上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜からなるフローティングゲートを形成する工程と、
を具備する不揮発性半導体装置の製造方法。 Forming a concavo-convex portion on the surface of the semiconductor substrate, and forming a control gate made of an impurity diffusion layer on the semiconductor substrate located under the concavo-convex portion;
Forming an insulating film on the control gate;
Forming a floating gate made of a conductive film on the insulating film;
A method for manufacturing a nonvolatile semiconductor device comprising: 前記凹凸部を形成する際は、前記半導体基板にＬＯＣＯＳ酸化膜をした後、該ＬＯＣＯＳ酸化膜を除去することにより、前記半導体基板の表面に凹凸部を形成する請求項９に記載の不揮発性半導体装置の製造方法。 The non-volatile semiconductor according to claim 9, wherein when forming the uneven portion, the uneven portion is formed on the surface of the semiconductor substrate by forming a LOCOS oxide film on the semiconductor substrate and then removing the LOCOS oxide film. Device manufacturing method. 前記凹凸部を形成する際は、前記半導体基板にトレンチを形成することにより、該トレンチと該トレンチが形成されてない前記半導体基板の表面とによって凹凸部を形成する請求項９に記載の不揮発性半導体装置の製造方法。 The non-volatile part according to claim 9, wherein when forming the concavo-convex portion, the concavo-convex portion is formed by forming a trench in the semiconductor substrate and the surface of the semiconductor substrate in which the trench is not formed. A method for manufacturing a semiconductor device.
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