JP2005189927A - Reference voltage generating circuit and erroneous output preventing circuit - Google Patents
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Abstract
Description
本発明は基準電圧発生回路及び誤出力防止回路に関し、より詳細にはバンドギャップ電
圧に基づく所定の基準電圧を出力する基準電圧発生回路、及び前記基準電圧の低下による
信号の誤出力を防止することのできる誤出力防止回路に関する。
The present invention relates to a reference voltage generation circuit and an erroneous output prevention circuit, and more particularly to a reference voltage generation circuit that outputs a predetermined reference voltage based on a band gap voltage, and to prevent erroneous output of a signal due to a decrease in the reference voltage. The present invention relates to an erroneous output prevention circuit capable of performing the same.
従来から高精度で安定性の高い基準電圧を発生する基準電圧発生回路として、バンドギ
ャップ電圧に基づく基準電圧を出力するバンドギャップリファレンス回路(以下、BGR
回路と記す)が知られている。
Conventionally, as a reference voltage generation circuit that generates a highly accurate and stable reference voltage, a band gap reference circuit (hereinafter referred to as BGR) that outputs a reference voltage based on a band gap voltage
(Referred to as a circuit).
図8は、従来のBGR回路が接続された減電圧検知回路の概略構成を示した回路図であ
る。図中11は、電源電圧からバンドギャップ電圧に基づく所定の基準電圧を生成して出
力するBGR回路を示しており、BGR回路11は電源電圧が供給される電源端子Vin
とグランド(GND)との間に接続され、生成された基準電圧が出力される出力端子Vr
ef11aがコンパレータ2の反転入力端子−に接続されている。コンパレータ2の非反
転入力端子+は、電源端子VinとGNDとの間に直列に接続された抵抗R1と抵抗R2との接続点に接続されており、コンパレータ2の出力端子2aから減電圧検知信号がマイコンや内部回路(図示せず)に出力されるようになっている。
FIG. 8 is a circuit diagram showing a schematic configuration of a reduced voltage detection circuit to which a conventional BGR circuit is connected. In the figure,
And ground (GND), and an output terminal Vr from which the generated reference voltage is output
The
次に、従来の減電圧検知回路100の動作を説明する。図9(a)は、コンパレータ2
に入力されるBGR出力電圧(基準電圧)と抵抗分圧電圧との関係を示した図であり、(
b)は、コンパレータ2の出力論理を示した図である。
Next, the operation of the conventional reduced
Is a diagram showing the relationship between the BGR output voltage (reference voltage) input to the resistor and the resistance divided voltage;
b) is a diagram showing the output logic of the
図9(a)に示すようにBGR回路11の出力端子Vref端子11aから出力され、
コンパレータ2の反転入力端子−に入力されるBGR出力電圧は、電源電圧がV2(すなわち、BGR回路11の最低動作電圧)未満に低下するまで、約1.25Vに維持され(
すなわち、一定の基準電圧が出力され)、電源電圧がV2未満に低下すると、約1.25Vの一定の基準電圧の出力が維持できずに急激に出力電圧が低下するようになっている。
一方、コンパレータ2の非反転入力端子+に入力される抵抗分圧電圧は、電源電圧の低下
に伴ってリニアに低下するようになっている。
As shown in FIG. 9A, the signal is output from the output
The BGR output voltage input to the inverting input terminal − of the
In other words, when a constant reference voltage is output) and the power supply voltage drops below V 2 , the output of the constant reference voltage of about 1.25 V cannot be maintained, and the output voltage rapidly drops.
On the other hand, the resistance divided voltage input to the non-inverting input terminal + of the
したがって、図9(b)に示すように電源電圧がV3(減電圧検知電圧)に低下するまでは、抵抗分圧電圧が基準電圧(約1.25V)以上となっているためコンパレータ2か
らH信号が出力される。電源電圧がV3未満に低下すると、抵抗分圧電圧が基準電圧(約1.25V)より小さくなるためコンパレータ2からL信号が出力される。電源電圧がさ
らに低下してV1(V1<V2)未満に低下すると、BGR出力電圧と抵抗分圧電圧との関係が逆転し、コンパレータ2からH信号が出力される。
Therefore, as shown in FIG. 9B, until the power supply voltage drops to V 3 (reduced voltage detection voltage), the resistance divided voltage is equal to or higher than the reference voltage (about 1.25 V). The H signal is output. When the power supply voltage drops below V 3 , the resistance divided voltage becomes smaller than the reference voltage (about 1.25 V), so that the L signal is output from the
減電圧検知回路100では、減電圧検知後(すなわち、電源電圧がV3未満に低下した後)、コンパレータ2からの出力信号の論理を保持(この場合、Lレベルに固定)することが重要であるが、上記したBGR回路11は、電源電圧が最低動作電圧(図9ではV2
)未満に低下すると正常な基準電圧が出力できなくなってしまうため、減電圧検知後、さ
らに電源電圧が低下した場合にコンパレータ2からH信号が誤出力される。
In the voltage
If the power source voltage is further reduced after the voltage drop is detected, the H signal is erroneously output.
コンパレータ2の出力信号は、マイコンなどの制御回路のリセット信号などとして使用
されるため、電源電圧低下時にも誤出力がないように対策する必要があり、従来、このよ
うな電源電圧低下時の誤出力を防止するために、コンパレータ2とは別に電源電圧の低下
を検出するためのコンパレータ(図示せず)をさらに回路に組み込んで、これらコンパレ
ータの出力信号の論理をとって、コンパレータ2による誤出力をマスクする等の対策が行
われていた。
Since the output signal of the
また、下記の特許文献1記載の減電圧検知回路には、減電圧検知信号を出力するコンパ
レータの出力が2度反転し減電圧検出を2度行ってしまうという上記と同様な課題に対し
て、分圧抵抗と電源との間に定電圧素子(ダイオード)を追加することにより、基準電圧
信号に基づいて作られる電圧と、分圧抵抗電圧とが同じになる条件を1回だけ成立させる
ようにして、誤作動を防止することが開示されている。
Further, in the reduced voltage detection circuit described in
しかしながら、このような従来の減電圧検知回路では、電源電圧の低下を検出するため
のコンパレータ等の回路素子を別途組み込まなければならないため回路規模が大きくなっ
たり、回路素子の追加により消費電流が大きくなるといった問題があった。また、従来の
BGR回路は、基準電圧を出力するだけのものであり、BGR回路自身が異常な基準電圧
を出力しているかどうかを検出することができなかった。
本発明は上記課題に鑑みなされたものであって、出力される基準電圧の低下を検出して
、基準電圧低下時の制御論理を固定させる信号を出力することのできる基準電圧発生回路
、及び回路規模や消費電流を大きくすることなく、電源電圧低下時における誤出力の発生
を防止することのできる誤出力防止回路を提供することを目的としている。
The present invention has been made in view of the above problems, and a reference voltage generation circuit capable of detecting a decrease in the output reference voltage and outputting a signal for fixing the control logic when the reference voltage is decreased, and a circuit An object of the present invention is to provide an erroneous output prevention circuit capable of preventing the occurrence of an erroneous output when the power supply voltage is lowered without increasing the scale and current consumption.
上記目的を達成するために本発明に係る基準電圧発生回路(1)は、バンドギャップ電
圧に基づく所定の基準電圧を出力する出力段を含んで構成された基準電圧発生回路におい
て、電源電圧の低下により所定の基準電圧が出力されなくなったことを検出し、該検出信
号を基準電圧低下時の制御論理を固定するための信号として出力する論理固定信号出力手
段を備えていることを特徴としている。
In order to achieve the above object, a reference voltage generation circuit (1) according to the present invention is a reference voltage generation circuit configured to include an output stage that outputs a predetermined reference voltage based on a band gap voltage. And a logic fixed signal output means for detecting that the predetermined reference voltage is not output and outputting the detection signal as a signal for fixing the control logic when the reference voltage is lowered.
上記基準電圧発生回路(1)によれば、前記電源電圧の低下により所定の基準電圧が出
力されなくなったことを検出し、該検出信号が基準電圧低下時の制御論理を固定するため
の信号として出力されるので、前記所定の基準電圧を出力するのみならず、該所定の基準
電圧が出力されなくなったことを検出して、論理固定信号を出力することができ、該論理
固定信号を基準電圧低下時の誤論理の発生防止に役立てることができる。
According to the reference voltage generation circuit (1), it is detected that a predetermined reference voltage is not output due to a decrease in the power supply voltage, and the detection signal is used as a signal for fixing the control logic when the reference voltage decreases. In addition to outputting the predetermined reference voltage, it is possible to detect that the predetermined reference voltage is not output and output a logic fixed signal. It can be used to prevent the occurrence of false logic when the voltage drops.
また本発明に係る基準電圧発生回路(2)は、上記基準電圧発生回路(1)において、
前記論理固定信号出力手段が、前記電源電圧の低下により所定の基準電圧が出力されなく
なったことを、電流源から供給される前記出力段の駆動電流が該出力段に全て流されたこ
とで検出するものであることを特徴としている。
The reference voltage generating circuit (2) according to the present invention is the above reference voltage generating circuit (1).
The logic fixed signal output means detects that a predetermined reference voltage is no longer output due to a decrease in the power supply voltage, when all of the drive current of the output stage supplied from a current source is supplied to the output stage. It is characterized by that.
上記基準電圧発生回路(2)によれば、前記電流源から供給される前記出力段の駆動電
流が該出力段に全て流されたことを検出することにより、前記所定の基準電圧が低下、す
なわち前記電源電圧が最低動作電圧よりも低下したことを検出することができる。
According to the reference voltage generation circuit (2), the predetermined reference voltage is reduced by detecting that the drive current of the output stage supplied from the current source is completely supplied to the output stage, that is, It can be detected that the power supply voltage has dropped below the minimum operating voltage.
また本発明に係る基準電圧発生回路(3)は、上記基準電圧発生回路(2)において、
前記出力段に流れる駆動電流量を調整する電流量調整手段を備え、前記論理固定信号出力
手段が、前記駆動電流が前記出力段に全て流されたことを、前記電流量調整手段に流れる
電流を検出する電流検出手段で検出するものであることを特徴としている。
The reference voltage generating circuit (3) according to the present invention is the above reference voltage generating circuit (2).
Current amount adjusting means for adjusting the amount of drive current flowing through the output stage, and the logic fixed signal output means determines that the current flowing through the current amount adjusting means is that all of the drive current has been passed through the output stage. It is characterized in that it is detected by current detecting means for detecting.
上記基準電圧発生回路(3)によれば、前記電流検出手段で前記電流量調整手段に流れ
る電流を検出することにより、前記駆動電流が前記出力段に全て流されたか否かを検出す
ることができる。
According to the reference voltage generation circuit (3), it is possible to detect whether or not the drive current is all flowed to the output stage by detecting the current flowing through the current amount adjusting unit with the current detecting unit. it can.
また本発明に係る基準電圧発生回路(4)は、上記基準電圧発生回路(2)において、
前記出力段に流れる駆動電流量を調整する電流量調整手段を備え、前記論理固定信号出力
手段が、前記駆動電流が前記出力段に全て流されたことを、前記電流量調整手段に流れる
電流値に基づいてスイッチング動作を行うスイッチ手段で検出するものであることを特徴
としている。
Further, the reference voltage generation circuit (4) according to the present invention is the above reference voltage generation circuit (2).
A current amount adjusting means for adjusting the amount of drive current flowing through the output stage, and the logic fixed signal output means indicates that the drive current is all passed through the output stage, and the current value flowing through the current amount adjusting means. It is characterized in that it is detected by switch means for performing a switching operation based on the above.
上記基準電圧発生回路(4)によれば、トランジスタなどのスイッチ手段を用いること
により簡単な回路構成で前記駆動電流が前記出力段に全て流されたことを検出することが
できる。
According to the reference voltage generation circuit (4), it is possible to detect that all of the drive current is supplied to the output stage with a simple circuit configuration by using a switch means such as a transistor.
また本発明に係る基準電圧発生回路(5)は、上記基準電圧発生回路(1)〜(4)の
いずれかにおいて、前記論理固定信号出力手段が、ヒステリシス特性を有するものである
ことを特徴としている。
The reference voltage generation circuit (5) according to the present invention is characterized in that, in any one of the reference voltage generation circuits (1) to (4), the logic fixed signal output means has a hysteresis characteristic. Yes.
上記基準電圧発生回路(5)によれば、前記論理固定信号出力手段が、ヒステリシス特
性を有するものであるので、論理固定信号の反転領域付近でのチャタリングを防止するこ
とができ、信号出力を安定させることができる。
According to the reference voltage generation circuit (5), since the logic fixed signal output means has a hysteresis characteristic, chattering in the vicinity of the inversion region of the logic fixed signal can be prevented, and the signal output is stabilized. Can be made.
また本発明に係る誤出力防止回路(1)は、上記基準電圧発生回路(1)〜(5)のい
ずれかから出力される基準電圧信号と電源電圧の抵抗分圧信号とを比較する比較手段と、
前記基準電圧発生回路から出力される論理固定信号と前記比較手段から出力される減電圧
検知信号とが入力され、減電圧時に論理固定された信号を出力する論理ゲート部とを備え
ていることを特徴としている。
Further, the erroneous output prevention circuit (1) according to the present invention is a comparison means for comparing the reference voltage signal output from any one of the reference voltage generation circuits (1) to (5) with the resistance voltage dividing signal of the power supply voltage. When,
A logic gate unit that receives a logic fixed signal output from the reference voltage generation circuit and a reduced voltage detection signal output from the comparison unit, and outputs a logic fixed signal when the voltage is decreased; It is a feature.
上記誤出力防止回路(1)によれば、前記基準電圧発生回路から出力される論理固定信
号を用いることにより、減電圧時の出力論理を固定することができ、回路規模や消費電流
を大きくすることなく、減電圧時における出力論理の異常、すなわち信号の誤出力を防止
することができる。
According to the erroneous output prevention circuit (1), by using the logic fixing signal output from the reference voltage generating circuit, the output logic at the time of voltage reduction can be fixed, and the circuit scale and current consumption are increased. Therefore, it is possible to prevent the output logic from being abnormal when the voltage is reduced, that is, the erroneous output of the signal.
以下、本発明に係る基準電圧発生回路及び誤出力防止回路の実施の形態を図面に基づい
て説明する。図1は、実施の形態(1)に係るBGR回路が接続された減電圧検知回路(
本発明に係る誤出力防止回路に相当)の概略構成を示した回路図である。但し、図8に示
した従来の減電圧検知回路100と同一機能を有する構成部品には同一符号を付すことと
する。
Embodiments of a reference voltage generation circuit and an erroneous output prevention circuit according to the present invention will be described below with reference to the drawings. FIG. 1 shows a voltage drop detection circuit (to which a BGR circuit according to the embodiment (1)) is connected (
1 is a circuit diagram showing a schematic configuration of an erroneous output prevention circuit according to the present invention. However, components having the same functions as those of the conventional reduced
図中1は、電源電圧からバンドギャップ電圧に基づく所定の基準電圧を生成して出力す
るBGR回路を示しており、BGR回路1は電源電圧が供給される電源端子Vinとグラ
ンド(GND)との間に接続され、生成された基準電圧が出力される出力端子Vref1
aがコンパレータ2の反転入力端子−に接続され、コンパレータ2の非反転入力端子+は
、電源端子VinとGNDとの間に直列に接続された抵抗R1と抵抗R2との接続点に接続されており、コンパレータ2の出力端子は、ANDゲート3の入力端子3aに接続されている。
In the figure,
a is connected to the inverting input terminal − of the
BGR回路1に設けられた論理固定信号の出力端子1bがANDゲート3の入力端子3
bに接続されており、ANDゲート3の出力端子3cは、マイコンや内部回路(図示せず
)に接続されるようになっている。
The
The
図2は、実施の形態(1)に係るBGR回路1を示す回路図である。BGR回路1は、
出力段を構成するNPN型トランジスタTR1を備えている。TR1のコレクタは、電源
端子Vinに接続されており、そのベースは定電流源11を介して電源端子Vinに接続
され、そのエミッタは出力端子Vref1aと抵抗R11とを介してGNDに接続されて
いる。TR1のエミッタと抵抗R11との接続点Aには、NPN型トランジスタTR2、
NPN型トランジスタTR3のベースが共通接続されており、出力電圧がTR2、TR3
のベースに帰還されるように構成されている。
FIG. 2 is a circuit diagram showing the
An NPN transistor TR1 constituting an output stage is provided. The collector of TR1 is connected to the power supply terminal Vin, its base is connected to the power supply terminal Vin via the constant
The bases of the NPN type transistors TR3 are commonly connected, and the output voltages are TR2 and TR3.
It is configured to be returned to the base.
TR2のエミッタは抵抗R12、R13を介してGNDに接続されており、TR3のエ
ミッタは抵抗R12と抵抗R13との接続点Bに接続されている。これらTR2、TR3
、抵抗R12、抵抗R13を含んでバンドギャップリファレンス部が構成されている。
The emitter of TR2 is connected to GND via resistors R12 and R13, and the emitter of TR3 is connected to a connection point B between resistors R12 and R13. These TR2, TR3
, The resistor R12 and the resistor R13 constitute a band gap reference section.
TR2、TR3のコレクタは、ベースが共通接続されたPNP型トランジスタTR4、
PNP型トランジスタTR5のコレクタにそれぞれ接続され、TR4、TR5のエミッタ
は、それぞれ抵抗R14、抵抗R15を介して電流源11に接続されている。また、TR
4のベースとコレクタとが接続されており、これら抵抗R14、TR4、抵抗R15、T
R5を含んでカレントミラー回路が構成され、バンドギャップリファレンス部に定電流が
供給されるようになっている。
The collectors of TR2 and TR3 are PNP type transistors TR4, whose bases are commonly connected,
The PNP transistor TR5 is connected to the collector thereof, and the emitters of TR4 and TR5 are connected to the
4 base and collector are connected, and these resistors R14, TR4, resistors R15, T
A current mirror circuit is configured including R5, and a constant current is supplied to the band gap reference section.
PNP型トランジスタTR6のベースはTR3とTR5との接続点Cに接続されるとと
もに、コンデンサC1を介してGNDに接続されている。TR6のエミッタは、定電流源
11とTR1のベースとの間(D点)に接続され、そのコレクタは抵抗R16を介してG
NDに接続されている。NPN型トランジスタTR7のベースは、TR6のコレクタと抵
抗R16との間(E点)に接続されており、そのエミッタはGNDに接続され、またその
コレクタはインバータ12を介して論理固定信号の出力端子1bに接続されるとともに、
定電流源13を介して電源端子Vinに接続されている。TR6を含んで電流調整手段が
構成されており、また抵抗R16、TR7、インバータ12を含んで論理固定信号出力手
段1cが構成されている。
The base of the PNP transistor TR6 is connected to a connection point C between TR3 and TR5, and is connected to GND via a capacitor C1. The emitter of TR6 is connected between the constant
Connected to ND. The base of the NPN transistor TR7 is connected between the collector of TR6 and the resistor R16 (point E), its emitter is connected to GND, and its collector is connected to the output terminal of the logic fixed signal via the
The power source terminal Vin is connected via the constant
次に実施の形態(1)に係るBGR回路1の動作について説明する。BGR回路1は、
TR2、TR3のバンドギャップに応じてTR2、TR3を流れるエミッタ電流I2、I3に基づいて、所定の基準電圧(約1.25V)を生成し、TR1を介して出力端子Vref1aから出力されるように制御されており、TR1の駆動電流は電流源11から供給されるように構成されている。
Next, the operation of the
A predetermined reference voltage (about 1.25 V) is generated based on the emitter currents I 2 and I 3 flowing through TR2 and TR3 according to the band gaps of TR2 and TR3, and is output from the output terminal Vref1a via TR1. The driving current of TR1 is configured to be supplied from the
電源電圧がBGR回路1の最低動作電圧以上である場合は、所定の基準電圧(1.25
V)が出力端子Vref1aから出力される。このとき電流源11からTR1のベースに
供給される電流の内、TR1の駆動に不要な余分なベース電流は、D点からTR6、抵抗
R16を介してGNDに流される構成となっている。TR6、抵抗R16に電流が流れる
ことにより、TR7を駆動させる電圧が確保され、TR7がONされ、論理固定信号の出
力端子1bからH信号(基準電圧正常信号)が出力される。
When the power supply voltage is equal to or higher than the minimum operating voltage of the
V) is output from the output terminal Vref1a. At this time, of the current supplied from the
一方、電源電圧がBGR回路1の最低動作電圧未満に低下した場合は、出力端子Vre
f1aから所定の基準電圧(1.25V)より低い電圧が出力される。BGR回路1は、
出力端子Vref1aからの出力電圧がTR2、TR3のベースに帰還される構成となっ
ているため、出力端子Vref1aからの出力電圧が低下すると、TR1の飽和動作によ
り電流源11から供給される駆動電流が全てTR1のベースに供給される。そのため、T
R6に電流が流れなくなり、TR7を駆動させる電圧が確保できなくなり、TR7がOF
Fされ、論理固定信号の出力端子1bからL信号(基準電圧異常信号)が出力される。
On the other hand, when the power supply voltage drops below the minimum operating voltage of the
A voltage lower than a predetermined reference voltage (1.25 V) is output from f1a. The
Since the output voltage from the output terminal Vref1a is fed back to the bases of TR2 and TR3, when the output voltage from the output terminal Vref1a decreases, the drive current supplied from the
Since no current flows through R6, it becomes impossible to secure a voltage for driving TR7, and TR7 becomes OF.
F, and the L signal (reference voltage abnormality signal) is output from the
次に、減電圧検知回路10の動作を説明する。図3(a)は、コンパレータ2に入力さ
れるBGR出力電圧(基準電圧)と抵抗分圧電圧との関係を示した図であり、図3(b)
は、コンパレータ2、BGR回路1の出力端子1b、ANDゲート3の出力論理を示した
図である。なお、図3(a)に示したコンパレータ2に入力されるBGR出力電圧(基準
電圧)と抵抗分圧電圧との関係は、図9(a)に示した関係と同一であるので、ここでは
その説明を省略することとする。
Next, the operation of the reduced
These are diagrams showing the output logic of the
図3(b)に示すように電源電圧がV3(減電圧検知電圧)に低下するまでは、抵抗分圧電圧が基準電圧(1.25V)以上となっているためコンパレータ2からH信号が出力
される。また、BGR回路1の論理固定信号の出力端子1bからは、H信号(基準電圧正
常信号)が出力され、その結果、ANDゲート3からH信号が出力される。
As shown in FIG. 3B, until the power supply voltage drops to V 3 (reduced voltage detection voltage), the resistance divided voltage is equal to or higher than the reference voltage (1.25 V). Is output. Further, an H signal (reference voltage normal signal) is output from the logic fixed
電源電圧がV3未満(V2−V3区間)に低下すると、抵抗分圧電圧が基準電圧(1.25V)より小さくなるためコンパレータ2からL信号が出力される。また、BGR回路1の論理固定信号の出力端子1bからは、一定の基準電圧(1.25V)が出力されている間(電源電圧がV2に低下するまで)、H信号(基準電圧正常信号)が出力され、その結果、ANDゲート3からL信号が出力される。
When the power supply voltage falls below V 3 (V 2 -V 3 interval), the resistance divided voltage becomes smaller than the reference voltage (1.25 V), so that the L signal is output from the
電源電圧がさらに低下してV2未満(V1−V2区間)に低下すると、出力端子Vref1aからは一定の基準電圧が出力できなくなり、出力端子Vref1aからの出力電圧が急激に低下し始める。抵抗分圧電圧は基準電圧(1.25V)より小さいためコンパレータ2からL信号が出力されるが、BGR回路1の論理固定信号の出力端子1bからは、L信号(基準電圧異常信号)が出力され、その結果、ANDゲート3からL信号が出力される。
When the power supply voltage further decreases to less than V 2 (V 1 -V 2 interval), a constant reference voltage cannot be output from the output terminal Vref1a, and the output voltage from the output terminal Vref1a starts to rapidly decrease. Since the resistance divided voltage is smaller than the reference voltage (1.25 V), the L signal is output from the
電源電圧がさらに低下してV1未満(V1<V2)に低下すると、BGR出力電圧と抵抗分圧電圧との関係が逆転し、コンパレータ2からH信号が出力されるが、BGR回路1の論理固定信号の出力端子1bからは、L信号(基準電圧異常信号)が出力されるため、ANDゲート3からL信号が出力される。
When the power supply voltage further decreases to less than V 1 (V 1 <V 2 ), the relationship between the BGR output voltage and the resistance divided voltage is reversed, and the H signal is output from the
上記実施の形態(1)に係るBGR回路1によれば、電源電圧の低下により所定の基準
電圧が出力されなくなったことを検出し、該検出信号が基準電圧低下時の制御論理を固定
するための信号として出力されるので、所定の基準電圧を出力するのみならず、該所定の
基準電圧が出力されなくなったことを検出して、論理固定信号を出力することができ、基
準電圧低下時の減電圧検知回路10における誤論理の発生防止に役立てることができる。
According to the
また、電流源11から供給されるTR1の駆動電流がTR1のベースに全て流されたこ
とをTR7のON/OFFのスイッチング動作により検出することにより、所定の基準電
圧が低下、すなわち前記電源電圧がBGR回路1の最低動作電圧よりも低下したことを簡
単な回路構成で検出することができる。
Further, by detecting that the TR1 drive current supplied from the
また、BGR回路1が接続された減電圧検知回路10によれば、ANDゲート3でコン
パレータ2からの信号とBGR回路1の出力端子1bからの論理固定信号との論理積を取
っているので、コンパレータ2からH信号が出力されても、BGR回路1の出力端子1b
からL信号(基準電圧異常信号)が出力されている限り、ANDゲート3からL信号が出
力され、減電圧検知後(V3以下)、確実に出力論理が固定され、誤論理の発生が防止される。ANDゲート3からの出力信号をマイコン等のリセット信号として使用すれば、低
電圧時の誤リセットを防止することができる。
Further, according to the reduced
As long as the L signal (reference voltage error signal) is output from the AND
次に実施の形態(2)に係るBGR回路が接続された減電圧検知回路について説明する
。但し実施の形態(2)に係る減電圧検知回路10Aの構成については、BGR回路1を
除いて図1に示した減電圧検知回路10の構成と略同様であるため、BGR回路には異な
る符号を付し、その他の構成部品の説明をここでは省略する。
Next, the reduced voltage detection circuit to which the BGR circuit according to the embodiment (2) is connected will be described. However, the configuration of the reduced
図4は実施の形態(2)に係るBGR回路1Aの回路図である。なお、図2に示したB
GR回路1と同様の構成については、同一符号を付し、その説明を省略する。図4に示し
たBGR回路1Aが、図2に示したBGR回路1と相違するのは、論理固定信号出力手段
1dの構成であり、以下、その相違点のみ説明することとする。
FIG. 4 is a circuit diagram of the
The same components as those of the
NPN型トランジスタTR8、TR9のエミッタはGNDに接続されており、またそれ
らベースは共通接続され、さらにTR8のベースとコレクタとが接続され、TR8、TR
9を含んでカレントミラー回路(電流検出手段)が構成されている。TR8のコレクタは
TR6のコレクタに接続され、TR9のコレクタは抵抗R17を介して電源端子Vinに
接続されている。
The emitters of the NPN transistors TR8 and TR9 are connected to GND, and their bases are connected in common, and the base and collector of TR8 are connected, and TR8, TR
9 includes a current mirror circuit (current detection means). The collector of TR8 is connected to the collector of TR6, and the collector of TR9 is connected to the power supply terminal Vin via a resistor R17.
PNP型トランジスタTR10のベースはTR9のコレクタと抵抗R17との間(F点
)に接続され、そのエミッタは電源端子Vinに接続され、そのコレクタは論理固定信号
の出力端子1bに接続されるとともに、抵抗R18を介してGNDに接続されている。こ
れらTR8、TR9、TR10、抵抗R18を含んで論理固定信号出力手段1dが構成さ
れている。
The base of the PNP transistor TR10 is connected between the collector of TR9 and the resistor R17 (point F), its emitter is connected to the power supply terminal Vin, its collector is connected to the
次に実施の形態(2)に係るBGR回路1Aの動作について説明する。まず、電源電圧
がBGR回路1Aの最低動作電圧以上である場合は、所定の基準電圧(1.25V)が、
出力端子Vref1aから出力される。このとき電流源11からTR1のベースに供給さ
れる電流の内、TR1の駆動に不要な余分なベース電流は、TR6を介してTR8に流れ
る。TR8とTR9とでカレントミラー回路を構成しているので、TR8に流れた電流と
同じ電流がTR9に流れることにより、TR10を駆動させる電圧が確保され、TR10
がONされ、論理固定信号の出力端子1bからH信号(基準電圧正常信号)が出力される
。
Next, the operation of the
Output from the output terminal Vref1a. At this time, of the current supplied from the
Is turned ON, and an H signal (reference voltage normal signal) is output from the
一方、電源電圧がBGR回路1Aの最低動作電圧未満に低下した場合は、出力端子Vr
ef1aから所定の基準電圧(1.25V)より低い電圧が出力される。BGR回路1は
、出力端子Vref1aからの出力電圧がTR2とTR3とのベースに帰還される構成と
なっているため、出力電圧が低下すると、TR1の飽和動作により電流源11から供給さ
れる駆動電流が全てTR1のベースに供給される。そのため、TR6、TR8、TR9に
電流が流れなくなり、TR10を駆動させる電圧が確保できなくなって、TR10がOF
Fとなり、論理固定信号の出力端子1bからL信号(基準電圧異常信号)が出力される。
なお、減電圧検知回路10Aの動作は、上記減電圧検知回路10と略同様であるので、こ
こではその説明を省略する。
On the other hand, when the power supply voltage drops below the minimum operating voltage of the
A voltage lower than a predetermined reference voltage (1.25 V) is output from ef1a. Since the
F, and the L signal (reference voltage abnormality signal) is output from the
Since the operation of the reduced
上記実施の形態(2)に係るBGR回路1Aによれば、カレントミラー回路で構成され
た電流検出手段によりTR6に流れる電流を検知することにより、出力端子Vref1a
から所定の基準電圧が出力できなくなった、すなわち、電源電圧がBGR回路1Aの最低
動作電圧より低下したことを検出することができ、上記実施の形態(1)に係るBGR回
路1と略同様な効果を得ることができる。
According to the
It is possible to detect that the predetermined reference voltage can no longer be output, that is, that the power supply voltage has dropped below the lowest operating voltage of the
なお、上記実施の形態(2)に係るBGR回路1Aでは、論理固定信号出力手段1dに
カレントミラー回路からなる電流検出手段を設け、該電流検出手段に電流が流れなくなっ
たことをTR10で検出し、該検出信号を論理固定信号として出力するように構成されて
いるが、電流検出手段(この場合、TR8、TR9からなるカレントミラー回路)を用い
る別の実施の形態に係るBGR回路として、ANDゲートの回路構成を工夫した図6に示
すような回路構成を採用することもできる。図6に示したBGR回路1Bの回路構成によ
れば、論理固定信号出力手段1eを構成するカレントミラー回路での検出電流をANDゲ
ート3Aの電流源とし、カレントミラー回路に電流が流れなくなったことでANDゲート
3Aからの出力論理を固定することができる。
In the
次に実施の形態(3)に係るBGR回路が接続された減電圧検知回路について説明する
。但し実施の形態(3)に係る減電圧検知回路10Bの構成については、BGR回路1を
除いて図1に示した減電圧検知回路10と略同様であるため、異なる機能を有するBGR
回路には異なる符号を付し、その他の構成部品の説明をここでは省略する。
Next, a reduced voltage detection circuit to which the BGR circuit according to the embodiment (3) is connected will be described. However, the configuration of the reduced
Circuits are denoted by different reference numerals, and descriptions of other components are omitted here.
図6は実施の形態(3)に係るBGR回路1Cの回路図である。なお、図2に示したB
GR回路1と同一機能を有する構成部品については、同一符号を付し、その説明を省略す
る。図6に示したBGR回路1Cが、図2に示したBGR回路1と相違するのは、論理固
定信号出力手段1fの構成であり、以下、その相違点のみ説明することとする。
FIG. 6 is a circuit diagram of the
Components having the same functions as those of the
TR6のコレクタは、抵抗R19と抵抗R20とを介してGNDに接続されている。N
PN型トランジスタTR11のベースはTR6のコレクタと抵抗R19との間(G点)に
接続され、そのエミッタはGNDに接続されている。また、TR11のコレクタは、抵抗
R21を介して電源端子Vinに接続されるとともに、インバータ14を介して論理固定
信号の出力端子1bに接続されている。
The collector of TR6 is connected to GND via a resistor R19 and a resistor R20. N
The base of the PN transistor TR11 is connected between the collector of TR6 and the resistor R19 (point G), and the emitter thereof is connected to GND. The collector of TR11 is connected to the power supply terminal Vin via the resistor R21, and is connected to the logic fixed
NPN型トランジスタTR12のベースは、TR11のコレクタとインバータ14との
接続点に接続されており、論理固定信号の出力端子1bへの出力電圧が帰還されるように
構成されている。また、TR12のエミッタはGNDに接続されており、そのコレクタは
抵抗R19と抵抗20との間(H点)に接続されている。これら抵抗R19、抵抗R20
、TR11、TR12、インバータ14を含んでヒステリシス特性を有する論理固定信号
出力手段1fが構成されている。
The base of the NPN transistor TR12 is connected to the connection point between the collector of TR11 and the
, TR11, TR12, and the
次に実施の形態(3)に係るBGR回路1Cの動作について説明する。まず、電源電圧
がBGR回路1Cの最低動作電圧以上である場合は、所定の基準電圧(1.25V)が、
出力端子Vref1aから出力される。このとき電流源11からTR1のベースに供給さ
れる電流の内、TR1の駆動に不要な余分なベース電流はTR6、抵抗R19、R20を
介してGNDに流れる。したがって、G点では、TR11を駆動させる電圧が確保され、
TR11がONされ、論理固定信号の出力端子1bからH信号(基準電圧正常信号)が出
力される。
Next, the operation of the
Output from the output terminal Vref1a. At this time, of the current supplied from the
TR11 is turned ON, and an H signal (reference voltage normal signal) is output from the
一方、電源電圧がBGR回路1Cの最低動作電圧未満に低下した場合は、出力端子Vr
ef1aから所定の基準電圧(1.25V)より低い電圧が出力される。BGR回路1C
は、出力端子Vref1aからの出力電圧がTR2とTR3とのベースに帰還される構成
となっているため、出力電圧が低下すると、TR1の飽和動作により電流源11から供給
される駆動電流が全てTR1のベースに供給される。そのためTR6に電流が流れなくな
り、TR11を駆動させる電圧が確保できなくなって、TR11がOFFされ、論理固定
信号の出力端子1bからL信号(基準電圧異常信号)が出力される。
On the other hand, when the power supply voltage drops below the minimum operating voltage of the
A voltage lower than a predetermined reference voltage (1.25 V) is output from ef1a.
Since the output voltage from the output terminal Vref1a is fed back to the bases of TR2 and TR3, when the output voltage decreases, all the drive current supplied from the
TR11が一旦OFFされると、TR12のベースに駆動電流が供給され、TR12が
ONされ、抵抗値が切り替えられる。したがって、例えば、抵抗R19と抵抗R20との
抵抗値が等しい場合、再度TR11をONさせるには、TR11のOFF前の2倍の電流
値が必要になる。このように基準電圧が低下してTR11が一旦OFFされた場合、OF
F前の電流値よりも高い電流値が流れなければ、再度TR11がONされないようにヒス
テリシス特性を持たせている。
Once TR11 is turned off, a drive current is supplied to the base of TR12, TR12 is turned on, and the resistance value is switched. Therefore, for example, when the resistance values of the resistor R19 and the resistor R20 are equal, in order to turn on the TR11 again, a current value twice that before turning off the TR11 is required. Thus, when the reference voltage is lowered and TR11 is once turned OFF, OF
If a current value higher than the current value before F does not flow, a hysteresis characteristic is provided so that TR11 is not turned ON again.
次に、減電圧検知回路10Bの動作を説明する。図7(a)は、コンパレータ2に入力
されるBGR出力電圧(基準電圧)と抵抗分圧電圧との関係を示した図であり、(b)は
、コンパレータ2、BGR回路1Cの出力端子1b、ANDゲート3の出力論理を示した
図である。なお、図7(a)に示したコンパレータ2に入力されるBGR出力電圧と抵抗
分圧電圧との関係は、図9(a)に示した関係と同一であるので、ここではその説明を省
略することとする。
Next, the operation of the reduced
実施の形態(3)に係る減電圧検知回路10Bが、図3に示した減電圧検知回路10の
動作と相違する点は、BGR回路1Cの論理固定信号の出力端子1bからの出力論理の切
り替えがヒステリシス特性を有している点である。
The voltage
図7(b)に示すように電源電圧がV3(減電圧検知電圧)に低下するまでは、抵抗分圧電圧が基準電圧(1.25V)以上となっているためコンパレータ2からH信号が出力
される。また、BGR回路1Cの論理固定信号の出力端子1bからは、H信号(基準電圧
正常信号)が出力され、その結果、ANDゲート3からH信号が出力されるようになって
いる。
As shown in FIG. 7B, until the power supply voltage drops to V 3 (reduced voltage detection voltage), the resistance divided voltage is equal to or higher than the reference voltage (1.25 V). Is output. An H signal (reference voltage normal signal) is output from the
電源電圧がV3未満に低下すると、抵抗分圧電圧が基準電圧(1.25V)より小さく
なるためコンパレータ2からL信号が出力される。また、BGR回路1Cの論理固定信号
の出力端子1bからは、一定の基準電圧(1.25V)が出力されている間(電源電圧が
VTLに低下するまで)、H信号(基準電圧正常信号)が出力され、その結果、ANDゲート3からL信号が出力される。
When the power supply voltage drops below V 3 , the resistance divided voltage becomes smaller than the reference voltage (1.25 V), and thus the L signal is output from the
電源電圧がさらに低下してVTL未満に低下すると、出力端子Vref1aから一定の基
準電圧が出力されなくなり、出力端子Vref1aからの出力電圧が急激に低下し始める
。抵抗分圧電圧は基準電圧(1.25V)より小さなためコンパレータ2からL信号が出
力されるが、BGR回路1Cの論理固定信号の出力端子1bからは、L信号(基準電圧異
常信号)が出力され、その結果、ANDゲート3からL信号が出力されるようになってい
る。
When the power supply voltage further decreases to less than V TL , a constant reference voltage is not output from the output terminal Vref1a, and the output voltage from the output terminal Vref1a starts to rapidly decrease. Since the resistance divided voltage is smaller than the reference voltage (1.25V), the L signal is output from the
電源電圧がさらに低下してV1未満(V1<VTL)に低下すると、BGR出力電圧と抵抗分圧電圧との関係が逆転し、コンパレータ2からH信号が出力されるが、BGR回路1Cの論理固定信号の出力端子1bからは、L信号(基準電圧異常信号)が出力されているため、ANDゲート3からL信号が出力される。
When the power supply voltage further decreases to less than V 1 (V 1 <V TL ), the relationship between the BGR output voltage and the resistance divided voltage is reversed, and the H signal is output from the
また、VTL以下に低下した電源電圧が上昇した場合、BGR回路1Cの論理固定信号の
出力論理の切り替えにヒステリシス特性を持たせているので、論理固定信号は、VTLでは
LからHに反転せずに、VTH(>VTL)まで上昇した時点で、出力端子1bからの信号がLからHに反転される。
In addition, when the power supply voltage that has dropped below V TL rises, the
上記実施の形態(3)に係るBGR回路1Cによれば、論理固定信号出力手段1fが、
ヒステリシス特定を有しているので、基準電圧の異常を示す論理固定信号を出力した後、
該出力時(VTL)よりも所定レベル高い電源電圧VTHに復帰するまでは、前記論理固定信号を反転させないようにして、論理固定信号の反転領域付近でのチャタリングを防止する
ことができ、信号出力を安定させることができる。
According to the
Since it has a hysteresis specification, after outputting a logic fixed signal indicating abnormality of the reference voltage,
Until the output voltage (V TL ) is restored to the power supply voltage V TH higher than the predetermined level, the logic fixed signal is not inverted, and chattering in the vicinity of the inversion region of the logic fixed signal can be prevented. The signal output can be stabilized.
1、1A、1B、1C BGR(バンドギャップリファレンス)回路
1c、1d、1e、1f 論理固定信号出力手段
TR1〜TR12 トランジスタ
R1、R2、R11〜R21 抵抗
2 コンパレータ
3、3A ANDゲート
10、10A、10B 減電圧検知回路
1, 1A, 1B, 1C BGR (band gap reference)
Claims (6)
電圧発生回路において、
電源電圧の低下により所定の基準電圧が出力されなくなったことを検出し、該検出信号
を基準電圧低下時の制御論理を固定するための信号として出力する論理固定信号出力手段
を備えていることを特徴とする基準電圧発生回路。 In a reference voltage generation circuit configured to include an output stage that outputs a predetermined reference voltage based on a band gap voltage,
It is provided with logic fixed signal output means for detecting that a predetermined reference voltage is not output due to a decrease in power supply voltage and outputting the detection signal as a signal for fixing a control logic when the reference voltage decreases. A characteristic reference voltage generation circuit.
くなったことを、電流源から供給される前記出力段の駆動電流が該出力段に全て流された
ことで検出するものであることを特徴とする請求項1記載の基準電圧発生回路。 The logic fixed signal output means detects that a predetermined reference voltage is no longer output due to a decrease in the power supply voltage, when all of the drive current of the output stage supplied from a current source is supplied to the output stage. 2. The reference voltage generation circuit according to claim 1, wherein
前記論理固定信号出力手段が、前記駆動電流が前記出力段に全て流されたことを、前記
電流量調整手段に流れる電流を検出する電流検出手段で検出するものであることを特徴と
する請求項2記載の基準電圧発生回路。 Current amount adjusting means for adjusting the amount of drive current flowing through the output stage;
The logic fixed signal output means detects that all of the drive current has flowed to the output stage by current detection means for detecting a current flowing through the current amount adjusting means. The reference voltage generating circuit according to 2.
前記論理固定信号出力手段が、前記駆動電流が前記出力段に全て流されたことを、前記
電流量調整手段に流れる電流量に基づいてスイッチング動作を行うスイッチ手段で検出す
るものであることを特徴とする請求項2記載の基準電圧発生回路。 Current amount adjusting means for adjusting the amount of drive current flowing through the output stage;
The logic fixed signal output means detects that the drive current has all been passed through the output stage by a switch means that performs a switching operation based on the amount of current flowing through the current amount adjusting means. The reference voltage generating circuit according to claim 2.
請求項1〜4のいずれかの項に記載の基準電圧発生回路。 The reference voltage generation circuit according to claim 1, wherein the logic fixed signal output means has a hysteresis characteristic.
電源電圧の抵抗分圧信号とを比較する比較手段と、
前記基準電圧発生回路から出力される論理固定信号と前記比較手段から出力される減電
圧検知信号とが入力され、減電圧時に論理固定された信号を出力する論理ゲート部とを備
えていることを特徴とする誤出力防止回路。 Comparison means for comparing a reference voltage signal output from the reference voltage generation circuit according to any one of claims 1 to 5 and a resistance voltage dividing signal of a power supply voltage;
A logic gate unit that receives a logic fixed signal output from the reference voltage generation circuit and a reduced voltage detection signal output from the comparison unit, and outputs a logic fixed signal when the voltage is decreased; Characteristic error output prevention circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003427272A JP4462916B2 (en) | 2003-12-24 | 2003-12-24 | Reference voltage generation circuit, erroneous output prevention circuit, and control device |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015207201A (en) * | 2014-04-22 | 2015-11-19 | 株式会社デンソー | Anomaly monitoring circuit |
FR3141250A1 (en) * | 2022-10-24 | 2024-04-26 | Stmicroelectronics (Grenoble 2) Sas | Electronic circuit including a voltage reference circuit and a startup test circuit |
-
2003
- 2003-12-24 JP JP2003427272A patent/JP4462916B2/en not_active Expired - Fee Related
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FR3141250A1 (en) * | 2022-10-24 | 2024-04-26 | Stmicroelectronics (Grenoble 2) Sas | Electronic circuit including a voltage reference circuit and a startup test circuit |
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