JP2005183762A - Semiconductor device - Google Patents

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光貴 石川
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Abstract

<P>PROBLEM TO BE SOLVED: To solve a problem that density enhancement in a bonding pad at the side of a wiring tape (TAB tape) reaches a limit although a small-sized semiconductor device package called CSP (Chip Size Package) of BGA (Ball Grid Array) structure using the wiring tape for facilitating high-density wiring is commerciallized, and a wire bonding scheme is used to internally connect semiconductor devices as a package is small-sized and high-density packaging is required. <P>SOLUTION: The semiconductor device includes a higher-density wiring area by providing a wiring tape with the bonding pad line of common potential such as ground potential. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、配線テープによりパッケージされた半導体チップを有する半導体装置に関する。   The present invention relates to a semiconductor device having a semiconductor chip packaged with a wiring tape.

パッケージの小型化、高密度実装化の要求に伴って、高密度配線の容易な配線テープを用いたＢＧＡ（Ball Grid Array）構造のＣＳＰ（Chip Size Package）とよばれる小型の半導体装置のパッケージが製品化されている。   In response to the demand for smaller and higher-density packaging, a package of a small semiconductor device called a CSP (Chip Size Package) having a BGA (Ball Grid Array) structure using wiring tape that facilitates high-density wiring has been developed. It has been commercialized.

一方、近年、携帯電話等のデジタル家電への半導体装置の搭載が進もと共に、ＢＧＡ構造のＣＳＰの更なる高密度化及び高性能化が必要になっている。   On the other hand, in recent years, with the progress of mounting semiconductor devices in digital home appliances such as mobile phones, it is necessary to further increase the density and performance of BGA-structured CSPs.

例えば、高性能化としてノイズの発生を抑えることが要求されている。即ち、高密度化と共に配線間隔が狭くなり、配線間の干渉が厳しくなるからである。   For example, it is required to suppress the generation of noise for higher performance. That is, as the density increases, the wiring interval becomes narrower and the interference between the wirings becomes severe.

これに対し、半導体チップの電極パッド部を取り囲むようにリードを設け、そのリードを共通リードとし使用する方法が提案されている（例えば、特許文献１参照。）。共通リードを、例えば複数のグランド線の電極パッドと接続することにより、ノイズの影響を少なくできる。このため、ＣＳＰ構造の半導体装置に関し、高性能化が可能である。しかし、もう一方の高密度化に対しては更に効果のある対策が必要とされている。   On the other hand, a method has been proposed in which a lead is provided so as to surround the electrode pad portion of the semiconductor chip and the lead is used as a common lead (see, for example, Patent Document 1). By connecting the common lead to, for example, electrode pads of a plurality of ground lines, the influence of noise can be reduced. Therefore, it is possible to improve the performance of a semiconductor device having a CSP structure. However, there is a need for a more effective measure against the other increase in density.

例えば、これらの半導体装置の内部接続にはワイヤボンディング方式が使われている。ＣＳＰ構造の半導体装置に関し、高性能化を図りつつ、なお、高密度化を進めるためには、これまでの配線間隔の縮小、或いは配線テープにおけるボンディングパッド部の寸法縮小の他にも新たな施策が必要である。
特開平１１−３０７５９１号公報 （第７ページ、第１図） For example, a wire bonding method is used for internal connection of these semiconductor devices. In order to increase the density of CSP-structured semiconductor devices while achieving higher performance, new measures are being taken in addition to reducing the wiring spacing so far or reducing the dimensions of the bonding pads on the wiring tape. is required.
Japanese Patent Laid-Open No. 11-307591 (page 7, FIG. 1)

本発明は上記問題を解決するためになされたもので、グランド電位のような共通電位のパッド部を配線テープに設けると共に、配線テープにおける他のパッド部を削減し、高密度の配線領域を有するテープによって半導体チップがパッケージされた半導体装置を形成することを目的としている。   The present invention has been made in order to solve the above-mentioned problem. A pad portion having a common potential such as a ground potential is provided on the wiring tape, and other pad portions in the wiring tape are reduced to have a high-density wiring region. An object of the present invention is to form a semiconductor device in which a semiconductor chip is packaged with a tape.

上記の課題を解決するため、本発明の第１の態様は、表面側に複数の電極パッド部を有する半導体チップと、配線領域が形成された第１の主面及び前記半導体チップの表面を覆うように前記半導体チップと接着した第２の主面を有する配線テープから構成された半導体装置であって、前記配線領域において、前記複数の電極パッド部が露出する第１の開口部と、前記複数の電極パッド部の中の、互いに共通電位である電極パッド部と接続するリードパッドフレーム部と、前記複数の電極パッド部の中の、前記リードパッドフレーム部に接続された前記電極パッド部を除く他の電極パッド部と接続する複数のリードパッド部と、前記リードパッドフレーム部或いは前記リードパッド部とリードにより接続するボール搭載部とを有することを特徴とする。   In order to solve the above problems, a first aspect of the present invention covers a semiconductor chip having a plurality of electrode pad portions on the surface side, a first main surface on which a wiring region is formed, and a surface of the semiconductor chip. Thus, a semiconductor device comprising a wiring tape having a second main surface bonded to the semiconductor chip, wherein the plurality of electrode pad portions are exposed in the wiring region, and the plurality of the plurality of electrode pads are exposed. The lead pad frame part connected to the electrode pad part having a common potential among the electrode pad parts, and the electrode pad part connected to the lead pad frame part among the plurality of electrode pad parts are excluded. A plurality of lead pad portions connected to other electrode pad portions, and a ball mounting portion connected to the lead pad frame portion or the lead pad portion by leads. To.

本発明によれば、配線テープに共通電位用のリードパッドフレーム部を設けることにより、ボンディングパッドであるリードパッド部を減らすことができ、これによりリードパッド部の間隔を詰めることが可能になる。従って、高密度な配線領域を有するテープによって半導体チップがパッケージされた半導体装置を提供できる。   According to the present invention, by providing the lead tape frame portion for the common potential on the wiring tape, it is possible to reduce the lead pad portions that are bonding pads, thereby reducing the interval between the lead pad portions. Therefore, a semiconductor device in which a semiconductor chip is packaged with a tape having a high-density wiring region can be provided.

以下、図面を参照して本発明の実施例を説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１は本発明による半導体装置の第１の実施例を示す平面の模式図である。本実施例における半導体装置は、第１の主面に配線領域が形成された配線テープ及び配線テープによりパッケージされた半導体チップからなる。   FIG. 1 is a schematic plan view showing a first embodiment of a semiconductor device according to the present invention. The semiconductor device according to the present embodiment includes a wiring tape having a wiring region formed on a first main surface and a semiconductor chip packaged with the wiring tape.

配線テープは樹脂基体１０、例えばポリイミドフィルム等からなる。半導体チップ（図示せず）は接着剤を介して樹脂基体１０に覆われるように接着される。図１に示した樹脂基体１０の表面側が配線領域に相当する。樹脂基体１０に、半導体チップの電極パッド部１２が露出するように第１の開口部１１が設けられる。従来の配線テープに設けられているリードパッド部１３と共に共通電位用の電極としてリードパッドフレーム部１４を設けていることが本実施例の特徴である。例えば、共通電位であるいくつかのグランド線をすべて電極パッド部１２からリードパッドフレーム部１４に接続する。   The wiring tape is made of a resin substrate 10 such as a polyimide film. A semiconductor chip (not shown) is bonded so as to be covered with the resin base 10 via an adhesive. The surface side of the resin substrate 10 shown in FIG. 1 corresponds to a wiring region. A first opening portion 11 is provided in the resin base 10 so that the electrode pad portion 12 of the semiconductor chip is exposed. The present embodiment is characterized in that a lead pad frame portion 14 is provided as an electrode for a common potential together with a lead pad portion 13 provided on a conventional wiring tape. For example, several ground lines having a common potential are all connected from the electrode pad portion 12 to the lead pad frame portion 14.

また、ワイヤ１６の一端を電極パッド部１２に、他の一端をリードパッド部１３或いはリードパッドフレーム部１４にボンディングすることにより、半導体チップと配線テープとが電気的に接続される。リードパッド部１３及びリードパッドフレーム部１４からリード１７ａが延び、その先端に半田等からなるボール搭載部１７が形成されている。   Further, by bonding one end of the wire 16 to the electrode pad portion 12 and the other end to the lead pad portion 13 or the lead pad frame portion 14, the semiconductor chip and the wiring tape are electrically connected. A lead 17a extends from the lead pad portion 13 and the lead pad frame portion 14, and a ball mounting portion 17 made of solder or the like is formed at the tip thereof.

本実施例における半導体装置を、図示されていない例えばプリント基板上に実装する場合、プリント基板の端子にボール搭載部１７が接続される。   When the semiconductor device according to the present embodiment is mounted on a printed circuit board (not shown), for example, the ball mounting portion 17 is connected to the terminal of the printed circuit board.

更に、必要であれば、第１の開口部１１を例えば樹脂により封止する。   Furthermore, if necessary, the first opening 11 is sealed with, for example, a resin.

図２は本発明による半導体装置の第１の実施例における配線テープを示す平面の模式図である。図２の配線テープ１０ａは樹脂基体１０をベースにしており、図１で示した配線領域１０ｂが複数個並んで配置されている。このような配線テープ１０ａを用いることにより、テープオートマティックボンディング法（以下、ＴＡＢと称す。）による実装が実施される。   FIG. 2 is a schematic plan view showing a wiring tape in the first embodiment of the semiconductor device according to the present invention. The wiring tape 10a in FIG. 2 is based on the resin substrate 10, and a plurality of wiring regions 10b shown in FIG. 1 are arranged side by side. By using such a wiring tape 10a, mounting by a tape automatic bonding method (hereinafter referred to as TAB) is performed.

以上に示したように、リードパッドフレーム部１４を一連の電極パッド部１２に並列するように形成し、例えばグランド線のような共通電位の電極パッド部１２をリードパッドフレーム部１４に接続することにより、一連の電極パッド部１２と対応するように並んだ一連のリードパッド部１３の数量を減らすことができる。このため、リードパッド部１３を介さないリード１７ａの間隔を狭くし、高密度の配線領域を有する半導体装置を得ることが可能になる。   As described above, the lead pad frame portion 14 is formed in parallel with the series of electrode pad portions 12, and the electrode pad portion 12 having a common potential such as a ground line is connected to the lead pad frame portion 14. Thus, the number of the series of lead pad sections 13 arranged to correspond to the series of electrode pad sections 12 can be reduced. For this reason, it is possible to obtain a semiconductor device having a high density wiring region by narrowing the interval between the leads 17a not through the lead pad portion 13.

また、リードパッドフレーム部１４をグランド線、電源線等の共通電位のパッド部として用いることにより、各配線の電位を安定させ、配線間で発生するノイズを減少させることができる。   Further, by using the lead pad frame portion 14 as a pad portion having a common potential such as a ground line or a power supply line, the potential of each wiring can be stabilized and noise generated between the wirings can be reduced.

更に、ＴＡＢに用いられるような、上述の配線領域を複数有する配線テープを提供することができる。   Furthermore, it is possible to provide a wiring tape having a plurality of the above-described wiring regions as used in TAB.

図３は本発明による半導体装置の第２の実施例を示す平面の模式図である。本実施例における半導体装置は、配線テープ及び配線テープによりパッケージされた半導体チップからなる。また、本実施例は基本的に第１の実施例と同様の構成をとる。第１の実施例との相違点は第２の開口部を有することである。   FIG. 3 is a schematic plan view showing a second embodiment of the semiconductor device according to the present invention. The semiconductor device according to the present embodiment includes a wiring tape and a semiconductor chip packaged with the wiring tape. This embodiment basically has the same configuration as that of the first embodiment. The difference from the first embodiment is that it has a second opening.

配線テープは樹脂基体１０、例えばポリイミドフィルム等からなる。半導体チップ（図示せず）は接着剤を介して樹脂基体１０に覆われるように接着される。図３に示した樹脂基体１０の表面側が配線領域に相当する。樹脂基体１０に、半導体チップの電極パッド部１２が露出するように第１の開口部１１が設けられる。従来の配線テープに設けられているリードパッド部１３と共に共通電位用の電極としてリードパッドフレーム部１４を設けていることが本実施例の特徴である。例えば、共通電位であるいくつかのグランド線をすべて電極パッド部１２からリードパッドフレーム部１４に接続する。   The wiring tape is made of a resin substrate 10 such as a polyimide film. A semiconductor chip (not shown) is bonded so as to be covered with the resin base 10 via an adhesive. The surface side of the resin substrate 10 shown in FIG. 3 corresponds to a wiring region. A first opening portion 11 is provided in the resin base 10 so that the electrode pad portion 12 of the semiconductor chip is exposed. The present embodiment is characterized in that a lead pad frame portion 14 is provided as an electrode for a common potential together with a lead pad portion 13 provided on a conventional wiring tape. For example, several ground lines having a common potential are all connected from the electrode pad portion 12 to the lead pad frame portion 14.

一方、リードパッド部１３をリードパッドフレーム部１４から切り離すように、第２の開口部１５をリードパッド部１３とリードパッドフレーム部１４との間の必要な部分に設ける。なお、第２の開口部１５は第１の開口部１１を形成する際に、同時に形成されるため、特に工程が増加することはない。従来の工程と同様の工程で実施される。   On the other hand, the second opening 15 is provided at a necessary portion between the lead pad portion 13 and the lead pad frame portion 14 so as to separate the lead pad portion 13 from the lead pad frame portion 14. In addition, since the 2nd opening part 15 is formed simultaneously when forming the 1st opening part 11, a process does not increase in particular. It is performed in the same process as the conventional process.

ワイヤ１６の一端を電極パッド部１２に、他の一端をリードパッド部１３或いはリードパッドフレーム部１４にボンディングすることにより、半導体チップと配線テープとが電気的に接続される。リードパッド部１３及びリードパッドフレーム部１４からリード１７ａが延び、その先端に半田等からなるボール搭載部１７が形成されている。   By bonding one end of the wire 16 to the electrode pad portion 12 and the other end to the lead pad portion 13 or the lead pad frame portion 14, the semiconductor chip and the wiring tape are electrically connected. A lead 17a extends from the lead pad portion 13 and the lead pad frame portion 14, and a ball mounting portion 17 made of solder or the like is formed at the tip thereof.

本実施例の半導体装置を、図示されていない例えばプリント基板上に実装する場合、プリント基板の端子にボール搭載部１７が接続される。   When the semiconductor device of this embodiment is mounted on, for example, a printed board (not shown), the ball mounting portion 17 is connected to the terminal of the printed board.

更に、必要であれば、第１の開口部１１及び第２の開口部１５を，例えば樹脂により封止する。   Further, if necessary, the first opening 11 and the second opening 15 are sealed with, for example, resin.

以上に示した本実施例は第１の実施例と同様に、リードパッドフレーム部１４を一連の電極パッド部１２に並列するように形成し、例えばグランド線のような共通電位の電極パッド部１２をリードパッドフレーム部１４に接続することにより、一連の電極パッド部１２と対応するように並んだ一連のリードパッド部１３の数量を減らすことができる。このため、リードパッド部１３を介さないリード１７ａについては間隔を狭くし、高密度の配線領域を有する半導体装置を得ることが可能になる。   In the present embodiment described above, as in the first embodiment, the lead pad frame portion 14 is formed so as to be parallel to the series of electrode pad portions 12, and the electrode pad portion 12 having a common potential such as a ground line is formed. Is connected to the lead pad frame portion 14, the number of the series of lead pad portions 13 arranged so as to correspond to the series of electrode pad portions 12 can be reduced. For this reason, it is possible to obtain a semiconductor device having a high-density wiring region by narrowing the interval between the leads 17a not passing through the lead pad portion 13.

また、リードパッドフレーム部をグランド線、電源線等の共通電位のパッドとして用いることにより、各配線の電位を安定させ、配線間で発生するノイズを減少させることができる。   Further, by using the lead pad frame portion as a common potential pad such as a ground line and a power supply line, the potential of each wiring can be stabilized and noise generated between the wirings can be reduced.

また、配線テープ上の配線において、製作当初はリードパッド部１２とリードパッドフレーム部１４とをリードにより接続し、品種、配線方式等に応じて第２の開口部を形成してリードパッド部１２とリードパッドフレーム部１４との接続を切断する等の柔軟な対応が可能になる。   In addition, in the wiring on the wiring tape, the lead pad portion 12 and the lead pad frame portion 14 are connected by leads at the beginning of manufacture, and a second opening is formed according to the product type, wiring method, etc., and the lead pad portion 12 is formed. Therefore, it is possible to flexibly cope with the disconnection between the lead pad frame portion 14 and the lead pad frame portion 14.

また、説明は省略するが、第１の実施例と同様に、ＴＡＢに用いられる配線テープを提供することができることはもちろんである。   Further, although explanation is omitted, it is needless to say that a wiring tape used for TAB can be provided as in the first embodiment.

図４（ａ）は本発明による半導体装置の第３の実施例における配線テープの主要部分を示す平面の模式図であり、また、図４（ｂ）は半導体装置の主要部分を示す平面の模式図である。基本的に第１の実施例及びと第２の実施例と同様の構成をとるため、半導体装置全体は図示せず、主要な部分について拡大して図示する。   FIG. 4A is a schematic plan view showing the main part of the wiring tape in the third embodiment of the semiconductor device according to the present invention, and FIG. 4B is a schematic plan view showing the main part of the semiconductor device. FIG. Since the configuration is basically the same as that of the first embodiment and the second embodiment, the entire semiconductor device is not shown, and the main portion is shown enlarged.

本実施例における半導体装置は、配線テープ及び配線テープによりパッケージされた半導体チップからなる。図４（ａ）に半導体チップをパッケージする前の配線テープを示す。この段階において、配線テープの樹脂基体１０の中央にメッキ線１８が存在する。これは半導体チップのパッドがチップ中央部に形成される場合に用いられる構造である。   The semiconductor device according to the present embodiment includes a wiring tape and a semiconductor chip packaged with the wiring tape. FIG. 4A shows a wiring tape before the semiconductor chip is packaged. At this stage, the plated wire 18 exists in the center of the resin base 10 of the wiring tape. This is a structure used when a pad of a semiconductor chip is formed at the center of the chip.

中央のメッキ線１８とリードパッド部１３の間に共通電位用のリードパッドプレート部１４を設けた配線である。リードパッドプレート部１４は中央のメッキ線の両側に形成され、全体の配線は中央のメッキ線を介すことにより形成される。不要なメッキ線は半導体チップの電極バッド部を露出するため、第１の開口部を形成する時に除去される。   This is a wiring in which a lead pad plate portion 14 for common potential is provided between the central plated wire 18 and the lead pad portion 13. The lead pad plate portion 14 is formed on both sides of the central plating wire, and the entire wiring is formed through the central plating wire. Unnecessary plated lines are removed when the first opening is formed to expose the electrode pad portion of the semiconductor chip.

図４（ｂ）は第１の開口部及びリードパッド部１３とリードパッドフレーム部１４とを接続するリードを切断する第２の開口部１５が形成され、電極バッド部１２とリードパッド部１３或いはリードパッドフレーム部１４がワイヤ１６によりボンディングされた半導体装置である。   4B, the first opening and the second opening 15 for cutting the lead connecting the lead pad 13 and the lead pad frame 14 are formed, and the electrode pad 12 and the lead pad 13 or This is a semiconductor device in which the lead pad frame portion 14 is bonded by a wire 16.

共通電位であるグランド線の電極バッド部１２を、例えば一方のリードパッドフレーム部１４に、また、共通電位である電源線の電極バッド部１２をもう一方のリードパッドフレーム部１４に接続できる。   The electrode pad portion 12 of the ground line having the common potential can be connected to, for example, one lead pad frame portion 14, and the electrode pad portion 12 of the power supply line having the common potential can be connected to the other lead pad frame portion 14.

また、実施例２で得られた効果と同様の効果が得られることはもちろんである。   Of course, the same effect as that obtained in Example 2 can be obtained.

図５は本発明による半導体装置の第４の実施例における半導体装置の主要部分を示す平面の模式図である。基本的に第１の実施例及びと第２の実施例と同様の構成をとるため、半導体装置全体は図示せず、主要な部分について拡大して図示する。   FIG. 5 is a schematic plan view showing the main part of the semiconductor device in the fourth embodiment of the semiconductor device according to the present invention. Since the configuration is basically the same as that of the first embodiment and the second embodiment, the entire semiconductor device is not shown, and the main portion is shown enlarged.

図５において、共通電位用のリードパッドプレート部１４は第1の開口部１１の片側にだけ形成する。一方、他の構成については実施例３と基本的に同様であるため、説明を省略する。   In FIG. 5, the common potential lead pad plate portion 14 is formed only on one side of the first opening 11. On the other hand, the other configuration is basically the same as that of the third embodiment, and thus the description thereof is omitted.

実施例１乃至実施例３に示した効果の他に以下の効果が得られる.即ち、共通電位としての必要性が１本の線だけの場合、リードパッドプレート部も１個だけで良く、不要なリードパッドプレート部を作らない。このため、高密度の配線領域を有する半導体装置が得られる。   In addition to the effects shown in the first to third embodiments, the following effects can be obtained: In other words, when only one line is required as a common potential, only one lead pad plate portion is necessary and unnecessary. Do not make the lead pad plate part. For this reason, a semiconductor device having a high-density wiring region can be obtained.

図６は本発明による半導体装置の第５の実施例における半導体装置の主要部分を示す平面の模式図である。基本的に第１の実施例及びと第２の実施例と同様の構成をとるため、半導体装置全体は図示せず、主要な部分について拡大して図示する。   FIG. 6 is a schematic plan view showing the main part of the semiconductor device in the fifth embodiment of the semiconductor device according to the present invention. Since the configuration is basically the same as that of the first embodiment and the second embodiment, the entire semiconductor device is not shown, and the main portion is shown enlarged.

図６において、共通電位のリードパッドプレート１４は第１の開口部１１の両側にそれぞれ複数個並列に並んでいる。一方、他の構成については実施例３と基本的に同様であるため、説明を省略する。   In FIG. 6, a plurality of common potential lead pad plates 14 are arranged in parallel on both sides of the first opening 11. On the other hand, the other configuration is basically the same as that of the third embodiment, and thus the description thereof is omitted.

実施例１乃至実施例３に示した効果の他に、必要な箇所だけリードパッドプレート部１４を設けることにより、更に高密度の配線領域を有する半導体装置を得ることが可能になる。   In addition to the effects shown in the first to third embodiments, it is possible to obtain a semiconductor device having a higher-density wiring region by providing the lead pad plate portion 14 only at necessary positions.

図７は本発明による半導体装置の第６の実施例における半導体装置の主要部分を示す平面の模式図である。基本的に第１の実施例及びと第２の実施例と同様の構成をとるため、半導体装置全体は図示せず、主要な部分について拡大して図示する。   FIG. 7 is a schematic plan view showing the main part of the semiconductor device in the sixth embodiment of the semiconductor device according to the present invention. Since the configuration is basically the same as that of the first embodiment and the second embodiment, the entire semiconductor device is not shown, and the main portion is shown enlarged.

図７において、第１の開口部１１は樹脂基体の比較的周辺に形成されている。この構造は半導体チップ（図示せず）の周辺部に電極パッド部１２が形成されている場合に用いられる。第１の開口部１１の更に周辺側に、リードパッドプレート部１４を形成し、共通電位である例えばグランド線の電極パッド部１２と接続し、そのリード１７ａを配線領域の最も外側に配置する。   In FIG. 7, the first opening 11 is formed relatively around the resin substrate. This structure is used when the electrode pad portion 12 is formed in the peripheral portion of a semiconductor chip (not shown). A lead pad plate portion 14 is formed on the further peripheral side of the first opening portion 11 and connected to the electrode pad portion 12 of, for example, a ground line having a common potential, and the lead 17a is disposed on the outermost side of the wiring region.

上述のように本実施例は周辺部に電極パッド部１２が形成されている半導体チップに適用可能である。また、これまでの実施例と同様に高密度化の効果及びノイズ低減化の効果が得られる。   As described above, this embodiment is applicable to a semiconductor chip in which the electrode pad portion 12 is formed in the peripheral portion. Further, as in the previous embodiments, the effect of increasing the density and the effect of reducing the noise can be obtained.

図８は本発明による半導体装置の第７の実施例における半導体装置の主要部分を示す平面の模式図である。基本的に第１の実施例及びと第２の実施例と同様の構成をとるため、半導体装置全体は図示せず、主要な部分について拡大して図示する。   FIG. 8 is a schematic plan view showing the main part of the semiconductor device in the seventh embodiment of the semiconductor device according to the present invention. Since the configuration is basically the same as that of the first embodiment and the second embodiment, the entire semiconductor device is not shown, and the main portion is shown enlarged.

図８において、共通電位のリードパッドプレート１４は第１の開口部１１の両側にそれぞれ複数列、並列に並んでいる。一方、他の構成については実施例３と基本的に同様であるため、説明を省略する。   In FIG. 8, the common potential lead pad plates 14 are arranged in a plurality of rows in parallel on both sides of the first opening 11. On the other hand, the other configuration is basically the same as that of the third embodiment, and thus the description thereof is omitted.

更に、共通電位が増加した半導体チップに適用することによって、高密度の配線領域を有する半導体装置を得ることが可能になる。また、これまでの実施例と同様にノイズ低減化の効果が得られる。   Furthermore, by applying to a semiconductor chip having an increased common potential, a semiconductor device having a high-density wiring region can be obtained. Moreover, the effect of noise reduction can be obtained as in the previous embodiments.

なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。   Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.

本発明による半導体装置の第１の実施例を示す平面の模式図。1 is a schematic plan view showing a first embodiment of a semiconductor device according to the present invention. 本発明による半導体装置第１の実施例における配線テープの平面の模式図。The schematic diagram of the plane of the wiring tape in the semiconductor device 1st Example by this invention. 本発明による半導体装置の第２の実施例における平面の模式図。The schematic diagram of the plane in the 2nd Example of the semiconductor device by this invention. 本発明による半導体装置の第３の実施例における主要部分の平面の模式図。The schematic diagram of the plane of the principal part in the 3rd Example of the semiconductor device by this invention. 本発明による半導体装置の第４の実施例における主要部分の平面の模式図。The schematic diagram of the plane of the principal part in the 4th Example of the semiconductor device by this invention. 本発明による半導体装置の第５の実施例における主要部分の平面の模式図。The schematic diagram of the plane of the principal part in the 5th Example of the semiconductor device by this invention. 本発明による半導体装置の第６の実施例における主要部分の平面の模式図。The schematic diagram of the plane of the principal part in the 6th Example of the semiconductor device by this invention. 本発明による半導体装置の第７の実施例における主要部分の平面の模式図。The schematic diagram of the plane of the principal part in the 7th Example of the semiconductor device by this invention.

符号の説明Explanation of symbols

１０ 樹脂基体
１０ａ 配線テープ
１０ｂ 半導体チップ実装領域
１１ 第１の開口部
１２ 電極パッド部
１３ リードパッド部
１４ リードパッドフレーム部
１５ 第２の開口部
１６ ワイヤ
１７ ボール搭載部
１７ａ リード
１８ メッキ線 DESCRIPTION OF SYMBOLS 10 Resin base | substrate 10a Wiring tape 10b Semiconductor chip mounting area | region 11 1st opening part 12 Electrode pad part 13 Lead pad part 14 Lead pad frame part 15 2nd opening part 16 Wire 17 Ball mounting part 17a Lead 18 Plating wire

Claims (5)

表面側に複数の電極パッド部を有する半導体チップと、配線領域が形成された第１の主面及び前記半導体チップの表面を覆うように前記半導体チップと接着した第２の主面を有する配線テープから構成された半導体装置であって、
前記配線領域において、
前記複数の電極パッド部が露出する第１の開口部と、
前記複数の電極パッド部の中の、互いに共通電位である電極パッド部と接続するリードパッドフレーム部と、
前記複数の電極パッド部の中の、前記リードパッドフレーム部に接続された前記電極パッド部を除く他の電極パッド部と接続する複数のリードパッド部と、
前記リードパッドフレーム部或いは前記リードパッド部とリードにより接続するボール搭載部とを
有することを特徴とする半導体装置。 A wiring tape having a semiconductor chip having a plurality of electrode pad portions on the surface side, a first main surface on which a wiring region is formed, and a second main surface bonded to the semiconductor chip so as to cover the surface of the semiconductor chip A semiconductor device comprising:
In the wiring area,
A first opening from which the plurality of electrode pad portions are exposed;
A lead pad frame part connected to the electrode pad part having a common potential among the plurality of electrode pad parts;
Among the plurality of electrode pad portions, a plurality of lead pad portions connected to other electrode pad portions excluding the electrode pad portion connected to the lead pad frame portion, and
A semiconductor device comprising: the lead pad frame portion or a ball mounting portion connected to the lead pad portion by a lead. 複数の前記リードパッドフレーム部を有し、少なくとも１つの前記リードフレーム部が、前記電極パッド部の中の互いに共通電位であるグランド線の電極パッド部と接続し、また、少なくとも他の１つの前記リードパッドフレーム部が、前記電極パッド部の中の互いに共通電位である電源線の電極パッド部と接続することを特徴とする請求項１に記載の半導体装置。   A plurality of the lead pad frame portions, wherein at least one of the lead frame portions is connected to an electrode pad portion of a ground line having a common potential in the electrode pad portion, and at least one other of the lead pad frame portions; The semiconductor device according to claim 1, wherein the lead pad frame portion is connected to an electrode pad portion of a power supply line having a common potential in the electrode pad portion. 前記複数の電極パッド部の少なくとも一部が一連となって配列され、前記一連となって配列された電極パッド部に対し、隣り合って並列するように前記リードパッドフレーム部が形成され、更に前記複数のリードパッド部の少なくとも一部が一連となって前記リードパッドフレーム部に隣り合って並列するように配列されていることを特徴とする請求項１又は請求項２に記載の半導体装置。   At least some of the plurality of electrode pad portions are arranged in series, and the lead pad frame portion is formed so as to be adjacent to and parallel to the electrode pad portions arranged in series. 3. The semiconductor device according to claim 1, wherein at least a part of the plurality of lead pad portions are arranged in series so as to be adjacent to and parallel to the lead pad frame portion. 前記リードパッドフレーム部と前記リードパッド部との間に前記リードパッドフレーム部と前記リードパッド部とを接続するリードを切断する第２の開口部を有することを特徴とする請求項３に記載の半導体装置。   4. The device according to claim 3, further comprising a second opening that cuts a lead connecting the lead pad frame part and the lead pad part between the lead pad frame part and the lead pad part. 5. Semiconductor device. 前記電極パッド部が前記半導体チップの周辺部に形成され、かつ、前記第１の開口部が前記配線領域の周辺部に形成されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。   5. The electrode pad portion according to claim 1, wherein the electrode pad portion is formed in a peripheral portion of the semiconductor chip, and the first opening portion is formed in a peripheral portion of the wiring region. 2. A semiconductor device according to item 1.
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KR100924977B1 (en) 2007-02-06 2009-11-04 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 Tape for semiconductor package and cutting method thereof
KR100934678B1 (en) * 2006-12-15 2009-12-31 가부시키가이샤 신코 세이사쿠쇼 Circuit boards and manufacturing method thereof

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