JP2005176298A - Display apparatus driving circuitry - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To prevent noise and to prevent a device from being destroyed by excessive current upon short-circuiting of the output by making gradual a drop of an output waveform during an address electrical discharge. <P>SOLUTION: When an output waveform is dropped during the address electrical discharge, an NMOS 21 of a buffer circuit 20 is turned on to suppress a low voltage (VDL) from a low voltage power supply terminal VDL due to a back gate effect, and a signal at a potential lower than the VDL is inputted to a gate of an IGBT 13. Thus, the drop of the output waveform of the IGBT 13 becomes gradual and occurrence of noise is prevented. Furthermore, since a gate voltage of the IGBT 13 is lowered, current supply capability is suppressed, and the device is prevented from being destroyed by excessive current upon short-circuiting of the output or the like. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は表示装置駆動回路に関し、特にプラズマディスプレイパネルを駆動する表示装置駆動回路に関する。   The present invention relates to a display device driving circuit, and more particularly to a display device driving circuit for driving a plasma display panel.

近年、テレビジョン放送受信機やパーソナルコンピュータなどにおける表示装置として、大型化、薄型軽量化が実現可能なプラズマディスプレイパネル（以下ＰＤＰと称する）が脚光を浴びている。   2. Description of the Related Art In recent years, plasma display panels (hereinafter referred to as PDPs) that can be made larger and thinner and lighter as a display device in a television broadcast receiver, a personal computer, and the like have attracted attention.

図９は、ＰＤＰを駆動するためのＰＤＰ駆動装置の概略の構成例を示す図である。
なお、ここでは簡単のため、２電極のＰＤＰの例を示している。
ＰＤＰ１００の駆動装置は複数のスキャンドライバＩＣ（Integrated Circuit）１０１−１、１０１−２、１０１−３、…、１０１−ｎと、データ（アドレス）ドライバＩＣ１０２−１、１０２−２、１０２−３、…、１０２−ｍなど（ここでｎ，ｍは任意の数である）から構成される。 FIG. 9 is a diagram illustrating a schematic configuration example of a PDP driving device for driving a PDP.
For simplicity, an example of a two-electrode PDP is shown here.
The driving device of the PDP 100 includes a plurality of scan driver ICs (Integrated Circuits) 101-1, 101-2, 101-3, ..., 101-n, and data (address) driver ICs 102-1, 102-2, 102-3, ..., 102-m, etc. (where n and m are arbitrary numbers).

スキャンドライバＩＣ１０１−１〜１０１−ｎは、それぞれ複数本の走査・維持電極１１１を駆動し、データ（アドレス）ドライバＩＣ１０２〜１０２−ｍは、それぞれ、Ｒ、Ｇ、Ｂの各色に対応する複数本のデータ電極１１２を駆動する。この走査・維持電極１１１と、データ電極１１２とは互いに垂直になるように格子状に配置され、その交点に放電セル（図示せず）が配置される。   Each of the scan driver ICs 101-1 to 101-n drives a plurality of scan / sustain electrodes 111, and each of the data (address) driver ICs 102 to 102-m corresponds to each of R, G, and B colors. The data electrode 112 is driven. The scan / sustain electrodes 111 and the data electrodes 112 are arranged in a grid pattern so as to be perpendicular to each other, and discharge cells (not shown) are arranged at the intersections thereof.

スキャンドライバＩＣ１０１−１〜１０１−ｎの数は、例えば、それぞれ６４本の走査・維持電極１１１を駆動可能とすると、ＰＤＰ１００の画素数がＸＧＡ（eXtended video Graphics Array）である場合、画素数は１０２４×７６８であるので、１２個配置されることになる。   The number of scan driver ICs 101-1 to 101-n is, for example, that 64 scan / sustain electrodes 111 can be driven, and the number of pixels is 1024 when the number of pixels of the PDP 100 is XGA (eXtended video Graphics Array). Since it is × 768, 12 pieces are arranged.

画像の表示の際には、これらのスキャンドライバＩＣ１０１−１〜１０１−ｎ、データ（アドレス）ドライバＩＣ１０２−１〜１０２−ｍによって、データ電極１１２からのデータを、放電セルに走査・維持電極１１１ごとにスキャンして書き込み、走査・維持電極１１１に放電維持パルスを出力して放電維持期間だけ放電を維持し、画像の表示を行う。   When displaying an image, the scan driver ICs 101-1 to 101-n and the data (address) driver ICs 102-1 to 102-m allow the data from the data electrode 112 to be transferred to the discharge cells as scan / sustain electrodes 111. Scanning is performed every time, a sustaining pulse is output to the scan / sustain electrode 111, and the discharge is maintained only for the sustaining period to display an image.

ここで、従来のスキャンドライバＩＣ（なお、以下では表示装置駆動回路と呼ぶことにする）において、１本の走査線を駆動する部分の出力段の回路について説明する。
図１０は、従来のＰＤＰの表示装置駆動回路における出力段の回路図である。 Here, a circuit of an output stage of a part that drives one scanning line in a conventional scan driver IC (hereinafter referred to as a display device driving circuit) will be described.
FIG. 10 is a circuit diagram of an output stage in a display device driving circuit of a conventional PDP.

図１０の回路は、レベルシフタ回路１２１と、バッファ回路１３０と、単位面積で多くの電流を流せる素子である２つのＩＧＢＴ（Insulated Gate Bipolar Transistor）１２２、１２３を有している。   The circuit shown in FIG. 10 includes a level shifter circuit 121, a buffer circuit 130, and two IGBTs (Insulated Gate Bipolar Transistors) 122 and 123, which are elements that can flow a large amount of current in a unit area.

レベルシフタ回路１２１は、図示を省略するが高耐圧のＰＭＯＳ、ＮＭＯＳから構成される回路である。また、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子１４１と接続されており、この信号を０〜１００Ｖの信号に変換して、ＩＧＢＴ１２２のゲートに入力する。   Although not shown, the level shifter circuit 121 is a circuit composed of a high breakdown voltage PMOS and NMOS. Further, it is connected to an input terminal 141 for inputting a signal (0 to 5 V) from a control circuit (not shown), and this signal is converted into a signal of 0 to 100 V and input to the gate of the IGBT 122.

バッファ回路１３０は、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子１４２と接続されており、バッファ回路の出力はＩＧＢＴ１２３のゲートに出力される。   The buffer circuit 130 is connected to an input terminal 142 for inputting a signal (0 to 5 V) from a control circuit (not shown), and the output of the buffer circuit is output to the gate of the IGBT 123.

従来のバッファ回路１３０は、ｐチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下単にＰＭＯＳと称する）１３１、ｎチャンネル型ＭＯＳＦＥＴ（以下単にＮＭＯＳと称する）１３２とからなるＣＭＯＳ（Complementary MOS）により構成される。ＰＭＯＳ１３１と、ＮＭＯＳ１３２のゲートは共に、入力端子１４２と接続されており、ＰＭＯＳ１３１のソースは、ロジック用の０〜５Ｖの低電圧を供給する低電圧電源端子ＶＤＬと接続されており、ドレインはＩＧＢＴ１２３のゲート及びＮＭＯＳ１３２のドレインと接続されている。ＮＭＯＳ１３２のソースは、基準電源端子ＧＮＤ（以下単にＧＮＤと表記する）に接続（接地）されている。   The conventional buffer circuit 130 is configured by a CMOS (Complementary MOS) composed of a p-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor) (hereinafter simply referred to as PMOS) 131 and an n-channel MOSFET (hereinafter simply referred to as NMOS) 132. Is done. The gates of the PMOS 131 and the NMOS 132 are both connected to the input terminal 142, the source of the PMOS 131 is connected to the low voltage power supply terminal VDL that supplies a low voltage of 0 to 5 V for logic, and the drain is the IGBT 123. The gate and the drain of the NMOS 132 are connected. The source of the NMOS 132 is connected (grounded) to a reference power supply terminal GND (hereinafter simply referred to as GND).

ＩＧＢＴ１２２のコレクタ端子は、０〜１００Ｖの高電圧を供給する高電圧電源端子ＶＤＨと接続されており、エミッタは出力端子ＯＵＴ及びＩＧＢＴ１２３のコレクタと接続されている。また、ＩＧＢＴ１２３のエミッタはＧＮＤに接続（接地）されている。   The collector terminal of the IGBT 122 is connected to a high voltage power supply terminal VDH that supplies a high voltage of 0 to 100 V, and the emitter is connected to the output terminal OUT and the collector of the IGBT 123. The emitter of the IGBT 123 is connected (grounded) to GND.

出力端子ＯＵＴは、図９で示したような走査・維持電極１１１と接続され、さらには放電セル（コンデンサＣとみなせる）と接続されている。
なお、以下では、高電圧電源端子ＶＤＨによって供給される１００Ｖの電圧を単にＶＤＨ、低電圧電源端子ＶＤＬによって供給される５Ｖの電圧を単にＶＤＬと表記する場合もある。 The output terminal OUT is connected to the scan / sustain electrode 111 as shown in FIG. 9, and is further connected to a discharge cell (which can be regarded as a capacitor C).
In the following description, a voltage of 100 V supplied by the high voltage power supply terminal VDH may be simply expressed as VDH, and a voltage of 5 V supplied by the low voltage power supply terminal VDL may be simply expressed as VDL.

このような回路において、例えば、０〜５Ｖの信号が入力端子１４１に入力され、入力端子１４１が『Ｈ』になると、レベルシフタ回路１２１より０Ｖ〜１００Ｖの信号に変換され、ＩＧＢＴ１２２のゲートを『Ｈ』にし、ＩＧＢＴ１２２をオンにして、出力端子ＯＵＴに１００Ｖの高電圧の信号を出力する。   In such a circuit, for example, when a signal of 0 to 5 V is input to the input terminal 141 and the input terminal 141 becomes “H”, the level shifter circuit 121 converts the signal to 0 V to 100 V, and the gate of the IGBT 122 is changed to “H”. The IGBT 122 is turned on and a high voltage signal of 100 V is output to the output terminal OUT.

アドレス放電時（前述したデータ電極１１２による書き込み）には、ＩＧＢＴ１２３をオンにして、出力端子ＯＵＴの電位を０Ｖに下げる必要がある。このため、入力端子１４１を『Ｌ』、入力端子１４２の０〜５Ｖの信号を『Ｌ』にしてＣＭＯＳのバッファ回路１３０で、ＩＧＢＴ１２３のゲートを『Ｈ』（ＶＤＬ）にしてオンにする。これにより、出力端子ＯＵＴには基準電源端子ＧＮＤと同じ０Ｖが出力される。   During address discharge (writing by the data electrode 112 described above), it is necessary to turn on the IGBT 123 and lower the potential of the output terminal OUT to 0V. Therefore, the input terminal 141 is set to “L”, the signal of 0 to 5 V at the input terminal 142 is set to “L”, and the gate of the IGBT 123 is set to “H” (VDL) in the CMOS buffer circuit 130 and turned on. As a result, 0 V which is the same as that of the reference power supply terminal GND is output to the output terminal OUT.

ここで、図１０で示した従来のＰＤＰを駆動する表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示す。
図１１は、従来のＰＤＰを駆動する表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。 Here, a part of voltage and current waveforms at the time of address discharge in the circuit of the output stage of the display device driving circuit for driving the conventional PDP shown in FIG. 10 is shown.
FIG. 11 is a timing chart showing a part of voltage and current waveforms at the time of address discharge in an output stage circuit of a display device driving circuit for driving a conventional PDP.

ここでは、出力端子ＯＵＴの電位Ｖｏと、ＩＧＢＴ１２３のコレクタに流れる電流Ｉｃの関係を示している。
時刻ｔ１で、ＩＧＢＴ１２３がオンすると、電位Ｖｏは０になるが、その際、出力端子ＯＵＴに接続された、放電セルに蓄えられた電荷によって電流ＩPがＩＧＢＴ１２３のエミッタに接続されたＧＮＤに流れる。時刻ｔ２で電位Ｖｏが０に下がると電流ＩPが流れ終わり、図９に示したようにデータ電極１１２に印加された高電圧によって、実効電圧が十分に高くなると（時刻ｔ３）、プラズマ放電が開始されて放電電流ＩHが流れる。放電電流ＩHは時刻ｔ４で流れ終わる。 Here, the relationship between the potential Vo of the output terminal OUT and the current Ic flowing through the collector of the IGBT 123 is shown.
At time t1, the IGBT 123 is turned on, the potential Vo is becomes 0, this time, flow through the connected to the output terminal OUT, and the current I P by the charge accumulated in the discharge cells connected to the emitter of IGBT 123 GND . When at time t2 the potential Vo drops to zero current I P is end flow, by a high voltage applied to the data electrode 112 as shown in FIG. 9, when the effective voltage is sufficiently high (time t3), the plasma discharge The discharge current I H flows when started. Discharge current I H ends flowing at time t4.

このようなＰＤＰを駆動する表示駆動回路における出力段の回路として、例えば、チャネルを形成しない絶縁ゲート型の横型サイリスタを用いて、回路の部品点数を減少させたものなどもある（例えば特許文献１参照）。
特開２００２−１７６１６８号公報（段落番号〔００２１〕〜〔００２６〕、第３図） As an output stage circuit in such a display driving circuit for driving a PDP, for example, an insulated gate horizontal thyristor that does not form a channel is used to reduce the number of circuit components (for example, Patent Document 1). reference).
Japanese Patent Laid-Open No. 2002-176168 (paragraph numbers [0021] to [0026], FIG. 3)

しかし、従来の表示装置駆動回路において、アドレス放電時の電流を多く流せるように、特にＩＧＢＴなどの電流駆動能力の大きい素子を用いた場合、駆動能力が大きすぎて、出力の電位の立ち下がり波形（図１１の時刻ｔ１〜ｔ２）が急峻なものになりノイズが発生しやすいという問題があった。   However, in the conventional display device driving circuit, when an element having a large current driving capability, such as an IGBT, is used so that a large amount of current at the time of address discharge can flow, the driving capability is too large and the output potential falling waveform (Times t1 to t2 in FIG. 11) are steep and noise is likely to occur.

また、出力端子の短絡時に過電流が流れ破壊しやすいという問題があった。
本発明はこのような点に鑑みてなされたものであり、アドレス放電時の出力波形の立ち下がりを緩やかにし、ノイズの防止、出力短絡時の過電流による素子破壊の防止が可能な表示装置駆動回路を提供することを目的とする。 In addition, there is a problem that overcurrent flows when the output terminal is short-circuited and is easily destroyed.
The present invention has been made in view of the above points, and is a display device drive capable of gradual falling of an output waveform at the time of address discharge, preventing noise, and preventing element destruction due to overcurrent at the time of output short circuit. An object is to provide a circuit.

本発明では上記問題を解決するために、ディスプレイパネルを駆動する表示装置駆動回路において、出力端子と、高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、前記出力端子と基準電源端子との間に接続された第２のトランジスタと、前記第２のトランジスタのゲートとロジック用の低電圧を供給する低電圧電源端子との間に電気的に接続された第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、前記第２のトランジスタの前記ゲートと前記基準電源端子との間に電気的に接続された第２のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有するバッファ回路と、を有することを特徴とする表示装置駆動回路が提供される。   In the present invention, in order to solve the above problem, in a display device driving circuit for driving a display panel, a first transistor electrically connected between an output terminal and a high voltage power supply terminal for supplying a high voltage; And a second transistor connected between the output terminal and a reference power supply terminal, and a low voltage power supply terminal for supplying a low voltage for logic and a gate of the second transistor. And a first n-channel MOS field effect transistor, and a second n-channel MOS field effect transistor electrically connected between the gate of the second transistor and the reference power supply terminal. And a buffer circuit. A display device driving circuit is provided.

上記の構成によれば、高電圧印加時には、第１のトランジスタをオンすることによって高電圧電源端子からの高電圧が出力端子に供給される。アドレス放電時には、バッファ回路の第１のｎチャンネル型ＭＯＳ電界効果トランジスタがオンすることで、低電圧電源端子からの低電圧はバックゲート効果により抑制され、第２のトランジスタのゲートには、前記の低電圧よりも低い電位の信号が入力される。これによって、第２のトランジスタの出力波形の立ち下がりは緩やかなものになり、ノイズの発生を防止する。   According to the above configuration, when a high voltage is applied, a high voltage from the high voltage power supply terminal is supplied to the output terminal by turning on the first transistor. At the time of address discharge, the first n-channel MOS field effect transistor of the buffer circuit is turned on, so that the low voltage from the low voltage power supply terminal is suppressed by the back gate effect, and the gate of the second transistor A signal having a potential lower than the low voltage is input. As a result, the fall of the output waveform of the second transistor becomes gradual and the generation of noise is prevented.

また、ディスプレイパネルを駆動する表示装置駆動回路において、出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、前記出力端子と基準電源端子との間に接続された第２のトランジスタと、ロジック用の第１の低電圧を供給する第１の低電圧電源端子に電気的に接続された第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、第２の低電圧を供給する第２の低電圧電源端子に電気的に接続された第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタのドレイン及び前記第２のｐチャンネル型ＭＯＳ電界効果トランジスタのドレインと前記第２のトランジスタのゲートとの間に電気的に接続された第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、前記第２のトランジスタのゲートと前記基準電源端子との間に電気的に接続された第２のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有するバッファ回路と、を有することを特徴とする表示装置駆動回路が提供される。   In a display device driving circuit for driving a display panel, a first transistor electrically connected between an output terminal and a high voltage power supply terminal for supplying a high voltage, and the output terminal and a reference power supply terminal A second transistor connected in between, a first p-channel MOS field effect transistor electrically connected to a first low-voltage power supply terminal for supplying a first low voltage for logic, and a second A second p-channel MOS field effect transistor electrically connected to a second low-voltage power supply terminal for supplying a low voltage, a drain of the first p-channel MOS field effect transistor, and the second p-channel MOS field-effect transistor First n-channel MOS field effect electrically connected between the drain of the p-channel MOS field effect transistor and the gate of the second transistor A buffer circuit comprising: a transistor; and a second n-channel MOS field effect transistor electrically connected between the gate of the second transistor and the reference power supply terminal. A display driver circuit is provided.

上記の構成によれば、高電圧印加時には、第１のトランジスタをオンすることによって高電圧電源端子からの高電圧が出力端子に供給される。アドレス放電時には、バッファ回路の第１のｎチャンネル型ＭＯＳ電界効果トランジスタがオンし、第１のｐチャンネル型ＭＯＳ電界効果トランジスタまたは第２のｐチャンネル型ＭＯＳ電界効果トランジスタのいずれかがオンすることによって、バックゲート効果によって抑制された第１の低電圧または第２の低電圧のいずれかが選択されて、第２のトランジスタのゲートに入力される。   According to the above configuration, when a high voltage is applied, a high voltage from the high voltage power supply terminal is supplied to the output terminal by turning on the first transistor. During the address discharge, the first n-channel MOS field effect transistor of the buffer circuit is turned on, and either the first p-channel MOS field effect transistor or the second p-channel MOS field effect transistor is turned on. The first low voltage or the second low voltage suppressed by the back gate effect is selected and input to the gate of the second transistor.

本発明は、ＰＤＰの表示装置駆動回路の、出力端子と基準電源端子との間に接続されたトランジスタをロジック用の低電圧より低い電圧でオンするようにしたので、アドレス放電時の出力波形の立ち下がりを緩やかにし、ノイズの発生を防止することができる。また、電流供給能力を抑制するので、出力短絡時の過電流による素子の破壊を防止することができる。   According to the present invention, the transistor connected between the output terminal and the reference power supply terminal of the display device driving circuit of the PDP is turned on at a voltage lower than the logic low voltage. The falling can be made gentle and the generation of noise can be prevented. In addition, since the current supply capability is suppressed, it is possible to prevent element destruction due to overcurrent when the output is short-circuited.

以下、本願発明の実施の形態を図面を参照して詳細に説明する。
図１は本願発明の第１の実施の形態の表示装置駆動回路の回路図である。
表示装置駆動回路は、レベルシフタ回路１１と、バッファ回路２０と、２つのＩＧＢＴ１２、１３を有している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a circuit diagram of a display device driving circuit according to a first embodiment of the present invention.
The display device driving circuit includes a level shifter circuit 11, a buffer circuit 20, and two IGBTs 12 and 13.

レベルシフタ回路１１は、図示を省略するが高耐圧のＰＭＯＳ、ＮＭＯＳから構成される回路である。また、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子３１と接続されており、この信号を０〜１００Ｖの信号に変換して、ＩＧＢＴ１２のゲートに出力する。   Although not shown, the level shifter circuit 11 is a circuit composed of a high-voltage PMOS and NMOS. Further, it is connected to an input terminal 31 for inputting a signal (0 to 5 V) from a control circuit (not shown), and this signal is converted into a signal of 0 to 100 V and output to the gate of the IGBT 12.

バッファ回路２０は、図示しない制御回路からの信号（０〜５Ｖ）を入力する入力端子３２と接続されており、バッファ回路の出力はＩＧＢＴ１３のゲートに供給される。
第１の実施の形態の表示装置駆動回路におけるバッファ回路２０は、２つのＮＭＯＳ２１、２２と、インバータ回路２３により構成される。入力端子３２は、ＮＭＯＳ２２のゲートと接続されており、ＮＭＯＳ２１のゲートへはインバータ回路２３を介して接続される。また、ＮＭＯＳ２１は、ＩＧＢＴ１３のゲートとロジック用の０〜５Ｖの低電圧を供給する低電圧電源端子ＶＤＬとの間に電気的に接続されている。また、ソースはさらにＮＭＯＳ２２のドレインと接続されている。ＮＭＯＳ２２は、ＩＧＢＴ１３のゲートと基準電源端子ＧＮＤとの間に電気的に接続（接地）されている。 The buffer circuit 20 is connected to an input terminal 32 for inputting a signal (0 to 5 V) from a control circuit (not shown), and the output of the buffer circuit is supplied to the gate of the IGBT 13.
The buffer circuit 20 in the display device driving circuit according to the first embodiment includes two NMOSs 21 and 22 and an inverter circuit 23. The input terminal 32 is connected to the gate of the NMOS 22, and is connected to the gate of the NMOS 21 via the inverter circuit 23. The NMOS 21 is electrically connected between the gate of the IGBT 13 and a low voltage power supply terminal VDL that supplies a low voltage of 0 to 5 V for logic. The source is further connected to the drain of the NMOS 22. The NMOS 22 is electrically connected (grounded) between the gate of the IGBT 13 and the reference power supply terminal GND.

ＩＧＢＴ１２は、出力端子ＯＵＴと０〜１００Ｖの高電圧を供給する高電圧電源端子ＶＤＨとの間に電気的に接続されている。また、エミッタはさらにＩＧＢＴ１３のコレクタと電気的に接続されている。ＩＧＢＴ１３は、出力端子ＯＵＴと、基準電源端子ＧＮＤとの間に電気的に接続（接地）されている。   The IGBT 12 is electrically connected between the output terminal OUT and a high voltage power supply terminal VDH that supplies a high voltage of 0 to 100V. The emitter is further electrically connected to the collector of the IGBT 13. The IGBT 13 is electrically connected (grounded) between the output terminal OUT and the reference power supply terminal GND.

出力端子ＯＵＴは、例えば、図９で示したような走査・維持電極１１１と接続され、さらには放電セル（コンデンサＣとみなせる）と接続されている。
このような回路において、０Ｖ〜５Ｖの信号が入力端子３１に入力され、入力端子３１が『Ｈ』になると、レベルシフタ回路１１より０Ｖ〜１００Ｖの信号に変換され、ＩＧＢＴ１２のゲートを『Ｈ』にし、ＩＧＢＴ１２をオンにして、出力端子ＯＵＴに１００Ｖの高電圧の信号を出力する。 The output terminal OUT is connected to, for example, the scan / sustain electrode 111 as shown in FIG. 9, and further connected to a discharge cell (which can be regarded as a capacitor C).
In such a circuit, when a signal of 0V to 5V is input to the input terminal 31 and the input terminal 31 becomes “H”, it is converted to a signal of 0V to 100V by the level shifter circuit 11, and the gate of the IGBT 12 is set to “H”. The IGBT 12 is turned on and a high voltage signal of 100 V is output to the output terminal OUT.

アドレス放電時には、ＩＧＢＴ１３をオンにして、出力端子ＯＵＴの電位を０Ｖに下げる必要がある。このため、入力端子３１を『Ｌ』、入力端子３２の０〜５Ｖの信号を『Ｌ』にしてバッファ回路２０で、ＩＧＢＴ１３のゲートを『Ｈ』にしてオンにする。これにより、出力端子ＯＵＴにはＧＮＤと同じ０Ｖが出力される。   At the time of address discharge, it is necessary to turn on the IGBT 13 and lower the potential of the output terminal OUT to 0V. For this reason, the input terminal 31 is set to “L”, the 0 to 5 V signal at the input terminal 32 is set to “L”, and the gate of the IGBT 13 is set to “H” in the buffer circuit 20 to be turned on. As a result, 0 V, which is the same as GND, is output to the output terminal OUT.

このとき、本発明の第１の実施の形態の表示装置駆動回路においては、ＩＧＢＴ１３のゲートには、従来と異なり低電圧電源端子ＶＤＬに供給された低電圧より低い電圧（約３Ｖ）が印加される。   At this time, in the display device driving circuit according to the first embodiment of the present invention, a voltage (about 3 V) lower than the low voltage supplied to the low voltage power supply terminal VDL is applied to the gate of the IGBT 13 unlike the conventional case. The

以下この理由を説明する。
図２は、バッファ回路の低電圧電源端子ＶＤＬに接続されたＮＭＯＳの概略の断面構成図である。 The reason will be described below.
FIG. 2 is a schematic cross-sectional configuration diagram of an NMOS connected to the low voltage power supply terminal VDL of the buffer circuit.

図２のように、図１で示したようなＮＭＯＳ２１は、基板９０上に形成されるｐウェル９１と、ｐウェル９１の表面からｎ＋型の不純物を注入することによって形成されるドレイン９２及びソース９３と、ｐウェル９１上に形成されたゲート酸化膜９４と、ゲート酸化膜９４上に形成されたゲート電極９５とからなる。   As shown in FIG. 2, the NMOS 21 as shown in FIG. 1 includes a p-well 91 formed on a substrate 90, and a drain 92 and a source formed by implanting an n + type impurity from the surface of the p-well 91. 93, a gate oxide film 94 formed on the p-well 91, and a gate electrode 95 formed on the gate oxide film 94.

このようなＮＭＯＳ２１において、ゲート電極９５に５Ｖが印加されるとチャネル（図示せず）が形成され、ＮＭＯＳ２１がオン状態となる。このとき、ｐウェル９１は０Ｖであり、図１に示した低電圧電源端子ＶＤＬによって、ドレイン９２に５Ｖ（ＶＤＬ）が印加されると、バックゲート効果（基板効果とも呼ばれる）によって、ソース９３側では電位が下がり約３Ｖとなる。ＮＭＯＳ２１のソース９３は図１のようにＩＧＢＴ１３のゲートと接続されているので、ＩＧＢＴ１３のゲートにはＶＤＬより低い、約３Ｖの電圧が供給されることになる。   In such an NMOS 21, when 5 V is applied to the gate electrode 95, a channel (not shown) is formed, and the NMOS 21 is turned on. At this time, the p-well 91 is 0 V, and when 5 V (VDL) is applied to the drain 92 by the low voltage power supply terminal VDL shown in FIG. Then, the potential drops to about 3V. Since the source 93 of the NMOS 21 is connected to the gate of the IGBT 13 as shown in FIG. 1, a voltage of about 3 V lower than VDL is supplied to the gate of the IGBT 13.

図３は、本願発明の第１の実施の形態に係るＰＤＰの表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。
ここでは、図１で示したＮＭＯＳ２２のゲート電圧、ＩＧＢＴ１２、１３のゲート電圧、出力端子ＯＵＴの電位ＶｏおよびＩＧＢＴ１３のコレクタに流れる電流Ｉｃの波形を示している。 FIG. 3 is a timing chart showing a part of voltage and current waveforms at the time of address discharge in the circuit of the output stage of the display device driving circuit of the PDP according to the first embodiment of the present invention.
Here, the waveforms of the gate voltage of the NMOS 22 shown in FIG. 1, the gate voltage of the IGBTs 12 and 13, the potential Vo of the output terminal OUT and the current Ic flowing through the collector of the IGBT 13 are shown.

アドレス放電時、入力端子３１、３２をともに『Ｌ』にすると、ＩＧＢＴ１２のゲート電圧がＶＤＨからＧＮＤに立ち下がる。バッファ回路２０のＮＭＯＳ２２のゲート電圧もＧＮＤに立ち下がり、ＩＧＢＴ１３のゲート電圧は、ＶＤＬより低い約３Ｖの電圧に立ち上がりオン状態となる（時刻ｔ１）。ＩＧＢＴ１３がオンすると、電位ＶｏはＶＤＬ（５Ｖ）でオンさせた場合と比べ、緩やかな立ち下り波形となり、時刻ｔ２で０Ｖになる。その際、出力端子ＯＵＴに接続された、放電セルに蓄えられた電荷によって流れる電流ＩPは、従来のように急激には流れず、抑えられて電位Ｖｏが０になる時刻ｔ２までの期間に応じて、ＩＧＢＴ１３のエミッタに接続されたＧＮＤに流れる。電位Ｖｏが０になり、図９に示したようなデータ電極１１２に印加された高電圧によって、実効電圧が十分に高くなると（時刻ｔ３）、プラズマ放電が開始されて放電電流ＩHが流れる。放電電流ＩHは時刻ｔ４で流れ終わる。このときの放電電流ＩHは従来と同じように急激に多くの電流が流れる。 When the input terminals 31 and 32 are both set to “L” during the address discharge, the gate voltage of the IGBT 12 falls from VDH to GND. The gate voltage of the NMOS 22 of the buffer circuit 20 also falls to GND, and the gate voltage of the IGBT 13 rises to a voltage of about 3 V lower than VDL and is turned on (time t1). When the IGBT 13 is turned on, the potential Vo becomes a gentle falling waveform as compared with the case where the potential Vo is turned on at VDL (5 V), and becomes 0 V at time t2. At that time, the current I P that is connected to the output terminal OUT and flows due to the electric charge stored in the discharge cell does not flow abruptly as in the conventional case, and is suppressed until the time t2 when the potential Vo becomes 0. In response, the current flows to the GND connected to the emitter of the IGBT 13. When the potential Vo becomes 0 and the effective voltage becomes sufficiently high due to the high voltage applied to the data electrode 112 as shown in FIG. 9 (time t3), plasma discharge is started and a discharge current I H flows. Discharge current I H ends flowing at time t4. As the discharge current I H at this time, a large amount of current flows rapidly as in the conventional case.

放電電流ＩHが抑制されない理由を説明する。アドレス放電時には、急激に放電電流ＩHがＩＧＢＴ１３のコレクタに流れるので、ＩＧＢＴ１３の寄生容量であるドレイン−ゲート容量により、図３のようにゲート電圧が上がり、電位Ｖｏが図３のように持ち上げられる。これによって、ＩＧＢＴ１３のゲートが約５Ｖ（ＶＤＬ）に上がり、瞬間的に多くの電流が流れ、安定した表示が可能となる。 The reason why the discharge current I H is not suppressed will be described. At the time of address discharge, the discharge current I H suddenly flows to the collector of the IGBT 13, so that the gate voltage rises as shown in FIG. 3 and the potential Vo rises as shown in FIG. 3 due to the drain-gate capacitance that is the parasitic capacitance of the IGBT 13. . As a result, the gate of the IGBT 13 rises to about 5 V (VDL), a large amount of current flows instantaneously, and stable display is possible.

このようにして、放電電流ＩHを抑制することなく、アドレス放電時の出力波形の立ち下がりを緩やかにすることで、ノイズを防止することができる。また、電流供給能力が抑制されるので、出力短絡時の過電流による素子の破壊を防止することができる。 In this way, noise can be prevented by suppressing the fall of the output waveform during address discharge without suppressing the discharge current I H. In addition, since the current supply capability is suppressed, it is possible to prevent element destruction due to overcurrent when the output is short-circuited.

次に本発明の第２の実施の形態の表示装置駆動回路を説明する。
図４は、本願発明の第２の実施の形態の表示装置駆動回路の回路図である。
ここで示す第２の実施の形態の表示装置駆動回路は、第１の実施の形態とバッファ回路のみが異なるので、他の構成要素については同一符号とし、説明を省略する。 Next, a display device driving circuit according to a second embodiment of the present invention will be described.
FIG. 4 is a circuit diagram of a display device driving circuit according to the second embodiment of the present invention.
Since the display device driving circuit of the second embodiment shown here is different from the first embodiment only in the buffer circuit, the other components are denoted by the same reference numerals, and the description thereof is omitted.

第２の実施の形態の表示装置駆動回路におけるバッファ回路４０は、第１の実施の形態と同様に、ＮＭＯＳ４１、４２と、インバータ回路４３を有している（それぞれ、図１のＮＭＯＳ２１、２２、インバータ回路２３と対応している）。入力端子３２は、ＮＭＯＳ４２のゲートと接続されており、ＮＭＯＳ４１のゲートへはインバータ回路４３を介して接続される。また、ＮＭＯＳ４１は、ＩＧＢＴ１３のゲートとロジック用の０〜５Ｖの低電圧を供給する低電圧電源端子ＶＤＬとの間に電気的に接続されている。また、ソースはさらにＮＭＯＳ４２のドレインと接続されている。ＮＭＯＳ４２は、ＩＧＢＴ１３のゲートとＧＮＤとの間に電気的に接続（接地）されている。第２の実施の形態のバッファ回路４０においては、さらに、ＮＭＯＳ４１の基板（図２では、ｐウェル９１に対応）と低電圧電源端子ＶＤＬとの間に電気的に接続されたＮＭＯＳ４４と、ＮＭＯＳ４１の基板とＧＮＤとの間に電気的に接続されたＮＭＯＳ４５と、を有する。   As in the first embodiment, the buffer circuit 40 in the display device driving circuit of the second embodiment includes NMOSs 41 and 42 and an inverter circuit 43 (respectively, the NMOSs 21 and 22 in FIG. Corresponding to the inverter circuit 23). The input terminal 32 is connected to the gate of the NMOS 42, and is connected to the gate of the NMOS 41 via the inverter circuit 43. The NMOS 41 is electrically connected between the gate of the IGBT 13 and a low voltage power supply terminal VDL that supplies a low voltage of 0 to 5 V for logic. The source is further connected to the drain of the NMOS 42. The NMOS 42 is electrically connected (grounded) between the gate of the IGBT 13 and GND. In the buffer circuit 40 according to the second embodiment, an NMOS 44 electrically connected between the substrate of the NMOS 41 (corresponding to the p-well 91 in FIG. 2) and the low voltage power supply terminal VDL, And an NMOS 45 electrically connected between the substrate and GND.

入力端子３２が『Ｈ』の場合は、インバータ回路４３によって反転され、ＮＭＯＳ４１のゲートは『Ｌ』となり、ＮＭＯＳ４１はオフする。このときさらに、ＮＭＯＳ４５はオンするので、ＮＭＯＳ４１の基板電位は０Ｖとなる。これによって、バッファ回路４０の出力は、ＮＭＯＳ４２がオンすることにより０Ｖとなり、ＩＧＢＴ１３のゲートに０Ｖが入力される。   When the input terminal 32 is “H”, it is inverted by the inverter circuit 43, the gate of the NMOS 41 becomes “L”, and the NMOS 41 is turned off. At this time, since the NMOS 45 is turned on, the substrate potential of the NMOS 41 becomes 0V. As a result, the output of the buffer circuit 40 becomes 0 V when the NMOS 42 is turned on, and 0 V is input to the gate of the IGBT 13.

アドレス放電時、入力端子３２が『Ｌ』になると、インバータ回路４３によって反転され、ＮＭＯＳ４１のゲートは『Ｈ』となり、ＮＭＯＳ４１はオンする。このときさらに、ＮＭＯＳ４４もオンし、ソースの電位はバックゲート効果により、約３Ｖの電位となり、これによって、ＮＭＯＳ４１の基板電位が約３Ｖに上がる。よって、ＮＭＯＳ４１の出力が引き上げられ、約４Ｖの電位が出力され、ＩＧＢＴ１３のゲートに供給し、ＩＧＢＴ１３をオンすることができる。   At the time of address discharge, when the input terminal 32 becomes “L”, it is inverted by the inverter circuit 43, the gate of the NMOS 41 becomes “H”, and the NMOS 41 is turned on. At this time, the NMOS 44 is also turned on, and the potential of the source becomes a potential of about 3 V due to the back gate effect, whereby the substrate potential of the NMOS 41 rises to about 3 V. Therefore, the output of the NMOS 41 is pulled up and a potential of about 4 V is output and supplied to the gate of the IGBT 13 so that the IGBT 13 can be turned on.

このように第２の実施の形態の表示装置駆動回路によれば、アドレス放電時の出力波形の立ち下がり時にＩＧＢＴ１３のゲートに入力する電圧を約４Ｖに引き上げることができる。第１の実施の形態のように３Ｖまで引き下げずに済ませたい場合には効果的である。   As described above, according to the display device driving circuit of the second embodiment, the voltage input to the gate of the IGBT 13 can be raised to about 4 V when the output waveform falls during address discharge. This is effective when it is not necessary to reduce the voltage to 3V as in the first embodiment.

次に本発明の第３の実施の形態の表示装置駆動回路を説明する。
図５は、本願発明の第３の実施の形態の表示装置駆動回路の回路図である。
ここで示す第３の実施の形態の表示装置駆動回路は、第１の実施の形態とバッファ回路のみが異なるので、他の構成要素については同一符号とし、説明を省略する。 Next, a display device driving circuit according to a third embodiment of the present invention will be described.
FIG. 5 is a circuit diagram of a display device driving circuit according to the third embodiment of the present invention.
Since the display device driving circuit of the third embodiment shown here is different from the first embodiment only in the buffer circuit, the other components are denoted by the same reference numerals, and the description thereof is omitted.

第３の実施の形態の表示装置駆動回路におけるバッファ回路５０は、第１の実施の形態のバッファ回路２０と同様に、ＮＭＯＳ５１、５２、インバータ回路５３（それぞれ、図１のＮＭＯＳ２１、ＮＭＯＳ２２、インバータ回路２３と対応している）を有し、入力端子３２は、ＮＭＯＳ５２のゲートと接続されており、ＮＭＯＳ５１のゲートへはインバータ回路５３を介して接続される。また、ＮＭＯＳ５１は、ＩＧＢＴ１３のゲートとロジック用の０〜５Ｖの低電圧を供給する低電圧電源端子ＶＤＬとの間に電気的に接続されている。また、ソースはさらにＮＭＯＳ５２のドレインと接続されている。ＮＭＯＳ５２は、ＩＧＢＴ１３のゲートとＧＮＤとの間に電気的に接続（接地）されている。さらに、第２の実施の形態と同様に、ＮＭＯＳ５１の基板（図２では、ｐウェル９１に対応）と低電圧電源端子ＶＤＬとの間に電気的に接続されたＮＭＯＳ５４と、ＮＭＯＳ５１の基板とＧＮＤとの間に電気的に接続されたＮＭＯＳ５５と、を有する。   The buffer circuit 50 in the display device driving circuit of the third embodiment is similar to the buffer circuit 20 of the first embodiment in that the NMOSs 51 and 52 and the inverter circuit 53 (NMOS 21, NMOS 22 and inverter circuit in FIG. 1, respectively). The input terminal 32 is connected to the gate of the NMOS 52, and is connected to the gate of the NMOS 51 via the inverter circuit 53. The NMOS 51 is electrically connected between the gate of the IGBT 13 and a low voltage power supply terminal VDL that supplies a low voltage of 0 to 5 V for logic. The source is further connected to the drain of the NMOS 52. The NMOS 52 is electrically connected (grounded) between the gate of the IGBT 13 and GND. Further, as in the second embodiment, the NMOS 54 electrically connected between the substrate of the NMOS 51 (corresponding to the p-well 91 in FIG. 2) and the low voltage power supply terminal VDL, the substrate of the NMOS 51, and the GND And an NMOS 55 electrically connected between the two.

但し、第３の実施の形態のバッファ回路５０では、第２の実施の形態のバッファ回路４０と異なり、ＮＭＯＳ５４の基板は自身のソースと電気的に接続されており、自身の基板電位を引き上げる。基板電位は、ゲート電位が５Ｖなので、約０．６Ｖの閾値以上となる４．４Ｖ程度まで引き上げられる。第３の実施の形態のバッファ回路５０においては、ＮＭＯＳ５４の基板電位までＮＭＯＳ５１の基板電位が引き上げられ、ＮＭＯＳ５２のソース電位は４．４Ｖ程度以上の電位となり、５Ｖ（ＶＤＬ）以下の電圧をＩＧＢＴ１３に入力することができる。   However, in the buffer circuit 50 of the third embodiment, unlike the buffer circuit 40 of the second embodiment, the substrate of the NMOS 54 is electrically connected to its own source and raises its own substrate potential. Since the gate potential is 5V, the substrate potential is raised to about 4.4V, which is equal to or higher than the threshold of about 0.6V. In the buffer circuit 50 of the third embodiment, the substrate potential of the NMOS 51 is raised to the substrate potential of the NMOS 54, the source potential of the NMOS 52 becomes about 4.4V or more, and a voltage of 5V (VDL) or less is applied to the IGBT 13. Can be entered.

このように、第３の実施の形態の表示装置駆動回路によれば、アドレス放電時の出力波形の立ち下がり時にＩＧＢＴ１３のゲートに入力する電圧を約４．４Ｖに引き上げられる。   Thus, according to the display device driving circuit of the third embodiment, the voltage input to the gate of the IGBT 13 is raised to about 4.4 V when the output waveform falls during address discharge.

なお、図５では、ツェナーダイオード５６をＩＧＢＴ１３のゲートと、ＧＮＤ間に接続してＩＧＢＴ１３のゲートに５Ｖ以上の電圧がかからないように保護している。ツェナーダイオード５６は、図１及び図４で示した第１及び第２の実施の形態の表示装置駆動回路で用いてもよい。また、ＩＧＢＴ１２のゲートを保護するために、ＩＧＢＴ１２のゲートとエミッタ間に接続するようにしてもよい。   In FIG. 5, the Zener diode 56 is connected between the gate of the IGBT 13 and GND to protect the gate of the IGBT 13 from being applied with a voltage of 5 V or more. The Zener diode 56 may be used in the display device driving circuits of the first and second embodiments shown in FIGS. Further, in order to protect the gate of the IGBT 12, it may be connected between the gate and the emitter of the IGBT 12.

このように、本発明の第２、第３の実施の形態では、ＩＧＢＴ１３のゲートに印加する電圧を第１の実施の形態より引き上げることができ、約３Ｖまで下げる必要がないときには有効である。   As described above, in the second and third embodiments of the present invention, the voltage applied to the gate of the IGBT 13 can be raised from the first embodiment, which is effective when it is not necessary to lower it to about 3V.

以上説明してきたように、本願発明の第１〜第３の実施の形態における表示装置駆動回路では、バックゲート効果を利用して、ＩＧＢＴ１３のオン時のゲート電位をＶＤＬより引き下げるとして説明したが、ＶＤＬより低い電圧を供給する第２の低電圧電源端子ＶＤＬ２を設けて、オン時のゲート電位を所定のタイミングで引き下げるようにしてもよい。これを、本発明の第４の実施の形態として以下に説明する。   As described above, in the display device driving circuits according to the first to third embodiments of the present invention, the gate potential when the IGBT 13 is turned on is lowered from VDL by using the back gate effect. A second low voltage power supply terminal VDL2 that supplies a voltage lower than VDL may be provided so that the gate potential at the time of turning on is lowered at a predetermined timing. This will be described below as a fourth embodiment of the present invention.

図６は、本願発明の第４の実施の形態の表示装置駆動回路の回路図である。
ここで示す第４の実施の形態の表示装置駆動回路は、第１の実施の形態とバッファ回路のみが異なるので、他の構成要素については同一符号とし、説明を省略する。 FIG. 6 is a circuit diagram of a display device driving circuit according to the fourth embodiment of the present invention.
Since the display device driving circuit of the fourth embodiment shown here is different from the first embodiment only in the buffer circuit, the other components are denoted by the same reference numerals, and the description thereof is omitted.

第４の実施の形態のバッファ回路６０は、第１〜第３の実施の形態と異なり、２種類の低電圧電源端子ＶＤＬ１、ＶＤＬ２から電源が供給される。
なお、以下では低電圧電源端子ＶＤＬ１によって供給されるロジック用の低電圧を第１〜第３の実施の形態の低電圧と同じとしてＶＤＬと表記し、低電圧電源端子ＶＤＬ２によって供給される電圧をＶＤＬ２と表記する。ＶＤＬ２は、たとえば０．５ＶＤＬである。 Unlike the first to third embodiments, the buffer circuit 60 of the fourth embodiment is supplied with power from two types of low-voltage power terminals VDL1 and VDL2.
In the following, the logic low voltage supplied from the low voltage power supply terminal VDL1 is denoted as VDL as the same as the low voltage in the first to third embodiments, and the voltage supplied from the low voltage power supply terminal VDL2 is referred to as VDL. Described as VDL2. VDL2 is, for example, 0.5 VDL.

また、図６のバッファ回路６０では、低電圧電源端子ＶＤＬ２が供給する電圧は、ＶＤＬと基準電圧を抵抗Ｒ１、Ｒ２によって分割して発生させる場合について示している。なお、ＶＤＬ２を外部より供給するようにしてもよい。   Further, in the buffer circuit 60 of FIG. 6, the voltage supplied from the low voltage power supply terminal VDL2 is shown when the VDL and the reference voltage are divided and generated by resistors R1 and R2. Note that VDL2 may be supplied from the outside.

第４の実施の形態の表示装置駆動回路におけるバッファ回路６０は、第１の実施の形態のバッファ回路２０と同様に、ＮＭＯＳ６１、６２、インバータ回路６３（それぞれ、図１のＮＭＯＳ２１、２２、インバータ回路２３と対応している）を有している。バッファ回路６０は、さらに、低電圧電源端子ＶＤＬ１に電気的に接続されたＰＭＯＳ６４と、低電圧電源端子ＶＤＬ２に電気的に接続されたＰＭＯＳ６５とを有する。   The buffer circuit 60 in the display device driving circuit of the fourth embodiment is similar to the buffer circuit 20 of the first embodiment in that the NMOS 61 and 62 and the inverter circuit 63 (respectively, the NMOS 21 and 22 and the inverter circuit in FIG. 1). 23). The buffer circuit 60 further includes a PMOS 64 electrically connected to the low voltage power supply terminal VDL1 and a PMOS 65 electrically connected to the low voltage power supply terminal VDL2.

ＮＭＯＳ６１は、ＰＭＯＳ６４、６５のドレインと、ＩＧＢＴ１３のゲートとの間に電気的に接続される。また、ＮＭＯＳ６１のソースはさらにＮＭＯＳ６２のドレインと接続されている。   The NMOS 61 is electrically connected between the drains of the PMOSs 64 and 65 and the gate of the IGBT 13. The source of the NMOS 61 is further connected to the drain of the NMOS 62.

ＮＭＯＳ６２は、ＩＧＢＴ１３のゲートとＧＮＤとの間に電気的に接続される。
入力端子３２は、ＮＭＯＳ６２のゲートと接続されており、ＮＭＯＳ６１のゲートとはインバータ回路６３を介して接続される。また、入力端子３２は、インバータ回路６３と遅延回路６６を介してＮＡＮＤ回路６７の一方の入力端子、インバータ回路６３のみを介してＮＡＮＤ回路６７の他方の入力端子と接続される。ＮＡＮＤ回路６７の出力端子は、ＰＭＯＳ６５のゲート及び、インバータ回路６８を介してＰＭＯＳ６４のゲートに接続される。 The NMOS 62 is electrically connected between the gate of the IGBT 13 and GND.
The input terminal 32 is connected to the gate of the NMOS 62, and is connected to the gate of the NMOS 61 via the inverter circuit 63. The input terminal 32 is connected to one input terminal of the NAND circuit 67 through the inverter circuit 63 and the delay circuit 66 and to the other input terminal of the NAND circuit 67 through only the inverter circuit 63. The output terminal of the NAND circuit 67 is connected to the gate of the PMOS 65 and the gate of the PMOS 64 through the inverter circuit 68.

以下、タイミング図を用いて第４の実施の形態の表示装置駆動回路のアドレス放電時の動作を説明する。
図７は、本願発明の第４の実施の形態に係る表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。 Hereinafter, the operation at the time of address discharge of the display device driving circuit according to the fourth embodiment will be described with reference to a timing chart.
FIG. 7 is a timing chart showing a part of voltage and current waveforms during address discharge in the output stage circuit of the display device driving circuit according to the fourth embodiment of the present invention.

ここでは、ＰＭＯＳ６４のゲート電圧、ＮＭＯＳ６２のゲート電圧、ＩＧＢＴ１２、１３のゲート電圧、出力端子ＯＵＴの電位ＶｏおよびＩＧＢＴ１３のコレクタに流れる電流Ｉｃの波形を示している。   Here, the waveforms of the gate voltage of the PMOS 64, the gate voltage of the NMOS 62, the gate voltages of the IGBTs 12 and 13, the potential Vo of the output terminal OUT and the current Ic flowing through the collector of the IGBT 13 are shown.

アドレス放電時、入力端子３１、３２をともに『Ｌ』にすると、ＩＧＢＴ１２のゲート電圧がＶＤＨからＧＮＤに立ち下がり、バッファ回路６０のＮＭＯＳ６２のゲート電圧もＧＮＤに立ち下がりオフし、ＮＭＯＳ６１がオンする。このとき、ＮＡＮＤ回路６７において、一方の入力端子は遅延回路６６によって、たとえば、１００ｎｓｅｃ程度遅延されるので『Ｌ』であり、他方の入力端子は『Ｈ』であるので、出力は『Ｈ』となる。これにより、ＰＭＯＳ６４のゲート電圧は図のようにＧＮＤのままであり、オン状態を保ち、ＶＤＬをＮＭＯＳ６１のドレインに供給する。ＩＧＢＴ１３のゲートは、バックゲート効果によりＶＤＬより低い約３Ｖの電圧に立ち上がりオン状態となる（時刻ｔ１）。   When both the input terminals 31 and 32 are set to “L” during address discharge, the gate voltage of the IGBT 12 falls from VDH to GND, the gate voltage of the NMOS 62 of the buffer circuit 60 also falls to GND, and the NMOS 61 is turned on. At this time, in the NAND circuit 67, one input terminal is delayed by about 100 nsec by the delay circuit 66, for example, is “L”, and the other input terminal is “H”, so that the output is “H”. Become. As a result, the gate voltage of the PMOS 64 remains GND as shown in the figure, and is kept on and supplies VDL to the drain of the NMOS 61. The gate of the IGBT 13 rises to a voltage of about 3 V lower than VDL due to the back gate effect and is turned on (time t1).

ＩＧＢＴ１３がオンすると、第１〜第３の実施の形態において説明したように、電位ＶｏはＶＤＬ（５Ｖ）でオンさせた場合と比べ、緩やかな立ち下り波形となり、時刻ｔ２で０Ｖになる。その際、出力端子ＯＵＴに接続された、放電セルに蓄えられた電荷によって流れる電流ＩPは、電位Ｖｏが０になる時刻ｔ２までの期間に応じてＩＧＢＴ１３のエミッタに接続されたＧＮＤに流れる。 When the IGBT 13 is turned on, as described in the first to third embodiments, the potential Vo has a gentle falling waveform as compared with the case where the potential Vo is turned on at VDL (5 V), and becomes 0 V at time t2. At that time, it connected to the output terminal OUT, and the current I P flowing through the charge stored in the discharge cells flows to the connected GND to the emitter of the IGBT13 in accordance with the period until time t2 when the potential Vo becomes zero.

電位Ｖｏが０になり、図９に示したようなデータ電極１１２に印加された高電圧によって、実効電圧が十分に高くなると（時刻ｔ３）、プラズマ放電が開始されて放電電流ＩHが流れる。放電電流ＩHは時刻ｔ４で流れ終わる。 When the potential Vo becomes 0 and the effective voltage becomes sufficiently high due to the high voltage applied to the data electrode 112 as shown in FIG. 9 (time t3), plasma discharge is started and a discharge current I H flows. Discharge current I H ends flowing at time t4.

遅延回路６６による遅延が終わる時刻ｔ５では、ＮＡＮＤ回路６７の出力は『Ｌ』となる。このとき、ＰＭＯＳ６４のゲート電圧がＶＤＬに立ち上がり、ＰＭＯＳ６４はオフし、ＶＤＬより低いＶＤＬ２をソースに入力するＰＭＯＳ６５がオンする。これによって、ＮＭＯＳ６１のドレインにはＶＤＬより低い電圧であるＶＤＬ２が供給され、ＩＧＢＴ１３のゲート電圧はＶＤＬ２以下の電圧に立ち下がり、３Ｖよりも低い、例えば２．５Ｖになる。   At time t5 when the delay by the delay circuit 66 ends, the output of the NAND circuit 67 becomes “L”. At this time, the gate voltage of the PMOS 64 rises to VDL, the PMOS 64 is turned off, and the PMOS 65 that inputs VDL2 lower than VDL to the source is turned on. Thereby, VDL2 which is a voltage lower than VDL is supplied to the drain of the NMOS 61, and the gate voltage of the IGBT 13 falls to a voltage equal to or lower than VDL2, and becomes lower than 3V, for example, 2.5V.

このように、２種類の低電圧電源端子ＶＤＬ１、ＶＤＬ２と接続する２つのＰＭＯＳ６４、６５を有することによって、ＩＧＢＴ１３に供給するゲート電圧を可変することができる。また、遅延回路６６によって、電流を流す必要がある電位Ｖｏの立ち下がりと、放電電流ＩHが流れる期間には、ゲート電圧を高め（ＶＤＬよりは低い）にして、その後はゲート電圧をさらに低くするように調整することによって、出力端子ＯＵＴがＶＤＨ（１００Ｖ）に短絡するようなことがあっても、ＩＧＢＴ１３の電流供給能力が抑えられているため、ラッチアップは起こらず素子破壊を防止することができる。 In this way, the gate voltage supplied to the IGBT 13 can be varied by having the two PMOSs 64 and 65 connected to the two types of low voltage power supply terminals VDL1 and VDL2. Also, the delay circuit 66 raises the gate voltage (lower than VDL) during the fall of the potential Vo at which a current needs to flow and the discharge current I H flow, and then lowers the gate voltage further. By adjusting so that, even if the output terminal OUT is short-circuited to VDH (100 V), the current supply capability of the IGBT 13 is suppressed, so that latch-up does not occur and element destruction is prevented. Can do.

次に、第４の実施の形態の表示装置駆動回路を応用したものを第５の実施の形態として説明する。
図８は、本願発明の第５の実施の形態の表示装置駆動回路の回路図である。 Next, an application of the display device driving circuit of the fourth embodiment will be described as a fifth embodiment.
FIG. 8 is a circuit diagram of a display device driving circuit according to the fifth embodiment of the present invention.

ここで示す第５の実施の形態の表示装置駆動回路は、第１〜第４の実施の形態とバッファ回路のみが異なるので、他の構成要素については同一符号とし、説明を省略する。
第５の実施の形態のバッファ回路７０は、第４の実施の形態と同様に、ＮＭＯＳ７１、ＮＭＯＳ７２、インバータ回路７３、ＰＭＯＳ７４、ＰＭＯＳ７５、遅延回路７６、ＮＡＮＤ回路７７、インバータ７８を有する。 Since the display device driving circuit of the fifth embodiment shown here is different from the first to fourth embodiments only in the buffer circuit, the other components are denoted by the same reference numerals, and the description thereof is omitted.
As in the fourth embodiment, the buffer circuit 70 of the fifth embodiment includes an NMOS 71, an NMOS 72, an inverter circuit 73, a PMOS 74, a PMOS 75, a delay circuit 76, a NAND circuit 77, and an inverter 78.

第５の実施の形態のバッファ回路７０は、ツェナーダイオード７９をＩＧＢＴ１３のゲートと、ＧＮＤ間に接続してＩＧＢＴ１３のゲートに５Ｖ以上の電圧がかからないように保護している。   In the buffer circuit 70 of the fifth embodiment, a Zener diode 79 is connected between the gate of the IGBT 13 and GND to protect the gate of the IGBT 13 from being applied with a voltage of 5 V or more.

さらに、バッファ回路７０は、ＮＭＯＳ７１の基板電位を可変するためのＮＭＯＳ８０、８１を有している。ＮＭＯＳ８０は、ＮＭＯＳ７１の基板とＧＮＤとの間に電気的に接続され、ゲートは入力端子３２に接続される。一方、ＮＭＯＳ８１は、ＮＭＯＳ７１の基板とＩＧＢＴ１３のゲートとの間に電気的に接続され、ゲートはインバータ回路７３を介して入力端子３２と接続される。   Further, the buffer circuit 70 includes NMOSs 80 and 81 for changing the substrate potential of the NMOS 71. The NMOS 80 is electrically connected between the substrate of the NMOS 71 and GND, and the gate is connected to the input terminal 32. On the other hand, the NMOS 81 is electrically connected between the substrate of the NMOS 71 and the gate of the IGBT 13, and the gate is connected to the input terminal 32 via the inverter circuit 73.

このようなＮＭＯＳ８０、８１を配置することにより、ＮＭＯＳ７１の基板の電位は、ＮＭＯＳ７１がオフの時はＮＭＯＳ８０がオンするのでＧＮＤレベルになり、ＮＭＯＳ７１がオンの時はＮＭＯＳ８１がオンするのでＩＧＢＴ１３のゲートに印加される電位レベルとなる。これによって、ＮＭＯＳ７１のオン抵抗を向上することができ、ＩＧＢＴ１３のオン動作を高速にすることができる。   By arranging the NMOSs 80 and 81 as described above, the potential of the substrate of the NMOS 71 is at the GND level when the NMOS 71 is off, so that the potential of the substrate is at the GND level, and when the NMOS 71 is on, the NMOS 81 is on. The applied potential level. As a result, the on-resistance of the NMOS 71 can be improved, and the on-operation of the IGBT 13 can be speeded up.

また、図７で示すバッファ回路７０において、低電圧電源端子ＶＤＬ２が供給する電圧として、直列に接続してＧＮＤに接続するようにした複数（たとえば４つ）のダイオードＤを用いることによって、ＶＤＬよりも低い、たとえば、２．４Ｖ程度の電圧を生成することができる。なお、ＶＤＬ２を外部より供給するようにしてもよい。   Further, in the buffer circuit 70 shown in FIG. 7, by using a plurality of (for example, four) diodes D connected in series and connected to GND as the voltage supplied from the low voltage power supply terminal VDL2, the voltage from VDL For example, a voltage of about 2.4V can be generated. Note that VDL2 may be supplied from the outside.

また、ＶＤＬ２はＧＮＤへ直接接続するようにしてもよい。
なお、以上の第１〜第５の実施の形態の説明では、出力段のスイッチは、トーテムポールで形成したが、プッシュプルにしてもよい。 The VDL 2 may be directly connected to the GND.
In the above description of the first to fifth embodiments, the output stage switch is formed of a totem pole, but may be push-pull.

また、出力段のスイッチとして、ＩＧＢＴ１２、１３を用いたが、ＭＯＳＦＥＴなど、絶縁ゲートを有する素子を用いてもよい。
また、上記で説明した電圧値などの数値はあくまで一例であり、この値に限定されることはない。 Moreover, although IGBT12, 13 was used as a switch of an output stage, you may use the element which has insulated gates, such as MOSFET.
The numerical values such as the voltage values described above are merely examples, and are not limited to these values.

本発明は、情報端末機器やパーソナルコンピュータのディスプレイデバイス、あるいはテレビジョンの画像表示装置などに用いられるプラズマディスプレイパネルの駆動装置に適用される。   The present invention is applied to a plasma display panel driving device used for an information terminal device, a display device of a personal computer, an image display device of a television, or the like.

本願発明の第１の実施の形態の表示装置駆動回路の回路図である。1 is a circuit diagram of a display device driving circuit according to a first embodiment of the present invention. バッファ回路の低電圧電源端子ＶＤＬに接続されたＮＭＯＳの概略の断面構成図である。FIG. 4 is a schematic cross-sectional configuration diagram of an NMOS connected to a low voltage power supply terminal VDL of a buffer circuit. 本願発明の第１の実施の形態に係るＰＤＰの表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。FIG. 3 is a timing diagram showing a part of voltage and current waveforms during address discharge in the circuit of the output stage of the display device driving circuit of the PDP according to the first embodiment of the present invention. 本願発明の第２の実施の形態の表示装置駆動回路の回路図である。It is a circuit diagram of the display apparatus drive circuit of the 2nd Embodiment of this invention. 本願発明の第３の実施の形態の表示装置駆動回路の回路図である。It is a circuit diagram of the display apparatus drive circuit of the 3rd Embodiment of this invention. 本願発明の第４の実施の形態の表示装置駆動回路の回路図である。It is a circuit diagram of the display apparatus drive circuit of the 4th Embodiment of this invention. 本願発明の第４の実施の形態に係る表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。It is a timing diagram which shows a part of voltage and electric current waveform at the time of address discharge in the circuit of the output stage of the display apparatus drive circuit based on 4th Embodiment of this invention. 本願発明の第５の実施の形態の表示装置駆動回路の回路図である。It is a circuit diagram of the display apparatus drive circuit of the 5th Embodiment of this invention. ＰＤＰを駆動するためのＰＤＰ駆動装置の概略の構成例を示す図である。It is a figure which shows the example of a schematic structure of the PDP drive device for driving PDP. 従来のＰＤＰの表示装置駆動回路における出力段の回路図である。It is a circuit diagram of an output stage in a display device driving circuit of a conventional PDP. 従来のＰＤＰを駆動する表示装置駆動回路の出力段の回路における、アドレス放電時の電圧及び電流波形の一部を示すタイミング図である。FIG. 10 is a timing chart showing a part of voltage and current waveforms during address discharge in an output stage circuit of a display device driving circuit for driving a conventional PDP.

符号の説明Explanation of symbols

１１ レベルシフタ回路
１２、１３ ＩＧＢＴ
２０ バッファ回路
２１、２２ ＮＭＯＳ
２３ インバータ回路
３１、３２ 入力端子
11 Level shifter circuit 12, 13 IGBT
20 Buffer circuit 21, 22 NMOS
23 Inverter circuit 31, 32 Input terminal

Claims (12)

ディスプレイパネルを駆動する表示装置駆動回路において、
出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、
前記出力端子と基準電源端子との間に接続された第２のトランジスタと、
前記第２のトランジスタのゲートとロジック用の低電圧を供給する低電圧電源端子との間に電気的に接続された第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、前記第２のトランジスタの前記ゲートと前記基準電源端子との間に電気的に接続された第２のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有するバッファ回路と、
を有することを特徴とする表示装置駆動回路。 In a display device driving circuit for driving a display panel,
A first transistor electrically connected between the output terminal and a high voltage power supply terminal for supplying a high voltage;
A second transistor connected between the output terminal and a reference power supply terminal;
A first n-channel MOS field effect transistor electrically connected between the gate of the second transistor and a low-voltage power supply terminal for supplying a logic low voltage; and the gate of the second transistor And a second n-channel MOS field effect transistor electrically connected between the power supply terminal and the reference power supply terminal;
A display device driving circuit comprising: 前記バッファ回路は、さらに、前記第１のｎチャンネル型ＭＯＳ電界効果トランジスタの基板と前記低電圧電源端子との間に電気的に接続された第３のｎチャンネル型ＭＯＳ電界効果トランジスタと、
前記基板と、前記基準電源端子との間に電気的に接続された第４のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有し、
前記基板の電位を切り替えることを特徴とする請求項１記載の表示装置駆動回路。 The buffer circuit further includes a third n-channel MOS field effect transistor electrically connected between the substrate of the first n-channel MOS field effect transistor and the low-voltage power supply terminal;
A fourth n-channel MOS field effect transistor electrically connected between the substrate and the reference power supply terminal;
The display device driving circuit according to claim 1, wherein the potential of the substrate is switched. 前記バッファ回路において、前記第３のｎチャンネル型ＭＯＳ電界効果トランジスタの基板が、前記第３のｎチャンネル型ＭＯＳ電界効果トランジスタのソースと電気的に接続し、前記第１のｎチャンネル型ＭＯＳ電界効果トランジスタの前記基板の前記電位を引き上げることを特徴とする請求項２記載の表示装置駆動回路。   In the buffer circuit, a substrate of the third n-channel MOS field effect transistor is electrically connected to a source of the third n-channel MOS field effect transistor, and the first n-channel MOS field effect transistor is connected. 3. The display device driving circuit according to claim 2, wherein the potential of the substrate of the transistor is raised. 前記第２のトランジスタの前記ゲートと前記基準電源端子との間に、前記ゲートを保護するためのツェナーダイオードを有したことを特徴とする請求項１記載の表示装置駆動回路。   The display device driving circuit according to claim 1, further comprising a Zener diode for protecting the gate between the gate of the second transistor and the reference power supply terminal. 前記第１及び第２のトランジスタはＩＧＢＴであることを特徴とする請求項１記載の表示装置駆動回路。   The display device driving circuit according to claim 1, wherein the first and second transistors are IGBTs. ディスプレイパネルを駆動する表示装置駆動回路において、
出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、
前記出力端子と基準電源端子との間に接続された第２のトランジスタと、
ロジック用の第１の低電圧を供給する第１の低電圧電源端子に電気的に接続された第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、第２の低電圧を供給する第２の低電圧電源端子に電気的に接続された第２のｐチャンネル型ＭＯＳ電界効果トランジスタと、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタのドレイン及び前記第２のｐチャンネル型ＭＯＳ電界効果トランジスタのドレインと前記第２のトランジスタのゲートとの間に電気的に接続された第１のｎチャンネル型ＭＯＳ電界効果トランジスタと、前記第２のトランジスタのゲートと前記基準電源端子との間に電気的に接続された第２のｎチャンネル型ＭＯＳ電界効果トランジスタと、を有するバッファ回路と、
を有することを特徴とする表示装置駆動回路。 In a display device driving circuit for driving a display panel,
A first transistor electrically connected between the output terminal and a high voltage power supply terminal for supplying a high voltage;
A second transistor connected between the output terminal and a reference power supply terminal;
A first p-channel MOS field effect transistor electrically connected to a first low-voltage power supply terminal for supplying a first low-voltage for logic; and a second low-voltage for supplying a second low voltage A second p-channel MOS field effect transistor electrically connected to a power supply terminal; a drain of the first p-channel MOS field effect transistor; a drain of the second p-channel MOS field effect transistor; A first n-channel MOS field effect transistor electrically connected between the gate of the second transistor and an electrical connection between the gate of the second transistor and the reference power supply terminal; A buffer circuit having a second n-channel MOS field effect transistor;
A display device driving circuit comprising: 前記バッファ回路は、前記第１のｐチャンネル型ＭＯＳ電界効果トランジスタと、前記第２のｐチャンネル型ＭＯＳ電界効果トランジスタの、いずれか一方をオン、他方をオフにすることで、前記第２のトランジスタのゲート電圧を可変することを特徴とする請求項６記載の表示装置駆動回路。   The buffer circuit is configured such that one of the first p-channel MOS field effect transistor and the second p-channel MOS field effect transistor is turned on and the other is turned off. 7. The display device driving circuit according to claim 6, wherein the gate voltage of the display device is variable. 前記バッファ回路は、前記オン、オフの期間を調整する遅延回路を有することを特徴とする請求項７記載の表示装置駆動回路。   8. The display device driving circuit according to claim 7, wherein the buffer circuit includes a delay circuit that adjusts the ON / OFF period. 前記第２のトランジスタの前記ゲートと前記基準電源端子との間に、前記ゲートを保護するためのツェナーダイオードを有したことを特徴とする請求項６記載の表示装置駆動回路。   7. The display device driving circuit according to claim 6, further comprising a Zener diode for protecting the gate between the gate of the second transistor and the reference power supply terminal. 前記第２の低電圧は、前記第１の低電圧をもとに生成されることを特徴とする請求項６記載の表示装置駆動回路。   The display device driving circuit according to claim 6, wherein the second low voltage is generated based on the first low voltage. 前記第１及び第２のトランジスタはＩＧＢＴであることを特徴とする請求項６記載の表示装置駆動回路。   The display device driving circuit according to claim 6, wherein the first and second transistors are IGBTs. ディスプレイパネルを駆動する表示装置駆動回路において、
出力端子と高電圧を供給する高電圧電源端子との間に電気的に接続された第１のトランジスタと、
前記出力端子と基準電源端子との間に接続された第２のトランジスタと、
前記第２のトランジスタのゲートにロジック用の低電圧より低い電圧を供給するバッファ回路と、
を有することを特徴とする表示装置駆動回路。
In a display device driving circuit for driving a display panel,
A first transistor electrically connected between the output terminal and a high voltage power supply terminal for supplying a high voltage;
A second transistor connected between the output terminal and a reference power supply terminal;
A buffer circuit for supplying a voltage lower than a logic low voltage to the gate of the second transistor;
A display device driving circuit comprising:
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