JP2005165095A - エレクトロルミネッセンス表示装置 - Google Patents

Abstract

【課題】 電流設定方式のＥＬ表示装置において、リーク電流の影響を低減して、良好な発光輝度を得、高画質な画像表示を実現する。
【解決手段】 電流設定方式の画素回路２の前段に電圧バッファ回路１を設け、画素電流設定期間の前の期間において、データ線１１に供給した所定の電流信号ｉ（ｘ）をＭ８に設定し、画素電流設定期間においてＭ５のソースホロワ動作により、画素回路２の電流駆動トランジスタＭ１を、リーク電流の影響を見込んだ電流値に設定する。
【選択図】 図２

Description

本発明は、電流の注入により発光するエレクトロルミネッセンス（ＥＬ）素子を画素毎に備え、各画素をアクティブマトリクス駆動して画像表示を行うＥＬ表示装置に関する。

ＥＬ素子や液晶素子などを用いて構成されたフラットな表示装置においては、複数行、複数列に配置した画素を、行毎に走査線に、列毎にデータ線に共通に接続し、行走査回路より各走査線を選択すると同時に、列走査回路より各データ線に所定の表示信号を印加して、選択された該当行の画素に所定の表示を行わせるマトリクス駆動が一般的である。

例えば、特許文献１には、アクティブマトリクス駆動によるＥＬ表示装置が開示されている。

図４に、電流設定方式でカラー画像表示を行うＥＬ表示装置の一例の表示パネルのブロック図を示す。本表示装置は、該表示パネルの外部に、該表示パネルに入力する、列走査制御信号、行走査制御信号、水平同期信号、映像信号といった信号を制御するための制御装置を備えている。

図中、２は画素回路、３は列制御回路、４はシフトレジスタ、４ａはレジスタ、４ｂはサンプリング信号発生回路、５はシフトレジスタ、６、７はゲート回路、８〜１０は入力回路、１１はデータ線、１２は走査線、２１は画像表示部、２２は駆動回路である。

図４の表示パネルにおいて、画像表示部２１は複数の画素回路２を複数行、複数列に配置し、各行の画素回路２を共通に走査線１２に接続し、各列の画素回路２を共通にデータ線１１に接続している。尚、行方向にＲ（赤）、Ｇ（緑）、Ｂ（青）をそれぞれ発光するＥＬ素子を備えた３個の画素２を一組として、画像の最小表示単位とする。

入力された映像情報ＶＩＤは、映像信号Ｖｉｄｅｏと基準信号ＲＥＦからなり、ＲＧＢの情報を備えており、画素列の表示色に応じた色の情報が列制御回路３に入力される。列制御信号ＨＳはクロック信号と列走査開始信号からなり、入力回路８においてレベル変換された後、各画素列に対応して配置されたシフトレジスタ４のレジスタ４ａに入力される。

水平同期信号ＨＤは、入力回路１０においてレベル変換された後、ゲート回路６、７に入力され、各ゲート回路６、７よりそれぞれ制御信号が出力され、列制御回路３とサンプリング信号発生回路４ｂに入力される。

レジスタ４ａは、入力された列制御信号ＨＳによりシフトパルスを出力し、後段のサンプリング信号発生回路４ｂは入力されたシフトパルスと制御信号によりサンプリング信号を発生する。サンプリング信号発生回路４ｂから出力されたサンプリング信号は、各画素列に対応して配置された列制御回路３に入力される。

列制御回路３においては、入力された制御信号及びサンプリング信号により、映像信号Ｖｉｄｅｏより所定の画素回路２の電圧信号をサンプルホールドし、電流信号ｉ（ｄａｔａ）をデータ線１１に出力する。

行制御信号ＶＳはクロック信号と行走査開始信号とからなり、入力回路９においてレベル変換された後、シフトレジスタ群に送られ、シフトレジスタ５より走査線１２に順次、走査信号が出力される。

図５に、電流設定方式のＥＬ表示装置において、水平画素数と同数配列される列制御回路３の回路構成例を示す。図中、５１は電圧電流変換回路、Ｍ１〜Ｍ８はｎ型薄膜トランジスタ（ＴＦＴ）であり、Ｃ１〜Ｃ４は容量、Ｐ３，Ｐ４は制御信号、ＶＢは基準電流設定バイアス、ＳＰａ，ＳＰｂはサンプリング信号である。尚、以下の説明において、トランジスタのソース、ドレイン、ゲートをそれぞれ、／Ｓ、／Ｄ、／Ｇと記載する。

映像信号ＶｉｄｅｏはＭ１／Ｓ、Ｍ２／Ｓに入力され、基準信号ＲＥＦはＭ５／Ｓ、Ｍ６／Ｓに入力される。サンプリング信号発生回路４ｂより各列に出力されたサンプリング信号はＳＰａ及びＳＰｂよりなり、ＳＰａは列制御回路３のＭ１／Ｇ、Ｍ５／Ｇに、ＳＰｂはＭ２／Ｇ、Ｍ６／Ｇに入力される。Ｍ１／Ｄ、Ｍ２／Ｄ、Ｍ５／Ｄ、Ｍ６／Ｄにはそれぞれ容量Ｃ１、Ｃ２、Ｃ３、Ｃ４の一端が接続されるとともに、Ｍ３／Ｓ、Ｍ４／Ｓ、Ｍ７／Ｓ、Ｍ８／Ｓが接続されている。ゲート回路６より入力された制御信号Ｐ３、Ｐ４は、Ｐ３がＭ３／Ｇ、Ｍ７／Ｇに入力され、Ｐ４がＭ４／Ｇ、Ｍ８／Ｇに入力される。Ｍ３／ＤとＭ４／Ｄ、及び、Ｍ７／ＤとＭ８／Ｄはそれぞれ接続されて、各出力ｖ（ｄａｔａ）及びｖ（ＲＥＦ）が電圧電流変換回路５１に入力される。電圧電流変換回路５１には、基準電流設定バイアスＶＢが入力され、各画素回路２に供給される電流信号ｉ（ｄａｔａ）が出力される。

図７に、電圧電流変換回路５１の回路構成例を示す。図中、Ｍｒ、Ｍ１〜Ｍ３はｐ型ＴＦＴ、Ｍ４，Ｍ５はｎ型ＴＦＴ、ＶＣＣは電源である。当該回路の基本的動作は一般的であるので説明を省略するが、留意すべき点は、省電力を目指すＥＬ表示装置において、例えば２００ｐｐｉのパネルを想定すると、各画素のＥＬ素子への注入電流が小さく、最大電流で１μＡを大きく下回り、１００ｎＡを想定していることである。この条件で、可能な限り線形な電圧電流変換特性を得るためには、Ｍ２、Ｍ３のゲート領域のＷ／Ｌ比を小さくして、電流駆動能力を小さくしておく必要がある。図８に、当該回路の電圧電流変換特性を示す。図７の回路では、最小電圧Ｖ１（黒レベル）における最小電流Ｉ１（黒電流）をゼロにする設計が難しい。黒電流Ｉ１をゼロにできないと、表示装置として重要なコントラストが確保できなくなる。

この点に関して対策を講じた回路構成例を図９に示す。図中、Ｍ１〜Ｍ３，Ｍ８〜Ｍ９はｐ型ＴＦＴ，Ｍ４〜Ｍ７はｎ型ＴＦＴである。図９の回路において、第１のソースカップル回路Ｍ２，Ｍ３の各ドレイン端子に、おのおのソースが接地され、ドレインとゲートが短絡されたＭ６，Ｍ７のドレインが接続されている。さらに、ソースが電源ＶＣＣに接続され、ゲートに基準電流バイアスＶＢが入力されて第２の基準電流源として動作するＭ８を設け、Ｍ８／Ｄを第２のソースカップル回路Ｍ９，Ｍ１０のソースに接続し、Ｍ９／ＧをＭ７／Ｄに、Ｍ１０／ＧをＭ６／Ｄにそれぞれ接続する。そして、Ｍ１０／Ｄから図７の電圧電流変換回路と同様に、Ｍ４及びＭ５のカレントミラー回路を介して電流信号ｉ（ｄａｔａ）を出力する。

図９の回路において、Ｍ６及びＭ７の電流駆動能力をＭ９及びＭ１０より小さくするため、Ｍ６及びＭ７のゲート領域のＷ／Ｌ比をＭ９及びＭ１０のゲート領域のＷ／Ｌ比より小さくしておく。このように設計された電圧電流変換回路の電圧電流変換特性を図１０に示す。当該回路においては、電圧電流変換特性の線形性を崩すことなく、黒レベルＶ１における黒電流Ｉ１を小さくすることができる。

図５の列制御回路３の動作を図６のタイムチャートで説明する。

時刻ｔ１において、制御信号Ｐ３は「Ｌ」レベルに、Ｐ４は「Ｈ」レベルに変化する。この時点で、Ｍ３とＭ７はオフ、Ｍ４とＭ８がオンである。時刻ｔ１〜ｔ４の映像信号Ｖｉｄｅｏの有効期間において、サンプリング信号ＳＰａが発生し、時刻ｔ２〜ｔ３において該当列のＳＰａが発生し、Ｍ１とＭ５がオンとなり（Ｍ２とＭ６はオフのまま）、この時点の映像信号Ｖｉｄｅｏ及び基準信号ＲＥＦが容量Ｃ１及びＣ３にサンプリングホールドされる。時刻ｔ４において、制御信号Ｐ３は「Ｈ」レベルに、Ｐ４は「Ｌ」レベルに変化し、Ｍ３とＭ７がオン、Ｍ４とＭ８がオフとなる。その結果、Ｃ１，Ｃ３にホールドされた信号がＭ３，Ｍ７を介してｖ（ｄａｔａ）、ｖ（ＲＥＦ）として出力され、電圧電流変換回路５１にそれぞれ入力され、その差ｄ１＝｛ｖ（ｄａｔａ）−ｖ（ＥＥＦ）｝に基づいて、電流信号ｉ（ｄａｔａ）が出力される。

また、時刻ｔ４〜ｔ７の映像信号Ｖｉｄｅｏの有効期間において、サンプリング信号ＳＰｂが発生し、時刻ｔ５〜ｔ６において該当列のＳＰｂが発生し、Ｍ２とＭ６がオンとなり（Ｍ１とＭ５はオフのまま）、この時点の映像信号Ｖｉｄｅｏ及び基準信号ＲＥＦが容量Ｃ２及びＣ４にサンプリングホールドされる。時刻ｔ７において、制御信号Ｐ３は「Ｌ」レベルに、Ｐ４は「Ｈ」レベルに変化し、Ｍ４とＭ８がオン、Ｍ３とＭ７がオフとなる。その結果、Ｃ２，Ｃ４にホールドされた信号がＭ４，Ｍ８を介してｖ（ｄａｔａ）、ｖ（ＲＥＦ）として出力され、電圧電流変換回路５１にそれぞれ入力され、その差ｄ２＝｛ｖ（ｄａｔａ）−ｖ（ＥＥＦ）｝に基づいて、電流信号ｉ（ｄａｔａ）が出力される。

以上の動作を繰り返すことにより、電流信号ｉ（ｄａｔａ）は、映像信号Ｖｉｄｅｏの水平走査周期ごとに更新される線順次信号に変換される。

図１１に電流設定方式の画素回路２の回路構成例を示す。図中、Ｍ１，Ｍ２，Ｍ４はｐ型ＴＦＴ，Ｍ３はｎ型ＴＦＴ，３０はＥＬ素子、Ｐ１，Ｐ２は走査信号、ＶＣＣは電源である。図１２のタイムチャートにより当該回路の動作を説明する。

時刻ｔ０以前において、該当ｍ行のＰ１は「Ｌ」レベル、Ｐ２は「Ｈ」であるので、Ｍ２及びＭ３はともにオフであり、Ｍ４がオンである。よって、容量Ｃ１及びＭ１のゲート容量に保持された充電電圧によって決定されたＭ１／Ｇ電圧によって、ＥＬ素子３０に電流が注入され、これに応じてＥＬ素子３０は発光している。時刻ｔ０において、該当ｍ行のＰ１は「Ｈ」レベルに、Ｐ２は「Ｌ」レベルに変化すると同時に、ｍ行目の電流データｉ（ｍ）が確定する。これにより、Ｍ２及びＭ３がオンとなると同時に、Ｍ４がオフとなり、該当ｍ行のＥＬ素子３０への電流注入は停止して該当ｍ行のＥＬ素子３０は消灯する。さらに、Ｍ２に電流信号ｉ（ｍ）が供給されるため、これに応じてＭ２／Ｇ電圧が設定され、容量Ｃ１及びＭ１のゲート容量が充電される。電流信号ｉ（ｄａｔａ）が確定している時刻ｔ１において、Ｐ２は再び「Ｈ」に変化してＭ２がオフとなり、Ｍ１／Ｇ電圧の設定動作が終了して保持動作に移行する。時刻ｔ２において、Ｐ１が「Ｌ」レベルに変化してＭ１への電流供給を停止するとともに、Ｍ４がオンとなってＭ１／Ｇ電圧で設定されたＭ１／Ｄ電流がＥＬ素子３０に注入され、これに応じてＥＬ素子３０は再設定されたレベルで発光を開始し、次に再び設定されるまで当該発光を継続する。

図１１の電流設定方式の画素回路２は、各トランジスタのスレッシュ電圧Ｖｔｈ及び電流駆動係数βのばらつきに影響されず、Ｍ１の出力電流は電流信号ｉ（ｄａｔａ）により所望の値になり、安定した画像がパネル上に再現できる。

図１１の回路において、電流信号ｉ（ｄａｔａ）は、走査信号Ｐ１，Ｐ２が入力される走査線と交差するため、各々寄生容量ｃｘ１及びｃｘ２が存在し、加えて、電源ＶＣＣとの交差によって寄生容量ｃｘ３が存在する。そのため、図１２のチャートにおいて、時刻ｔ０〜ｔ１におけるＭ２の駆動電流を設定するための容量Ｃ１への充電動作を考慮する必要がある。時刻ｔ０〜ｔ１において、Ｍ２／Ｇに付加される容量Ｃｓｕｍ１は下記式により示される。

Ｃｓｕｍ１＝Ｃ１＋Ｎ×（ｃｘ１＋ｃｘ２＋ｃｘ３） …（１）

上記式（１）において、Ｎは画像表示部２１の垂直画素数（画素行数）である。例えば、表示パネルがＱＶＧＡ（３２０×２４０）サイズとすると、Ｎ＝２４０である。図１１の画素回路を所望動作するためには、電流信号ｉ（ｄａｔａ）によって容量Ｃ１だけでなく、寄生容量ｃｘ１〜ｃｘ３を含んだ容量Ｃｓｕｍ１を充電する必要がある。

米国特許第６３７３４５４号明細書

ＥＬ表示装置においては、電流設定方式の画素回路によって、安定した画像が表示できるが、下記に示す課題を有していた。

各画素回路２に含まれるＥＬ素子は、アノード電極とカソード電極間にホール輸送層、発光層、電子輸送層を重ねた構造をしている。ホール輸送層、発光層、電子輸送層は各々厚さが数百Å程度の非常に薄い薄膜で構成されている。そのため、全ＥＬ素子に対してリーク電流を抑えることは製造上非常に難しく、リーク電流が存在した場合には、ＥＬ素子が所望の発光輝度を得られず、表示画像に影響を及ぼす恐れがある。

本発明の課題は、上記問題を解決し、リーク電流の影響を抑えて、各画素において所望の発光輝度を得、高画質な画像表示を安定して実現することにある。

本発明は、画素回路を複数個マトリクス配置し、各行の画素回路を共通に走査線に接続し、各列の画素回路を共通にデータ線に接続してなる画像表示部を備え、走査線を順次選択すると同時に、選択した行の各画素の表示に応じたレベルの電流信号を当該画素が接続されたデータ線に印加して表示を行うＥＬ表示装置において、
各画素回路は、該当列のデータ線に一端が接続された第１のスイッチと、該第１のスイッチの他端にドレインが接続され、ソースが電源に接続された電流駆動トランジスタ、該第１のスイッチの他端に入力端子が接続されたＥＬ素子、該電流駆動トランジスタのゲートに一端が接続された第２のスイッチを有し、
各列のデータ線の画素回路前段に、データ線電圧を入力とするソースホロワ回路を設け、該ソースホロワ回路の出力端子と該当列の画素回路の第２のスイッチの他端を共通に補助データ線に接続したことを特徴とするＥＬ表示装置である。

本発明のＥＬ表示装置において、上記ソースホロワ回路が電流源を含み、該電流源の電流値は所定期間にデータ線に供給される電流信号に対応していることを、好ましい態様として含む。

本発明によれば、リーク電流によるＥＬ素子の発光量誤差を大幅に減少させることができ、ＥＬ表示装置において、高画質な画像を安定して表示することができる。

図１は、本発明のＥＬ素子の一実施形態の表示パネルのブロック図であり、先に説明した図４の表示パネルと同様の部材、動作については説明を省略し、図４の表示パネルとの差異について説明する。図中、１は電圧バッファ回路、５’はシフトレジスタ、１２’は走査線、１３は補助データ線である。

本発明の表示パネルにおいては、画素回路２の前段にデータ線電圧を入力とするソースホロワ回路を設ける。本実施形態においては、該ソースホロワ回路として、各画素列に電圧バッファ回路１を配置しており、該電圧バッファ回路１と該当列の画素回路２が補助データ線１３で接続されている。また、各画素回路２に行毎に走査信号を発生するシフトレジスタ５の前段には、電圧バッファ回路１を制御する制御信号を出力するために、シフトレジスタ５’と走査線１２’が追加されている。

図２に、図１の表示パネルの電圧バッファ回路１と該当列の画素回路２の構成を示す。図中、Ｍ１，Ｍ２，Ｍ５，Ｍ６，Ｍ８，Ｍ９はｐ型ＴＦＴ、Ｍ３，Ｍ７はｎ型ＴＦＴ、Ｃ１，Ｃ２は容量、Ｐ１（ｘ），Ｐ２（ｘ）は電圧バッファ回路１に入力される制御信号である走査信号、Ｐ１（ｎ），Ｐ２（ｎ）はｎ行目の画素回路２に入力される走査信号、ＶＣＣ，ＶＥＥは電源である。

画素回路２は、画素行数だけ配置される。画素回路２には、走査線１２より走査信号Ｐ１（ｎ），Ｐ２（ｎ）が入力され、データ線１１より列制御回路３から出力された電流信号ｉ（ｄａｔａ）が入力される。画素回路２は、第１のスイッチとしてＭ３を、電流駆動トランジスタとしてＭ１を、第２のスイッチとしてＭ２を有しており、Ｍ３／Ｓはデータ線１１に接続されている。また、Ｍ３／ＤはＥＬ素子３０の入力端子に接続されると同時に、Ｍ１／Ｄに接続されている。Ｍ１／Ｓは電源ＶＣＣに接続され、Ｍ１／ＧにはＣ１の一端と、Ｐ２（ｎ）で制御されるＭ２／Ｄが接続される。Ｃ１の他端は電源ＶＣＣに接続されており、Ｍ２／Ｓは補助データ線１３に接続されている。

電圧バッファ回路１においては、Ｍ５／Ｇがデータ線１１に接続されており、Ｍ５／Ｓは補助データ線１３に接続されている。加えて、Ｐ１（ｘ）で制御されるＭ７／Ｓがデータ線１１に接続され、Ｍ７／ＤはＭ８／Ｄ及びＰ１（ｘ）で制御されるＭ９／Ｓに接続されている。Ｍ８／Ｓは電源ＶＣＣに接続され、Ｍ８／Ｇは一端が電源ＶＣＣに接続されたＣ２の他端と、Ｐ２（ｘ）で制御されるＭ６／Ｓが接続され、Ｍ６／ＤはＭ８／Ｄに接続されている。Ｎ９／ＤはＭ５／Ｓに接続され、Ｍ５／Ｄは電源ＶＥＥに接続されている。当該構成により、Ｍ５がＭ９から供給される所定電流によってソースホロワ回路が構成される。

図２の画素回路２においては、データ線１１に供給された電流信号ｉ（ｄａｔａ）を、Ｐ１（ｎ），Ｐ２（ｎ）によってＭ１に電流設定し、該当ＥＬ素子３０に次回の電流設定まで電流供給することができる。図２の回路構成では、各行の画素電流設定動作時において、データ線１１に寄生する容量から各画素回路２の保持容量Ｃ１が除かれる。このことは、特に、データ線１１に供給される電流信号が小さいときの電流設定動作に対して有効になる。

図２の回路における電流設定動作を、図３のタイムチャートにより説明する。図３中のＩｘはＭ９からＭ５に供給される電流である。

１行目の画素の電流設定期間ｔ１〜ｔ２の前に、期間ｔ０〜ｔ１を設ける。期間ｔ０〜ｔ１において、データ線１１に供給される電流信号をｉ（ｘ）としておくことにより、Ｐ１（ｘ），Ｐ２（ｘ）によってＭ８に電流ｉ（ｘ）が設定される。上記ｉ（ｘ）は映像信号Ｖｉｄｅｏの垂直ブランキング期間における信号レベルで容易に設定できる。

１行目の画素の電流設定開始時刻ｔ１からＭ９を介してＭ５にｉ（ｘ）が供給され、Ｍ５はソースホロワ動作が可能になる。時刻ｔ１から開始される各行の画素電流信号設定動作において、ソースホロワ動作のため、該当列のｎ行電流信号ｉ（ｎ）がＭ１に発生するための、補助データ線１３の電圧と等しい駆動電圧Ｍ１／Ｇを得るように、データ線１１の電圧は駆動電圧Ｍ１／Ｇよりも、Ｍ５のＶｇｓ（ゲート／ソース間電圧）だけ低下することになる。ＥＬ素子３０のカソード電極電圧ＣＧＮＤを適切に設定すると、ＥＬ素子３０の発光電圧を下回り、ＥＬ素子３０は消灯状態となるとともに絶縁された誘電体状態となる。該当ＥＬ素子３０にリーク電流ΔＩが存在すると、Ｍ１に流れる電流はおおむねΔＩが加算された{ｉ（ｎ）＋ΔＩ}となる。

Ｐ１（ｎ）が「Ｌ」に、Ｐ２（ｎ）が「Ｈ」になると、ｎ行目の画素の電流設定動作が終了し、該当ＥＬ素子３０に電流注入が開始され、ＥＬ素子３０はリーク電流ΔＩを除いた所望の電流Ｉ（ｎ）で発光を開始する。

各画素回路２において、カソード電極電圧ＣＧＮＤの設定による、画素電流設定動作期間でのＥＬ素子の消灯及び誘電体状態、及び、発光動作期間における電流駆動トランジスタＭ１のＶｇｓの確保は容易に実現できる。該当列の画素回路２のＭ１のしきい値電圧Ｖｔｈ及び駆動係数βのばらつき、各ＥＬ素子３９の動作電圧ばらつき及び変動に対しても容易にカソード電極電圧ＣＧＮＤを設定することができる。画素電流設定動作において誘電体状態のＥＬ素子３０の容量がデータ線１１に追加されるが、画素回路２では、データ線１１に寄生する容量から保持容量Ｃ１が除かれるため、従来の図４で示す表示パネルに比較して遜色のない書き込み動作が実現する。基準電流書き込み動作のための、Ｐ１（ｘ），Ｐ２（ｘ）はシフトレジスタ５の前段に追加したシフトレジスタ５’を用いずに、別途制御出力しても構わない。

尚、図２の回路において、各トランジスタのｎ型、ｐ型、Ｐ１（ｘ），Ｐ２（ｘ），Ｐ１（ｎ），Ｐ２（ｎ）の信号極性及びＥＬ素子３０の接続は、図２の構成に限定されるものでなく、適宜選択することができる。

本発明のＥＬ素子の一実施形態の表示パネルのブロック図である。 図１の表示パネルの電圧バッファ回路と該当列の画素回路の構成を示す図である。 図２の回路のタイムチャートである。 従来のＥＬ素子の一例の表示パネルのブロック図である。 電流設定方式のＥＬ表示装置における列制御回路の回路構成例を示す図である。 図５の列制御回路のタイムチャートである。 電圧電流変換回路の回路構成例を示す図である。 図７の電圧電流変換回路の電圧電流特性を示す図である。 電圧電流変換回路の他の回路構成例を示す図である。 図９の電圧電流変換回路の電圧電流特性を示す図である。 電流設定方式の画素回路の回路構成例を示す図である。 図11の画素回路のタイムチャートである。

符号の説明

１ 電圧バッファ回路
２ 画素回路
３ 列制御回路
４ シフトレジスタ
４ａ レジスタ
４ｂ サンプリング信号発生回路
５、５’ シフトレジスタ
６、７ ゲート回路
８〜１０ 入力回路
１１ データ線
１２、１２’ 走査線
２１ 画像表示部
２２ 駆動回路部
３０ ＥＬ素子
５１ 電圧電流変換回路
ＨＤ 水平同期信号
ＨＳ 列制御信号
ｉ（ｄａｔａ） 電流信号
Ｍ１〜Ｍ１０ トランジスタ
Ｐ１、Ｐ２ 走査信号
Ｐ３、Ｐ４ 制御信号
ＲＥＦ 基準信号
ＳＰａ、ＳＰｂ サンプリング信号
ＶＢ 基準電流設定バイアス
ＶＣＣ 電源
ＶＩＤ 映像情報
Ｖｉｄｅｏ 映像信号
ＶＳ 行制御信号

Claims (2)

1. 画素回路を複数個マトリクス配置し、各行の画素回路を共通に走査線に接続し、各列の画素回路を共通にデータ線に接続してなる画像表示部を備え、走査線を順次選択すると同時に、選択した行の各画素の表示に応じたレベルの電流信号を当該画素が接続されたデータ線に印加して表示を行うエレクトロルミネッセンス表示装置において、
   各画素回路は、該当列のデータ線に一端が接続された第１のスイッチと、該第１のスイッチの他端にドレインが接続され、ソースが電源に接続された電流駆動トランジスタ、該第１のスイッチの他端に入力端子が接続されたエレクトロルミネッセンス素子、該電流駆動トランジスタのゲートに一端が接続された第２のスイッチを有し、
   各列のデータ線の画素回路前段に、データ線電圧を入力とするソースホロワ回路を設け、該ソースホロワ回路の出力端子と該当列の画素回路の第２のスイッチの他端を共通に補助データ線に接続したことを特徴とするエレクトロルミネッセンス表示装置。
2. 上記ソースホロワ回路が電流源を含み、該電流源の電流値は所定期間にデータ線に供給される電流信号に対応している請求項１に記載のエレクトロルミネッセンス表示装置。

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