JP2005150661A - Semiconductor device and packager therefor - Google Patents

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<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that has a small area for packaging, and is small-sized and low-priced. <P>SOLUTION: The semiconductor device has a package (22) that contains a semiconductor element in it, and a lead frame. The lead frame is composed of a frame part (40) onto which a semiconductor element is mounted, and a lead part (26) that projects from one side of the package (22). The semiconductor element includes two power switching semiconductor elements (30, 32) and a control semiconductor element (38) that controls the two. The lead part (26) is a sequence of multiple leads linked to respective frames (50-58) of the frame part (40). The lead (Tc), which mounts one power switching semiconductor element (32) and is linked to the frame (52) electrically connected to the other power switching semiconductor element (30), is arranged at the end of the sequence. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体素子とその半導体素子を制御する制御回路とを１つのパッケージに収めた半導体装置、及びその実装体に関する。   The present invention relates to a semiconductor device in which a semiconductor element and a control circuit for controlling the semiconductor element are housed in one package, and a mounting body thereof.

パワーデバイスと、そのパワーデバイスを制御する制御回路とを１つのパッケージに収めたインテリジェントパワーモジュール（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ：以下、「ＩＰＭ」という。）が、インバータ回路等で多用されている。インバータ回路に用いられるＩＰＭは、例えば、ハーフブリッジを含むＩＰＭであり、パッケージとして、例えば、シングルインラインパッケージ（以下、「ＳＩＰ」という。）が用いられる。ＳＩＰ型ＩＰＭは、パッケージの一側面からリード部が突出しており、プリント基板に対する実装面積が小さいという利点がある。   An intelligent power module (hereinafter referred to as “IPM”) in which a power device and a control circuit for controlling the power device are contained in one package is often used in an inverter circuit or the like. The IPM used for the inverter circuit is an IPM including a half bridge, for example, and a single in-line package (hereinafter referred to as “SIP”) is used as the package, for example. The SIP type IPM has an advantage that the lead portion protrudes from one side surface of the package, and the mounting area on the printed circuit board is small.

以下に、ハーフブリッジを含む従来のＳＩＰ型ＩＰＭの構成を説明する。インバータ回路に用いられる、ハーフブリッジを含むＩＰＭは、そのパッケージ内に、直列接続された２個のパワースイッチングデバイスと、それらを制御する集積回路（ＩＣ）チップ（以下、「制御ＩＣ」という。）とを備える。それらの半導体素子は、リードフレームのフレーム部に搭載される。また、ＳＩＰであれば、リードフレームのリード部が、パッケージの一側面から外部に突出する。インバータ回路におけるパワースイッチングデバイスとしては、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：以下、「ＩＧＢＴ」という。）が主流であるため、以下では、パワースイッチングデバイスとしてＩＧＢＴを使用した場合について説明する。   The configuration of a conventional SIP IPM including a half bridge will be described below. An IPM including a half bridge used in an inverter circuit includes two power switching devices connected in series and an integrated circuit (IC) chip (hereinafter referred to as “control IC”) for controlling them in the package. With. Those semiconductor elements are mounted on the frame portion of the lead frame. In the case of SIP, the lead portion of the lead frame protrudes from one side surface of the package. As a power switching device in an inverter circuit, an insulated gate bipolar transistor (hereinafter referred to as “IGBT”) is mainstream, and therefore, a case where an IGBT is used as a power switching device will be described below.

ＩＧＢＴ素子は、対向する２つの表面（以下、「主面」という。）を備え、それらの主面の一方に、コレクタ電極を有し、他方に、エミッタ電極及びゲート電極を有する。ＩＧＢＴ素子は、フレーム部を構成するフレームの１つに搭載される。ＩＧＢＴ素子は、そのコレクタ電極がフレームの表面に接するように、フレームに搭載される。一方、制御ＩＣは、対向する２つの表面（主面）を備え、それらの主面の一方に、接地電極を有し、他方に、複数のボンディングパッドを有する。制御ＩＣは、その接地電極がフレームの表面に接するように、フレームに搭載される。   The IGBT element includes two opposing surfaces (hereinafter referred to as “main surface”), one of the main surfaces having a collector electrode, and the other having an emitter electrode and a gate electrode. The IGBT element is mounted on one of the frames constituting the frame portion. The IGBT element is mounted on the frame such that its collector electrode is in contact with the surface of the frame. On the other hand, the control IC includes two opposing surfaces (main surfaces), one of the main surfaces has a ground electrode, and the other has a plurality of bonding pads. The control IC is mounted on the frame such that the ground electrode is in contact with the surface of the frame.

リードフレームのフレーム部は、第１のＩＧＢＴ素子を搭載する第１のフレームと、第２のＩＧＢＴ素子を搭載し、かつボンディングワイヤによって第１のＩＧＢＴ素子のエミッタ電極に接続される第２のフレームと、ボンディングワイヤによって第２のＩＧＢＴ素子のエミッタ電極に接続される第３のフレームと、制御ＩＣを搭載する第４のフレームと、ボンディングワイヤによって、制御ＩＣの複数のボンディングパッドに接続される複数の第５のフレームとを備える。それらのフレームは、それぞれ、パッケージ外部のリード部を構成する各リードにつなげられる。   The frame portion of the lead frame includes a first frame for mounting the first IGBT element, and a second frame for mounting the second IGBT element and connected to the emitter electrode of the first IGBT element by a bonding wire. A third frame connected to the emitter electrode of the second IGBT element by a bonding wire, a fourth frame for mounting the control IC, and a plurality connected to a plurality of bonding pads of the control IC by a bonding wire The fifth frame. Each of these frames is connected to each lead constituting a lead portion outside the package.

第１のフレームに接続されるリードは、インバータ回路のＰ側直流端子に接続される端子（以下、「Ｐ端子」という。）であり、第３のフレームに接続されるリードは、インバータ回路のＮ側直流端子に接続される端子（以下、「Ｎ端子」という。）である。また、第２のフレームに接続されるリードは、第１のＩＧＢＴ素子のエミッタ電極と、第２のＩＧＢＴ素子のコレクタ電極の接続点に接続されるセンター端子（Ｔｃ）である。従来のＳＩＰ型ＩＰＭでは、通常、センター端子が、Ｐ端子とＮ端子の間に配置される（例えば、特許文献１参照。）。   The lead connected to the first frame is a terminal (hereinafter referred to as “P terminal”) connected to the P-side DC terminal of the inverter circuit, and the lead connected to the third frame is the terminal of the inverter circuit. It is a terminal connected to the N-side DC terminal (hereinafter referred to as “N terminal”). The lead connected to the second frame is a center terminal (Tc) connected to the connection point between the emitter electrode of the first IGBT element and the collector electrode of the second IGBT element. In the conventional SIP type IPM, the center terminal is usually arranged between the P terminal and the N terminal (see, for example, Patent Document 1).

また、従来の半導体モジュールには、Ｕ相、Ｖ相、及びＷ相の交流側出力端子（センター端子に相当する。）が、２つの直流側端子（Ｐ端子及びＮ端子に相当する。）と並ぶことなく全く別の位置に配置されるもの、又はそれらの直流端子と並んでその列の最端に配置されるものがある（例えば、特許文献２−５参照。）。   In the conventional semiconductor module, the U-phase, V-phase, and W-phase AC side output terminals (corresponding to the center terminal) are two DC side terminals (corresponding to the P terminal and the N terminal). Some are arranged at completely different positions without being lined up, or some are arranged at the extreme end of the column along with their DC terminals (see, for example, Patent Document 2-5).

ハーフブリッジを含むＳＩＰ型ＩＰＭを用いて三相インバータを構成する場合、３個のＩＰＭを使用するので、各々のＩＰＭのＰ端子、及びＮ端子を、互いに接続する必要がある。また、各々のＩＰＭのセンター端子を、負荷への出力端子Ｕ、Ｖ、Ｗとして、外部と接続する必要がある。これらの場合、ＩＰＭのリードは、プリント基板上に配置された電極を介して、互いに又は外部と接続される。
特開２０００−１９６００９号公報 特開平８−２２７９６９号公報 特開平７−２９７３６２号公報 特開２０００−３０８３６４号公報 特開平９−３０８２６５号公報 When configuring a three-phase inverter using a SIP IPM including a half bridge, since three IPMs are used, it is necessary to connect the P terminal and the N terminal of each IPM to each other. Further, it is necessary to connect the center terminal of each IPM as an output terminal U, V, W to the load to the outside. In these cases, the IPM leads are connected to each other or to the outside via electrodes arranged on the printed circuit board.
JP 2000-196209 A JP-A-8-227969 JP 7-297362 A JP 2000-308364 A JP-A-9-308265

センター端子がＰ端子とＮ端子との間に配置されているとき、プリント基板上において、センター端子に接続される銅箔導体（すなわち、出力用銅箔導体。以下、「Ｔｃ銅箔導体」という。）を、Ｐ端子に接続される銅箔導体（以下、「Ｐ銅箔導体」という。）と、Ｎ端子に接続される銅箔導体（以下、「Ｎ銅箔導体」という。）との間に配置する必要がある。しかし、Ｐ銅箔導体、及びＮ銅箔導体は、通常、大きな電流を流す必要性から、その幅が広く作成されるため、プリント基板上で、Ｔｃ銅箔導体をＰ銅箔導体及びＮ銅箔導体に挟まれた位置から迂回させるか、そうでなければ、両面基板や多層基板等の高価なプリント基板を採用しなければならないという問題があった。   When the center terminal is disposed between the P terminal and the N terminal, a copper foil conductor (that is, an output copper foil conductor; hereinafter referred to as “Tc copper foil conductor”) connected to the center terminal on the printed circuit board. .) Is a copper foil conductor connected to the P terminal (hereinafter referred to as “P copper foil conductor”) and a copper foil conductor connected to the N terminal (hereinafter referred to as “N copper foil conductor”). Need to be placed between. However, P copper foil conductors and N copper foil conductors are usually made wide because of the need to pass a large current. Therefore, Tc copper foil conductors and P copper foil conductors and N copper are formed on a printed circuit board. There is a problem that it is necessary to make a detour from the position sandwiched between the foil conductors, or to employ an expensive printed board such as a double-sided board or a multilayer board.

さらに、センター端子がＰ端子とＮ端子との間に配置されているとき、Ｔｃ銅箔導体は、Ｐ端子とＴｃ端子との間、又はＴｃ端子とＮ端子との間に配置されなければならず、その場合は、ＩＰＭのＰ端子、Ｔｃ端子、Ｎ端子の端子間寸法を大きくとって、ＩＰＭの横寸法を大きくするか、リード部のフォーミングをしなければならないといった問題があった。   Further, when the center terminal is disposed between the P terminal and the N terminal, the Tc copper foil conductor must be disposed between the P terminal and the Tc terminal or between the Tc terminal and the N terminal. In this case, however, there is a problem that the inter-terminal dimensions of the IPM P terminal, Tc terminal, and N terminal must be increased to increase the lateral dimension of the IPM or form the lead portion.

以上により、従来の半導体装置をプリント基板に実装する際には、プリント基板上の配線が複雑になってプリント基板上で大きな面積を占有する、及びＩＰＭの寸法が大きくなるという問題が生じ、半導体装置の実装面積が大きくなるという問題があった。   As described above, when a conventional semiconductor device is mounted on a printed board, wiring on the printed board becomes complicated, occupies a large area on the printed board, and the size of the IPM increases. There is a problem that the mounting area of the apparatus becomes large.

本発明の目的は、実装面積が小さく、かつ小型で安価な半導体装置を提供すること、及びそのような半導体装置が実装された実装体を提供することである。   An object of the present invention is to provide a small and inexpensive semiconductor device having a small mounting area, and to provide a mounting body on which such a semiconductor device is mounted.

本発明による半導体装置は、その内部に半導体素子を含むパッケージと、リードフレームとを備える半導体装置である。この半導体装置において、前記のリードフレームは、前記のパッケージの内部において前記の半導体素子を搭載するフレーム部と、前記のフレーム部につなげられ、前記のパッケージの一側面から突出するリード部とから成る。前記のパッケージは、その内部に、第１の電力用スイッチング半導体素子と、第２の電力用スイッチング半導体素子と、前記の第１の電力用スイッチング半導体素子と前記の第２の電力用スイッチング半導体素子とを制御する単一の制御用半導体素子とを含む。前記の第１の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第１の電極を有し、他方に第２の電極を有し、前記の第２の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第３の電極を有し、他方に第４の電極を有し、前記の制御用半導体素子は、２つの対向する主面を備え、その主面の一方に接地電極を有し、他方に複数の電極パッドを有する。前記のフレーム部は、その表面に、前記の第１の電力用スイッチング半導体素子を、その第１の電極が接するように搭載する第１のフレームと、その表面に、前記の第２の電力用スイッチング半導体素子を、その第３の電極が接するように搭載し、かつ前記の第１のフレームに搭載された前記の第１の電力用スイッチング半導体素子の第２の電極と電気的に接続される第２のフレームと、前記の第２のフレームに搭載された前記の第２の電力用スイッチング半導体素子の第４の電極と電気的に接続される第３のフレームと、その表面に、前記の制御用半導体素子を、その接地電極が接するように搭載する第４のフレームと、前記の第４のフレームに搭載された前記の制御用半導体素子の電極パッドの各々と電気的に接続される複数の第５のフレームとを備える。前記のリード部は、前記のフレーム部の各フレームにつなげられた複数のリードの列であり、前記の第２のフレームにつなげられた前記のリードが、前記の列の最端に配置される。   A semiconductor device according to the present invention is a semiconductor device including a package including a semiconductor element therein and a lead frame. In this semiconductor device, the lead frame includes a frame portion on which the semiconductor element is mounted inside the package, and a lead portion connected to the frame portion and protruding from one side surface of the package. . The package includes therein a first power switching semiconductor element, a second power switching semiconductor element, the first power switching semiconductor element, and the second power switching semiconductor element. And a single semiconductor element for control. The first power switching semiconductor element includes two opposing main surfaces, one of the main surfaces has a first electrode, the other has a second electrode, and the second The power switching semiconductor element includes two opposing main surfaces, one of the main surfaces has a third electrode, and the other has a fourth electrode, and the control semiconductor element has two Opposing main surfaces are provided, one of the main surfaces has a ground electrode, and the other has a plurality of electrode pads. The frame portion includes a first frame on which the first power switching semiconductor element is mounted so that the first electrode is in contact with the surface, and the second power switching device on the surface. The switching semiconductor element is mounted so that the third electrode is in contact therewith, and is electrically connected to the second electrode of the first power switching semiconductor element mounted on the first frame. A second frame; a third frame electrically connected to the fourth electrode of the second power switching semiconductor element mounted on the second frame; A fourth frame for mounting the control semiconductor element so that the ground electrode is in contact with each other, and a plurality of electrodes electrically connected to each of the electrode pads of the control semiconductor element mounted on the fourth frame The fifth of And an over-time. The lead portion is a row of a plurality of leads connected to each frame of the frame portion, and the lead connected to the second frame is disposed at the end of the row. .

本発明の半導体装置によれば、その内部に半導体素子を含むパッケージと、リードフレームとを備える半導体装置であって、リードフレームは、パッケージの内部において半導体素子を搭載するフレーム部と、フレーム部につなげられ、パッケージの一側面から突出するリード部とから成り、パッケージは、その内部に、第１の電力用スイッチング半導体素子と、第２の電力用スイッチング半導体素子と、第１の電力用スイッチング半導体素子と第２の電力用スイッチング半導体素子とを制御する単一の制御用半導体素子とを含み、第１の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第１の電極を有し、他方に第２の電極を有し、第２の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第３の電極を有し、他方に第４の電極を有し、制御用半導体素子は、２つの対向する主面を備え、その主面の一方に接地電極を有し、他方に複数の電極パッドを有し、フレーム部は、その表面に、第１の電力用スイッチング半導体素子を、その第１の電極が接するように搭載する第１のフレームと、その表面に、第２の電力用スイッチング半導体素子を、その第３の電極が接するように搭載し、かつ第１のフレームに搭載された第１の電力用スイッチング半導体素子の第２の電極と電気的に接続される第２のフレームと、第２のフレームに搭載された第２の電力用スイッチング半導体素子の第４の電極と電気的に接続される第３のフレームと、その表面に、制御用半導体素子を、その接地電極が接するように搭載する第４のフレームと、第４のフレームに搭載された制御用半導体素子の電極パッドの各々と電気的に接続される複数の第５のフレームとを備え、リード部は、フレーム部の各フレームにつなげられた複数のリードの列であり、第２のフレームにつなげられたリードが、列の最端に配置されるので、実装面積が小さく、かつ小型で安価な半導体装置を実現できる。   According to the semiconductor device of the present invention, the semiconductor device includes a package including a semiconductor element therein and a lead frame. The lead frame includes a frame portion on which the semiconductor element is mounted inside the package, and a frame portion. And a lead portion projecting from one side surface of the package. The package includes a first power switching semiconductor element, a second power switching semiconductor element, and a first power switching semiconductor. A first control semiconductor element for controlling the element and the second power switching semiconductor element, the first power switching semiconductor element having two opposing main surfaces on one of the main surfaces The second power switching semiconductor element having the first electrode and the second electrode on the other side includes two opposing main surfaces, and The main surface has a third electrode, the other has a fourth electrode, the control semiconductor element has two opposing main surfaces, one of the main surfaces has a ground electrode, A plurality of electrode pads are provided on the other side, and the frame portion includes a first frame on which the first power switching semiconductor element is mounted so that the first electrode is in contact with the surface, and a first frame on the surface. Two power switching semiconductor elements are mounted so that their third electrodes are in contact with each other, and are electrically connected to the second electrodes of the first power switching semiconductor elements mounted on the first frame. A second frame, a third frame electrically connected to the fourth electrode of the second power switching semiconductor element mounted on the second frame, and a control semiconductor element on the surface thereof; A fourth frame mounted so that the ground electrode is in contact with it. And a plurality of fifth frames electrically connected to each of the electrode pads of the control semiconductor element mounted on the fourth frame, and the lead portion is connected to each frame of the frame portion. In addition, since the lead, which is a row of a plurality of leads and is connected to the second frame, is arranged at the end of the row, a small and inexpensive semiconductor device with a small mounting area can be realized.

以下に、添付の図面を参照して、本発明の実施の形態について説明する。
本発明による半導体装置は、半導体素子と、その半導体素子を制御する制御回路とを１つのパッケージに収めたインテリジェントパワーモジュール（ＩＰＭ）である。実施の形態１及び実施の形態２では、インバータ回路に用いられるＩＰＭを例に挙げて、そのＩＰＭの構成及び動作を説明する。 Embodiments of the present invention will be described below with reference to the accompanying drawings.
The semiconductor device according to the present invention is an intelligent power module (IPM) in which a semiconductor element and a control circuit for controlling the semiconductor element are housed in one package. In the first embodiment and the second embodiment, the configuration and operation of an IPM used in an inverter circuit will be described as an example.

図１は、一般的なインバータ回路におけるインバータ部の構成を示す。インバータ部では、コンバータ部及び整流部を通して出力される直流電圧を交流電圧に変換して、その交流電圧を負荷（図１では、Ｍで表される。）に出力する。図１に示されるように、インバータ部１０は、６個のパワースイッチングデバイス１２と、各々のパワースイッチングデバイス１２を駆動させる６個の制御回路１４と、各々のパワースイッチングデバイス１２に逆並列に接続されたフリーホイールダイオード（ＦＷＤ）１６とを備える。ここで、パワースイッチングデバイス１２とは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。図１に示されるように、インバータ部１０は、２個のＩＧＢＴ１２が直列接続されて構成される１相のハーフブリッジ１８を３相分含む。実施の形態１及び実施の形態２による半導体装置は、単相ハーフブリッジ１８を含むＩＰＭである。   FIG. 1 shows a configuration of an inverter unit in a general inverter circuit. The inverter unit converts the DC voltage output through the converter unit and the rectifying unit into an AC voltage, and outputs the AC voltage to a load (represented by M in FIG. 1). As shown in FIG. 1, the inverter unit 10 includes six power switching devices 12, six control circuits 14 that drive each power switching device 12, and anti-parallel connection to each power switching device 12. Freewheeling diode (FWD) 16. Here, the power switching device 12 is an insulated gate bipolar transistor (IGBT). As shown in FIG. 1, the inverter unit 10 includes three-phase one-phase half bridges 18 configured by connecting two IGBTs 12 in series. The semiconductor device according to the first embodiment and the second embodiment is an IPM including a single-phase half bridge 18.

実施の形態１．
図２は、本発明の実施の形態１による半導体装置の概観図である。図２に示されるように、本実施の形態による半導体装置２０は、半導体素子がシングルインラインパッケージ（ＳＩＰ）に収められた構成をしており、パッケージ２２と、そのパッケージ２２の一側面から突出した直線状に並ぶ複数のリード２４から成るリード部２６とを備える。リード部２６は、パッケージ２２内の半導体素子と外部との接続を可能にし、半導体装置２０がプリント基板に実装されるとき、プリント基板上の配線に接続される。 Embodiment 1 FIG.
FIG. 2 is a schematic view of the semiconductor device according to the first embodiment of the present invention. As shown in FIG. 2, the semiconductor device 20 according to the present embodiment has a configuration in which a semiconductor element is housed in a single in-line package (SIP), and protrudes from a package 22 and one side surface of the package 22. And a lead portion 26 including a plurality of leads 24 arranged in a straight line. The lead part 26 enables connection between the semiconductor element in the package 22 and the outside, and is connected to wiring on the printed board when the semiconductor device 20 is mounted on the printed board.

図３は、パッケージ２２内部の部品接続を示す平面図であり、図４は、図３に対応する、半導体装置２０の回路構成を示す図である。図３及び図４に示されるように、本実施の形態による半導体装置２０は、２個のＩＧＢＴ３０，３２と、２個のＦＷＤ３４，３６と、それらのＩＧＢＴ３０，３２及びＦＷＤ３４，３６を制御する単一の制御回路（制御ＩＣ）３８とを備える。図３に示されるように、パッケージ２２の内部において、ＩＧＢＴ等の半導体素子は、リードフレームのフレーム部４０に搭載される。リードフレームのリード部２６は、外部端子列として、パッケージ２２の外部に突出する。フレーム部４０は、パッケージ２２の内部において、第１のＩＧＢＴ３０と第１のＦＷＤ３４とを搭載する第１のフレーム５０と、第２のＩＧＢＴ３２と第２のＦＷＤ３６とを搭載する第２のフレーム５２と、第２のフレーム５２に搭載された半導体素子（第２のＩＧＢＴ３２、及び第２のＦＷＤ３６）に電気的に接続される第３のフレーム５４と、制御ＩＣ３８を搭載する第４のフレーム５６と、第４のフレーム５６に搭載された制御ＩＣ３８の複数のボンディングパッドと電気的に接続される複数の第５のフレーム５８とを備える。フレーム５０，５２，５４，５６，５８は、それぞれ、リード部２６における各々のリードにつなげられる。   FIG. 3 is a plan view showing component connections inside the package 22, and FIG. 4 is a diagram showing a circuit configuration of the semiconductor device 20 corresponding to FIG. As shown in FIGS. 3 and 4, the semiconductor device 20 according to this embodiment includes two IGBTs 30 and 32, two FWDs 34 and 36, and a single unit that controls the IGBTs 30 and 32 and the FWDs 34 and 36. One control circuit (control IC) 38 is provided. As shown in FIG. 3, a semiconductor element such as an IGBT is mounted on the frame portion 40 of the lead frame inside the package 22. The lead part 26 of the lead frame protrudes outside the package 22 as an external terminal row. The frame unit 40 includes a first frame 50 on which the first IGBT 30 and the first FWD 34 are mounted, and a second frame 52 on which the second IGBT 32 and the second FWD 36 are mounted. A third frame 54 electrically connected to the semiconductor elements (second IGBT 32 and second FWD 36) mounted on the second frame 52, a fourth frame 56 mounting the control IC 38, And a plurality of fifth frames 58 electrically connected to the plurality of bonding pads of the control IC 38 mounted on the fourth frame 56. The frames 50, 52, 54, 56 and 58 are connected to the respective leads in the lead portion 26.

ＩＧＢＴ素子３０，３２は、それぞれ、対向する２つの表面（主面）を備える。そして、それらの主面の一方には、コレクタ電極（Ｃ）が設けられ、他方には、エミッタ電極（Ｅ）が設けられる。また、ＩＧＢＴ素子３０，３２は、それぞれ、エミッタ電極（Ｅ）が設けられた側の主面上にゲート電極（Ｇ）６０，６２を備える。第１のＩＧＢＴ３０は、そのコレクタ電極（Ｃ）がフレーム５０に接触するように、フレーム５０に搭載され、第２のＩＧＢＴ３２は、そのコレクタ電極（Ｃ）がフレーム５２に接触するように、フレーム５２に搭載される。すなわち、フレーム５０及びフレーム５２は、それぞれ、ＩＧＢＴ素子３０のコレクタ電極及びＩＧＢＴ素子３２のコレクタ電極と同電位になる。   The IGBT elements 30 and 32 each have two opposing surfaces (main surfaces). A collector electrode (C) is provided on one of the main surfaces, and an emitter electrode (E) is provided on the other. The IGBT elements 30 and 32 include gate electrodes (G) 60 and 62 on the main surface on the side where the emitter electrode (E) is provided, respectively. The first IGBT 30 is mounted on the frame 50 such that the collector electrode (C) contacts the frame 50, and the second IGBT 32 is mounted on the frame 52 such that the collector electrode (C) contacts the frame 52. Mounted on. That is, the frame 50 and the frame 52 have the same potential as the collector electrode of the IGBT element 30 and the collector electrode of the IGBT element 32, respectively.

ＦＷＤ３４，３６として動作するダイオード素子は、それぞれ、対向する２つの表面（主面）を備える。それらの主面の一方は、カソード電極（Ｋ）を有し、他方は、アノード電極（Ａ）を有する。第１のＦＷＤ３４は、そのカソード電極（Ｋ）がフレーム５０に接触するように、フレーム５０に搭載され、第２のＦＷＤ３６は、そのカソード電極（Ｋ）がフレーム５２に接触するように、フレーム５２に搭載される。すなわち、ＦＷＤ３４のカソード電極、及びＦＷＤ３６のカソード電極は、ＩＧＢＴ素子３０のコレクタ電極及びＩＧＢＴ素子３２のコレクタ電極と同電位になる。   Each of the diode elements operating as the FWDs 34 and 36 includes two opposing surfaces (main surfaces). One of the main surfaces has a cathode electrode (K), and the other has an anode electrode (A). The first FWD 34 is mounted on the frame 50 so that the cathode electrode (K) contacts the frame 50, and the second FWD 36 is mounted on the frame 52 so that the cathode electrode (K) contacts the frame 52. Mounted on. That is, the cathode electrode of the FWD 34 and the cathode electrode of the FWD 36 have the same potential as the collector electrode of the IGBT element 30 and the collector electrode of the IGBT element 32.

第１のフレーム５０、第２のフレーム５２、及び第３のフレーム５４は、並んで配置される。第１のフレーム５０と第２のフレーム５２は、互いに隣接して位置され、第２のフレーム５２と第３のフレーム５４は、互いに隣接して位置される。第１のフレーム５０におけるＩＧＢＴ素子３０のエミッタ電極（Ｅ）、及びＦＷＤ３４のアノード電極（Ａ）は、それぞれ、複数のボンディングワイヤ７０、及びボンディングワイヤ７２によって、第２のフレーム５２の主面に接続される。また、第２のフレーム５２におけるＩＧＢＴ素子３２のエミッタ電極（Ｅ）、及びＦＷＤ３４のアノード電極（Ａ）は、それぞれ、複数のボンディングワイヤ７４、及びボンディングワイヤ７６によって、第３のフレーム５４の主面に接続される。すなわち、ＩＧＢＴ３０のエミッタ電極とＩＧＢＴ３２のコレクタ電極、及びＦＷＤ３４のアノード電極とＦＷＤ３６のカソード電極が、それぞれ、同電位になる。   The first frame 50, the second frame 52, and the third frame 54 are arranged side by side. The first frame 50 and the second frame 52 are positioned adjacent to each other, and the second frame 52 and the third frame 54 are positioned adjacent to each other. The emitter electrode (E) of the IGBT element 30 and the anode electrode (A) of the FWD 34 in the first frame 50 are connected to the main surface of the second frame 52 by a plurality of bonding wires 70 and bonding wires 72, respectively. Is done. Further, the emitter electrode (E) of the IGBT element 32 and the anode electrode (A) of the FWD 34 in the second frame 52 are respectively connected to the main surface of the third frame 54 by a plurality of bonding wires 74 and bonding wires 76. Connected to. That is, the emitter electrode of the IGBT 30 and the collector electrode of the IGBT 32, and the anode electrode of the FWD 34 and the cathode electrode of the FWD 36 have the same potential.

制御ＩＣ３８は、対向する２つの表面（主面）を備える。それらの一方の主面には、接地電極が設けられ、他方の主面には、複数のボンディングパッドが設けられる。制御ＩＣ３８は、その接地電極が第４のフレーム５６に接触するように、第４のフレーム５６に搭載される。複数の第５のフレーム５８は、それぞれ、ボンディングワイヤ７８によって、制御ＩＣ３８のボンディングパッドの１つに接続される。本実施の形態による半導体装置では、制御ＩＣ３８のボンディングパッドが、制御ＩＣの主面の外周部に周辺配置されるので、第５のフレーム５８は、各々のボンディングパッドに対応するように、第４のフレーム５６の周囲に配置される。   The control IC 38 includes two opposing surfaces (main surfaces). One of the main surfaces is provided with a ground electrode, and the other main surface is provided with a plurality of bonding pads. The control IC 38 is mounted on the fourth frame 56 so that the ground electrode is in contact with the fourth frame 56. Each of the plurality of fifth frames 58 is connected to one of the bonding pads of the control IC 38 by a bonding wire 78. In the semiconductor device according to the present embodiment, the bonding pads of the control IC 38 are arranged around the outer peripheral portion of the main surface of the control IC, so that the fifth frame 58 corresponds to each bonding pad. It is arranged around the frame 56.

さらに、第２のフレーム５２の主面、第３のフレーム５４の主面、ゲート電極６０，６２が、それぞれ、ボンディングワイヤ８０，８２，８４，８６によって、ＩＧＢＴ素子３８の互いに異なるボンディングパッドに接続される。上述の接続により、図４に示される回路が実現できる。   Further, the main surface of the second frame 52, the main surface of the third frame 54, and the gate electrodes 60, 62 are connected to different bonding pads of the IGBT element 38 by bonding wires 80, 82, 84, 86, respectively. Is done. With the above connection, the circuit shown in FIG. 4 can be realized.

フレーム５０，５２，５４，５６，５８は、それぞれ、リード部２６の対応するリードに接続される。ここで、図３及び図４に示されるように、第１のフレーム５０に接続されるリードは、インバータ回路のＰ側直流端子に接続される端子（Ｐ端子）であり、第３のフレーム５４に接続されるリードは、インバータ回路のＮ側直流端子に接続される端子（Ｎ端子）である。また、第２のフレーム５２に接続されるリードは、ＩＧＢＴ素子３０のエミッタ電極と、ＩＧＢＴ素子３２のコレクタ電極との接続点に接続されるセンター端子（Ｔｃ）である。   The frames 50, 52, 54, 56, and 58 are connected to the corresponding leads of the lead portion 26, respectively. Here, as shown in FIGS. 3 and 4, the lead connected to the first frame 50 is a terminal (P terminal) connected to the P-side DC terminal of the inverter circuit, and the third frame 54. The lead connected to is a terminal (N terminal) connected to the N-side DC terminal of the inverter circuit. The lead connected to the second frame 52 is a center terminal (Tc) connected to a connection point between the emitter electrode of the IGBT element 30 and the collector electrode of the IGBT element 32.

図３に示されるように、パッケージ２２の外部に突出するリードは、一方向に並ぶリード部２６を構成する。第４のフレーム５６に接続されるリード（ＶＮ１）と、第５のフレームに接続される複数のリードは、リード部２６の一方の端から相互に隣接するように配置され、リード群８８を構成する。そして、リード群８８に続いて、Ｎ端子（Ｎ）及びＰ端子（Ｐ）が順に配置され、リード部２６の他方の端には、センター端子（Ｔｃ）が配置される。   As shown in FIG. 3, the leads protruding outside the package 22 constitute lead portions 26 arranged in one direction. The lead (VN1) connected to the fourth frame 56 and the plurality of leads connected to the fifth frame are arranged so as to be adjacent to each other from one end of the lead portion 26, thereby forming a lead group 88. To do. Then, following the lead group 88, an N terminal (N) and a P terminal (P) are arranged in this order, and a center terminal (Tc) is arranged at the other end of the lead portion 26.

図５は、本実施の形態による半導体装置を使用してインバータ回路を構成する場合に、その半導体装置をプリント基板に実装して構成する実装体を示す図である。図５に示されるように、３つの半導体装置（ＩＰＭ）２０が、プリント基板９０に並んで実装される。半導体装置２０のリードは、プリント基板２０に設けられた配線電極に接続される。プリント基板９０の上面には、インバータ回路のＵ相、Ｖ相、Ｗ相の出力端子に対応するＵ相配線９２、Ｖ相配線９４、及びＷ相配線９６が並んで配置される。Ｕ相配線９２、Ｖ相配線９４、及びＷ相配線９６には、それぞれ、半導体装置２０のセンター端子（Ｔｃ）が接続される。   FIG. 5 is a diagram showing a mounting body configured by mounting a semiconductor device on a printed circuit board when the inverter circuit is configured using the semiconductor device according to the present embodiment. As shown in FIG. 5, three semiconductor devices (IPM) 20 are mounted side by side on a printed circuit board 90. Leads of the semiconductor device 20 are connected to wiring electrodes provided on the printed circuit board 20. On the upper surface of the printed circuit board 90, U-phase wiring 92, V-phase wiring 94, and W-phase wiring 96 corresponding to the U-phase, V-phase, and W-phase output terminals of the inverter circuit are arranged side by side. A center terminal (Tc) of the semiconductor device 20 is connected to each of the U-phase wiring 92, the V-phase wiring 94, and the W-phase wiring 96.

また、プリント基板９０の上面には、半導体装置２０のＰ端子に接続されるＰ端子用の銅箔導体（以下、「Ｐ銅箔導体」という。）１００と、半導体装置２０のＮ端子に接続されるＮ端子用の銅箔導体（以下、「Ｎ銅箔導体」という。）１０２が設けられる。Ｐ銅箔導体１００、及びＮ銅箔導体１０２には、それぞれ、半導体装置２０のＰ端子、及びＮ端子が接続される。Ｐ銅箔導体１００、及びＮ銅箔導体１０２は、それぞれ、半導体装置２０の配列方向に延びた矩形状の導体であり、それらは、半導体装置２０が配列される方向に垂直に並んで配置される。   Further, a copper foil conductor for P terminal (hereinafter referred to as “P copper foil conductor”) 100 connected to the P terminal of the semiconductor device 20 and an N terminal of the semiconductor device 20 are connected to the upper surface of the printed circuit board 90. The copper foil conductor for N terminal (hereinafter referred to as “N copper foil conductor”) 102 is provided. A P terminal and an N terminal of the semiconductor device 20 are connected to the P copper foil conductor 100 and the N copper foil conductor 102, respectively. Each of the P copper foil conductor 100 and the N copper foil conductor 102 is a rectangular conductor extending in the arrangement direction of the semiconductor device 20, and they are arranged vertically in the direction in which the semiconductor device 20 is arranged. The

さらに、プリント基板９０の上面に対向する表面（下面）にも、複数の配線１０４が設けられる。リード群８８におけるリードは、それぞれ、プリント基板９０に設けられたスルーホールに挿入され、配線１０４の各々に接続される。   Furthermore, a plurality of wirings 104 are also provided on the surface (lower surface) facing the upper surface of the printed circuit board 90. Each lead in the lead group 88 is inserted into a through hole provided in the printed circuit board 90 and connected to each wiring 104.

本実施の形態による半導体装置によれば、ＳＩＰ型ＩＰＭにおいて、センター端子Ｔｃが、リード部の一番端に位置される。よって、プリント基板におけるＴｃ銅箔導体を、Ｐ銅箔導体及びＮ銅箔導体に挟まれた位置から迂回させて配置するといったことを行う必要がなく、Ｔｃ銅箔導体を、センター端子に接続されるように、より簡単に配置することができる。これにより、配線に必要なプリント基板の面積を小さくすることができるので、プリント基板における半導体装置の実装に必要な面積を小さくすることができる。また、以上の利点は、インバータ回路のようにＩＰＭを複数個並べて用いる場合に、それぞれのＩＰＭ間の距離を短くできるので、より効果的である。   According to the semiconductor device of the present embodiment, the center terminal Tc is located at the end of the lead portion in the SIP type IPM. Therefore, there is no need to arrange the Tc copper foil conductor on the printed circuit board by detouring from the position sandwiched between the P copper foil conductor and the N copper foil conductor, and the Tc copper foil conductor is connected to the center terminal. It can be arranged more easily. As a result, the area of the printed board necessary for wiring can be reduced, so that the area required for mounting the semiconductor device on the printed board can be reduced. The above advantages are more effective when a plurality of IPMs are used side by side like an inverter circuit because the distance between the IPMs can be shortened.

なお、本実施の形態による半導体装置によれば、Ｎ端子及びＰ端子を、リード群とセンター端子の間に配置したが、少なくとも一方を、リード部のセンター端子側と異なる側の最端に配列してもよい。   In the semiconductor device according to the present embodiment, the N terminal and the P terminal are arranged between the lead group and the center terminal, but at least one of them is arranged at the extreme end on the side different from the center terminal side of the lead portion. May be.

なお、本実施の形態による半導体装置は、パワーデバイスを２個含むが、２個以上のパワーデバイスを含む半導体装置であっても、センター端子として作用する端子をリード部の一番端に配置すれば、本実施の形態による半導体装置と同様の効果が得られる。   Although the semiconductor device according to the present embodiment includes two power devices, even if the semiconductor device includes two or more power devices, the terminal that functions as the center terminal is disposed at the end of the lead portion. For example, the same effect as the semiconductor device according to the present embodiment can be obtained.

また、パワーデバイスとして、ＩＧＢＴ以外に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用いても、同様の効果が得られる。   Moreover, the same effect can be obtained by using a metal oxide semiconductor field effect transistor (MOSFET) in addition to the IGBT as the power device.

実施の形態２．
図６は、本発明の実施の形態２による半導体装置のパッケージ内部の部品接続を示す平面図である。図６において、図３と同じ構成要素には、同じ符号を付し、説明を省略する。図６に示された部品接続が、図３に示された部品接続と異なる点は、制御ＩＣを搭載した第４のフレーム５６に接続されるリード（ＶＮ１）が、Ｎ端子に隣接して配置される点である。 Embodiment 2. FIG.
FIG. 6 is a plan view showing component connection inside the package of the semiconductor device according to the second embodiment of the present invention. In FIG. 6, the same components as those in FIG. The component connection shown in FIG. 6 is different from the component connection shown in FIG. 3 in that the lead (VN1) connected to the fourth frame 56 on which the control IC is mounted is disposed adjacent to the N terminal. It is a point to be done.

制御ＩＣを搭載したフレームの電位（すなわち、リードＶＮ１の電位）は、制御ＩＣの接地電位に等しい。従って、リードＶＮ１が、他の高電位の端子に隣接する場合は、その高電位端子の電位変動の影響を受ける場合がある。本実施の形態による半導体装置においては、その電位が互いに近似しているリードＶＮ１とＮ端子とを隣接して配置するので、リードＶＮ１の電位を安定させることができる。また、リードＶＮ１とＮ端子とは電位が近いために端子間ピッチを最小にすることができる。結果として、小型で信頼性の高いＩＰＭを実現できる。   The potential of the frame on which the control IC is mounted (that is, the potential of the lead VN1) is equal to the ground potential of the control IC. Therefore, when the lead VN1 is adjacent to another high potential terminal, the lead VN1 may be affected by the potential fluctuation of the high potential terminal. In the semiconductor device according to the present embodiment, the lead VN1 and the N terminal whose potentials are close to each other are arranged adjacent to each other, so that the potential of the lead VN1 can be stabilized. Further, since the potentials of the lead VN1 and the N terminal are close to each other, the pitch between the terminals can be minimized. As a result, a compact and highly reliable IPM can be realized.

なお、本実施の形態による半導体装置によれば、Ｐ端子を、Ｎ端子とセンター端子の間に配置したが、リード部のセンター端子と異なる側の最端に配列してもよい。   In the semiconductor device according to the present embodiment, the P terminal is disposed between the N terminal and the center terminal.

実施の形態３．
実施の形態３では、ＡＣ−ＡＣコンバータの交流チョッパ回路に用いられる、ハーフブリッジを含むＩＰＭの構成及び動作を説明する。図７は、一般的な三相ＡＣ−ＡＣコンバータの構成を示す。図７に示されるように、ＡＣ−ＡＣコンバータ１２０は、交流電源１２２の出力電圧を交流チョッパ方式により降圧調整して負荷１２４に供給する９個の交流チョッパ回路１２６を備える。図８は、そのような交流チョッパ回路１２６の主回路の構成を示す回路図である。図８に示されるように、交流チョッパ回路１２６は、２個のパワースイッチングデバイス１２８と、各々のパワースイッチングデバイス１２８を駆動させる２個の制御回路１３０とを備える。また、この交流チョッパ回路１２６は、２個のＩＧＢＴ１２８が直列接続されて構成される単相のハーフブリッジ１３２を含む。本実施の形態による半導体装置は、単相ハーフブリッジ１３２を含むＩＰＭである。本実施の形態による半導体装置も、図２に示されるように、半導体素子がシングルインラインパッケージ（ＳＩＰ）に収められた構成をしており、パッケージと、そのパッケージの一側面から突出した複数のリードから成るリード部とを備える。 Embodiment 3 FIG.
In Embodiment 3, the configuration and operation of an IPM including a half bridge used in an AC chopper circuit of an AC-AC converter will be described. FIG. 7 shows a configuration of a general three-phase AC-AC converter. As shown in FIG. 7, the AC-AC converter 120 includes nine AC chopper circuits 126 that step down the output voltage of the AC power supply 122 and supply the output voltage to the load 124 by an AC chopper method. FIG. 8 is a circuit diagram showing the configuration of the main circuit of such an AC chopper circuit 126. As shown in FIG. 8, the AC chopper circuit 126 includes two power switching devices 128 and two control circuits 130 that drive each power switching device 128. Further, the AC chopper circuit 126 includes a single-phase half bridge 132 configured by connecting two IGBTs 128 in series. The semiconductor device according to the present embodiment is an IPM including a single-phase half bridge 132. As shown in FIG. 2, the semiconductor device according to the present embodiment also has a configuration in which a semiconductor element is housed in a single in-line package (SIP), and a package and a plurality of leads protruding from one side of the package. And a lead portion.

図９は、本実施の形態による半導体装置１４０のパッケージ内部の部品接続を示す平面図であり、図１０は、図９に対応する、半導体装置１４０の回路構成を示す図である。図９及び図１０において、図３及び図４と同一の構成については、同一の符号を付し、説明を省略する。本実施の形態による半導体装置は、実施の形態１及び実施の形態２による半導体装置と異なり、ＩＧＢＴ素子のそれぞれに対して制御ＩＣが与えられる。   FIG. 9 is a plan view showing component connections inside the package of the semiconductor device 140 according to the present embodiment, and FIG. 10 is a diagram showing a circuit configuration of the semiconductor device 140 corresponding to FIG. 9 and 10, the same components as those in FIGS. 3 and 4 are denoted by the same reference numerals, and the description thereof is omitted. Unlike the semiconductor device according to the first and second embodiments, the semiconductor device according to the present embodiment is provided with a control IC for each IGBT element.

図９及び図１０に示されるように、本実施の形態による半導体装置１４０は、２個のＩＧＢＴ３０，３２と、ＩＧＢＴ３０を制御する制御回路１４２と、ＩＧＢＴ３２を制御する制御回路１４４とを備える。図９に示されるように、パッケージ１５０の内部において、ＩＧＢＴ等の半導体素子は、リードフレームのフレーム部４０に搭載される。リードフレームのリード部は、外部端子列として、パッケージ２２の外部に突出する。リード部４０は、パッケージ１５０の内部において、第１のＩＧＢＴ３０を搭載する第１のフレーム５０と、第２のＩＧＢＴ３２を搭載する第２のフレーム５２と、第２のフレーム５２に搭載された第２のＩＧＢＴ３２に電気的に接続される第３のフレーム５４と、制御ＩＣ１４２を搭載する第４のフレーム１５６と、第４のフレーム１５６に搭載された制御ＩＣ１４２の複数のボンディングパッドと電気的に接続される複数の第５のフレーム１５８と、制御ＩＣ１４２を搭載する第６のフレーム１６０と、第６のフレーム１６０に搭載された制御ＩＣ１４２の複数のボンディングパッドと電気的に接続される複数の第７のフレーム１６２とを備える。フレーム５０，５２，５４，１５６，１５８，１６０，１６２は、それぞれ、リード部１５２のリードの各々につなげられる。   As shown in FIGS. 9 and 10, the semiconductor device 140 according to the present embodiment includes two IGBTs 30 and 32, a control circuit 142 that controls the IGBT 30, and a control circuit 144 that controls the IGBT 32. As shown in FIG. 9, a semiconductor element such as an IGBT is mounted on the frame portion 40 of the lead frame inside the package 150. The lead portion of the lead frame protrudes outside the package 22 as an external terminal row. In the package 150, the lead part 40 includes a first frame 50 on which the first IGBT 30 is mounted, a second frame 52 on which the second IGBT 32 is mounted, and a second frame 52 mounted on the second frame 52. The third frame 54 electrically connected to the IGBT 32, the fourth frame 156 on which the control IC 142 is mounted, and the plurality of bonding pads of the control IC 142 mounted on the fourth frame 156 are electrically connected. A plurality of fifth frames 158, a sixth frame 160 mounting the control IC 142, and a plurality of seventh frames electrically connected to a plurality of bonding pads of the control IC 142 mounted on the sixth frame 160. Frame 162. The frames 50, 52, 54, 156, 158, 160, and 162 are connected to the leads of the lead portion 152, respectively.

制御ＩＣ１４２は、対向する２つの表面（主面）を備える。それらの一方の主面には、接地電極が設けられ、他方の主面には、複数のボンディングパッドが設けられる。制御ＩＣ１４２は、その接地電極が第４のフレーム１５６に接触するように、第４のフレーム１５６に搭載される。複数の第５のフレーム１５８は、それぞれ、ボンディングワイヤ１７０によって、制御ＩＣ１４２のボンディングパッドの１つに接続される。本実施の形態による半導体装置では、制御ＩＣ１４２のボンディングパッドが、制御ＩＣの主面の外周部に周辺配置されるので、第５のフレーム１５８は、各々のボンディングパッドに対応するように、第４のフレーム１５６の周囲に配置される。   The control IC 142 includes two opposing surfaces (main surfaces). One of the main surfaces is provided with a ground electrode, and the other main surface is provided with a plurality of bonding pads. The control IC 142 is mounted on the fourth frame 156 so that the ground electrode is in contact with the fourth frame 156. Each of the plurality of fifth frames 158 is connected to one of the bonding pads of the control IC 142 by a bonding wire 170. In the semiconductor device according to the present embodiment, the bonding pads of the control IC 142 are arranged around the outer peripheral portion of the main surface of the control IC, so that the fifth frame 158 corresponds to each bonding pad. Around the frame 156.

制御ＩＣ１４４は、対向する２つの表面（主面）を備える。それらの一方の主面には、接地電極が設けられ、他方の主面には、複数のボンディングパッドが設けられる。制御ＩＣ１４４は、その接地電極が第６のフレーム１６０に接触するように、第６のフレーム１６０に搭載される。複数の第７のフレーム１６２は、それぞれ、ボンディングワイヤ１７２によって、制御ＩＣ１４４のボンディングパッドの１つに接続される。本実施の形態による半導体装置では、制御ＩＣ１４４のボンディングパッドが、制御ＩＣ１４４の主面の外周部に周辺配置されるので、第７のフレーム１６２は、各々のボンディングパッドに対応するように、第６のフレーム１６０の周囲に配置される。   The control IC 144 includes two opposing surfaces (main surfaces). One of the main surfaces is provided with a ground electrode, and the other main surface is provided with a plurality of bonding pads. The control IC 144 is mounted on the sixth frame 160 such that the ground electrode is in contact with the sixth frame 160. Each of the multiple seventh frames 162 is connected to one of the bonding pads of the control IC 144 by a bonding wire 172. In the semiconductor device according to the present embodiment, since the bonding pads of the control IC 144 are arranged around the outer periphery of the main surface of the control IC 144, the seventh frame 162 corresponds to each bonding pad. The frame 160 is arranged around the periphery.

図９に示されるように、パッケージ１５０の外部に突出するリードは、一方向に並ぶリード部１５２を構成する。第４のフレーム１５６に接続されるリード（ＶＮ１ｐ）と、第５のフレーム１５８に接続される複数のリードは、相互に隣接するように配置され、リード群１８０を構成する。また、第６のフレーム１６０に接続されるリード（ＶＮ１）と、第７のフレーム１６２に接続される複数のリードは、相互に隣接するように配置され、リード群１８２を構成する。リード部１５２の一方の端には、Ｐ端子が配置され、そのＰ端子に隣接してＮ端子が配置される。また、そのＮ端子に隣接して、リード群１８２が配置される。さらに、そのリード群１８２に隣接して、リード群１８０が配置される。そして、リード部１５２の他方の端には、リード群１８０に隣接して、センター端子（Ｔｃ）が配置される。すなわち、センター端子（Ｔｃ）は、リード部１５２の最端に位置される。   As shown in FIG. 9, the leads protruding to the outside of the package 150 constitute lead parts 152 arranged in one direction. The lead (VN1p) connected to the fourth frame 156 and the plurality of leads connected to the fifth frame 158 are arranged adjacent to each other to constitute a lead group 180. Further, the lead (VN1) connected to the sixth frame 160 and the plurality of leads connected to the seventh frame 162 are arranged adjacent to each other, and constitute a lead group 182. A P terminal is disposed at one end of the lead portion 152, and an N terminal is disposed adjacent to the P terminal. A lead group 182 is arranged adjacent to the N terminal. Further, a lead group 180 is disposed adjacent to the lead group 182. A center terminal (Tc) is disposed adjacent to the lead group 180 at the other end of the lead portion 152. That is, the center terminal (Tc) is positioned at the extreme end of the lead portion 152.

図１１は、本実施の形態による半導体装置を使用して交流チョッパ回路を構成する場合に、その半導体装置をプリント基板に実装して構成する実装体を示す図である。図１１に示されるように、半導体装置（ＩＰＭ）１４０が、プリント基板２００に実装される。半導体装置１４０のリードは、プリント基板２００に設けられた配線電極に接続される。プリント基板２００の上面には、負荷（図８参照。図８において、上記負荷は、「Ｍ」で示される。）に接続される配線２０２が設けられる。配線２０２には、半導体装置１４０のセンター端子（Ｔｃ）が接続される。   FIG. 11 is a diagram showing a mounting body configured by mounting a semiconductor device on a printed circuit board when an AC chopper circuit is configured using the semiconductor device according to the present embodiment. As shown in FIG. 11, a semiconductor device (IPM) 140 is mounted on the printed circuit board 200. Leads of the semiconductor device 140 are connected to wiring electrodes provided on the printed circuit board 200. On the upper surface of the printed circuit board 200, a wiring 202 connected to a load (see FIG. 8; in FIG. 8, the load is indicated by “M”) is provided. A center terminal (Tc) of the semiconductor device 140 is connected to the wiring 202.

また、プリント基板２００の上面には、半導体装置１４０のＰ端子、及びＮ端子に接続される銅箔導体２０４が設けられる。銅箔導体２０４には、半導体装置１４０のＰ端子、及びＮ端子の両方が接続される。   A copper foil conductor 204 connected to the P terminal and N terminal of the semiconductor device 140 is provided on the upper surface of the printed circuit board 200. Both the P terminal and N terminal of the semiconductor device 140 are connected to the copper foil conductor 204.

さらに、プリント基板２００の上面に対向する表面（下面）にも、複数の配線２１０が設けられる。リード群１８０，１８２におけるリードは、それぞれ、プリント基板２００に設けられたスルーホールに挿入され、プリント配線板２００の下面に設けられた配線２１０の各々に接続される。   Furthermore, a plurality of wirings 210 are also provided on the surface (lower surface) facing the upper surface of the printed circuit board 200. The leads in the lead groups 180 and 182 are respectively inserted into through holes provided in the printed circuit board 200 and connected to the respective wirings 210 provided on the lower surface of the printed wiring board 200.

本実施の形態による半導体装置によれば、ＳＩＰ型ＩＰＭにおいて、センター端子Ｔｃが、リード部の一番端に位置される。よって、プリント基板におけるＴｃ銅箔導体を、Ｐ銅箔導体及びＮ銅箔導体に挟まれた位置から迂回させて配置するといったことを行う必要がなく、Ｔｃ銅箔導体を、センター端子に接続されるように、より簡単に配置することができる。これにより、配線に必要なプリント基板の面積を小さくすることができるので、プリント基板における半導体装置の実装に必要な面積を小さくすることができる。   According to the semiconductor device of the present embodiment, the center terminal Tc is located at the end of the lead portion in the SIP type IPM. Therefore, there is no need to arrange the Tc copper foil conductor on the printed circuit board by detouring from the position sandwiched between the P copper foil conductor and the N copper foil conductor, and the Tc copper foil conductor is connected to the center terminal. It can be arranged more easily. As a result, the area of the printed board necessary for wiring can be reduced, so that the area required for mounting the semiconductor device on the printed board can be reduced.

本実施の形態による半導体装置によれば、その電位が互いに近似しているリードＶＮ１とＮ端子とを隣接して配置するので、リードＶＮ１の電位を安定させることができる。また、リードＶＮ１とＮ端子とは電位が近いために端子間ピッチを最小にすることができる。結果として、小型で信頼性の高いＩＰＭを実現できる。なお、本実施の形態による半導体装置においては、Ｎ端子を、ＶＮ１端子に隣接して配置したが、ＶＮ１ｐ端子に隣接して配置しても、同様の効果が得られる。その際には、Ｎ端子とセンター端子との間にＰ端子が配置される。   In the semiconductor device according to the present embodiment, the lead VN1 and the N terminal whose potentials are close to each other are arranged adjacent to each other, so that the potential of the lead VN1 can be stabilized. Further, since the potentials of the lead VN1 and the N terminal are close to each other, the pitch between the terminals can be minimized. As a result, a compact and highly reliable IPM can be realized. In the semiconductor device according to the present embodiment, the N terminal is disposed adjacent to the VN1 terminal. However, the same effect can be obtained even when the N terminal is disposed adjacent to the VN1p terminal. In that case, the P terminal is arranged between the N terminal and the center terminal.

本実施の形態による半導体装置は、ＩＧＢＴ素子のそれぞれに対して制御ＩＣが与えられる。これは、ＩＧＢＴが逆並列で接続される回路に適用する場合に、特に有用である。   In the semiconductor device according to the present embodiment, a control IC is provided for each IGBT element. This is particularly useful when applied to a circuit in which IGBTs are connected in antiparallel.

なお、本実施の形態による半導体装置においては、パワーデバイスのそれぞれに対して制御ＩＣを設けたが、実施の形態１及び実施の形態２と同じように、２つのパワーデバイスを単一の制御ＩＣを用いて制御することも可能である。その場合には、パッケージ内部の部品接続を、図３と同様にすればよい。図１２は、そのような半導体装置を使用して交流チョッパ回路を構成する場合に、半導体装置をプリント基板に実装して構成する実装体を示す図である。図１２に示されるように、半導体装置（ＩＰＭ）２２０のリードが、プリント基板２２２に設けられた配線電極に接続される。プリント基板２２２の上面には、負荷（図８参照。図８において、上記負荷は、「Ｍ」で示される。）に接続される配線２２４が設けられ、半導体装置２２０のセンター端子（Ｔｃ）が接続される。また、プリント基板２２２の上面には、半導体装置２２０のＰ端子、及びＮ端子に接続される銅箔導体２２６が設けられ、銅箔導体２２６には、半導体装置２２０のＰ端子、及びＮ端子の両方が接続される。さらに、プリント基板２２０の上面に対向する表面（下面）にも、複数の配線２２８が設けられる。リードは、それぞれ、プリント基板２２２に設けられたスルーホールに挿入され、プリント基板２２２の下面に設けられた配線２２８の各々に接続される。   In the semiconductor device according to the present embodiment, a control IC is provided for each power device. However, as in the first and second embodiments, two power devices are connected to a single control IC. It is also possible to control using. In that case, the component connections inside the package may be made the same as in FIG. FIG. 12 is a diagram showing a mounting body configured by mounting a semiconductor device on a printed circuit board when an AC chopper circuit is configured using such a semiconductor device. As shown in FIG. 12, the lead of the semiconductor device (IPM) 220 is connected to a wiring electrode provided on the printed board 222. On the upper surface of the printed circuit board 222, a wiring 224 connected to a load (see FIG. 8, the load is indicated by “M”) is provided, and a center terminal (Tc) of the semiconductor device 220 is provided. Connected. A copper foil conductor 226 connected to the P terminal and N terminal of the semiconductor device 220 is provided on the upper surface of the printed circuit board 222. The copper foil conductor 226 includes a P terminal and an N terminal of the semiconductor device 220. Both are connected. Further, a plurality of wirings 228 are also provided on the surface (lower surface) facing the upper surface of the printed circuit board 220. Each lead is inserted into a through-hole provided in the printed circuit board 222 and connected to each of the wirings 228 provided on the lower surface of the printed circuit board 222.

一般的なインバータ回路におけるインバータ部の構成を示す図。The figure which shows the structure of the inverter part in a general inverter circuit. 実施の形態１による半導体装置の概観図。1 is an overview diagram of a semiconductor device according to a first embodiment. 実施の形態１による半導体装置のパッケージ内部の部品接続を示す平面図。FIG. 3 is a plan view showing component connection inside the package of the semiconductor device according to the first embodiment. 図３に対応する、実施の形態１による半導体装置の回路構成を示す図。FIG. 4 shows a circuit configuration of the semiconductor device according to the first embodiment corresponding to FIG. 3. 実施の形態１による半導体装置を使用してインバータ回路を構成する場合に、その半導体装置をプリント基板に実装して構成する実装体を示す図。The figure which shows the mounting body which mounts and comprises the semiconductor device on a printed circuit board, when comprising an inverter circuit using the semiconductor device by Embodiment 1. FIG. 実施の形態２による半導体装置のパッケージ内部の部品接続を示す平面図。FIG. 9 is a plan view showing component connection inside a package of a semiconductor device according to a second embodiment. 一般的な三相ＡＣ−ＡＣコンバータの構成を示す図。The figure which shows the structure of a general three-phase AC-AC converter. 図７のＡＣ−ＡＣコンバータに含まれる交流チョッパ回路の主回路の構成を示す回路図。The circuit diagram which shows the structure of the main circuit of the alternating current chopper circuit contained in the AC-AC converter of FIG. 実施の形態３による半導体装置のパッケージ内部の部品接続を示す平面図。FIG. 9 is a plan view showing component connection inside a package of a semiconductor device according to a third embodiment. 図９に対応する、実施の形態３による半導体装置の回路構成を示す図。FIG. 10 is a diagram illustrating a circuit configuration of a semiconductor device according to a third embodiment corresponding to FIG. 9; 実施の形態３による半導体装置を使用して交流チョッパ回路を構成する場合に、その半導体装置をプリント基板に実装して構成する実装体を示す図。The figure which shows the mounting body which mounts and comprises the semiconductor device on a printed circuit board, when comprising an AC chopper circuit using the semiconductor device by Embodiment 3. FIG. 実施の形態３による別の半導体装置を使用して交流チョッパ回路を構成する場合に、その半導体装置をプリント基板に実装して構成する実装体を示す図。The figure which shows the mounting body which mounts and comprises the semiconductor device on a printed circuit board, when comprising an alternating current chopper circuit using another semiconductor device by Embodiment 3. FIG.

符号の説明Explanation of symbols

２０ 半導体装置、 ２２ パッケージ、 ２４ リード、 ２６ リード部、 ３０，３２ ＩＧＢＴ素子、 ３４，３６ ダイオード素子、 ３８ 制御ＩＣ、 ４０ フレーム部、 ５０，５２，５４，５６，５８ フレーム、 ６０，６２ コレクタ電極、 ７０，７２，７４，７６，７８，８０，８２，８４，８６ ボンディングワイヤ
20 semiconductor device, 22 package, 24 lead, 26 lead part, 30, 32 IGBT element, 34, 36 diode element, 38 control IC, 40 frame part, 50, 52, 54, 56, 58 frame, 60, 62 collector electrode 70, 72, 74, 76, 78, 80, 82, 84, 86 Bonding wire

Claims (5)

その内部に半導体素子を含むパッケージと、リードフレームとを備える半導体装置であって、
前記リードフレームは、
前記パッケージの内部において前記半導体素子を搭載するフレーム部と、
前記フレーム部につなげられ、前記パッケージの一側面から突出するリード部と
から成り、
前記パッケージは、その内部に、
第１の電力用スイッチング半導体素子と、
第２の電力用スイッチング半導体素子と、
前記第１の電力用スイッチング半導体素子と前記第２の電力用スイッチング半導体素子とを制御する単一の制御用半導体素子と
を含み、
前記第１の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第１の電極を有し、他方に第２の電極を有し、
前記第２の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第３の電極を有し、他方に第４の電極を有し、
前記制御用半導体素子は、２つの対向する主面を備え、その主面の一方に接地電極を有し、他方に複数の電極パッドを有し、
前記フレーム部は、
その表面に、前記第１の電力用スイッチング半導体素子を、その第１の電極が接するように搭載する第１のフレームと、
その表面に、前記第２の電力用スイッチング半導体素子を、その第３の電極が接するように搭載し、かつ前記第１のフレームに搭載された前記第１の電力用スイッチング半導体素子の第２の電極と電気的に接続される第２のフレームと、
前記第２のフレームに搭載された前記第２の電力用スイッチング半導体素子の第４の電極と電気的に接続される第３のフレームと、
その表面に、前記制御用半導体素子を、その接地電極が接するように搭載する第４のフレームと、
前記第４のフレームに搭載された前記制御用半導体素子の電極パッドの各々と電気的に接続される複数の第５のフレームと
を備え、
前記リード部は、前記フレーム部の各フレームにつなげられた複数のリードの列であり、
前記第２のフレームにつなげられた前記リードが、前記列の最端に配置される半導体装置。 A semiconductor device including a package including a semiconductor element therein and a lead frame,
The lead frame is
A frame portion for mounting the semiconductor element inside the package;
A lead portion connected to the frame portion and projecting from one side of the package;
The package is inside,
A first power switching semiconductor element;
A second power switching semiconductor element;
A single control semiconductor element that controls the first power switching semiconductor element and the second power switching semiconductor element;
The first power switching semiconductor element includes two opposing main surfaces, one of the main surfaces has a first electrode, and the other has a second electrode,
The second power switching semiconductor element includes two opposing main surfaces, one of the main surfaces has a third electrode, and the other has a fourth electrode,
The control semiconductor element includes two opposing main surfaces, one of the main surfaces has a ground electrode, the other has a plurality of electrode pads,
The frame part is
A first frame on which the first power switching semiconductor element is mounted so that the first electrode is in contact with the surface;
The second power switching semiconductor element is mounted on the surface thereof so that the third electrode is in contact therewith, and the second power switching semiconductor element mounted on the first frame is a second one. A second frame electrically connected to the electrode;
A third frame electrically connected to a fourth electrode of the second power switching semiconductor element mounted on the second frame;
A fourth frame on which the control semiconductor element is mounted so that the ground electrode is in contact with the surface;
A plurality of fifth frames electrically connected to each of the electrode pads of the control semiconductor element mounted on the fourth frame;
The lead portion is a row of a plurality of leads connected to each frame of the frame portion,
A semiconductor device in which the lead connected to the second frame is arranged at the end of the row. その内部に半導体素子を含むパッケージと、リードフレームとを備える半導体装置であって、
前記リードフレームは、
前記パッケージの内部において前記半導体素子を搭載するフレーム部と、
前記フレーム部につなげられ、前記パッケージの一側面から突出するリード部と
から成り、
前記パッケージは、その内部に、
第１の電力用スイッチング半導体素子と、
第２の電力用スイッチング半導体素子と、
前記第１の電力用スイッチング半導体素子と前記第２の電力用スイッチング半導体素子のそれぞれを制御する２つの制御用半導体素子と
を含み、
前記第１の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第１の電極を有し、他方に第２の電極を有し、
前記第２の電力用スイッチング半導体素子は、２つの対向する主面を備え、その主面の一方に第３の電極を有し、他方に第４の電極を有し、
前記制御用半導体素子は、２つの対向する主面を備え、その主面の一方に接地電極を有し、他方に複数の電極パッドを有し、
前記フレーム部は、
その表面に、前記第１の電力用スイッチング半導体素子を、その第１の電極が接するように搭載する第１のフレームと、
その表面に、前記第２の電力用スイッチング半導体素子を、その第３の電極が接するように搭載し、かつ前記第１のフレームに搭載された前記第１の電力用スイッチング半導体素子の第２の電極と電気的に接続される第２のフレームと、
前記第２のフレームに搭載された前記第２の電力用スイッチング半導体素子の第４の電極と電気的に接続される第３のフレームと、
その表面に、前記制御用半導体素子のそれぞれを、その接地電極が接するように搭載する２つの第４のフレームと、
前記第４のフレームに搭載された前記制御用半導体素子の電極パッドの各々と電気的に接続される複数の第５のフレームと
を含み、
前記リード部は、前記フレーム部の各フレームにつなげられた複数のリードの列であり、
前記第２のフレームにつなげられた前記リードが、前記列の最端に配置される半導体装置。 A semiconductor device including a package including a semiconductor element therein and a lead frame,
The lead frame is
A frame portion for mounting the semiconductor element inside the package;
A lead portion connected to the frame portion and projecting from one side of the package;
The package is inside,
A first power switching semiconductor element;
A second power switching semiconductor element;
Two control semiconductor elements for controlling each of the first power switching semiconductor element and the second power switching semiconductor element,
The first power switching semiconductor device includes two opposing main surfaces, one of the main surfaces has a first electrode, and the other has a second electrode,
The second power switching semiconductor element includes two opposing main surfaces, one of the main surfaces has a third electrode, and the other has a fourth electrode,
The control semiconductor element includes two opposing main surfaces, one of the main surfaces has a ground electrode, the other has a plurality of electrode pads,
The frame part is
A first frame on which the first power switching semiconductor element is mounted so that the first electrode is in contact with the surface;
The second power switching semiconductor element is mounted on the surface so that the third electrode is in contact therewith, and the second power switching semiconductor element mounted on the first frame is second A second frame electrically connected to the electrode;
A third frame electrically connected to a fourth electrode of the second power switching semiconductor element mounted on the second frame;
Two fourth frames for mounting each of the control semiconductor elements on the surface so that the ground electrode is in contact therewith,
A plurality of fifth frames electrically connected to each of the electrode pads of the control semiconductor element mounted on the fourth frame;
The lead portion is a row of a plurality of leads connected to each frame of the frame portion,
A semiconductor device in which the lead connected to the second frame is arranged at the end of the row. 前記第４のフレームにつなげられた少なくとも１つの前記リードが、前記第３のフレームにつなげられた前記リードに隣接して配置される請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein at least one of the leads connected to the fourth frame is disposed adjacent to the lead connected to the third frame. 請求項１又は３に記載の複数の半導体装置と、複数の前記半導体装置を実装する単一の実装基板とを備える半導体装置の実装体であって、
前記実装基板は、その１つの表面に、
各々の前記半導体装置の前記第１のフレームにつなげられた前記リードが接続される第１の配線と、
各々の前記半導体装置の前記第２のフレームにつなげられた前記リードが接続される複数の第２の配線と、
各々の前記半導体装置の前記第３のフレームにつなげられた前記リードが接続される第３の配線と
を備え、
前記第１の配線、及び前記第３の配線は、それぞれ、複数の前記半導体装置の配列方向に沿って延びた単一の配線である実装体。 A mounting body of a semiconductor device comprising a plurality of semiconductor devices according to claim 1 and a single mounting substrate on which the plurality of semiconductor devices are mounted,
The mounting substrate has one surface thereof,
A first wiring to which the lead connected to the first frame of each of the semiconductor devices is connected;
A plurality of second wirings to which the leads connected to the second frame of each of the semiconductor devices are connected;
A third wiring connected to the lead connected to the third frame of each of the semiconductor devices; and
Each of the first wiring and the third wiring is a mounting body that is a single wiring extending along the arrangement direction of the plurality of semiconductor devices. 請求項１から３のいずれかに記載の半導体装置と、前記半導体装置を実装する実装基板とを備える半導体装置の実装体であって、
前記半導体装置の前記リードの列において、前記第１のフレームにつなげられた前記リードと、前記第３のフレームにつなげられた前記リードが隣接し、
前記実装基板は、その１つの表面に、
前記半導体装置の前記第１のフレーム、及び前記第３のフレームのそれぞれにつなげられた前記リードが接続される第１の配線と、
前記半導体装置の前記第２のフレームにつなげられた前記リードが接続される第２の配線と
を備える実装体。 A semiconductor device mounting body comprising the semiconductor device according to any one of claims 1 to 3 and a mounting substrate on which the semiconductor device is mounted,
In the row of leads of the semiconductor device, the lead connected to the first frame and the lead connected to the third frame are adjacent to each other,
The mounting substrate has one surface thereof,
A first wiring to which the lead connected to each of the first frame and the third frame of the semiconductor device is connected;
A mounting body comprising: a second wiring connected to the lead connected to the second frame of the semiconductor device.
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