JP2005149625A - Semiconductor memory - Google Patents

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Norihisa Sone
紀久 曽根
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Oki Electric Industry Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce read errors of stored-value caused by the variation of characteristics of a memory transistor in a semiconductor memory. <P>SOLUTION: A sense amplifier, which can set a reference current Iref to be supplied to a bit line in accordance with the varied characteristics of the memory transistor, is used in the semiconductor memory. The sense amplifier is provided with; a pMOS transistor 511 in which a source is connected to a power source line VDD, and a drain and a gate are connected to each other; a resistor 514 whose one end is connected to the drain of the pMOS transistor 511 and whose other end is connected to a ground line GND; pMOS transistors 512-1 to 512-3 in which the sources are connected to the power source line VDD and the gates are connected to the drain of the pMOS transistor 511; and trimming resistors 515-1 to 515-3 which individually control "On/Off" of the corresponding pMOS transistors 512-1 to 512-3. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体メモリに関し、より詳細には、各ビット線に定電流を供給するセンスアンプの改良に関する。   The present invention relates to a semiconductor memory, and more particularly to an improvement in a sense amplifier that supplies a constant current to each bit line.

半導体メモリは、マトリクス状に配置されたメモリセル群と、このメモリセル群の列毎に設けられたワード線と、このメモリセル群の行毎に設けられたビット線とを備えている。   The semiconductor memory includes a group of memory cells arranged in a matrix, a word line provided for each column of the memory cell group, and a bit line provided for each row of the memory cell group.

この種の半導体メモリとしては、例えば下記特許文献1、2に開示されたものが知られている。   As this type of semiconductor memory, for example, those disclosed in Patent Documents 1 and 2 below are known.

半導体メモリとしては、例えば、記憶値を1ビットずつ読み出すタイプのメモリや、1バイト(すなわち8ビット)の記憶値を同時に読み出すタイプのメモリがある。記憶値を1ビットずつ読み出すタイプのメモリでは、1本のワード線と1本のビット線とが同時に選択される。一方、1バイトの記憶値を同時に読み出すタイプのメモリでは、1本のワード線と8本のビット線とが同時に選択される。被選択ビット線には、定電流Iref が供給される。   As the semiconductor memory, for example, there is a type of memory that reads a stored value bit by bit, and a type of memory that reads a stored value of 1 byte (that is, 8 bits) simultaneously. In a type of memory that reads stored values bit by bit, one word line and one bit line are selected simultaneously. On the other hand, in a type of memory that simultaneously reads a 1-byte stored value, one word line and eight bit lines are selected simultaneously. A constant current Iref is supplied to the selected bit line.

各メモリセルは、例えば1個のメモリトランジスタを有している。二値化データは、メモリトランジスタのオン状態/オフ状態として、記憶される。例えばEEP−ROM(Electrically Erasable Programmable Read Only Memory) やフラッシュメモリでは、フローティングゲートの蓄電/非蓄電により、二値化データが記録される。また、マスクROM(Read Only Memory)では、ゲート電極のプルアップ/プルダウンにより、二値化データが記録される。   Each memory cell has, for example, one memory transistor. The binarized data is stored as the on / off state of the memory transistor. For example, in EEP-ROM (Electrically Erasable Programmable Read Only Memory) and flash memory, binary data is recorded by storage / non-storage of the floating gate. In a mask ROM (Read Only Memory), binary data is recorded by pulling up / down a gate electrode.

被選択メモリセル内のメモリトランジスタがオンしているとき、定電流Iref の一部はメモリトランジスタを介してグランド線に放出され、したがって、このメモリセルに接続されたビット線の電位は低下する。一方、選択されたメモリセルのメモリトランジスタがオフしているとき、メモリトランジスタはグランド線に電流を放出せず、したがって、このメモリセルに接続されたビット線の電位は低下しない。このようにして、メモリトランジスタのオン/オフにより、ビット線電位のハイレベル/ローレベルが決定される。したがって、ビット線電位のハイレベル/ローレベルを判定することにより、メモリトランジスタの記憶値を読み出すことができる。
特開平6−60677号公報 特開2000−306392号公報
When the memory transistor in the selected memory cell is on, a part of the constant current Iref is discharged to the ground line through the memory transistor, and therefore the potential of the bit line connected to this memory cell is lowered. On the other hand, when the memory transistor of the selected memory cell is off, the memory transistor does not discharge current to the ground line, and therefore the potential of the bit line connected to this memory cell does not decrease. Thus, the high level / low level of the bit line potential is determined by turning on / off the memory transistor. Therefore, the stored value of the memory transistor can be read by determining the high level / low level of the bit line potential.
JP-A-6-60677 JP 2000-306392 A

ビット線電位のハイレベル/ローレベルは、センスアンプからビット線に供給される定電流Iref と、選択されたメモリトランジスタからグランド線に流出される電流Icellとの差で決まる。したがって、誤読み出しを防止するためには、電流Iref −Icellを正確に制御する必要がある。   The high / low level of the bit line potential is determined by the difference between the constant current Iref supplied from the sense amplifier to the bit line and the current Icell flowing out from the selected memory transistor to the ground line. Therefore, in order to prevent erroneous reading, it is necessary to accurately control the current Iref-Icell.

ここで、センスアンプの電流Iref は、ミラー回路を用いることにより、高精度に制御することが可能である。これに対して、メモリトランジスタを流れる電流Icellは、デバイス毎の特性ばらつきの影響を受けるので、高精度に制御することは困難である。また、1個のデバイス内において、メモリセルの位置に応じてメモリトランジスタの特性が異なる場合もある。メモリトランジスタの特性ばらつきを生じさせる要因としては、例えば、ゲート酸化膜の厚さ、フローティングゲートのキャパシタンス、トンネルウインドウの径のばらつきが考えられる。   Here, the current Iref of the sense amplifier can be controlled with high accuracy by using a mirror circuit. On the other hand, since the current Icell flowing through the memory transistor is affected by the characteristic variation for each device, it is difficult to control with high accuracy. In one device, the characteristics of the memory transistor may differ depending on the position of the memory cell. As factors causing variations in the characteristics of the memory transistor, for example, variations in the thickness of the gate oxide film, the capacitance of the floating gate, and the diameter of the tunnel window can be considered.

メモリトランジスタの特性ばらつきは、記憶値の誤読み出しの原因になり、したがって半導体メモリの歩留まりを低下させる要因になる。   Variations in the characteristics of the memory transistors cause erroneous reading of stored values, and thus reduce the yield of semiconductor memories.

本発明の課題は、メモリトランジスタの特性ばらつきの影響を抑制し、半導体メモリの歩留まりを向上させる点にある。   An object of the present invention is to suppress the influence of characteristic variations of memory transistors and improve the yield of semiconductor memories.

本発明に係る半導体メモリは、ビット線に供給するための基準電流を生成する電流生成回路が、第1主電極が第1電源線に接続され且つ第2主電極と制御電極とが相互接続された第1トランジスタと、一端が第1トランジスタの第2主電極に接続され且つ他端が第2電源線に接続された抵抗と、第1主電極が第1電源線に接続され且つ制御電極が第1トランジスタの制御電極に接続された複数個の第2トランジスタと、該第2トランジスタ毎に設けられており、対応する当該第2トランジスタの第2主電極に第1主電極が接続され且つ第2主電極から基準電流を出力する第3トランジスタと、第3トランジスタのオン/オフを個別に制御する電流制御回路とを備える。   In a semiconductor memory according to the present invention, a current generation circuit that generates a reference current to be supplied to a bit line has a first main electrode connected to a first power supply line, and a second main electrode and a control electrode connected to each other. A first transistor, a resistor having one end connected to the second main electrode of the first transistor and the other end connected to the second power supply line, a first main electrode connected to the first power supply line, and a control electrode A plurality of second transistors connected to the control electrode of the first transistor, and provided for each second transistor, the first main electrode being connected to the second main electrode of the corresponding second transistor, and the second transistor A third transistor that outputs a reference current from the two main electrodes; and a current control circuit that individually controls on / off of the third transistor.

本発明に係る半導体メモリでは、ビット線に供給される基準電流は、オンしている第3トランジスタを流れる電流の和になる。このため、第3トランジスタのオン/オフを電流制御回路で個別に制御することにより、基準電流を調整することができる。したがって、本発明によれば、ビット線に供給される基準電流を、半導体メモリの特性に応じて調整することができ、これにより、半導体メモリの歩留まりを向上させることができる。   In the semiconductor memory according to the present invention, the reference current supplied to the bit line is the sum of the currents flowing through the third transistor that is turned on. For this reason, the reference current can be adjusted by individually controlling on / off of the third transistor by the current control circuit. Therefore, according to the present invention, the reference current supplied to the bit line can be adjusted according to the characteristics of the semiconductor memory, thereby improving the yield of the semiconductor memory.

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。   Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the size, shape, and arrangement relationship of each component are shown only schematically to the extent that the present invention can be understood, and the numerical conditions described below are merely examples. .

第1実施形態
本発明の第1実施形態について、図1〜図6を用いて説明する。
First Embodiment A first embodiment of the present invention will be described with reference to FIGS.

図1は、第1実施形態に係る半導体メモリの全体構成を概略的に示すブロック図である。図1に示したように、本実施形態の半導体メモリ100は、メモリマトリクス110と、アドレスバッファ120と、Yデコーダ130と、Xデコーダ140と、センスアンプ150と、複数本のワード線WLと、複数本のビット線BLとを備えている。   FIG. 1 is a block diagram schematically showing the overall configuration of the semiconductor memory according to the first embodiment. As shown in FIG. 1, the semiconductor memory 100 of the present embodiment includes a memory matrix 110, an address buffer 120, a Y decoder 130, an X decoder 140, a sense amplifier 150, a plurality of word lines WL, And a plurality of bit lines BL.

メモリマトリクス110は、図2に示したように、マトリクス状に配置された複数のメモリセルM11〜Mmnを備えている。加えて、メモリマトリクス110の行毎に、制御線CLと、制御線選択用のnMOSトランジスタ111とが設けられている。各メモリセルM11〜Mmnは、メモリトランジスタ112と、ワード線選択トランジスタ113とを備えている。ここで、メモリトランジスタ112としてはフローティングゲート構造のnMOSトランジスタが採用され、且つ、ワード線選択トランジスタ113としては通常のnMOSトランジスタが採用される。制御線選択トランジスタ111は、ソースで制御線CLに接続され、ドレインから読出基準電圧Vref を入力し、且つ、ゲートでワード線WLに接続されている。メモリトランジスタ112は、ワード線選択トランジスタ113のソースにドレインで接続され、制御線CLにゲートで接続され、且つ、ソースでグランド線GNDに接続されている。ワード線選択トランジスタ113は、ドレインでビット線BLに接続され、且つ、ゲートでワード線WLに接続されている。いずれかのワード線WLが選択されたとき(すなわちハイレベルに設定されたとき)、対応する制御線選択トランジスタ111およびワード線選択トランジスタ113がオンする。これにより、メモリトランジスタ112は記憶値(フローティングゲートの電荷蓄積/非蓄積)に応じてオンまたはオフする。このため、ビット線BLとグランド線GNDとの導通/非導通は、メモリトランジスタ112の記憶値に応じて決定される。   As shown in FIG. 2, the memory matrix 110 includes a plurality of memory cells M11 to Mmn arranged in a matrix. In addition, a control line CL and an nMOS transistor 111 for selecting a control line are provided for each row of the memory matrix 110. Each of the memory cells M11 to Mmn includes a memory transistor 112 and a word line selection transistor 113. Here, an nMOS transistor having a floating gate structure is employed as the memory transistor 112, and a normal nMOS transistor is employed as the word line selection transistor 113. In the control line selection transistor 111, the source is connected to the control line CL, the read reference voltage Vref is input from the drain, and the gate is connected to the word line WL. The memory transistor 112 is connected to the source of the word line selection transistor 113 at the drain, connected to the control line CL at the gate, and connected to the ground line GND at the source. The word line select transistor 113 has a drain connected to the bit line BL and a gate connected to the word line WL. When any one of the word lines WL is selected (that is, set to a high level), the corresponding control line selection transistor 111 and word line selection transistor 113 are turned on. Thereby, the memory transistor 112 is turned on or off according to the stored value (charge accumulation / non-accumulation of the floating gate). Therefore, conduction / non-conduction between the bit line BL and the ground line GND is determined according to the stored value of the memory transistor 112.

アドレスバッファ120は、外部から入力された読出アドレスを上位アドレスと下位アドレスに分割する。上位アドレスは上位アドレス線121を介してYデコーダ130に送られ、また、下位アドレスは下位アドレス線122を介してXデコーダ140に送られる。本実施形態では、上位アドレスを8ビット、下位アドレスを4ビットとする。したがって、読出アドレスは、12ビットである。   The address buffer 120 divides a read address input from the outside into an upper address and a lower address. The upper address is sent to the Y decoder 130 via the upper address line 121, and the lower address is sent to the X decoder 140 via the lower address line 122. In this embodiment, the upper address is 8 bits and the lower address is 4 bits. Therefore, the read address is 12 bits.

Yデコーダ130は、上位アドレス線121から入力された上位アドレスに対応する、1本のワード線WLを選択する。上述のように、選択されたワード線WLはハイレベルに設定され、非選択のワード線WLはローレベルに設定される。本実施形態では、上位アドレスは8ビットであり、したがってワード線WLの本数は2の8乗すなわち256本である(図3参照)。図3に示したように、本実施形態では、最も小さい上位アドレス値‘00000000’に対応するワード線を最下段に配置し、最も大きい上位アドレス値‘11111111’に対応するワード線を最上段に配置した。   The Y decoder 130 selects one word line WL corresponding to the upper address input from the upper address line 121. As described above, the selected word line WL is set to the high level, and the non-selected word lines WL are set to the low level. In this embodiment, the upper address is 8 bits, and therefore the number of word lines WL is 2 to the 8th power, that is, 256 (see FIG. 3). As shown in FIG. 3, in the present embodiment, the word line corresponding to the smallest upper address value '00000000' is arranged at the lowest stage, and the word line corresponding to the largest upper address value '11111111' is arranged at the uppermost stage. Arranged.

Xデコーダ140は、下位アドレス線122から入力された下位アドレスに対応する、8本(1バイト)のビット線BLを選択する。本実施形態では、下位アドレスは4ビットであり、したがって下位アドレス値は2の4乗すなわち16種類である。このため、各下位アドレス値に8本のビット線が対応する場合(すなわち、1アドレス毎に1バイトの二値化データが格納される場合)、ビット線BLの総数は8×16すなわち128本である。図4に示したように、Xデコーダ140は、ビット線BLと同数の選択トランジスタ141,141,・・・を備えている。各選択トランジスタ141のドレインは、対応するビット線BLに接続される。また、各選択トランジスタ141のソースは、センスアンプ150の、対応する位のビット端子T1〜T8に接続される。さらに、各選択トランジスタ141のゲートは、アドレス制御線ACL1〜16のいずれかに接続される。ここで、アドレス制御線ACL1〜ACL16は、下位アドレス線122の値に基づいて、図示しないデコーダによって選択される。図4に示したように、本実施形態では、最も小さい下位アドレス値‘0000’に対応する8本のビット線(すなわちアドレス制御線ACL1に対応する8本のビット線)を最も左側に配置し、最も大きい下位アドレス値‘1111’に対応する8本のビット線(すなわちアドレス制御線ACL16に対応する8本のビット線)を最も右側に配置した。   The X decoder 140 selects eight (1 byte) bit lines BL corresponding to the lower address input from the lower address line 122. In this embodiment, the lower address is 4 bits, and therefore, the lower address value is the fourth power of 2, that is, 16 types. Therefore, when eight bit lines correspond to each lower address value (that is, when 1-byte binarized data is stored for each address), the total number of bit lines BL is 8 × 16, that is, 128. It is. As shown in FIG. 4, the X decoder 140 includes the same number of select transistors 141, 141,... As the bit lines BL. The drain of each selection transistor 141 is connected to the corresponding bit line BL. The source of each select transistor 141 is connected to the corresponding bit terminals T1 to T8 of the sense amplifier 150. Furthermore, the gate of each select transistor 141 is connected to one of address control lines ACL1-16. Here, the address control lines ACL1 to ACL16 are selected by a decoder (not shown) based on the value of the lower address line 122. As shown in FIG. 4, in this embodiment, eight bit lines corresponding to the smallest lower address value “0000” (that is, eight bit lines corresponding to the address control line ACL1) are arranged on the leftmost side. The eight bit lines corresponding to the largest lower address value '1111' (that is, the eight bit lines corresponding to the address control line ACL16) are arranged on the rightmost side.

センスアンプ150は、選択されたメモリセルから記憶値を読み出す。センスアンプ150は、8個の読出回路を備えている。各読出回路は、対応するビット端子T1〜T8(図4参照)に接続される。以下、センスアンプ150について説明する。   The sense amplifier 150 reads the stored value from the selected memory cell. The sense amplifier 150 includes eight readout circuits. Each readout circuit is connected to a corresponding bit terminal T1 to T8 (see FIG. 4). Hereinafter, the sense amplifier 150 will be described.

図5は、センスアンプ150の構成例を示す回路図である。センスアンプ150は、カレントミラー回路510と、読出回路520とを備えている。   FIG. 5 is a circuit diagram illustrating a configuration example of the sense amplifier 150. The sense amplifier 150 includes a current mirror circuit 510 and a read circuit 520.

カレントミラー回路510は、pMOSトランジスタ511,512−1〜512−3,513−1〜513−3と、抵抗514と、トリミングレジスタ515−1〜515−3とを備えている。pMOSトランジスタ512−1〜512−3,513−1〜513−3は、それぞれ、ビット端子毎に設けられる。一方、pMOSトランジスタ511、抵抗514およびトリミングレジスタ515−1〜515−3は、センスアンプ150内にそれぞれ1個設けられる。   The current mirror circuit 510 includes pMOS transistors 511, 512-1 to 512-3, 513-1 to 513-3, a resistor 514, and trimming registers 515-1 to 515-3. The pMOS transistors 512-1 to 512-3 and 513-1 to 513-3 are provided for each bit terminal. On the other hand, one pMOS transistor 511, one resistor 514, and one trimming register 515-1 to 515-3 are provided in the sense amplifier 150, respectively.

pMOSトランジスタ511,512−1〜512−3は、ソースが電源線VDDに接続され、且つ、ゲートがpMOSトランジスタ511のドレインに接続されている。抵抗514は、一端がpMOSトランジスタ511のドレインに接続され且つ他端がグランド線GNDに接続されている。本実施形態では、pMOSトランジスタ511,512−1〜512−3の特性を、同一とする。スイッチ用のpMOSトランジスタ513−1〜513−3は、対応するpMOSトランジスタ512−1〜512−3のドレインにソースが接続され、且つ、読出回路520のノードN2(図6(B)参照)にドレインが共通接続されている。本実施形態では、pMOSトランジスタ513−1〜513−3の特性を、同一とする。したがって、pMOSトランジスタ513−1〜513−3がオンしているときのドレイン電流Iref1,Iref2,Iref3は、同じ値になる。   In the pMOS transistors 511, 512-1 to 512-3, the source is connected to the power supply line VDD, and the gate is connected to the drain of the pMOS transistor 511. The resistor 514 has one end connected to the drain of the pMOS transistor 511 and the other end connected to the ground line GND. In the present embodiment, the characteristics of the pMOS transistors 511, 512-1 to 512-3 are the same. The switching pMOS transistors 513-1 to 513-3 have their sources connected to the drains of the corresponding pMOS transistors 512-1 to 512-3, and are connected to the node N2 of the readout circuit 520 (see FIG. 6B). The drains are connected in common. In the present embodiment, the characteristics of the pMOS transistors 513-1 to 513-3 are the same. Therefore, the drain currents Iref1, Iref2, and Iref3 when the pMOS transistors 513-1 to 513-3 are on have the same value.

トリミングレジスタ515−1の内部構成を、図6(A)に示す。トリミングレジスタ515−1は、スイッチ用pMOSトランジスタ513−1のオン/オフを制御する。トリミングレジスタ515−1は、フローティングゲート構造のnMOSトランジスタ611と、定電流源612と、インバータ613とを備えている。nMOSトランジスタ611は、ソースがグランド線GNDに接続され、ドレインが定電流源612に接続され、且つ、ゲートに基準電位Vref が常時印加されている。また、インバータ613は、nMOSトランジスタ611のドレインに入力端子が接続され、且つ、スイッチ用pMOSトランジスタ513−1のゲートに出力端子が接続されている。なお、トリミングレジスタ515−2,515−3の構成・動作は、トリミングレジスタ515−1の構成・動作と同様であるので、説明を省略する。   An internal configuration of the trimming register 515-1 is shown in FIG. The trimming register 515-1 controls on / off of the switching pMOS transistor 513-1. The trimming register 515-1 includes an nMOS transistor 611 having a floating gate structure, a constant current source 612, and an inverter 613. In the nMOS transistor 611, the source is connected to the ground line GND, the drain is connected to the constant current source 612, and the reference potential Vref is constantly applied to the gate. The inverter 613 has an input terminal connected to the drain of the nMOS transistor 611 and an output terminal connected to the gate of the switching pMOS transistor 513-1. The configuration and operation of the trimming registers 515-2 and 515-3 are the same as the configuration and operation of the trimming register 515-1, and thus description thereof is omitted.

図6(A)のトリミングレジスタ515−1において、nMOSトランジスタ611のフローティングゲートに電荷が蓄積されていない場合、このnMOSトランジスタ611は常時オフしているので、インバータ613の入力電位はハイレベルになる。したがって、スイッチ用トランジスタ513−1はオンしており、このため、電流Iref1がビット端子Tに供給される。一方、nMOSトランジスタ611のフローティングゲートに電荷が蓄積されている場合、このnMOSトランジスタ611は常時オンしているので、インバータ613の入力電位はローレベルになる。したがって、スイッチ用トランジスタ513−1はオフしており、このため、電流Iref1はビット端子Tに供給されない。このように、本実施形態では、nMOSトランジスタ611のフローティングゲートが蓄電されているトリミングレジスタの個数によって、ビット端子に供給される基準電流Iref が制御される。上述のようにIref1=Iref2=Iref3であるため、カレントミラー回路510から読出回路520に供給される電流Iref は、Iref1,2Iref1,3Iref1のいずれかとなる。   In the trimming register 515-1 in FIG. 6A, when no charge is accumulated in the floating gate of the nMOS transistor 611, the nMOS transistor 611 is always off, so that the input potential of the inverter 613 becomes high level. . Therefore, the switching transistor 513-1 is turned on, so that the current Iref1 is supplied to the bit terminal T. On the other hand, when charge is accumulated in the floating gate of the nMOS transistor 611, the nMOS transistor 611 is always on, so that the input potential of the inverter 613 is at a low level. Therefore, the switching transistor 513-1 is off, and the current Iref1 is not supplied to the bit terminal T. Thus, in this embodiment, the reference current Iref supplied to the bit terminal is controlled by the number of trimming registers in which the floating gate of the nMOS transistor 611 is stored. Since Iref1 = Iref2 = Iref3 as described above, the current Iref supplied from the current mirror circuit 510 to the readout circuit 520 is any one of Iref1, 2Iref1, and 3Iref1.

読出回路520の内部構成を、図6(B)に示す。読出回路520は、pMOSトランジスタ621,622と、nMOSトランジスタ623〜626と、バッファ627とを備えている。pMOSトランジスタ621は、ソースで電源線VDDに接続され、ゲートからセンスアンプ活性化信号SANを入力する。pMOSトランジスタ622は、ソースでpMOSトランジスタ621のドレインに接続され、ドレインでノードN1に接続され、且つ、ゲートでビット端子T(T1〜T8のいずれか)に接続されている。nMOSトランジスタ623は、ソースでグランド線GNDに接続され、ドレインでノードN1に接続され、且つ、ゲートから信号SANを入力する。nMOSトランジスタ624は、ソースでグランド線GNDに接続され、ドレインでノードN1に接続され、且つ、ゲートでビット端子に接続されている。nMOSトランジスタ625は、ドレインで電源線VDDに接続され、ソースでノードN2に接続され、且つ、ゲートでノードN1に接続されている。nMOSトランジスタ626は、ドレインでビット端子Tに接続され、ソースでノードN2に接続され、且つ、ゲートでノードN1に接続されている。バッファ627は、入力端子でノードN2に接続され、且つ、出力端子から外部に読出値を出力する。   An internal structure of the reading circuit 520 is illustrated in FIG. The read circuit 520 includes pMOS transistors 621 and 622, nMOS transistors 623 to 626, and a buffer 627. The pMOS transistor 621 is connected to the power supply line VDD at the source, and receives the sense amplifier activation signal SAN from the gate. The pMOS transistor 622 has a source connected to the drain of the pMOS transistor 621, a drain connected to the node N1, and a gate connected to the bit terminal T (any of T1 to T8). In the nMOS transistor 623, the source is connected to the ground line GND, the drain is connected to the node N1, and the signal SAN is input from the gate. The nMOS transistor 624 has a source connected to the ground line GND, a drain connected to the node N1, and a gate connected to the bit terminal. The nMOS transistor 625 has a drain connected to the power supply line VDD, a source connected to the node N2, and a gate connected to the node N1. The nMOS transistor 626 has a drain connected to the bit terminal T, a source connected to the node N2, and a gate connected to the node N1. Buffer 627 is connected to node N2 at the input terminal, and outputs the read value from the output terminal to the outside.

図6(B)の読出回路520において、読み出しを行わない場合は、センスアンプ活性化信号SANがハイレベルに設定される。信号SANがハイレベルの場合、pMOSトランジスタ621はオフし且つnMOSトランジスタ623はオンし、したがってノードN1の電位はローレベルになる。これにより、nMOSトランジスタ625,626がオフするので、カレントミラー回路510の出力電流Iref はビット端子に供給されない。一方、読み出しを行う場合は、信号SANがローレベルに設定される。信号SANがローレベルの場合、pMOSトランジスタ621はオンし且つnMOSトランジスタ623はオフする。したがって、ビット線がローレベルの場合には、pMOSトランジスタ622がオン且つnMOSトランジスタ624がオフし、これにより、nMOSトランジスタ625,626はオンする。このため、電流Iref が、ビット端子およびXデコーダ140を介して、ビット線BLに供給される。後述するように、メモリトランジスタ112(図2参照)は、フローティングゲートの電荷蓄積/非蓄積に応じて、オンまたはオフする。メモリトランジスタ112がオンしている場合は、電流Iref はグランドラインGNDに放出され、したがって、バッファ627の出力はローレベルになる。一方、メモリトランジスタ112がオフしている場合は、電流Iref によってビット線BLの電位が上昇し、これにより、pMOSトランジスタ622がオフし且つnMOSトランジスタ624がオンする。このため、nMOSトランジスタ625,626がオフし、したがって、ノードN2の電位が、電流Iref によって引き上げられる。その結果、バッファ627の出力はハイレベルになる。   In the reading circuit 520 of FIG. 6B, when reading is not performed, the sense amplifier activation signal SAN is set to a high level. When the signal SAN is at a high level, the pMOS transistor 621 is turned off and the nMOS transistor 623 is turned on, so that the potential of the node N1 is at a low level. As a result, the nMOS transistors 625 and 626 are turned off, so that the output current Iref of the current mirror circuit 510 is not supplied to the bit terminal. On the other hand, when reading is performed, the signal SAN is set to a low level. When the signal SAN is at a low level, the pMOS transistor 621 is turned on and the nMOS transistor 623 is turned off. Therefore, when the bit line is at a low level, the pMOS transistor 622 is turned on and the nMOS transistor 624 is turned off, whereby the nMOS transistors 625 and 626 are turned on. Therefore, the current Iref is supplied to the bit line BL via the bit terminal and the X decoder 140. As will be described later, the memory transistor 112 (see FIG. 2) is turned on or off in accordance with charge accumulation / non-accumulation of the floating gate. When the memory transistor 112 is on, the current Iref is discharged to the ground line GND, so that the output of the buffer 627 becomes low level. On the other hand, when the memory transistor 112 is off, the potential of the bit line BL rises due to the current Iref, whereby the pMOS transistor 622 is turned off and the nMOS transistor 624 is turned on. For this reason, the nMOS transistors 625 and 626 are turned off, so that the potential of the node N2 is raised by the current Iref. As a result, the output of the buffer 627 becomes high level.

次に、本実施形態に係る半導体メモリの全体動作を説明する。   Next, the overall operation of the semiconductor memory according to the present embodiment will be described.

まず、アドレスバッファ120(図1参照)に、読出アドレスが入力される。この読出アドレスのうち、上位アドレス(8ビット)はYデコーダ130に送られ、下位アドレス4ビットはXデコーダ140に送られる。Yデコーダ130は、入力された上位アドレスに対応する1本のワード線WLをハイレベルに設定し、他のワード線WLをローレベルに設定する。また、Xデコーダ140は、入力された下位アドレスに対応する8個の選択トランジスタ141をオンし、他の選択トランジスタをオフする。これにより、メモリマトリクス110内の8個すなわち1バイトのメモリセルが選択される。   First, the read address is input to the address buffer 120 (see FIG. 1). Of this read address, the upper address (8 bits) is sent to the Y decoder 130, and the lower address 4 bits is sent to the X decoder 140. The Y decoder 130 sets one word line WL corresponding to the input upper address to a high level, and sets the other word lines WL to a low level. Further, the X decoder 140 turns on the eight selection transistors 141 corresponding to the input lower address and turns off the other selection transistors. As a result, eight memory cells, that is, one-byte memory cells in the memory matrix 110 are selected.

センスアンプ150は、ビット端子T1〜T8から、それぞれ、所定の定電流を出力する。上述のように、この定電流の値は、トリミングレジスタ515−1〜515−3によって設定される。これらの定電流は、オンしている選択トランジスタ141を介して、選択されたビット線BLに供給される。   The sense amplifier 150 outputs a predetermined constant current from each of the bit terminals T1 to T8. As described above, the value of the constant current is set by the trimming registers 515-1 to 515-3. These constant currents are supplied to the selected bit line BL via the selection transistor 141 that is turned on.

上述のように、選択されたワード線WLの電位は、ハイレベルに設定される。したがって、選択されたワード線WLに接続されたnMOSトランジスタ113,113,・・・は、すべてオンする。また、選択されたワード線WLに接続されたnMOSトランジスタ111もオンする。これにより、メモリトランジスタ112,112,・・・のうち、フローティングゲートが蓄電されているものは、オンする。一方、メモリトランジスタ112,112,・・・のうち、フローティングゲートが蓄電されていないものは、動作しきい値が非常に高くなっているので、オンしない。   As described above, the potential of the selected word line WL is set to a high level. Therefore, all the nMOS transistors 113, 113,... Connected to the selected word line WL are turned on. The nMOS transistor 111 connected to the selected word line WL is also turned on. As a result, among the memory transistors 112, 112,..., The one that stores the floating gate is turned on. On the other hand, among the memory transistors 112, 112,..., Those in which the floating gate is not charged are not turned on because the operation threshold is very high.

メモリトランジスタ112がオンした場合、このメモリトランジスタ112に対応する被選択ビット線BLは、グランド線GNDと導通する。したがって、そのビット線BLにセンスアンプ150から供給された定電流はグランド線GNDに放出されるので、そのビット線BLの電位は低い値になる。一方、メモリトランジスタ112がオフした場合、このメモリトランジスタ112に対応する被選択ビット線BLは、グランド線GNDと導通しない。したがって、そのビット線BLにセンスアンプ150から供給された定電流が蓄積され、これにより、ビット線BLの電位が上昇する。上述のように、センスアンプ150内の読出回路520(図6(B)参照)に設けられたバッファ627は、ビット線BLの電位が所定値よりも高いときはハイレベルを出力し且つビット線BLの電位が所定値よりも低いときはローレベルを出力する。このようにして、メモリトランジスタ112に書き込まれた二値化情報(すなわちフローティングゲートの蓄電/非蓄電)が、バッファ627の出力電位として読み出される。   When the memory transistor 112 is turned on, the selected bit line BL corresponding to the memory transistor 112 becomes conductive with the ground line GND. Therefore, the constant current supplied from the sense amplifier 150 to the bit line BL is discharged to the ground line GND, so that the potential of the bit line BL becomes a low value. On the other hand, when the memory transistor 112 is turned off, the selected bit line BL corresponding to the memory transistor 112 is not electrically connected to the ground line GND. Therefore, the constant current supplied from the sense amplifier 150 is accumulated in the bit line BL, thereby increasing the potential of the bit line BL. As described above, the buffer 627 provided in the reading circuit 520 (see FIG. 6B) in the sense amplifier 150 outputs a high level when the potential of the bit line BL is higher than a predetermined value, and the bit line. When the potential of BL is lower than a predetermined value, a low level is output. In this way, the binarized information (that is, storage / non-storage of the floating gate) written in the memory transistor 112 is read as the output potential of the buffer 627.

ここで、ビット線BLからグランド線GNDに電荷を放出する能力は、メモリトランジスタ112の特性に応じてばらつく。したがって、メモリトランジスタ112の特性によっては、オンしているにも拘わらずビット線BLの電位が十分に低下せず、誤読み出しが発生するおそれがある。これに対して、本実施形態では、センスアンプ150からビット線BLに供給される定電流Iref の値を、メモリトランジスタ112の特性に応じて調整することができるので、このような誤読み出しを防止することが可能になる。すなわち、メモリトランジスタ112がオンしているときのドレイン電流が小さい場合には、センスアンプ150からビット線BLに供給される基準電流Iref の値が小さくなるようにトリミングレジスタ515−1〜515−3が設定され、逆に、このドレイン電流が大きい場合には、基準電流Iref の値が大きくなるようにトリミングレジスタ515−1〜515−3が設定される。   Here, the ability to discharge charges from the bit line BL to the ground line GND varies depending on the characteristics of the memory transistor 112. Therefore, depending on the characteristics of the memory transistor 112, the potential of the bit line BL is not sufficiently lowered even when the memory transistor 112 is on, and erroneous reading may occur. On the other hand, in the present embodiment, the value of the constant current Iref supplied from the sense amplifier 150 to the bit line BL can be adjusted according to the characteristics of the memory transistor 112, thus preventing such erroneous reading. It becomes possible to do. That is, when the drain current when the memory transistor 112 is on is small, the trimming registers 515-1 to 515-3 are set so that the value of the reference current Iref supplied from the sense amplifier 150 to the bit line BL is small. On the contrary, when the drain current is large, the trimming registers 515-1 to 515-3 are set so that the value of the reference current Iref becomes large.

以上説明したように、本実施形態によれば、センスアンプ150から各ビット線BLに供給される定電流Iref を調整することができるので、メモリトランジスタのデバイス間特性ばらつきに起因する誤読み出しを抑制することができる。したがって、本実施形態によれば、半導体メモリの歩留まりを向上させることができる。   As described above, according to the present embodiment, the constant current Iref supplied from the sense amplifier 150 to each bit line BL can be adjusted, so that erroneous reading due to variations in characteristics between devices of the memory transistor is suppressed. can do. Therefore, according to this embodiment, the yield of the semiconductor memory can be improved.

なお、フローティングゲート構造のnMOSトランジスタ611(図6(A)参照)としては、メモリマトリクス110内のnMOSトランジスタ112(図2参照)と同じ構造・サイズのものを使用してもよい。但し、nMOSトランジスタ611は、データの記憶に使用されるわけではなく、したがって、メモリマトリクス110とは別の領域に形成される。   Note that an nMOS transistor 611 having a floating gate structure (see FIG. 6A) may have the same structure and size as the nMOS transistor 112 in the memory matrix 110 (see FIG. 2). However, the nMOS transistor 611 is not used for data storage, and is therefore formed in a region different from the memory matrix 110.

トリミングレジスタ515−1〜515−3の設定(すなわち、nMOSトランジスタ611に対する電荷蓄積)は、半導体メモリの製造段階で行われる。すなわち、製造工程中の検査工程でメモリトランジスタ112(図2参照)のドレイン電流を検査し、この検査結果に応じてビット線BLへの供給電流が決定され、その後で、トリミングレジスタ515−1〜515−3を設定する行程が実行される。   Setting of the trimming registers 515-1 to 515-3 (that is, charge accumulation in the nMOS transistor 611) is performed at the manufacturing stage of the semiconductor memory. That is, the drain current of the memory transistor 112 (see FIG. 2) is inspected in the inspection process during the manufacturing process, and the supply current to the bit line BL is determined according to the inspection result. The process of setting 515-3 is performed.

上述したように、本実施形態では、pMOSトランジスタ511,512−1〜512−3(図5参照)の特性を、互いに同一とした。このため、選択用トランジスタ513−1〜513−3からビット端子に供給される電流Iref1,Iref2,Iref3は、すべて同じ値になる。しかし、pMOSトランジスタ512−1〜512−3を互いに異なる特性を有するように形成することで、ビット端子に供給される電流を、より細かく制御することも可能である。例えば、pMOSトランジスタ511,512−1〜512−3のゲート幅を10:9:8:7とすれば、ビット端子から出力される基準電流Irefの値(Iref1+Iref2+Iref3)を、pMOSトランジスタ511のドレイン電流の0.7倍、0.8倍、0.9倍、1.5倍、1.6倍、1.7倍、2.4倍の6種類から選択することができる。   As described above, in this embodiment, the characteristics of the pMOS transistors 511, 512-1 to 512-3 (see FIG. 5) are the same. Therefore, the currents Iref1, Iref2, and Iref3 supplied from the selection transistors 513-1 to 513-3 to the bit terminals all have the same value. However, by forming the pMOS transistors 512-1 to 512-3 so as to have different characteristics, the current supplied to the bit terminal can be controlled more finely. For example, if the gate widths of the pMOS transistors 511, 512-1 to 512-3 are 10: 9: 8: 7, the value of the reference current Iref (Iref1 + Iref2 + Iref3) output from the bit terminal is used as the drain current of the pMOS transistor 511. Can be selected from six types of 0.7 times, 0.8 times, 0.9 times, 1.5 times, 1.6 times, 1.7 times, and 2.4 times.

上述のように、本実施形態では、ビット線BLに供給される電流を生成するトランジスタとして、センスアンプ150のビット端子毎に、3個のpMOSトランジスタ512−1〜5122−3を設けた。しかし、2個或いは4個以上の電流生成用pMOSトランジスタを用いてもよいことは、もちろんである。   As described above, in the present embodiment, three pMOS transistors 512-1 to 5122-3 are provided for each bit terminal of the sense amplifier 150 as transistors that generate a current supplied to the bit line BL. However, it goes without saying that two or more current generating pMOS transistors may be used.

第2実施形態
次に、本発明の第2実施形態について、図7〜図10を用いて説明する。
Second Embodiment Next, a second embodiment of the present invention will be described with reference to FIGS.

本実施形態では、基準電流Iref をビット線BL毎に設定することができる半導体メモリの例である。   This embodiment is an example of a semiconductor memory in which the reference current Iref can be set for each bit line BL.

図7は、本実施形態に係る半導体メモリ700の全体構成を概略的に示すブロック図である。図7において、図1と同じ符号を付した構成要素は、それぞれ、図1と同じものを示している。   FIG. 7 is a block diagram schematically showing the overall configuration of the semiconductor memory 700 according to the present embodiment. In FIG. 7, the components denoted by the same reference numerals as those in FIG. 1 are the same as those in FIG. 1.

図7に示したように、本実施形態のメモリマトリクス710は、データ記憶用のメモリセル領域110に加えて、トリミングレジスタ用のメモリセル領域720を備えている。データ記憶用のメモリセル領域110は、第1実施形態のメモリマトリクス110と同一である。トリミングレジスタ用のメモリセル領域720には、メモリセル領域110と同一サイズのメモリトランジスタが1行分設けられているが、ワード線WLや制御線CLは設けられていない。   As shown in FIG. 7, the memory matrix 710 of this embodiment includes a memory cell area 720 for trimming registers in addition to the memory cell area 110 for data storage. The memory cell area 110 for data storage is the same as the memory matrix 110 of the first embodiment. The memory cell area 720 for the trimming register is provided with one row of memory transistors having the same size as the memory cell area 110, but is not provided with the word line WL or the control line CL.

図8は、本実施形態に係るセンスアンプ740の構成を示す回路図である。図8において、図5と同じ符号を付した構成要素は、それぞれ、図5と同じものを示している。   FIG. 8 is a circuit diagram showing a configuration of the sense amplifier 740 according to the present embodiment. In FIG. 8, the components given the same reference numerals as those in FIG. 5 are the same as those in FIG.

半導体メモリ700のセンスアンプ740は、第1の実施形態と同様、カレントミラー回路810と読出回路820とを備えている。但し、本実施形態では、カレントミラー回路810の一部の構成要素が、メモリマトリクス710内およびXデコーダ730内に設けられる(後述)。読出回路820の構成は、第1の実施の形態の読出回路520(図6(B)参照)と同じである。   The sense amplifier 740 of the semiconductor memory 700 includes a current mirror circuit 810 and a read circuit 820, as in the first embodiment. However, in this embodiment, some components of the current mirror circuit 810 are provided in the memory matrix 710 and the X decoder 730 (described later). The configuration of the readout circuit 820 is the same as that of the readout circuit 520 of the first embodiment (see FIG. 6B).

図8に示したように、本実施形態のカレントミラー回路810は、pMOSトランジスタ811,812−1〜812−8,813−1〜813−8と、抵抗814と、トリミングレジスタ815−1〜515−8とを備えている。pMOSトランジスタ812−1〜812−8,813−1〜813−8は、それぞれ、ビット端子毎に設けられる。一方、pMOSトランジスタ811、抵抗814およびトリミングレジスタ815−1〜815−8は、センスアンプ150内にそれぞれ1個設けられる。   As shown in FIG. 8, the current mirror circuit 810 of this embodiment includes pMOS transistors 811, 812-1 to 812-8, 813-1 to 813-8, a resistor 814, and trimming registers 815-1 to 515. -8. The pMOS transistors 812-1 to 812-8 and 813-1 to 813-8 are provided for each bit terminal. On the other hand, each of the pMOS transistor 811, the resistor 814, and the trimming registers 815-1 to 815-8 is provided in the sense amplifier 150.

pMOSトランジスタ811,812−1〜812−8は、ソースが電源線VDDに接続され、且つ、ゲートがpMOSトランジスタ811のドレインに接続されている。抵抗814は、一端がpMOSトランジスタ811のドレインに接続され且つ他端がグランド線GNDに接続されている。本実施形態では、pMOSトランジスタ811,812−1〜812−8の特性を、同一とする。スイッチ用のpMOSトランジスタ813−1〜813−8は、対応するpMOSトランジスタ812−1〜812−8のドレインにソースが接続され、且つ、読出回路820のノードN2(図5参照)にドレインが共通接続されている。本実施形態では、pMOSトランジスタ813−1〜813−8の特性を、同一とする。したがって、pMOSトランジスタ813−1〜813−8がオンしているときのドレイン電流Iref1,Iref2,・・・,Iref8は、同じ値になる。   In the pMOS transistors 811, 812-1 to 812-8, the source is connected to the power supply line VDD, and the gate is connected to the drain of the pMOS transistor 811. The resistor 814 has one end connected to the drain of the pMOS transistor 811 and the other end connected to the ground line GND. In this embodiment, the characteristics of the pMOS transistors 811, 812-1 to 812-8 are the same. The switching pMOS transistors 813-1 to 813-8 have their sources connected to the drains of the corresponding pMOS transistors 812-1 to 812-8 and the drain shared by the node N 2 (see FIG. 5) of the readout circuit 820. It is connected. In this embodiment, the pMOS transistors 813-1 to 813-8 have the same characteristics. Therefore, the drain currents Iref1, Iref2,..., Iref8 when the pMOS transistors 83-1 to 813-8 are on have the same value.

トリミングレジスタ815−1〜815−8の内部構成を、図9、図10に示す。トリミングレジスタ815−1は、フローティングゲート構造のnMOSトランジスタ901と、選択用のnMOSトランジスタ902と、定電流源903と、インバータ904とを備えている。但し、図9に示したように、nMOSトランジスタ901はメモリセル領域720内に設けられており、且つ、nMOSトランジスタ902はXデコーダ730内に設けられている。nMOSトランジスタ901は、ソースでグランドラインGNDに接続され、ゲートから基準電位Vref を入力する。nMOSトランジスタ902のソースは、nMOSトランジスタ901のドレインに接続される。また、nMOSトランジスタ902のドレインは、端子R1を介して、定電流源903の出力端子およびインバータ904の入力端子に接続されている。他のトリミングレジスタ815−2〜815−8の構成も、トリミングレジスタ815−1と同様である。   The internal configuration of the trimming registers 815-1 to 815-8 is shown in FIGS. The trimming register 815-1 includes an nMOS transistor 901 having a floating gate structure, a selection nMOS transistor 902, a constant current source 903, and an inverter 904. However, as shown in FIG. 9, the nMOS transistor 901 is provided in the memory cell region 720, and the nMOS transistor 902 is provided in the X decoder 730. The nMOS transistor 901 has a source connected to the ground line GND, and receives a reference potential Vref from the gate. The source of the nMOS transistor 902 is connected to the drain of the nMOS transistor 901. The drain of the nMOS transistor 902 is connected to the output terminal of the constant current source 903 and the input terminal of the inverter 904 via the terminal R1. The configuration of the other trimming registers 815-2 to 815-8 is the same as that of the trimming register 815-1.

本実施形態の半導体メモリ700では、列アドレス(すなわちXアドレス)が選択されたときに、その被選択列に配置された8個のトリミングレジスタ用nMOSトランジスタ901も選択される。そして、選択されたnMOSトランジスタ901の格納値に応じて、ビット線BLに供給される電流Iref が決定される。すなわち、本実施形態では、列アドレス毎にトリミングレジスタ815−1〜815−8の設定を行うことができる。   In the semiconductor memory 700 of this embodiment, when a column address (that is, an X address) is selected, the eight trimming register nMOS transistors 901 arranged in the selected column are also selected. The current Iref supplied to the bit line BL is determined according to the stored value of the selected nMOS transistor 901. That is, in this embodiment, the trimming registers 815-1 to 815-8 can be set for each column address.

nMOSトランジスタ901に対する記憶値の設定は、第1の実施形態と同様、例えば半導体メモリの製造段階で行われる。   The storage value for the nMOS transistor 901 is set, for example, at the manufacturing stage of the semiconductor memory, as in the first embodiment.

メモリトランジスタ112(図9参照)のドレイン電流すなわちセル電流は、同一デバイス内でも、メモリセル領域110内での位置等に応じて、ばらつく。これは、メモリトランジスタ112のトンネルウインドウ(すなわちフローティングゲートへの電子注入孔)の径が、メモリセル領域の中心部と周辺部との間で不均一になり易く、このため、記憶値の書き換え時にしきい値がばらつくことなどに起因している。これに対して、本実施形態の半導体メモリは、基準電流Iref を列アドレス毎に設定することができ、したがって、同一デバイス内でのセル電流のばらつきを低減することができる。   The drain current, that is, the cell current of the memory transistor 112 (see FIG. 9) varies depending on the position in the memory cell region 110 and the like even in the same device. This is because the diameter of the tunnel window (that is, the electron injection hole to the floating gate) of the memory transistor 112 is likely to be non-uniform between the central portion and the peripheral portion of the memory cell region. This is due to the fact that the threshold value varies. On the other hand, in the semiconductor memory of this embodiment, the reference current Iref can be set for each column address, and therefore, variation in cell current in the same device can be reduced.

第3の実施形態
次に、本発明の第3の実施形態について、図11、図12を用いて説明する。
Third Embodiment Next, a third embodiment of the present invention will be described with reference to FIGS.

本実施形態に係る半導体メモリの全体構成は、第1の実施形態に係る装置とほぼ同様であるので説明を省略する。本実施形態に係る半導体メモリは、センスアンプ150内のカレントミラー回路の構成が、第1の実施形態に係る半導体メモリと異なる。   The overall configuration of the semiconductor memory according to the present embodiment is substantially the same as that of the apparatus according to the first embodiment, and thus the description thereof is omitted. The semiconductor memory according to the present embodiment is different from the semiconductor memory according to the first embodiment in the configuration of the current mirror circuit in the sense amplifier 150.

図11は、本実施形態に係るセンスアンプの構成を示す回路図である。図11において、図5と同じ符号を付した構成要素は、それぞれ図5と同じものを示している。   FIG. 11 is a circuit diagram showing a configuration of the sense amplifier according to the present embodiment. In FIG. 11, components denoted by the same reference numerals as those in FIG. 5 are the same as those in FIG. 5.

図11に示したように、本実施形態に係るカレントミラー回路1110は、pMOSトランジスタ1101−1〜1101−5,1102−1〜1102−5を備えている。   As shown in FIG. 11, the current mirror circuit 1110 according to this embodiment includes pMOS transistors 1101-1 to 1101-5, 1102-1 to 1102-5.

pMOSトランジスタ1101−1〜1101−5は、ソースで電源ラインVDDに接続され、且つ、ゲートでpMOSトランジスタ511のゲートおよびドレインに接続されている。pMOSトランジスタ1102−1は、ソースでpMOSトランジスタ1101−1のドレインに接続され、ゲートからアドレスの最上位ビットA11を入力し、且つ、ドレインから電流Iref1を出力する。pMOSトランジスタ1102−2は、ソースでpMOSトランジスタ1101−2のドレインに接続され、ゲートからアドレスの第2上位ビットA10を入力し、且つ、ドレインから電流Iref2を出力する。pMOSトランジスタ1102−3は、ソースでpMOSトランジスタ1101−3のドレインに接続され、ゲートからアドレスの第3上位ビットA9 を入力し、且つ、ドレインから電流Iref3を出力する。pMOSトランジスタ1102−4は、ソースでpMOSトランジスタ1101−4のドレインに接続され、ゲートからアドレスの第4上位ビットA8 を入力し、且つ、ドレインから電流Iref4を出力する。pMOSトランジスタ1102−5は、ソースでpMOSトランジスタ1101−5のドレインに接続され、ゲートが接地され、且つ、ドレインから電流Iref5を出力する。そして、pMOSトランジスタ1102−1〜1101−5の出力電流Iref1〜Iref5の和が、基準電流Iref として読出回路520(図6(B)参照)に供給される。   In the pMOS transistors 1101-1 to 1101-5, the source is connected to the power supply line VDD, and the gate is connected to the gate and drain of the pMOS transistor 511. The pMOS transistor 1102-1 has a source connected to the drain of the pMOS transistor 1101-1, inputs the most significant bit A11 of the address from the gate, and outputs a current Iref1 from the drain. The pMOS transistor 1102-2 is connected at the source to the drain of the pMOS transistor 1101-2, receives the second upper bit A10 of the address from the gate, and outputs the current Iref2 from the drain. The pMOS transistor 1102-3 is connected at the source to the drain of the pMOS transistor 1101-3, receives the third upper bit A9 of the address from the gate, and outputs the current Iref3 from the drain. The pMOS transistor 1102-4 is connected at the source to the drain of the pMOS transistor 1101-4, receives the fourth upper bit A8 of the address from the gate, and outputs the current Iref4 from the drain. In the pMOS transistor 1102-5, the source is connected to the drain of the pMOS transistor 1101-5, the gate is grounded, and the current Iref5 is output from the drain. The sum of the output currents Iref1 to Iref5 of the pMOS transistors 1102-1 to 1101-5 is supplied as a reference current Iref to the readout circuit 520 (see FIG. 6B).

本実施形態では、電流供給用pMOSトランジスタ511,1101−1〜1101−5のゲート幅の比を10:1:0.5:0.25:0.125:10とする。このため、Iref1〜Iref5は、Iref0/10、Iref0/20、Iref0/40、Iref0/80、Iref0(Iref0はpMOSトランジスタ511のドレイン電流)になる。これにより、電流Iref の詳細な制御が可能になる。   In the present embodiment, the ratio of the gate widths of the current supply pMOS transistors 511, 1101-1 to 1101-5 is 10: 1: 0.5: 0.25: 0.125: 10. Therefore, Iref1 to Iref5 become Iref0 / 10, Iref0 / 20, Iref0 / 40, Iref0 / 80, and Iref0 (Iref0 is the drain current of the pMOS transistor 511). Thereby, detailed control of the current Iref becomes possible.

上述のように、本実施形態では、スイッチ用pMOSトランジスタ1102−1〜1102−4のオン/オフをアドレスの上位4ビットで制御し、且つ、スイッチ用nMOSトランジスタ1102−5を常時オンさせることとした。したがって、アドレスの上位4ビットに応じて、オンするスイッチ用トランジスタの個数が変化し、これにより基準電流Iref の値が変化する。アドレス値の上位4ビットと基準電流Iref との関係を、図11に示す。本実施形態のYデコーダ130(図1参照)は、第1の実施形態と同様、最も小さい上位アドレス値に対応するワード線が最下段(センスアンプ150に最も近い位置)に配置され、最も大きい上位アドレス値に対応するワード線が最上段(センスアンプ150に最も遠い位置)に配置されるように構成されている。したがって、選択されたワード線WLとセンスアンプ150との距離が長くなるほど、基準電流Iref が小さくなる。   As described above, in this embodiment, the on / off of the switching pMOS transistors 1102-1 to 1102-4 is controlled by the upper 4 bits of the address, and the switching nMOS transistor 1102-5 is always turned on. did. Accordingly, the number of switching transistors that are turned on changes according to the upper 4 bits of the address, and the value of the reference current Iref changes accordingly. The relationship between the upper 4 bits of the address value and the reference current Iref is shown in FIG. In the Y decoder 130 (see FIG. 1) of this embodiment, the word line corresponding to the smallest upper address value is arranged at the lowest stage (position closest to the sense amplifier 150) and is the largest, as in the first embodiment. The word line corresponding to the upper address value is arranged at the uppermost stage (position farthest from the sense amplifier 150). Therefore, the reference current Iref decreases as the distance between the selected word line WL and the sense amplifier 150 increases.

第1実施形態と同様、基準電流Iref は、読出回路520(図6(B)参照)およびXデコーダ140を介して、ビット線BLに供給される。そして、選択されたワード線のメモリトランジスタ112(図2参照)がオンしている場合には、そのメモリトランジスタ112を介してグランドラインGNDに流出する。したがって、選択されたメモリトランジスタ112がオンしている場合には、センスアンプ150から被選択メモリトランジスタ112までのビット線の長さに応じて、抵抗が大きくなる。周知のように、電流が一定の場合には、抵抗が大きくなるほど、電圧降下も大きくなる。また、センスアンプの読出電位(図6(B)に示されたノードN2の電位)は、グランドラインGNDと電圧降下の値との和によって、ほぼ決定される。このため、センスアンプ150から被選択メモリトランジスタ112までのビット線の長さに応じて、読み出しのローレベルが高くなる。これに対して、本実施形態では、選択されたワード線WLとセンスアンプ150との距離が長くなるほど基準電流Iref が小さくなるようにセンスアンプ150を構成したので、読み出しのローレベルを均一化することができる。   As in the first embodiment, the reference current Iref is supplied to the bit line BL via the read circuit 520 (see FIG. 6B) and the X decoder 140. Then, when the memory transistor 112 (see FIG. 2) of the selected word line is on, it flows to the ground line GND through the memory transistor 112. Therefore, when the selected memory transistor 112 is on, the resistance increases according to the length of the bit line from the sense amplifier 150 to the selected memory transistor 112. As is well known, when the current is constant, the voltage drop increases as the resistance increases. Further, the read potential of the sense amplifier (the potential of the node N2 shown in FIG. 6B) is almost determined by the sum of the ground line GND and the voltage drop value. For this reason, the read low level increases in accordance with the length of the bit line from the sense amplifier 150 to the selected memory transistor 112. On the other hand, in this embodiment, the sense amplifier 150 is configured such that the reference current Iref decreases as the distance between the selected word line WL and the sense amplifier 150 increases, so that the read low level is made uniform. be able to.

以上説明したように、本実施形態によれば、センスアンプ150から各ビット線BLに供給される基準電流Iref をセンスアンプ−被選択ビット間の距離に応じて調整することができるので、メモリトランジスタのデバイス間特性ばらつきに起因する誤読み出しを抑制することができる。したがって、本実施形態によれば、半導体メモリの歩留まりを向上させることができる。   As described above, according to the present embodiment, the reference current Iref supplied from the sense amplifier 150 to each bit line BL can be adjusted according to the distance between the sense amplifier and the selected bit. It is possible to suppress erroneous reading due to variations in device characteristics. Therefore, according to this embodiment, the yield of the semiconductor memory can be improved.

なお、本実施形態ではアドレスの上位4ビットを用いて基準電流Iref を調整したが、上位3ビット以下或いは上位5ビット以上であってもよいことはもちろんである。   In the present embodiment, the reference current Iref is adjusted using the upper 4 bits of the address, but it is needless to say that the upper 3 bits or less or the upper 5 bits or more may be used.

本発明は、フローティング構造のメモリトランジスタを用いた半導体メモリに限定されるものではなく、あらゆる種類の不揮発性半導体メモリに適用することができる。   The present invention is not limited to a semiconductor memory using a memory transistor having a floating structure, and can be applied to any kind of nonvolatile semiconductor memory.

第1実施形態に係る半導体メモリの全体構成を概略的に示すブロック図である。1 is a block diagram schematically showing an overall configuration of a semiconductor memory according to a first embodiment. 図1に示したメモリマトリクスの内部構造を概略的に示す回路図である。FIG. 2 is a circuit diagram schematically showing an internal structure of a memory matrix shown in FIG. 1. 図1に示した半導体メモリのアドレス構造を概略的に示す概念図である。FIG. 2 is a conceptual diagram schematically showing an address structure of the semiconductor memory shown in FIG. 1. 図1に示したXデコーダの要部構造を概略的に示す回路図である。FIG. 2 is a circuit diagram schematically showing a main part structure of an X decoder shown in FIG. 1. 図1に示したセンスアンプの内部構造を示す回路図である。FIG. 2 is a circuit diagram showing an internal structure of the sense amplifier shown in FIG. 1. (A)は図5に示したトリミングレジスタの内部構造を示す回路図、(B)は図5に示した読出回路の内部構造を示す回路図である。FIG. 6A is a circuit diagram showing the internal structure of the trimming register shown in FIG. 5, and FIG. 6B is a circuit diagram showing the internal structure of the readout circuit shown in FIG. 第2実施形態に係る半導体メモリの全体構成を概略的に示すブロック図である。It is a block diagram which shows roughly the whole structure of the semiconductor memory which concerns on 2nd Embodiment. 図7に示したセンスアンプの内部構造を示す回路図である。FIG. 8 is a circuit diagram showing an internal structure of the sense amplifier shown in FIG. 7. 図8に示したトリミングレジスタの内部構造を示す回路図である。FIG. 9 is a circuit diagram showing an internal structure of the trimming register shown in FIG. 8. 図8に示したトリミングレジスタの内部構造を示す回路図である。FIG. 9 is a circuit diagram showing an internal structure of the trimming register shown in FIG. 8. 第3実施形態に係る半導体メモリの要部構成を概略的に示すブロック図である。It is a block diagram which shows roughly the principal part structure of the semiconductor memory which concerns on 3rd Embodiment. 第3実施形態に係るカレントミラー回路の動作を説明するための表である。It is a table | surface for demonstrating operation | movement of the current mirror circuit which concerns on 3rd Embodiment.

符号の説明Explanation of symbols

100 半導体メモリ
110 メモリマトリクス
120 アドレスバッファ
130 Yデコーダ
140 Xデコーダ
150 センスアンプ
DESCRIPTION OF SYMBOLS 100 Semiconductor memory 110 Memory matrix 120 Address buffer 130 Y decoder 140 X decoder 150 Sense amplifier

Claims (4)

ビット線に供給するための基準電流を生成する電流生成回路が、
第1主電極が第1電源線に接続され且つ第2主電極と制御電極とが相互接続された第1トランジスタと、
一端が前記第1トランジスタの第2主電極に接続され且つ他端が第2電源線に接続された抵抗と、
第1主電極が前記第1電源線に接続され且つ制御電極が前記第1トランジスタの制御電極に接続された、複数個の第2トランジスタと、
該第2トランジスタ毎に設けられており、対応する当該第2トランジスタの第2主電極に第1主電極が接続され且つ第2主電極から前記基準電流を出力する第3トランジスタと、
前記第3トランジスタのオン/オフを個別に制御する電流制御回路と、
を備えることを特徴とする半導体メモリ。
A current generation circuit that generates a reference current to be supplied to the bit line is
A first transistor having a first main electrode connected to a first power line and a second main electrode and a control electrode interconnected;
A resistor having one end connected to the second main electrode of the first transistor and the other end connected to a second power supply line;
A plurality of second transistors having a first main electrode connected to the first power supply line and a control electrode connected to a control electrode of the first transistor;
A third transistor provided for each second transistor, the first main electrode being connected to the second main electrode of the corresponding second transistor, and the reference current being output from the second main electrode;
A current control circuit for individually controlling on / off of the third transistor;
A semiconductor memory comprising:
前記電流制御回路が、
第1主電極が接地され、制御電極に基準電位が印可される不揮発性メモリトランジスタと、
該不揮発性メモリトランジスタの第2主電極に定電流を供給する定電流源と、
前記不揮発性メモリトランジスタの第2主電極の電位を反転して前記第3トランジスタの制御電極に印加するインバータと、
を備えることを特徴とする請求項1に記載の半導体メモリ。
The current control circuit is
A non-volatile memory transistor having a first main electrode grounded and a reference potential applied to the control electrode;
A constant current source for supplying a constant current to the second main electrode of the nonvolatile memory transistor;
An inverter that inverts the potential of the second main electrode of the nonvolatile memory transistor and applies it to the control electrode of the third transistor;
The semiconductor memory according to claim 1, further comprising:
前記電流制御回路が、
第1主電極が接地され、制御電極に基準電位が印可された不揮発性メモリトランジスタと、
第1主電極が前記不揮発性メモリトランジスタの第2主電極に接続され、制御電極から列選択信号を入力する列選択トランジスタと、
該列選択トランジスタの第2主電極に定電流を供給する定電流源と、
前記列選択トランジスタの第2主電極の電位を反転して前記第3トランジスタの制御電極に印加するインバータと、
を備えることを特徴とする請求項1に記載の半導体メモリ。
The current control circuit is
A non-volatile memory transistor having a first main electrode grounded and a reference potential applied to the control electrode;
A first main electrode connected to the second main electrode of the nonvolatile memory transistor, and a column selection transistor for inputting a column selection signal from the control electrode;
A constant current source for supplying a constant current to the second main electrode of the column selection transistor;
An inverter for inverting the potential of the second main electrode of the column selection transistor and applying it to the control electrode of the third transistor;
The semiconductor memory according to claim 1, further comprising:
前記電流制御回路が、アドレス線であることを特徴とする請求項1に記載の半導体メモリ。   The semiconductor memory according to claim 1, wherein the current control circuit is an address line.
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