JP2005148878A

JP2005148878A - Ｉｄチップ

Info

Publication number: JP2005148878A
Application number: JP2003381953A
Authority: JP
Inventors: Mitsuo Usami; 光雄宇佐美
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2003-11-12
Filing date: 2003-11-12
Publication date: 2005-06-09

Abstract

【課題】ＩＤチップは経済的に製作する必要がある。そのために極力シンプルな論理構成で書き込み回路を形成する必要がある。従来ではコマンドを使用するために、順序回路が複雑となり、チップサイズを小さくすることが困難であった。
【解決手段】上記の課題を解決するために、書き込み型ＩＤチップにおいて、ライタからのクロックパルスに２種の長さのものを用意して、それぞれ“０”書き込み、“１”書き込みを対応させて書き込むことを特徴とする書き込み型ＩＤチップとすることである。
【効果】本発明によりこれらの課題を解決できる。すなわち、２種のクロックパルスの組み合わせにより、書き込み動作を指定するため、従来の複雑なコマンドを不要にして、無線ＩＣタグチップの論理回路を簡潔にしてチップ面積の増大を防ぐことが可能となる。
【選択図】図１

Description

本発明は無線により認識を行うＩＤチップ、非接触識別媒体に関するものである。

特許文献１では、無線ＩＣタグに書き込みを行うときはコマンドと称する命令フォマットを決めておき、データをアドレスを指定して特定のデータを書き込む。

特許文献２には読み出し機能のみのＩＤチップの面積を削減するために、電子線直接描画により、異なったＩＤ番号を搭載するＩＤチップが記載されている。

国際公開第ＷＯ９８／２１６９１号パンフレット

国際公開第ＷＯ００／３６５５５号パンフレット

特許文献１においては、特定のメモリアドレスデコーダと制御回路により、そのデータの書き込みアドレスを指定してコマンドを形成し書き込む必要があり、順序回路が複雑となりチップサイズを小さくすることが困難である。

本願においては、荷札や値札として利用されるＩＤチップにおいて、チップサイズの小型化により経済性を確保しつつ、データの書き込み/読み出しＩＤチップを実現することを課題とする。

上記の目的を達成するために、本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記とおりである。

第１のクロックパルスを抽出した場合には、前記カウント値に対応するメモリアドレスから１ビットの情報をデータを読み出し、第２、１のクロックパルスの順に抽出した場合には、前記カウント値に対応するメモリアドレスに２値情報の一方を書き込み、第２のクロックパルスを連続に抽出した場合には、前記カウント値に対応するメモリアドレスに２値情報の他方を書き込むことを特徴とする非接触識別媒体である。

ＩＤチップ極力シンプルな論理構成で書き込み回路を形成することが可能となり、チップサイズを小さくすることでＩＤチップを経済的に製作することができる。

図５によりシステム全体の説明する。リーダライタ５０３に接続したリーダライタアンテナ５０２から電磁波５０１を放射することにより、アンテナ３０１が接続されたＩＤチップ３０７からデータの読み出し、書き込みを行う。

本発明のＩＤチップは、非接触ＩＣカードや無線タグやＩＤタグなどの非接触識別媒体（ＲＦＩＤ）として用いられるものであり、リーダライタのアンテナから放射される特定の周波数の電磁界を搬送波としてアンテナコイルで受信し、アンテナコイルに接続される内で直流電力に変換しＩＣチップ自身に使用し、データを電子回路に記憶、非接触でリーダライタと情報通信を行う。

尚、ＩＤチップ３０７に読み出し、書き込みされるデータは、代表的には、宅配便における行き先の仕分けアドレス、インクカートリッジのインク残量、データベースが指定する新しいＩＤ番号などであるが、特に限定するものではない。

リーダライタ５０３は単独で動作可能としても良いし、パソコン５０４に接続することによりパソコン５０４のソフトにより制御しても良い。

ＩＤチップ３０７、リーダライタ５０３における無線キャリア電磁波の変調方式は特に限定するものではないが、好ましくはＡＳＫ（ＡｍｐｌｉｔｕｄｅＳｈｉｆｔＫｅｙｉｎｇ）である。ＡＳＫで有利な点は輻輳制御機能との組み合わせのときに、他のＩＤチップとの干渉に強く、書き込み型ＩＤチップの回路設計において、輻輳制御機能を持たせた回路と復変調回路を共用することにより回路規模の削減を図り、チップ面積の低減が可能となる利点がある。

リーダライタ５０２はリーダライタ５０２は搬送波にて変調させて２種の異なる時間間隔のクロック、すなわち長短のクロックを電磁波にて送出し、無線ＩＣチップ３０７を制御し、データの読み出し、書き込みを行う。

ＩＤチップ３０７は、リーダライタが送出するクロックをカウントし、カウントしたカウント値をメモリアドレスに１対１に対応させ、メモリへのアクセスを行う。メモリからの読み出し時には、メモリアドレスの示すメモリのデータを読み出し、リーダライタに送出する。尚、カウント値とメモリアドレスとの割り当てはＩＤチップ製造時の行う。メモリアドレスが示すメモリ領域には１ビットずつの情報が格納される。

メモリへの書き込み時には、メモリアドレスの示すメモリ領域にデータの書き込む。

図７のフローチャートを用いて、無線ＩＣチップの書き込み、読み込み動作を説明する。

ＩＤチップ３０７は、リーダライタからのクロックを検出する（５０１）と、カウンタにてクロックの長短に関わらずクロックのカウントアップを行う（５０２）。尚、このカウントアップは、所定クロックに一度カウントアップするようにしても良いし、１クロックに一度カウントアップするようにしても良い。リーダライタからのクロックが検出されない場合には、リーダライタからのクロックを検出するまで待機状態を続ける。

７０２にてカウントアップを行ったクロックが短い場合には、カウント値に対応するメモリアドレスの示すメモリ領域から１ビットのデータが読み出される（５０７）。

７０２にてカウントアップを行ったクロックの次のクロックが短い場合には、カウント値に対応するメモリアドレスのメモリ領域へ、１を示すデータを書き込む。逆に、７０２にてカウントアップを行ったクロックの次のクロックが長い場合には、カウント値に対応するメモリアドレスのメモリ領域へ、０を示すデータを書き込む。また、データの消去は“０”書き込みを行うことで代行する。

尚、各メモリアドレスが示す１ビットのメモリ領域は、読み出しのみ可能な領域と、読み出しと書き込みの両方が可能な場合の２つに分けられる。前者の領域には、製造時にデータを書き込んでおく。後者の領域は、ＳＲＡＭ等のＲＡＭまたは、ＥＥＰＲＯＭ等の不揮発性メモリで作成する。また、読み出しのみ可能な領域は、製造時に決定されるためリーダライタ５０３において、読み出しのみ可能な領域のメモリアドレスをリーダライタに記憶することができる。従い、リーダライタ５０３で、ＩＤチップから送出されるデータ数をカウントする、若しくはリーダライタ５０３が送出するクロックをカウントすることにより、所定のタイミングで短いクロックを送出する（５０３）ことにより、所定のメモリ領域へデータを書き込むことが可能である（５０５、５０６）。

尚、７０３、７０４におけるクロックの長短による条件分岐は便宜的なものであり、クロック長短による条件分岐は逆であっても良い。

上述の説明にて示したように、２種のクロックのみでＩＤチップを制御することによりアドレス情報に関するコマンドを削除し、１ビット単位に０か１か書き込み指定することにより、クロックパルス検出回路、制御回路の簡略化、論理回路規模の縮小を図り、単純、小面積の書き込み/読み出し兼用のＩＤチップを実現することができる。

また、アドレス情報に関するコマンドを削除することにより、コマンドを解読する時間が不要となって、書き込む時間の短縮を図ることもできる。

さらに、読み出しのみ可能な領域を電子線直接描画の製造プロセスにて製造し、最小限必要とされる容量を書き込み/読み出し可能な領域のみ不揮発性メモリ、ＲＡＭ等にて製造することにより、書き込み/読み出し可能な領域の増大によるチップ面積の増大を防ぐことができる。

図１に、リーダライタ５０３からＩＤチップ３０７に送出される長短のクロックパルスの例を示す。図１（ａ）はリーダライタ５０３からの“０”書き込み用クロックパルスである長いクロックパルスを示し、図１（ｂ）はリーダライタ５０３からの“１”書き込み用クロックパルスである短いクロックパルスを示している。“０”書き込み用クロックパルス前半１０４と“０”書き込み用クロックパルス後半１０１は幅の狭い立下りパルスである。いずれも幅の狭い立下りパルスである。クロックパルスの間隔はたとえば５マイクロ秒である。“１”書き込み用クロックパルス前半１０２と“１”書き込み用クロックパルス後半１０３の間は狭い間隔となっている。具体的例では１０１、１０２、１０３のクロック幅は１マイクロ秒、１０２と１０３の間は０．５マイクロ秒である。

図２（ａ）はリーダライタ５０３から送出されのクロックパルスシーケンスの例を示している。図２（ｂ）は図２（ａ）のＩＤチップ３０７におけるクロックパルスを積分した波形の例を示している。

図２（ｃ）は図２（ａ）の“１”書き込み信号をＩＤチップ３０７において抽出した波形の例を示している。まず、第１の“０”書き込み用クロックパルス２０１ａがあり、次に第２の“０”書き込み用クロックパルス２０１ｂがあり、次に第３の“０”書き込み用クロックパルス２０１ｃがあり、次に“１”書き込み用クロックパルス前半立下りパルス２０２があり、次に“１”書き込み用クロックパルス中央立上りパルス２０３があり、次に“１”書き込み用クロックパルス後半立下りパルス２０４が来るような例を示している。当然、この組み合わせは任意である。このクロックパルスを図４のクロック波形処理の回路の抵抗４０３と容量４０５によって積分すると、まず、第１の積分波形２０５ａがあり、次に第２の積分波形２０５ｂがあり、次に第３の積分波形２０５ｃがあり、次に第４の積分波形２０６が来るようになる。“１”書き込み用クロックパルス中央立上りパルス２０３の間隔が狭いので第４の積分波形２０６は十分に立ちあがらず、Ｈレベルに達することはない。この積分波形を図２（ａ）の立下りで取り込んでフリップフロップにセットした波形が図２（ｃ）である。第４の積分波形２０６がＨレベルとならないので、“１”書き込み制御信号２０７の信号を得ることができる。これらのクロック間隔の長短の分別は簡潔な積分回路である図４により実現でき、チップ面積の増加を最小限にすることが可能である。この実施例では、“０”書き込みをクロックパルス２０１ａに対応させ、第２の“０”書き込みをクロックパルス２０１ｂに対応させたが、この対応関係は逆であっても良い。

図３は本発明のＩＤチップ３０７の構成を示す実施例を示している。アンテナ３０１は整流回路３０２に接続されている。クロック抽出回路３０３により高周波のキャリアから低周波のクロックパルスのクロック幅および間隔が抽出されて、カウンタ・メモリ回路３０５に入力される。尚、クロック抽出回路３０３は、クロックパルスの長短により図７の７０３に対応する読み出し、書き込みの切り替えと、図７の７０４に対応する０、１書き込みの切り替えを行う。

カウンタ・メモリ回路３０５は、カウンタ、アドレスデコーダ、メモリから成る。カウンタにてクロック抽出したパルスによりカウントアップを行う。アドレスデコーダは、カウンタ値をデコードしアドレスデコーダ信号をメモリへ送る。メモリはアドレスデコーダ信号に対応するメモリ領域の読み出し、書き込みを行う。カウンタ、アドレスデコーダを読み出し、書き込みにて共用するため、制御回路が簡略化されて、チップ面積の低減が図れる。ここで、カウンタメモリ回路３０５のメモリの一部を読み出しと書き込み可能なメモリとし、その他の部分はＲＯＭである。ＲＯＭの部分は、電子線描画で各ビット情報を書き込んでおく。このようにして、ＲＯＭで割り当てられたアドレスの一部を書き込み用のメモリのアドレスに割り当てる。このアーキテクチャを採用することにより、アドレスカウンタ、アドレスデコーダが、ＲＯＭ用とか、書き込み用とか別々に設ける必要がなくなり、共用でき、共用しない場合よりも少ないゲート数と、面積で機能実現することが可能となる。

書き込み時には、書き込み回路３０６は、クロック検出回路３０３から書き込み回路３０６に信号が送信され、この信号により、図４に示す回路をもって書き込み動作を行う。尚、書き込み回路３０６は、整流回路の電波エネルギから直流電源を得るための昇圧特性を利用して書き込み動作を行う。‘０’を書き込むか、‘１’を書き込むかはクロック検出回路３０３の指定による。書き込み回路３０６は、書き込み回路を駆動する。

読み出し時には、メモリから読み出されたデータが、ロードスイッチ３０４により、アンテナ間のインピーダンスを変化させて、リーダライタへデータを送信される。読み出しの場合は図１（ａ）のクロック間隔が長いクロックパルスのみを用いれば良く、この場合には、書き込み信号がリーダライタの方から一切来ないので、書き込み回路３０６は書き込み動作は一切行わない。

図３の構成にて“０”書き込み、“１”書き込みを行うことにより、シンプルな論理構成でＩＤチップを形成することが可能となり、チップサイズを小さく、経済的に構成できる。

図４は図３の書き込み回路の一部であるクロック波形処理の回路を示す実施例を示している。図２で示した波形処理を行い、目的とする“１”書き込み制御信号を得るための回路である。クロック信号４０７は第１のインバータ回路および第２のインバータ回路で遅延される。遅延された信号はＮＭＯＳトランジスタ４０４に入り、クロック信号を積分するために、抵抗４０３と容量４０５によって積分され、クロック積分信号４０８がフリップフロップ４０６のデータとり込み部に印加されている。一方クロック信号は立下りで同期してデータをとり込むフリップフロップのトリガ部に印加される。積分された信号は遅延しているために、確実にクロック立下りで少し前のクロック積分信号をとり込むので、図１（ａ）のような場合では確実にＨレベルがとり込まれ、図１（ｂ）のような場合には確実にＬレベルがとり込まれる。また、クロックパルス幅はＩＤチップの動作として有利な幅の狭い立下りクロックパルスを利用することができる。

図６は図４の実施例のうち、抵抗４０３を定電流源６０１で置き換えた例を示している。また、同様の波形処理が可能であれば、クロック波形処理の回路の代替物となりえる。図４、図６の構成にて、クロック抽出を行うことにより、シンプルな論理構成で書き込み回路を形成することが可能となり、チップサイズを小さく、経済的に構成できる。

本発明のリーダからのクロックパルスの構成を示す図面である。本発明のリーダからのクロックパルスシーケンスと波形処理の構成を示す図面である。本発明のＩＤチップの構成を示す図面である。本発明のクロック波形処理の回路を示す図面である。本発明のリーダライタと無線ＩＣタグチップの使用形態を示す図面である。本発明の別のクロック波形処理の回路を示す図面である。本発明のＩＤチップの読み出し、書き込み動作を説明するフローチャート。

符号の説明

１０１…“０”書き込み用クロックパルス後半
１０２…“１”書き込み用クロックパルス前半
１０３…“１”書き込み用クロックパルス後半
１０４…“０”書き込み用クロックパルス前半
２０１ａ…第１の“０”書き込み用クロックパルス
２０１ｂ…第２の“０”書き込み用クロックパルス
２０１ｃ…第３の“０”書き込み用クロックパルス
２０２…“１”書き込み用クロックパルス前半立下りパルス
２０３…“１”書き込み用クロックパルス中央立上りパルス
２０４…“１”書き込み用クロックパルス後半立下りパルス
２０５ａ…第１の積分波形
２０５ｂ…第２の積分波形
２０５ｃ…第３の積分波形
２０６…第４の積分波形
２０７…“１”書き込み制御信号
３０１…アンテナ
３０２…整流回路
３０３…クロック抽出回路
３０４…ロードスイッチ
３０５…カウンタ・メモリ回路
３０６…書き込み回路
３０7…ＩＤチップ
４０１…第１のインバータ回路
４０２…第２のインバータ回路
４０３…抵抗
４０４…ＮＭＯＳトランジスタ
４０５…容量
４０６…フリップフロップ
４０７…クロック信号
４０８…クロック積分信号
４０９…“１”書き込み制御信号
５０１…電磁波
５０２…リーダライタアンテナ
５０３…リーダライタ
５０３…パソコン
６０１…定電流源。

Claims

リーダライタと送受信するアンテナと、
前記アンテナが受信した信号から長さの異なる第１及び第２クロックパルスを抽出するクロック抽出回路と、
前記第１及び第２のクロックパルスの数をカウントするカウンタと、
メモリと、
前記カウンタのカウント値に対応する前記メモリのメモリアドレスにアクセスするアドレスデコーダーとを有し、
前記クロック抽出回路が第１のクロックパルスを抽出した場合には、前記カウント値に対応するメモリアドレスから１ビットの情報をデータを読み出し、
前記クロック抽出回路が第２、１のクロックパルスの順に抽出した場合には、前記カウント値に対応するメモリアドレスに２値情報の一方を書き込み、
前記クロック抽出回路が第２のクロックパルスを連続に抽出した場合には、前記カウント値に対応するメモリアドレスに２値情報の他方を書き込むことを特徴とする非接触識別媒体。
請求項１記載の非接触識別媒体であって、
前記メモリは、前記書き込み読み出し可能な領域と、読み出しのみ可能な領域とに分かれることを特徴とする非接触識別媒体。