JP2005123643A - Semiconductor device and manufacturing method of the same, circuit substrate and electronic device - Google Patents

Semiconductor device and manufacturing method of the same, circuit substrate and electronic device Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a small-sized semiconductor device which densely incorporates a plurality of semiconductors and a manufacturing method of the same, a circuit substrate and an electronic device. <P>SOLUTION: The semiconductor device includes a plurality of the semiconductor devices 20, 30, which have electrodes 22, 32 and are aligned in a planar direction, a bonding section 14 to which the electrodes 22, 32 of the semiconductors 20, 30 are bonded, a land section 16, which is connected to the bonding section 14, the substrate 10 where a wiring pattern 12 having these sections is formed, and an external electrode 40, which is provided at the land section 16 and is connected to the electrodes 22, 32 through the wiring pattern 12. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。   The present invention relates to a semiconductor device, a manufacturing method thereof, a circuit board, and an electronic device.

近年の電子機器の小型化に伴い、複数の半導体チップを高密度に組み込んだマルチチップモジュールの開発が進められている。また、マルチチップモジュールによれば、既存の複数の半導体チップを使用することができるので、新規の集積回路を設計するよりもコストの引き下げが可能になる。   With the recent miniaturization of electronic devices, development of multi-chip modules in which a plurality of semiconductor chips are incorporated at a high density is in progress. Further, according to the multichip module, since a plurality of existing semiconductor chips can be used, the cost can be reduced as compared with designing a new integrated circuit.

しかしながら、これまでのマルチチップモジュールでは、ワイヤボンディングによって、基板の配線パターンと、半導体チップの電極とが接続されていた。したがって、配線パターンに、ワイヤとのボンディングパッドが必要となるため、基板の面積が大きくなって、パッケージの小型化の要求に十分に応えることができていなかった。
特開平０８−０６４７５７号公報 米国特許第５６４６４４６号明細書 特開平１０−１５４７２６号公報 特開平０５−２２６４２４号公報 特開平０５−０１３６６４号公報 特開平１０−２４２３７９号公報 特開平１１−０４０６１８号公報 特開平１１−１３５７１５号公報 特開２０００−１８３２７４号公報 特開平０３−１０２８４３号公報 実開平０４−０９９８３５号公報 特開平０４−３４２１４８号公報 特開平０７−１６９９０５号公報 特開平０７−２７３２７５号公報 特開平０８−２６４７１１号公報 特開平０８−３３０５０８号公報 However, in conventional multichip modules, the wiring pattern of the substrate and the electrodes of the semiconductor chip are connected by wire bonding. Therefore, since the wiring pattern requires a bonding pad with a wire, the area of the substrate becomes large, and the demand for miniaturization of the package cannot be sufficiently met.
Japanese Patent Laid-Open No. 08-064757 US Pat. No. 5,646,446 JP-A-10-154726 JP 05-226424 A Japanese Patent Laid-Open No. 05-013664 JP-A-10-242379 JP-A-11-040618 JP-A-11-135715 JP 2000-183274 A Japanese Patent Laid-Open No. 03-102843 Japanese Utility Model Publication No. 04-099835 Japanese Patent Laid-Open No. 04-342148 JP 07-169905 A Japanese Patent Laid-Open No. 07-273275 Japanese Patent Application Laid-Open No. 08-264711 JP-A-08-330508

本発明は、この問題点を解決するものであり、その目的は、複数の半導体素子が高密度に組み込まれた小型の半導体装置及びその製造製造、回路基板並びに電子機器を提供することにある。   The present invention solves this problem, and an object of the present invention is to provide a small semiconductor device in which a plurality of semiconductor elements are incorporated at a high density, its manufacturing and manufacturing, a circuit board, and an electronic apparatus.

（１）本発明に係る半導体装置は、電極を有して平面方向に並べられてフェースダウンボンディングされる複数の半導体素子と、
前記半導体素子の前記電極が接続されるボンディング部と、前記ボンディング部に電気的に接続しているランド部と、を有する配線パターンが形成された基板と、
前記ランド部に設けられる外部電極と、
を含む。本発明によれば、複数の半導体素子が平面方向に並べられて基板に搭載され、各半導体素子はフェースダウンボンディングされる。したがって、半導体素子の領域内でボンディングが行われるので、基板の面積を必要最低限に小さくすることができる。その結果、半導体装置の小型化が可能になる。
（２）この半導体装置において、
それぞれの前記外部電極は、前記半導体素子の搭載領域内に設けられてもよい。これによれば、それぞれの半導体素子の電極に対応して、それぞれの半導体素子に対応する領域内に外部電極が設けられる。
（３）この半導体装置において、
全ての前記外部電極は、全ての前記半導体素子に対応する領域の外側に設けられてもよい。こうすることで、基板の外周端部に外部電極を配列することができる。
（４）この半導体装置において、
前記基板は、フレキシブル基板であって前記複数の半導体素子を搭載する領域よりも大きく形成され、外周端部に平坦保持部材が設けられてもよい。こうすることで、フレキシブル基板を使用しても、平坦保持部材によって、外部電極の高さの平坦性（コプラナリティ）を確保することができる。
（５）この半導体装置において、
全ての前記外部電極は、いずれか１つの前記半導体素子のみに対応する領域内に設けられてもよい。これによれば、いずれか１つの半導体素子に対応する領域内に全ての外部電極が設けられ、それ以外の半導体素子に対応する領域内には外部電極が設けられない。
（６）この半導体装置において、
前記基板は、フレキシブル基板であって一部が曲げられて、
前記外部電極が設けられる領域に対応する前記１つの半導体素子における前記電極が形成された面とは反対側の面に、残りの半導体素子のうちの少なくとも１つにおける前記電極が形成された面とは反対側の面が接着されてもよい。これによれば、半導体素子の上に他の半導体素子が接着されるので、半導体装置の平面方向のサイズを小さくすることができる。
（７）この半導体装置において、
前記基板は、曲げられる領域に沿って少なくとも１つの穴が形成されてもよい。このように、基板に穴を形成しておくことで、基板の弾力を小さくして曲げられた状態を維持しやすくなる。
（８）この半導体装置において、
前記穴は、曲げ線に沿って延びる長穴であり、
前記配線パターンは、前記穴上を通って形成され、
前記長穴の、前記曲げ線に沿って延びる辺が、外形端の一部となっていてもよい。これによれば、長穴の辺によって半導体装置の外形端の一部が形成されるので、端部の位置を正確に決めることができる。
（９）この半導体装置において、
複数の前記穴が形成され、
前記配線パターンは、前記複数の穴上を通って形成され、
前記複数の穴は、曲げ線に沿って延びる長穴であって、並列して形成されていてもよい。こうすることで、基板を曲げやすくなる。
（１０）この半導体装置において、
前記基板は、曲げられる領域に沿ってスリットが形成され、
前記スリットによって、基板が切断されてなり、対向する切断端部間に間隔があけられていてもよい。こうすることで、切断された基板を一体的なものととらえた場合に、この基板を容易に曲げることができる。
（１１）この半導体装置において、
前記スリットを掛け渡す接続部材が設けられていてもよい。これによれば、接続部材によって、基板の曲げられた部分が補強される。
（１２）この半導体装置において、
前記穴を介して、前記配線パターン上に柔軟性を有する樹脂が設けられ、
前記樹脂が前記基板とともに曲げられていてもよい。これによれば、樹脂によって、基板の曲げられた部分が補強される。
（１３）この半導体装置において、
導電性又は熱伝導性の接着剤を介して、前記半導体素子が接着されてもよい。導電性の接着剤を使用すれば、接着される半導体素子の表面の電位を同じにすることができ、熱伝導性の接着剤を使用すれば、発熱量の大きい半導体素子の熱を発熱量の小さい半導体素子に伝えることで冷却が可能になる。
（１４）この半導体装置において、
前記半導体素子のうちの一つは、残りの半導体素子よりも平面積が大きく形成され、
前記外部電極は、前記平面積の大きい半導体素子に対応した領域にのみ設けられてもよい。こうすることで、半導体素子の平面積の超えない範囲で外部電極を設ける領域を最も広く確保することができる。
（１５）この半導体装置において、
前記半導体素子の電極は、接着剤に導電粒子が分散されてなる異方性導電材料を介して前記ボンディング部に接続されてもよい。これによれば、異方性導電材料によってボンディング部と電極とを電気的に導通させるので、信頼性及び生産性に優れた方法で半導体装置を製造することができる。
（１６）本発明に係る半導体装置の製造方法は、複数のボンディング部と、前記ボンディング部に電気的に接続される複数のランド部と、を有する配線パターンが形成された基板と、電極を有する複数の半導体素子と、を用意する工程と、
少なくとも前記ボンディング部上に、接着剤に導電粒子が分散されてなる異方性導電材料を設ける工程と、
前記異方性導電材料における前記ボンディング部上に前記電極を位置合わせして、前記半導体素子を前記基板の上に載せる工程と、
前記半導体素子と前記基板との少なくともいずれか一方を押圧して、前記導電粒子を介して、前記ボンディング部と前記電極とを電気的に接続する工程と、
前記ランド部に外部電極を形成する工程と、
を含む。本発明によれば、複数の半導体素子を基板に搭載して、各半導体素子の電極とボンディング部とをフェースダウンボンディングする。したがって、半導体素子の領域内でボンディングを行うので、基板の面積を必要最低限に小さくすることができる。その結果、半導体装置の小型化が可能になる。また、異方性導電材料によってボンディング部と電極とを電気的に導通させるので、信頼性及び生産性に優れた方法で半導体装置を製造することができる。
（１７）この方法において、
前記基板は、フレキシブル基板であって前記複数の半導体素子を搭載する領域よりも大きく形成され、
前記基板の外周端部に平坦保持部材を設ける工程を含んでもよい。こうすることで、フレキシブル基板を使用しても、外部電極の高さの平坦性（コプラナリティ）を確保することができる。全ての外部電極を、全ての半導体素子に対応する領域の外側に設ける場合には、平坦保持部材の貼り付けられた領域に外部電極を設けることができる。
（１８）この方法において、
前記半導体素子を前記基板の上に載せる工程の後に、前記基板の一部を曲げて、いずれか１つの前記半導体素子における前記電極が形成された面とは反対側の面に、他の１つの前記半導体素子における前記電極が形成された面とは反対側の面を接着する工程を含んでもよい。これによれば、半導体素子の上に他の半導体素子を接着するので、半導体装置の平面方向のサイズを小さくすることができる。
（１９）この製造方法において、
前記基板は、曲げられる領域に沿って少なくとも１つの穴が形成されてもよい。このように、基板に穴を形成しておくことで、基板の弾力を小さくして曲げやすくすることができる。
（２０）本発明に係る回路基板には、上記半導体装置が実装される。
（２１）本発明に係る電子機器は、上記回路基板を有する。 (1) A semiconductor device according to the present invention includes a plurality of semiconductor elements having electrodes and being face-down bonded in a planar direction,
A substrate on which a wiring pattern having a bonding part to which the electrode of the semiconductor element is connected and a land part electrically connected to the bonding part is formed;
An external electrode provided in the land portion;
including. According to the present invention, a plurality of semiconductor elements are arranged in a plane direction and mounted on a substrate, and each semiconductor element is face-down bonded. Therefore, since bonding is performed in the region of the semiconductor element, the area of the substrate can be reduced to the minimum necessary. As a result, the semiconductor device can be downsized.
(2) In this semiconductor device,
Each of the external electrodes may be provided in a mounting region of the semiconductor element. According to this, an external electrode is provided in a region corresponding to each semiconductor element corresponding to the electrode of each semiconductor element.
(3) In this semiconductor device,
All the external electrodes may be provided outside a region corresponding to all the semiconductor elements. By doing so, external electrodes can be arranged on the outer peripheral edge of the substrate.
(4) In this semiconductor device,
The substrate may be a flexible substrate formed larger than a region on which the plurality of semiconductor elements are mounted, and a flat holding member may be provided at an outer peripheral end portion. By doing so, even if a flexible substrate is used, the flatness (coplanarity) of the height of the external electrode can be ensured by the flat holding member.
(5) In this semiconductor device,
All the external electrodes may be provided in a region corresponding to only one of the semiconductor elements. According to this, all external electrodes are provided in a region corresponding to any one semiconductor element, and no external electrode is provided in a region corresponding to the other semiconductor elements.
(6) In this semiconductor device,
The substrate is a flexible substrate and partly bent,
A surface of at least one of the remaining semiconductor elements on the surface opposite to the surface on which the electrode is formed in the one semiconductor element corresponding to the region where the external electrode is provided; The opposite surface may be bonded. According to this, since another semiconductor element is bonded on the semiconductor element, the size of the semiconductor device in the planar direction can be reduced.
(7) In this semiconductor device,
The substrate may be formed with at least one hole along a region to be bent. Thus, by forming the hole in the substrate, it becomes easy to maintain the bent state by reducing the elasticity of the substrate.
(8) In this semiconductor device,
The hole is an elongated hole extending along a bending line;
The wiring pattern is formed through the hole,
A side of the elongated hole extending along the bending line may be a part of the outer edge. According to this, since a part of the outer end of the semiconductor device is formed by the side of the long hole, the position of the end can be accurately determined.
(9) In this semiconductor device,
A plurality of the holes are formed;
The wiring pattern is formed through the plurality of holes,
The plurality of holes are elongated holes extending along a bending line, and may be formed in parallel. This makes it easier to bend the substrate.
(10) In this semiconductor device,
The substrate is formed with slits along the region to be bent,
The substrate may be cut by the slits, and a gap may be provided between opposing cut ends. In this way, when the cut substrate is regarded as an integral body, the substrate can be easily bent.
(11) In this semiconductor device,
A connecting member that spans the slit may be provided. According to this, the bent portion of the substrate is reinforced by the connecting member.
(12) In this semiconductor device,
A flexible resin is provided on the wiring pattern through the hole,
The resin may be bent together with the substrate. According to this, the bent portion of the substrate is reinforced by the resin.
(13) In this semiconductor device,
The semiconductor element may be bonded through a conductive or heat conductive adhesive. If a conductive adhesive is used, the potential of the surface of the semiconductor element to be bonded can be made the same, and if a heat conductive adhesive is used, the heat of the semiconductor element having a large heat generation amount can be reduced. Cooling is possible by transmitting to a small semiconductor element.
(14) In this semiconductor device,
One of the semiconductor elements is formed to have a larger planar area than the remaining semiconductor elements,
The external electrode may be provided only in a region corresponding to the semiconductor element having a large plane area. By doing so, it is possible to secure the widest region in which the external electrode is provided in a range not exceeding the plane area of the semiconductor element.
(15) In this semiconductor device,
The electrode of the semiconductor element may be connected to the bonding portion via an anisotropic conductive material in which conductive particles are dispersed in an adhesive. According to this, since the bonding portion and the electrode are electrically connected by the anisotropic conductive material, the semiconductor device can be manufactured by a method excellent in reliability and productivity.
(16) A method of manufacturing a semiconductor device according to the present invention includes a substrate on which a wiring pattern having a plurality of bonding portions and a plurality of land portions electrically connected to the bonding portions is formed, and an electrode. Preparing a plurality of semiconductor elements;
Providing an anisotropic conductive material in which conductive particles are dispersed in an adhesive, on at least the bonding part;
Aligning the electrode on the bonding portion in the anisotropic conductive material and placing the semiconductor element on the substrate;
Pressing at least one of the semiconductor element and the substrate to electrically connect the bonding portion and the electrode via the conductive particles;
Forming an external electrode on the land portion;
including. According to the present invention, a plurality of semiconductor elements are mounted on a substrate, and the electrodes and bonding portions of each semiconductor element are face-down bonded. Therefore, since bonding is performed in the region of the semiconductor element, the area of the substrate can be reduced to the minimum necessary. As a result, the semiconductor device can be downsized. Further, since the bonding portion and the electrode are electrically connected by the anisotropic conductive material, the semiconductor device can be manufactured by a method excellent in reliability and productivity.
(17) In this method,
The substrate is a flexible substrate and is formed larger than a region on which the plurality of semiconductor elements are mounted,
You may include the process of providing a flat holding member in the outer peripheral edge part of the said board | substrate. By doing so, even if a flexible substrate is used, the flatness (coplanarity) of the height of the external electrode can be ensured. When all the external electrodes are provided outside the region corresponding to all the semiconductor elements, the external electrodes can be provided in the region where the flat holding member is attached.
(18) In this method,
After the step of placing the semiconductor element on the substrate, a part of the substrate is bent, and the other one surface of the semiconductor element is opposite to the surface on which the electrode is formed. The semiconductor element may include a step of bonding a surface opposite to a surface on which the electrode is formed. According to this, since another semiconductor element is bonded onto the semiconductor element, the size of the semiconductor device in the planar direction can be reduced.
(19) In this manufacturing method,
The substrate may be formed with at least one hole along a region to be bent. Thus, by forming a hole in the substrate, the elasticity of the substrate can be reduced and the substrate can be easily bent.
(20) The semiconductor device is mounted on a circuit board according to the present invention.
(21) An electronic device according to the present invention includes the circuit board.

以下、本発明の実施の形態について図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図１（Ａ）〜図１（Ｃ）は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。なお、図１（Ａ）は半導体装置の平面図であり、図１（Ｂ）は図１（Ａ）のIB−IB線断面図であり、図１（Ｃ）は半導体装置の底面図である半導体装置１は、基板１０と、複数（例えば２つ）の半導体素子（半導体チップ）２０、３０と、複数の外部電極４０と、を含む。 (First embodiment)
FIG. 1A to FIG. 1C are diagrams showing a semiconductor device according to a first embodiment to which the present invention is applied. 1A is a plan view of the semiconductor device, FIG. 1B is a cross-sectional view taken along line IB-IB in FIG. 1A, and FIG. 1C is a bottom view of the semiconductor device. The semiconductor device 1 includes a substrate 10, a plurality (for example, two) of semiconductor elements (semiconductor chips) 20 and 30, and a plurality of external electrodes 40.

基板１０は、有機系又は無機系のいずれの材料から形成されたものであってもよく、これらの複合構造からなるものであってもよい。有機系の材料から形成された基板１０として、例えばポリイミド樹脂からなるフレキシブル基板が挙げられる。また、無機系の材料から形成された基板１０として、例えばセラミック基板やガラス基板が挙げられる。有機系及び無機系の材料の複合構造として、例えばガラスエポキシ基板が挙げられる。   The substrate 10 may be formed of any organic or inorganic material, or may be a composite structure of these. Examples of the substrate 10 formed of an organic material include a flexible substrate made of a polyimide resin. Examples of the substrate 10 made of an inorganic material include a ceramic substrate and a glass substrate. An example of a composite structure of organic and inorganic materials is a glass epoxy substrate.

基板１０には、配線パターン１２が形成されている。配線パターン１２は、基板１０の一方の面に形成される。なお、基板１０の一方の面の配線パターン１２の他に、他方の面にも配線パターンを形成してもよい。   A wiring pattern 12 is formed on the substrate 10. The wiring pattern 12 is formed on one surface of the substrate 10. In addition to the wiring pattern 12 on one surface of the substrate 10, a wiring pattern may be formed on the other surface.

配線パターン１２は、スパッタリング等により基板１０に銅などの導電性の膜を被着し、これをエッチングして形成することができる。この場合には、基板１０に配線パターン１２が直接形成され、接着剤が介在しない２層基板となる。あるいは、基板１０と配線パターン１２との間に接着剤が介在する３層基板を使用してもよい。あるいは、基板に絶縁樹脂と配線パターンを積層して構成されるビルドアップ多層構造の基板や、複数の基板が積層された多層基板を使用してもよい。   The wiring pattern 12 can be formed by depositing a conductive film such as copper on the substrate 10 by sputtering or the like and etching it. In this case, the wiring pattern 12 is directly formed on the substrate 10 to form a two-layer substrate without any adhesive. Alternatively, a three-layer substrate in which an adhesive is interposed between the substrate 10 and the wiring pattern 12 may be used. Or you may use the board | substrate of the buildup multilayer structure comprised by laminating | stacking insulating resin and a wiring pattern on a board | substrate, and the multilayer board | substrate with which the some board | substrate was laminated | stacked.

配線パターン１２は、複数のボンディング部１４及び複数のランド部１６を含む。いずれか１つのボンディング部１４は、少なくともいずれか１つのランド部１６に電気的に接続されている。各ボンディング部１４及び各ランド部１６は、配線のための部分よりも広い面積で形成されている。なお、ボンディング部１４上にバンプを形成してもよい。   The wiring pattern 12 includes a plurality of bonding portions 14 and a plurality of land portions 16. Any one bonding portion 14 is electrically connected to at least any one land portion 16. Each bonding part 14 and each land part 16 are formed in a larger area than the part for wiring. A bump may be formed on the bonding portion 14.

ボンディング部１４及びランド部１６は、基板１０における半導体素子２０、３０のそれぞれの搭載領域内に位置し、その領域の外側には形成されていない。また、半導体素子２０、３０のそれぞれの搭載領域内に位置するボンディング部１４は、その搭載領域内に位置するランド部１６と接続されている。あるいは、半導体素子２０、３０のうちいずれか１つの搭載領域内に位置するボンディング部１４と、半導体素子２０、３０のうち残りの１つの搭載領域内に位置するランド部１６とを接続してもよい。基板１０は、抜き型を簡略化するため、図のように方形でも良いし、さらに究極の小型化が望まれる場合は、半導体素子外形に沿った形としても良い。   The bonding portion 14 and the land portion 16 are located in the respective mounting regions of the semiconductor elements 20 and 30 on the substrate 10 and are not formed outside the regions. Further, the bonding portion 14 located in each mounting region of the semiconductor elements 20 and 30 is connected to the land portion 16 located in the mounting region. Alternatively, the bonding portion 14 positioned in any one mounting region of the semiconductor elements 20 and 30 may be connected to the land portion 16 positioned in the remaining one mounting region of the semiconductor elements 20 and 30. Good. The substrate 10 may have a rectangular shape as shown in the drawing in order to simplify the punching die, or may have a shape that conforms to the outer shape of the semiconductor element when ultimate miniaturization is desired.

基板１０には、スルーホール１８が形成されている。そして、スルーホール１８上に、ランド部１６が位置する。すなわち、ランド部１６は、スルーホール１８を介して、配線パターン１２の形成された面とは反対側の面に接続できるようになっている。こうして、基板１０における配線パターン１２の形成された面とは反対側の面に、配線パターン１２に電気的に接続された複数の外部電極４０（図１（Ｃ）参照）を形成することができる。   A through hole 18 is formed in the substrate 10. The land portion 16 is located on the through hole 18. That is, the land portion 16 can be connected to the surface opposite to the surface on which the wiring pattern 12 is formed through the through hole 18. Thus, a plurality of external electrodes 40 (see FIG. 1C) electrically connected to the wiring pattern 12 can be formed on the surface of the substrate 10 opposite to the surface on which the wiring pattern 12 is formed. .

複数の半導体素子２０、３０は、例えば、フラッシュメモリとＳＲＡＭ、ＳＲＡＭ同士、ＤＲＡＭ同士、メモリとＡＳＩＣ、あるいはＭＰＵとメモリなどであり、それぞれ複数の電極２２、３２を有する。電極２２、３２は、いずれかのボンディング部１４の上方に位置し、異方性導電材料５０を介して電気的に接続されている。すなわち、半導体素子２０、３０は、電極２２、３２が形成された面を下にして、基板１０の配線パターン１２に対して、フェースダウンボンディングされる。なお、図に示される半導体素子２０、３０は、大きさ及び形状が異なるが、同じ大きさ及び形状のものであってもよい。電極２２、３２は、メッキや、ワイヤーで形成された金であることが多いが、ニッケル、ハンダなどを材料としてもよい。   The plurality of semiconductor elements 20 and 30 are, for example, flash memory and SRAM, between SRAMs, between DRAMs, memory and ASIC, or MPU and memory, and have a plurality of electrodes 22 and 32, respectively. The electrodes 22 and 32 are located above any of the bonding portions 14 and are electrically connected via an anisotropic conductive material 50. That is, the semiconductor elements 20 and 30 are face-down bonded to the wiring pattern 12 of the substrate 10 with the surface on which the electrodes 22 and 32 are formed facing down. The semiconductor elements 20 and 30 shown in the figure are different in size and shape, but may have the same size and shape. The electrodes 22 and 32 are often gold formed by plating or wire, but may be made of nickel or solder.

異方性導電材料５０は、接着剤（バインダ）に導電粒子（導電フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電材料５０は、予めシート状に形成されてから基板１０に貼り付けてもよく、あるいは液状のまま基板１０に設けてもよい。なお、異方性導電材料５０の接着剤として、熱硬化性の接着剤が使用されることが多い。異方性導電材料５０は、少なくとも各ボンディング部１４上に設けられる。あるいは、基板１０の全体を覆うように異方性導電材料５０を設ければ、簡単にその工程を行うことができる。なお、基板１０の外周端部を除いて異方性導電材料５０を設ければ、基板１０の外周端面に異方性導電材料５０が付着しないようになり、その後の基板１０の取り扱い上都合がよい。   The anisotropic conductive material 50 is obtained by dispersing conductive particles (conductive filler) in an adhesive (binder), and a dispersant may be added. The anisotropic conductive material 50 may be pasted on the substrate 10 after being formed in a sheet shape in advance, or may be provided on the substrate 10 in a liquid state. Note that a thermosetting adhesive is often used as the adhesive for the anisotropic conductive material 50. The anisotropic conductive material 50 is provided on at least each bonding part 14. Or if the anisotropic conductive material 50 is provided so that the whole board | substrate 10 may be covered, the process can be performed easily. If the anisotropic conductive material 50 is provided except for the outer peripheral end portion of the substrate 10, the anisotropic conductive material 50 does not adhere to the outer peripheral end surface of the substrate 10, which is convenient for subsequent handling of the substrate 10. Good.

異方性導電材料５０は、電極２２、３２とボンディング部１４との間で押しつぶされて、導電粒子によって両者間での電気的導通を図るようになっている。本実施の形態では、半導体素子２０、３０がフェースダウンボンディングされることが特徴となっている。フェースダウンボンディングされるのであれば、異方性導電材料５０を使用する代わりに、光、熱、圧力及び振動のうちの少なくとも１つによって、電極２２、３２とボンディング部１４とを接合してもよい。この場合、金属同士で接合される方が信頼性が高い。その場合は、半導体素子２０、３０と基板１０との間に、アンダーフィル樹脂が充填されることが多い。   The anisotropic conductive material 50 is crushed between the electrodes 22 and 32 and the bonding portion 14 so as to achieve electrical conduction between the two by conductive particles. The present embodiment is characterized in that the semiconductor elements 20 and 30 are face-down bonded. In the case of face-down bonding, the electrodes 22 and 32 and the bonding portion 14 may be bonded by at least one of light, heat, pressure, and vibration instead of using the anisotropic conductive material 50. Good. In this case, it is more reliable to join the metals together. In that case, an underfill resin is often filled between the semiconductor elements 20 and 30 and the substrate 10.

外部電極４０は、配線パターン１２のランド部１６に設けられている。詳しくは、外部電極４０は、基板１０における配線パターン１２の形成された面とは反対側の面に設けられ、スルーホール１８を介して、ランド部１６に電気的に接続されている。外部電極４０とランド部１６との電気的な接続は、半導体素子実装面とは反対側の基板のスルーホール上に、フラックスと共にハンダボールを搭載して、リフローを通して形成することが多いが、スルーホール１８の内面にメッキされた金や銅などの導電部材によって図ってもよい。あるいは、ハンダボールを外部電極４０とする場合には、ハンダボールの材料となるハンダをスルーホール１８に充填して、ハンダボールと一体化した導電部材をスルーホール１８内に形成してもよい。   The external electrode 40 is provided on the land portion 16 of the wiring pattern 12. Specifically, the external electrode 40 is provided on the surface of the substrate 10 opposite to the surface on which the wiring pattern 12 is formed, and is electrically connected to the land portion 16 through the through hole 18. The electrical connection between the external electrode 40 and the land portion 16 is often formed through reflow by mounting a solder ball together with a flux on the through hole of the substrate opposite to the semiconductor element mounting surface. It may be achieved by a conductive member such as gold or copper plated on the inner surface of the hole 18. Alternatively, when the solder ball is used as the external electrode 40, the conductive material integrated with the solder ball may be formed in the through hole 18 by filling the through hole 18 with the solder used as the solder ball material.

さらに、半導体素子実装面とは反対側に、配線パターン１２と、ビアホールやスルーホールで接続された外部電極用のランドを形成し、その上に外部電極を形成してもよい。また、外部電極は、上述のハンダ以外の金属や導電性樹脂などから形成してもよい。   Further, on the side opposite to the semiconductor element mounting surface, wiring patterns 12 and external electrode lands connected by via holes or through holes may be formed, and external electrodes may be formed thereon. The external electrode may be formed of a metal other than the above-described solder, a conductive resin, or the like.

上述したように、全てのランド部１６が半導体素子２０、３０の搭載領域内に位置している場合には、外部電極４０も、半導体素子２０、３０の搭載領域内に位置する（FAN-IN構造）。また、いずれかの半導体素子２０、３０の搭載領域内に設けられたボンディング部１４が、その搭載領域内に設けられたランド部１６に接続されている場合には、外部電極４０も、この外部電極４０が設けられた搭載領域に対応する半導体素子２０、３０の電極２２、３２に電気的に接続される。   As described above, when all the land portions 16 are located in the mounting region of the semiconductor elements 20 and 30, the external electrode 40 is also located in the mounting region of the semiconductor elements 20 and 30 (FAN-IN Construction). In addition, when the bonding portion 14 provided in the mounting region of any one of the semiconductor elements 20 and 30 is connected to the land portion 16 provided in the mounting region, the external electrode 40 is also connected to the outside. It is electrically connected to the electrodes 22 and 32 of the semiconductor elements 20 and 30 corresponding to the mounting region where the electrode 40 is provided.

本実施の形態によれば、複数の半導体素子２０、３０が平面方向に並べられて基板１０に搭載され、各半導体素子２０、３０の電極２２、３２とボンディング部１４とはフェースダウンボンディングされる。したがって、半導体素子２０、３０の領域内でボンディングが行われるので、基板１０の面積を必要最低限に小さくすることができる。その結果、半導体装置１の小型化が可能になる。   According to the present embodiment, the plurality of semiconductor elements 20 and 30 are arranged in the plane direction and mounted on the substrate 10, and the electrodes 22 and 32 of the semiconductor elements 20 and 30 and the bonding portion 14 are face-down bonded. . Therefore, since bonding is performed in the region of the semiconductor elements 20 and 30, the area of the substrate 10 can be reduced to the minimum necessary. As a result, the semiconductor device 1 can be downsized.

本実施の形態は、上記のように構成されており、以下その製造方法の１例を説明する。まず、複数のボンディング部１４と、ボンディング部１４に接続される複数のランド部１６と、を有する配線パターン１２が形成された基板１０を用意する。そして、基板１０における配線パターン１２が形成された面に、異方性導電材料５０を設ける。詳しくは、少なくともボンディング部１４上に、異方性導電材料５０を設ける。   This embodiment is configured as described above, and an example of the manufacturing method will be described below. First, a substrate 10 is prepared on which a wiring pattern 12 having a plurality of bonding portions 14 and a plurality of land portions 16 connected to the bonding portions 14 is formed. And the anisotropic conductive material 50 is provided in the surface in which the wiring pattern 12 in the board | substrate 10 was formed. Specifically, the anisotropic conductive material 50 is provided at least on the bonding portion 14.

そして、複数の電極２２、３２を有する複数の半導体素子２０、３０を用意する。異方性導電材料５０におけるボンディング部１４上に電極２２、３２を位置合わせして、半導体素子２０、３０を基板１０の上に載せる。   Then, a plurality of semiconductor elements 20 and 30 having a plurality of electrodes 22 and 32 are prepared. The electrodes 22 and 32 are aligned on the bonding portion 14 in the anisotropic conductive material 50, and the semiconductor elements 20 and 30 are placed on the substrate 10.

続いて、半導体素子２０、３０と基板１０との少なくともいずれか一方を押圧して、異方性導電材料５０の導電粒子を介して、ボンディング部１４と電極２２、３２とを電気的に接続する。   Subsequently, at least one of the semiconductor elements 20 and 30 and the substrate 10 is pressed to electrically connect the bonding portion 14 and the electrodes 22 and 32 through the conductive particles of the anisotropic conductive material 50. .

そして、基板１０における配線パターン１２の形成された面とは反対側から、スルーホール１８を介して、ランド部１６に外部電極４０を形成する。   Then, the external electrode 40 is formed on the land portion 16 through the through hole 18 from the side opposite to the surface on which the wiring pattern 12 is formed on the substrate 10.

以上の工程により、半導体装置１が得られる。本実施の形態によれば、異方性導電材料５０によってボンディング部１４と電極２２、３２とを電気的に導通させるので、信頼性及び生産性に優れた方法で半導体装置１を製造することができる。   The semiconductor device 1 is obtained through the above steps. According to the present embodiment, since the bonding portion 14 and the electrodes 22 and 32 are electrically connected by the anisotropic conductive material 50, the semiconductor device 1 can be manufactured by a method excellent in reliability and productivity. it can.

（第２の実施の形態）
図２（Ａ）〜図２（Ｃ）は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。なお、図２（Ａ）は半導体装置の平面図であり、図２（Ｂ）は図２（Ａ）のIIB−IIB線断面図であり、図２（Ｃ）は半導体装置の底面図である。半導体装置２は、基板１１０と、外部電極１４０と、第１の実施の形態で用いられた複数（例えば２つ）の半導体素子（半導体チップ）２０、３０と、を含む。 (Second Embodiment)
2A to 2C are diagrams showing a semiconductor device according to a second embodiment to which the present invention is applied. 2A is a plan view of the semiconductor device, FIG. 2B is a cross-sectional view taken along the line IIB-IIB in FIG. 2A, and FIG. 2C is a bottom view of the semiconductor device. . The semiconductor device 2 includes a substrate 110, external electrodes 140, and a plurality (for example, two) of semiconductor elements (semiconductor chips) 20 and 30 used in the first embodiment.

基板１１０には、配線パターン１１２が形成されている。配線パターン１１２は、ボンディング部１１４及びランド部１１６を含む。ボンディング部１１４は、半導体素子２０、３０の電極２２、３２に対応する位置に設けられている。一方、ランド部１１６は、半導体素子２０、３０のうちの一方の搭載領域内にのみ形成されている。そのため、この一方の搭載領域内のランド部１１６と、他方の搭載領域内に位置するボンディング部１１４とが、配線部１１５を介して電気的に接続されている。   A wiring pattern 112 is formed on the substrate 110. The wiring pattern 112 includes a bonding part 114 and a land part 116. The bonding portion 114 is provided at a position corresponding to the electrodes 22 and 32 of the semiconductor elements 20 and 30. On the other hand, the land portion 116 is formed only in one mounting region of the semiconductor elements 20 and 30. Therefore, the land part 116 in this one mounting area and the bonding part 114 located in the other mounting area are electrically connected via the wiring part 115.

ランド部１１６がこのように形成されているので、外部電極１４０も、半導体素子２０、３０のうちの一方の搭載領域内にのみ形成されている。なお、図２（Ｃ）には、簡略化するために外部電極１４０の数を少なく図示してあり、実際にはこれ以上の数の外部電極１４０を設けることができる。   Since the land portion 116 is formed in this way, the external electrode 140 is also formed only in one mounting region of the semiconductor elements 20 and 30. Note that in FIG. 2C, for the sake of simplicity, the number of external electrodes 140 is small, and in reality, a larger number of external electrodes 140 can be provided.

これら以外の構成及び製造方法は、上記第１の実施の形態と同様である。実装基板又はマザーボードの配線パターンによっては、第２の実施の形態に係る半導体装置２のように、１箇所に全ての外部電極１４０が集中することが有利な場合がある。   Other configurations and manufacturing methods are the same as those in the first embodiment. Depending on the wiring pattern of the mounting substrate or the motherboard, it may be advantageous that all the external electrodes 140 are concentrated in one place as in the semiconductor device 2 according to the second embodiment.

マザーボード実装時の重心のアンバランスによる半導体装置の傾きを防止するため、基板１１０における半導体素子２０側の実装面とは逆の面の上に、外部電極１４０と同じ大きさ、高さ又は形状の突起を形成してもよい。この突起は、樹脂やテープなどで形成してもかまわない。   In order to prevent the inclination of the semiconductor device due to the unbalance of the center of gravity when the motherboard is mounted, the same size, height or shape as the external electrode 140 is formed on the surface opposite to the mounting surface on the semiconductor element 20 side of the substrate 110. A protrusion may be formed. This protrusion may be formed of resin or tape.

（第３の実施の形態）
図３（Ａ）〜図３（Ｃ）は、本発明を適用した第３の実施の形態に係る半導体装置を示す図である。なお、図３（Ａ）は半導体装置の平面図であり、図３（Ｂ）は図３（Ａ）のIIIB−IIIB線断面図であり、図３（Ｃ）は半導体装置の底面図である。半導体装置３は、基板２１０と、外部電極２４０と、第１の実施の形態で用いられた複数（例えば２つ）の半導体素子（半導体チップ）２０、３０と、を含む。 (Third embodiment)
FIG. 3A to FIG. 3C are diagrams showing a semiconductor device according to a third embodiment to which the present invention is applied. 3A is a plan view of the semiconductor device, FIG. 3B is a cross-sectional view taken along line IIIB-IIIB in FIG. 3A, and FIG. 3C is a bottom view of the semiconductor device. . The semiconductor device 3 includes a substrate 210, external electrodes 240, and a plurality (for example, two) of semiconductor elements (semiconductor chips) 20 and 30 used in the first embodiment.

基板２１０には、配線パターン２１２が形成されている。配線パターン２１２は、ボンディング部２１４及びランド部２１６を含む。ボンディング部２１４は、半導体素子２０、３０の電極２２、３２に対応する位置に設けられている。一方、ランド部２１６は、半導体素子２０、３０の搭載領域の外側に形成されている。そのため、半導体素子２０、３０の搭載領域内のボンディング部２１４と、この搭載領域の外側に位置するランド部２１６とが、配線部２１５を介して電気的に接続されている。また、基板２１０は、半導体素子２０、３０の搭載領域よりも大きく形成されている。   A wiring pattern 212 is formed on the substrate 210. The wiring pattern 212 includes a bonding part 214 and a land part 216. The bonding part 214 is provided at a position corresponding to the electrodes 22 and 32 of the semiconductor elements 20 and 30. On the other hand, the land portion 216 is formed outside the mounting region of the semiconductor elements 20 and 30. Therefore, the bonding part 214 in the mounting area of the semiconductor elements 20 and 30 and the land part 216 located outside the mounting area are electrically connected via the wiring part 215. The substrate 210 is formed larger than the mounting area of the semiconductor elements 20 and 30.

ランド部２１６がこのように形成されているので、外部電極２４０も、半導体素子２０、３０の搭載領域の外側に形成されている（FAN-OUT構造）。なお、図３（Ｃ）には、簡略化するために外部電極２４０の数を少なく図示してあり、実際にはこれ以上の数の外部電極２４０を設けることができる。   Since the land portion 216 is formed in this way, the external electrode 240 is also formed outside the mounting region of the semiconductor elements 20 and 30 (FAN-OUT structure). Note that in FIG. 3C, for the sake of simplicity, the number of external electrodes 240 is reduced, and in reality, a larger number of external electrodes 240 can be provided.

また、基板２１０には、金属などの剛性のある平坦保持部材２００が設けられている。平坦保持部材２００は、基板２１０を補強して平坦性を確保するためのもので、剛性があれば材料は限定されない。例えば、ステンレス鋼や銅系合金などの金属を使用することが多いが、プラスチックやセラミックスなどの絶縁性を有する材料で形成してもよい。本実施の形態では、配線パターン２１２上に異方性導電材料５０が設けられており、異方性導電材料５０の導電粒子による導通がなければ、金属製の平坦保持部材２００を使用しても、配線パターン２１２と平坦保持部材２００との電気的な導通を遮断することができる。あるいは、平坦保持部材２００を絶縁性を有する材料で形成すれば、異方性導電材料５０の導電粒子による電気的な接続があってもよい。また、平坦保持部材２００における少なくとも異方性導電材料５０との接触面に絶縁層を形成すれば、平坦保持部材２００が金属製であっても、配線パターン２１２と平坦保持部材２００との電気的な導通を遮断することができる。また、平坦保持部材２００は、異方性導電材料以外の一般的な絶縁性接着剤で基板２１０に接着してもよい。   Further, the substrate 210 is provided with a rigid flat holding member 200 such as a metal. The flat holding member 200 is for reinforcing the substrate 210 to ensure flatness, and the material is not limited as long as it has rigidity. For example, a metal such as stainless steel or a copper alloy is often used, but it may be formed of an insulating material such as plastic or ceramics. In the present embodiment, the anisotropic conductive material 50 is provided on the wiring pattern 212, and the metal flat holding member 200 may be used if there is no conduction by the conductive particles of the anisotropic conductive material 50. The electrical conduction between the wiring pattern 212 and the flat holding member 200 can be interrupted. Alternatively, if the flat holding member 200 is formed of an insulating material, there may be an electrical connection by the conductive particles of the anisotropic conductive material 50. In addition, if an insulating layer is formed on at least the contact surface of the flat holding member 200 with the anisotropic conductive material 50, the electrical connection between the wiring pattern 212 and the flat holding member 200 is achieved even if the flat holding member 200 is made of metal. Can be cut off. Further, the flat holding member 200 may be bonded to the substrate 210 with a general insulating adhesive other than the anisotropic conductive material.

平坦保持部材２００は、半導体素子２０、３０の搭載領域の外側あるいは基板２１０の外周端部に、異方性導電材料５０を介して貼り付けられている。したがって、基板２１０がフレキシブル基板である場合でも、半導体素子２０、３０の外側の部分あるいは基板２１０の外周端部の平坦性を確保することができる。本実施の形態では、基板２１０における外部電極２４０が設けられた領域の平坦性が、平坦保持部材２００によって確保されるので、外部電極２４０の高さの均一性（コプラナリティ）を確保することができる。これら以外の構成及び製造方法は、上記第１の実施の形態と同様であるので説明を省略する。   The flat holding member 200 is attached to the outside of the mounting region of the semiconductor elements 20 and 30 or the outer peripheral end of the substrate 210 with an anisotropic conductive material 50 interposed therebetween. Therefore, even when the substrate 210 is a flexible substrate, the flatness of the outer portions of the semiconductor elements 20 and 30 or the outer peripheral end of the substrate 210 can be ensured. In the present embodiment, since the flatness of the region where the external electrode 240 is provided in the substrate 210 is ensured by the flat holding member 200, the height uniformity (coplanarity) of the external electrode 240 can be ensured. . Since the configuration and the manufacturing method other than these are the same as those in the first embodiment, description thereof will be omitted.

なお、本実施の形態では、基板２１０における半導体素子２０、３０の搭載領域には外部電極２４０が設けられていないが、この領域にも外部電極を設けてもよい（FAN-IN/OUT構造）。これに加えて、あるいはこれとは別には、半導体素子２０と半導体素子３０との間の領域に、外部電極を設けてもよい。図４に示す半導体装置４は、基板２１０における半導体素子２０、３０の搭載領域の内側、外側及び半導体素子２０、３０間に外部電極２４０を設けた例である。   In this embodiment, the external electrode 240 is not provided in the mounting region of the semiconductor elements 20 and 30 in the substrate 210, but the external electrode may be provided in this region (FAN-IN / OUT structure). . In addition to this, or alternatively, an external electrode may be provided in a region between the semiconductor element 20 and the semiconductor element 30. The semiconductor device 4 shown in FIG. 4 is an example in which external electrodes 240 are provided inside and outside the mounting region of the semiconductor elements 20 and 30 on the substrate 210 and between the semiconductor elements 20 and 30.

なお、第３の実施の形態において、基板２１０自体に平坦保持性があれば（例えば基板２１０がセラミクス、ガラスエポキシからなる場合）、平坦保持部材２００は必ずしも必要ではない。   In the third embodiment, the flat holding member 200 is not necessarily required if the substrate 210 itself has flat holding properties (for example, when the substrate 210 is made of ceramics or glass epoxy).

（第４の実施の形態）
図５は、本発明を適用した第４の実施の形態に係る半導体装置を示す図であり、図６（Ａ）〜図６（Ｃ）は、図５に示す半導体装置の基板を展開した図である。なお、図６（Ａ）は平面図であり、図６（Ｂ）は図６（Ａ）のVB−VB線断面図であり、図６（Ｃ）は底面図である。半導体装置５は、基板３１０と、半導体素子３２０、３３０と、外部電極３４０と、を含む。 (Fourth embodiment)
FIG. 5 is a diagram showing a semiconductor device according to a fourth embodiment to which the present invention is applied, and FIGS. 6A to 6C are developed views of the substrate of the semiconductor device shown in FIG. It is. 6A is a plan view, FIG. 6B is a cross-sectional view taken along the line VB-VB in FIG. 6A, and FIG. 6C is a bottom view. The semiconductor device 5 includes a substrate 310, semiconductor elements 320 and 330, and external electrodes 340.

基板３１０は、図５に示すように曲げることができる材質から形成されており、特に２層のフレキシブル基板、あるいは配線密度を一層高めることが必要な場合にはビルドアップ形のフレキシブル基板が好ましい。また、基板３１０は、一方向に長い長方形をなしている。この基板３１０の長手方向の両端部に、半導体素子３２０、３３０が搭載されている。なお、半導体素子３２０、３３０は、本実施の形態では、同じ大きさで同じ形状であるが、異なる大きさ異なる形状であってもよい。   The substrate 310 is formed of a material that can be bent as shown in FIG. 5, and particularly a two-layer flexible substrate or a build-up type flexible substrate is required when it is necessary to further increase the wiring density. The substrate 310 has a rectangular shape that is long in one direction. Semiconductor elements 320 and 330 are mounted on both ends of the substrate 310 in the longitudinal direction. In the present embodiment, the semiconductor elements 320 and 330 have the same size and the same shape, but may have different sizes and different shapes.

基板３１０には、配線パターン３１２が形成されている。配線パターン３１２は、ボンディング部３１４及びランド部３１６を含む。ボンディング部３１４は、半導体素子３２０、３３０の電極３２２、３３２に対応する位置に設けられており、異方性導電材料３５０を介して電気的に接続されている。一方、ランド部３１６は、半導体素子３２０、３３０のうちの一方の搭載領域内にのみ形成されている。そのため、この一方の搭載領域内のランド部３１６と、他方の搭載領域内に位置するボンディング部３１４とが、配線部３１５を介して電気的に接続されている。また、配線部３１５は、半導体素子３２０、３３０間に形成されており、これらに覆われていないので、レジストなどの保護膜３０２によって覆われて保護されている。   A wiring pattern 312 is formed on the substrate 310. The wiring pattern 312 includes a bonding part 314 and a land part 316. The bonding portion 314 is provided at a position corresponding to the electrodes 322 and 332 of the semiconductor elements 320 and 330 and is electrically connected via an anisotropic conductive material 350. On the other hand, the land portion 316 is formed only in one mounting region of the semiconductor elements 320 and 330. Therefore, the land portion 316 in this one mounting region and the bonding portion 314 located in the other mounting region are electrically connected via the wiring portion 315. In addition, the wiring portion 315 is formed between the semiconductor elements 320 and 330 and is not covered therewith, and thus is covered and protected by a protective film 302 such as a resist.

ランド部３１６がこのように形成されているので、外部電極３４０も、半導体素子３２０、３３０のうちの一方の搭載領域内にのみ形成されている。なお、図には、簡略化するために外部電極３４０の数を少なく図示してあり、実際にはこれ以上の数の外部電極３４０を設けることができる。外部電極３４０の配置に関しては、第３の実施の形態で示したように、半導体素子の外側に平坦保持部材を用いて配置してもよい。   Since the land portion 316 is formed in this way, the external electrode 340 is also formed only in one mounting region of the semiconductor elements 320 and 330. In the figure, for the sake of simplicity, the number of external electrodes 340 is reduced, and in reality, a larger number of external electrodes 340 can be provided. Regarding the arrangement of the external electrode 340, as shown in the third embodiment, the external electrode 340 may be arranged using a flat holding member outside the semiconductor element.

本実施の形態では、基板３１０における半導体素子３２０、３３０が搭載された面を谷として、この基板３１０における半導体素子３２０、３３０の間の領域が曲げられている。なお、図には、折り目を付けずに基板３１０が屈曲した状態が示されているが、基板３１０は折り曲げてもよい。基板３１０には、図６（Ａ）及び図６（Ｃ）に示すように、屈曲する領域に、少なくとも一つ又は複数の穴３００が形成されてもよい。これによって、基板３１０の弾力が小さくなって曲げやすくなるとともに、屈曲した状態を維持しやすくなる。なお、穴３００を避けて、配線部３１５を形成することが好ましいが、穴３００上に配線部３１５を形成してもよい。   In the present embodiment, a region between the semiconductor elements 320 and 330 on the substrate 310 is bent with the surface of the substrate 310 on which the semiconductor elements 320 and 330 are mounted as valleys. Although the figure shows a state where the substrate 310 is bent without a crease, the substrate 310 may be bent. As shown in FIGS. 6A and 6C, the substrate 310 may be formed with at least one or a plurality of holes 300 in a bent region. As a result, the elasticity of the substrate 310 is reduced and the substrate 310 is easily bent, and the bent state is easily maintained. Note that it is preferable to form the wiring portion 315 while avoiding the hole 300, but the wiring portion 315 may be formed on the hole 300.

基板３１０が曲げられて、半導体素子３２０の電極３２２が形成された面とは反対側の面と、半導体素子３３０における電極３３２が形成された面とは反対側の面とが接着剤３０４を介して接着されている。接着剤３０４の接着力によって、基板３１０の曲げられた状態が維持されている。また、半導体素子３２０、３３０の面は平坦になっているので、接着がしやすい。接着剤３０４が、導電性の接着剤であれば、接着される半導体素子３２０、３３０の接着面の電位を同じにすることができる。接着剤３０４が、熱伝導性の接着剤であれば、半導体素子３２０、３３０間で熱の伝達が可能になる。例えば、半導体素子３２０、３３０のうち一方の発熱量が大きく他方の発熱量が小さい場合には、一方から他方へと熱を伝えることで冷却が可能になる。接着剤３０４は、粘着剤でもよい。シート状もしくは液状の接着剤３０４を、図６（Ａ）〜図６（Ｃ）に示す状態のときに、半導体素子３２０、３３０の裏面に貼り付け、その後両方の半導体素子裏面同士を貼り付けてもよい。もしくは、半導体素子裏面同士を位置合わせした状態で液状の接着剤３０４を充填してもよい。   The surface of the semiconductor element 320 opposite to the surface where the electrode 322 is formed by bending the substrate 310 and the surface opposite to the surface where the electrode 332 is formed in the semiconductor element 330 are interposed via the adhesive 304. Are glued together. The bent state of the substrate 310 is maintained by the adhesive force of the adhesive 304. Further, since the surfaces of the semiconductor elements 320 and 330 are flat, they are easily bonded. If the adhesive 304 is a conductive adhesive, the potentials of the bonding surfaces of the semiconductor elements 320 and 330 to be bonded can be made the same. If the adhesive 304 is a heat conductive adhesive, heat can be transferred between the semiconductor elements 320 and 330. For example, when one of the semiconductor elements 320 and 330 has a large calorific value and the other has a small calorific value, cooling can be achieved by transferring heat from one to the other. The adhesive 304 may be an adhesive. When the sheet-like or liquid adhesive 304 is in the state shown in FIGS. 6A to 6C, it is attached to the back surfaces of the semiconductor elements 320 and 330, and then both semiconductor element back surfaces are attached to each other. Also good. Alternatively, the liquid adhesive 304 may be filled with the back surfaces of the semiconductor elements aligned.

以上の構成以外の点は、上記第１の実施の形態と同様であるので説明を省略する。なお、違う大きさの半導体素子を用いても良いが、この場合は、大きい方の半導体素子が外部電極３４０形成側に配置された方が、幾何学的に安定するのでより好ましい。   Since points other than the above configuration are the same as those in the first embodiment, description thereof will be omitted. Although semiconductor elements of different sizes may be used, in this case, it is more preferable that the larger semiconductor element is disposed on the side where the external electrode 340 is formed because it is geometrically stable.

本実施の形態では、２つの半導体素子３２０、３３０が使用されているが、２つを超える複数の半導体素子を使用してもよい。その場合、１つの半導体素子における電極が形成された面とは反対側の面に、残りの複数の半導体素子のうちの１つ又は複数における電極が形成された面とは反対側の面を貼り付けてもよい。このように形成することで、複数特に多数の半導体素子を狭い面積上に積層することができる。   In this embodiment, two semiconductor elements 320 and 330 are used, but a plurality of semiconductor elements exceeding two may be used. In that case, a surface opposite to the surface on which the electrode in one or a plurality of remaining semiconductor elements is formed is pasted on the surface on the opposite side to the surface on which the electrode is formed in one semiconductor element. May be attached. By forming in this way, a plurality of semiconductor elements, in particular, a large number of semiconductor elements can be stacked on a small area.

さらに、１つの半導体素子毎に基板を曲げて積層せずに、複数の半導体素子を一平面上に搭載した後、基板を曲げて積層してもよい。   Further, instead of bending and laminating the substrates for each semiconductor element, a plurality of semiconductor elements may be mounted on one plane, and then the substrates may be bent and laminated.

本実施の形態に係る半導体装置５は、複数の半導体素子３２０、３３０が積層されているので、上述した実施の形態よりも一層小型化されている。なお、半導体装置５の製造方法については、基板３１０を曲げる点を除き、第１の実施の形態で説明した方法が適用される。   Since the semiconductor device 5 according to the present embodiment has a plurality of semiconductor elements 320 and 330 stacked, it is further downsized than the above-described embodiment. Note that the method described in the first embodiment is applied to the method for manufacturing the semiconductor device 5 except that the substrate 310 is bent.

（第５の実施の形態）
図７は、本発明を適用した第５の実施の形態に係る半導体装置の基板を展開した図である。本実施の形態に係る半導体装置も、図５に示す半導体装置５と同様に、基板４１０が曲げられて構成される。また、基板４１０には、第４の実施の形態と同様に、半導体素子３２０、３３０が搭載されている。 (Fifth embodiment)
FIG. 7 is a developed view of the substrate of the semiconductor device according to the fifth embodiment to which the present invention is applied. Similarly to the semiconductor device 5 shown in FIG. 5, the semiconductor device according to the present embodiment is configured by bending the substrate 410. In addition, the semiconductor elements 320 and 330 are mounted on the substrate 410 as in the fourth embodiment.

図７に示す基板４１０には、少なくとも１つの穴４００が形成されている。穴４００は、基板４１０の曲げ線に沿って延びる長穴である。言い換えると、長穴である穴４００に沿って、基板４１０は曲げられる。図７では、複数の穴４００が直列して形成されている。穴４００は、基板４１０の端部よりも内側に形成されているので、基板４１０の端部が残っている。したがって、基板４１０は、切断されずにつながった状態となっている。   At least one hole 400 is formed in the substrate 410 shown in FIG. The hole 400 is a long hole extending along the bending line of the substrate 410. In other words, the substrate 410 is bent along the hole 400 which is a long hole. In FIG. 7, a plurality of holes 400 are formed in series. Since the hole 400 is formed inside the end portion of the substrate 410, the end portion of the substrate 410 remains. Therefore, the substrate 410 is connected without being cut.

基板４１０には、配線パターン４１２が形成されている。配線パターン４１２は、穴４００上を通って形成されている。穴４００が形成されていても、基板４１０がつながっているので、配線パターン４１２は切断されにくくなっている。   A wiring pattern 412 is formed on the substrate 410. The wiring pattern 412 is formed through the hole 400. Even if the hole 400 is formed, since the substrate 410 is connected, the wiring pattern 412 is not easily cut.

上述した構成の基板４１０を、図５に示す基板３１０のように曲げると、穴４００を形成する辺が、半導体装置の外形端の一部となる。したがって、半導体装置の外形がきれいに出るので、位置決めが容易になる。   When the substrate 410 having the above-described structure is bent like the substrate 310 illustrated in FIG. 5, a side where the hole 400 is formed becomes a part of the outer edge of the semiconductor device. Therefore, the outer shape of the semiconductor device is clearly displayed, and positioning is easy.

その他の内容は、第４の実施の形態で説明した内容を適用することができる。   The contents described in the fourth embodiment can be applied to other contents.

（第６の実施の形態）
図８は、本発明を適用した第６の実施の形態に係る半導体装置の基板を展開した図である。本実施の形態に係る半導体装置も、図５に示す半導体装置５と同様に、基板５１０が曲げられて構成される。また、基板５１０には、第４の実施の形態と同様に、半導体素子３２０、３３０が搭載されている。 (Sixth embodiment)
FIG. 8 is a developed view of the substrate of the semiconductor device according to the sixth embodiment to which the present invention is applied. Similarly to the semiconductor device 5 shown in FIG. 5, the semiconductor device according to the present embodiment is configured by bending the substrate 510. In addition, the semiconductor elements 320 and 330 are mounted on the substrate 510 as in the fourth embodiment.

図８に示す基板５１０は、スリット５００が形成されることで切断されている。言い換えると、基板５１０の切断端部間に間隔があけられてスリット５００が形成されている。スリット５００は、基板５１０の曲げ線に沿って延びる。言い換えると、スリット５００に沿って、基板５１０は曲げられる。   A substrate 510 shown in FIG. 8 is cut by forming a slit 500. In other words, the slit 500 is formed with a gap between the cut ends of the substrate 510. The slit 500 extends along the bend line of the substrate 510. In other words, the substrate 510 is bent along the slit 500.

基板５１０には、配線パターン５１２が形成されている。配線パターン５１２は、スリット５００上を通って形成されている。基板５１０が切断されているので、配線パターン５１２の幅を、図７に示す配線パターン４１２よりも太くすることが好ましい。   A wiring pattern 512 is formed on the substrate 510. The wiring pattern 512 is formed on the slit 500. Since the substrate 510 is cut, the width of the wiring pattern 512 is preferably larger than that of the wiring pattern 412 shown in FIG.

上述した構成の基板５１０を、図５に示す基板３１０のように曲げると、スリット５００を形成する辺が、半導体装置の外形端の一部となる。したがって、半導体装置の外形がきれいに出るので、位置決めが容易になる。   When the substrate 510 having the above-described structure is bent like the substrate 310 illustrated in FIG. 5, a side where the slit 500 is formed becomes a part of the outer edge of the semiconductor device. Therefore, the outer shape of the semiconductor device is clearly displayed, and positioning is easy.

その他の内容は、第４の実施の形態で説明した内容を適用することができる。   The contents described in the fourth embodiment can be applied to other contents.

（第７の実施の形態）
図９は、本発明を適用した第６の実施の形態に係る半導体装置の基板を展開した図である。本実施の形態は、図８に示す基板５１０のスリット５００を掛け渡す接続部材６２０が設けられた点で、第６の実施の形態と異なる。接続部材６２０を設けることで、切断されている基板５１０がつながって補強される。したがって、配線パターン６１２の幅も、図８に示す配線パターン５１２の幅よりも細くして良い。接続部材６２０は、配線パターン６１２と同一の材料で形成してもよい。配線パターン６１２を、銅箔などの金属箔をエッチングして形成する場合には、接続部材６２０も同時に形成することができるので工程を増やさなくて良い。 (Seventh embodiment)
FIG. 9 is a developed view of the substrate of the semiconductor device according to the sixth embodiment to which the present invention is applied. This embodiment is different from the sixth embodiment in that a connection member 620 is provided to span the slit 500 of the substrate 510 shown in FIG. By providing the connection member 620, the cut substrate 510 is connected and reinforced. Therefore, the width of the wiring pattern 612 may be narrower than the width of the wiring pattern 512 shown in FIG. The connection member 620 may be formed of the same material as the wiring pattern 612. When the wiring pattern 612 is formed by etching a metal foil such as a copper foil, the connection member 620 can be formed at the same time, so that it is not necessary to increase the number of steps.

その他の内容は、第６の実施の形態で説明した内容を適用することができる。また、本実施の形態では、基板５１０を切断するスリット５００を掛け渡す接続部材６１０について説明したが、接続部材６１０は、基板５１０を切断しない穴４００（図７参照）を掛け渡しても良い。このような穴４００をスリットと称しても良い。   The contents described in the sixth embodiment can be applied to other contents. In the present embodiment, the connection member 610 that spans the slit 500 that cuts the substrate 510 has been described. However, the connection member 610 may span the hole 400 (see FIG. 7) that does not cut the substrate 510. Such a hole 400 may be referred to as a slit.

（第８の実施の形態）
図１０は、本発明を適用した第８の実施の形態に係る半導体装置を示す図である。図１０に示す半導体装置は、基板７１０及び穴７００を除き、図５に示す半導体装置５と同じ構成である。 (Eighth embodiment)
FIG. 10 is a diagram showing a semiconductor device according to an eighth embodiment to which the present invention is applied. The semiconductor device shown in FIG. 10 has the same configuration as the semiconductor device 5 shown in FIG. 5 except for the substrate 710 and the hole 700.

基板７１０には、曲げられる領域に、複数の穴７００が形成されている。複数の穴７００は、曲げ線に沿って延びる長穴であって、並列して形成されてなる。あるいは、穴７００は、スリットと称してもよく、穴７００の代わりに基板７１０を切断するスリットが形成されていてもよい。このような穴（又はスリット）７００を形成することで、基板７１０を曲げやすくなる。また、配線パターン３１２は、穴７００上を通る。本実施の形態には、図５を参照して説明した内容を適用することができる。   In the substrate 710, a plurality of holes 700 are formed in a region to be bent. The plurality of holes 700 are elongated holes extending along the bending line, and are formed in parallel. Alternatively, the hole 700 may be referred to as a slit, and a slit that cuts the substrate 710 may be formed instead of the hole 700. By forming such a hole (or slit) 700, the substrate 710 can be easily bent. Further, the wiring pattern 312 passes over the hole 700. The contents described with reference to FIG. 5 can be applied to this embodiment.

（第９の実施の形態）
図１１は、本発明を適用した第９の実施の形態に係る半導体装置を示す図である。図１１に示す半導体装置では、基板８１０に形成された穴８００を介して、配線パターン３１２上に柔軟性を有する樹脂８２０が設けられている。樹脂８２０として例えば軟らかいポリイミド樹脂を使用することができる。 (Ninth embodiment)
FIG. 11 is a diagram showing a semiconductor device according to a ninth embodiment to which the present invention is applied. In the semiconductor device shown in FIG. 11, a flexible resin 820 is provided on the wiring pattern 312 through the hole 800 formed in the substrate 810. As the resin 820, for example, a soft polyimide resin can be used.

穴８００は、基板８１０の曲げられる領域に形成されている。穴８００は、スリットと称しても良く、穴８００の代わりに基板８１０を切断するスリットを形成してもよい。   The hole 800 is formed in a region where the substrate 810 is bent. The hole 800 may be referred to as a slit, and a slit for cutting the substrate 810 may be formed instead of the hole 800.

本実施の形態では、基板８１０の、曲げられる内側に配線パターン３１２が形成されているので、樹脂８２０がなければ、穴８００を介して配線パターン３１２が外部に露出する。そこで、樹脂８２０を穴８００内に設けることで配線パターン３１２を保護することができる。しかも、樹脂８２０は、柔軟性を有するので、基板８１０が平面的に展開された状態で樹脂８２０を設けてから、基板８１０を曲げることができ、作業性がよい。なお、本実施の形態で説明した内容は、他の実施の形態にも適用することができる。   In the present embodiment, since the wiring pattern 312 is formed on the inner side of the substrate 810 to be bent, if there is no resin 820, the wiring pattern 312 is exposed to the outside through the hole 800. Therefore, the wiring pattern 312 can be protected by providing the resin 820 in the hole 800. In addition, since the resin 820 has flexibility, the substrate 810 can be bent after the resin 820 is provided in a state where the substrate 810 is flatly developed, and thus the workability is good. Note that the description in this embodiment can be applied to other embodiments.

本発明は、フェースダウン型の半導体装置やそのモジュール構造に適用することができる。フェースダウン型の半導体装置として、例えば、ＣＯＦ（Chip On Flex/Film）構造やＣＯＢ（Chip On Board）構造などがある。   The present invention can be applied to a face-down type semiconductor device and its module structure. Examples of the face-down type semiconductor device include a COF (Chip On Flex / Film) structure and a COB (Chip On Board) structure.

本実施の形態では、外部電極を有する半導体装置について述べてきたが、基板の一部を延出し、そこから外部接続を図るようにしても良い。基板の一部をコネクタのリードとしたり、コネクタを基板上に実装したり、基板の配線パターンそのものを他の電子機器に接続してもよい。   In this embodiment mode, a semiconductor device having an external electrode has been described. However, a part of the substrate may be extended and external connection may be achieved therefrom. A part of the board may be used as a connector lead, the connector may be mounted on the board, or the wiring pattern of the board may be connected to another electronic device.

更に、積極的に外部端子を形成せずマザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で結果的に外部端子を形成してもよい。この半導体装置は、いわゆるランドグリッドアレイ型の半導体装置である。   Furthermore, solder cream applied to the mother board side when the mother board is mounted without actively forming the external terminals may be used, and the external terminals may be formed as a result of the surface tension at the time of melting. This semiconductor device is a so-called land grid array type semiconductor device.

図１２には、上述した第１の実施の形態に係る半導体装置１を実装した回路基板１０００が示されている。回路基板１０００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には、例えば銅からなる配線パターンが所望の回路となるように形成されている。そして、配線パターンと半導体装置１の外部電極４０（図１（Ｂ）参照）とを機械的に接続することでそれらの電気的導通が図られる。   FIG. 12 shows a circuit board 1000 on which the semiconductor device 1 according to the first embodiment described above is mounted. As the circuit board 1000, an organic substrate such as a glass epoxy substrate is generally used. On the circuit board 1000, for example, a wiring pattern made of copper is formed so as to form a desired circuit. The wiring pattern and the external electrode 40 (see FIG. 1B) of the semiconductor device 1 are mechanically connected to achieve electrical connection therebetween.

なお、半導体装置１は、実装面積をベアチップにて実装する面積にまで小さくすることができるので、この回路基板１０００を電子機器に用いれば電子機器自体の小型化が図れる。また、同一面積内においてはより実装スペースを確保することができ、高機能化を図ることも可能である。   In addition, since the mounting area of the semiconductor device 1 can be reduced to a mounting area with a bare chip, if the circuit board 1000 is used for an electronic device, the electronic device itself can be downsized. Further, it is possible to secure a mounting space within the same area, and it is possible to achieve high functionality.

そして、この回路基板１０００を備える電子機器として、図１３には、ノート型パーソナルコンピュータ１１００が示されている。   As an electronic apparatus including the circuit board 1000, a notebook personal computer 1100 is shown in FIG.

なお、上記実施の形態は、半導体装置に本発明を適用した例であるが、半導体装置と同様に多数の外部電極を必要とする面実装用の電子部品であれば、能動部品か受動部品かを問わず、本発明を応用することができる。電子部品として、例えば、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。   The above embodiment is an example in which the present invention is applied to a semiconductor device. However, as in the case of a semiconductor device, an electronic component for surface mounting that requires a large number of external electrodes can be either an active component or a passive component. The present invention can be applied regardless of the case. Examples of the electronic component include a resistor, a capacitor, a coil, an oscillator, a filter, a temperature sensor, a thermistor, a varistor, a volume, or a fuse.

以上述べてきたすべての実施の形態では、半導体素子の実装方法としてフェースダウンボンディング方式を適用したが、ワイヤーボンディング方式やＴＡＢ（Tape Automated Bonding）方式など他の実装方式を採用してもよい。また、上述した半導体素子と半導体素子以外の電子部品が混載された実装モジュール型の半導体装置を構成してもよい。   In all the embodiments described above, the face-down bonding method is applied as the semiconductor element mounting method, but other mounting methods such as a wire bonding method and a TAB (Tape Automated Bonding) method may be adopted. Further, a mounting module type semiconductor device in which the above-described semiconductor element and electronic components other than the semiconductor element are mixedly mounted may be configured.

図１（Ａ）〜図１（Ｃ）は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。FIG. 1A to FIG. 1C are diagrams showing a semiconductor device according to a first embodiment to which the present invention is applied. 図２（Ａ）〜図２（Ｃ）は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。2A to 2C are diagrams showing a semiconductor device according to a second embodiment to which the present invention is applied. 図３（Ａ）〜図３（Ｃ）は、本発明を適用した第３の実施の形態に係る半導体装置を示す図である。FIG. 3A to FIG. 3C are diagrams showing a semiconductor device according to a third embodiment to which the present invention is applied. 図４は、本発明を適用した第３の実施の形態の変形例を示す図である。FIG. 4 is a diagram showing a modification of the third embodiment to which the present invention is applied. 図５は、本発明を適用した第４の実施の形態に係る半導体装置を示す図である。FIG. 5 is a diagram showing a semiconductor device according to a fourth embodiment to which the present invention is applied. 図６（Ａ）〜図６（Ｃ）は、本発明を適用した第４の実施の形態に係る半導体装置の展開図である。6A to 6C are development views of the semiconductor device according to the fourth embodiment to which the present invention is applied. 図７は、本発明を適用した第５の実施の形態に係る半導体装置の展開図である。FIG. 7 is a development view of a semiconductor device according to a fifth embodiment to which the present invention is applied. 図８は、本発明を適用した第６の実施の形態に係る半導体装置の展開図である。FIG. 8 is a development view of a semiconductor device according to the sixth embodiment to which the present invention is applied. 図９は、本発明を適用した第７の実施の形態に係る半導体装置の展開図である。FIG. 9 is a development view of the semiconductor device according to the seventh embodiment to which the present invention is applied. 図１０は、本発明を適用した第８の実施の形態に係る半導体装置を示す図である。FIG. 10 is a diagram showing a semiconductor device according to an eighth embodiment to which the present invention is applied. 図１１は、本発明を適用した第９の実施の形態に係る半導体装置を示す図である。FIG. 11 is a diagram showing a semiconductor device according to a ninth embodiment to which the present invention is applied. 図１２は、本実施の形態に係る半導体装置が実装された回路基板を示す図である。FIG. 12 is a diagram showing a circuit board on which the semiconductor device according to the present embodiment is mounted. 図１３は、本実施の形態に係る半導体装置が実装された回路基板を備える電子機器を示す図である。FIG. 13 is a diagram illustrating an electronic device including a circuit board on which the semiconductor device according to this embodiment is mounted.

符号の説明Explanation of symbols

１…半導体装置 ２…半導体装置 ３…半導体装置 ４…半導体装置 ５…半導体装置 １０…基板 １２…配線パターン １４…ボンディング部 １６…ランド部 １８…スルーホール ２０…半導体素子 ３０…半導体素子 ４０…外部電極 ５０…異方性導電材料 １１０…基板 １１２…配線パターン １１４…ボンディング部 １１５…配線部 １１６…ランド部 １４０…外部電極 ２００…平坦保持部材 ２１０…基板 ２１２…配線パターン ２１４…ボンディング部 ２１５…配線部 ２１６…ランド部 ２４０…外部電極 ３０２…保護膜 ３０４…接着剤 ３１０…基板 ３１２…配線パターン ３１４…ボンディング部 ３１５…配線部 ３１６…ランド部 ３２０…半導体素子 ３２２…電極 ３３０…半導体素子 ３３２…電極 ３４０…外部電極 ３５０…異方性導電材料 ４１０…基板 ４１２…配線パターン ５００…スリット ５１０…基板 ５１２…配線パターン ６１０…接続部材 ６１２…配線パターン ６２０…接続部材 ７１０…基板 ８１０…基板 ８２０…樹脂   DESCRIPTION OF SYMBOLS 1 ... Semiconductor device 2 ... Semiconductor device 3 ... Semiconductor device 4 ... Semiconductor device 5 ... Semiconductor device 10 ... Substrate 12 ... Wiring pattern 14 ... Bonding part 16 ... Land part 18 ... Through hole 20 ... Semiconductor element 30 ... Semiconductor element 40 ... External Electrode 50 ... Anisotropic conductive material 110 ... Substrate 112 ... Wiring pattern 114 ... Bonding part 115 ... Wiring part 116 ... Land part 140 ... External electrode 200 ... Flat holding member 210 ... Substrate 212 ... Wiring pattern 214 ... Bonding part 215 ... Wiring Part 216 ... Land part 240 ... External electrode 302 ... Protective film 304 ... Adhesive 310 ... Substrate 312 ... Wiring pattern 314 ... Bonding part 315 ... Wiring part 316 ... Land part 320 ... Semiconductor element 322 ... Electrode 330 ... Semiconductor element 332 ... Electrode 340 ... External electrode 350 ... anisotropic conductive material 410 ... substrate 412 ... wiring pattern 500 ... slit 510 ... substrate 512 ... wiring pattern 610 ... connecting member 612 ... wiring pattern 620 ... connecting member 710 ... substrate 810 ... substrate 820 ... resin

Claims (21)

電極を有して平面方向に並べられてフェースダウンボンディングされる複数の半導体素子と、
前記半導体素子の前記電極が接続されるボンディング部と、前記ボンディング部に電気的に接続しているランド部と、を有する配線パターンが形成された基板と、
前記ランド部に設けられる外部電極と、
を含む半導体装置。 A plurality of semiconductor elements having electrodes and being face-down bonded in a planar direction;
A substrate on which a wiring pattern having a bonding part to which the electrode of the semiconductor element is connected and a land part electrically connected to the bonding part is formed;
An external electrode provided in the land portion;
A semiconductor device including: 請求項１記載の半導体装置において、
それぞれの前記外部電極は、前記半導体素子の搭載領域内に設けられる半導体装置。 The semiconductor device according to claim 1,
Each of the external electrodes is a semiconductor device provided in a mounting region of the semiconductor element. 請求項１記載の半導体装置において、
全ての前記外部電極は、全ての前記半導体素子に対応する領域の外側に設けられる半導体装置。 The semiconductor device according to claim 1,
A semiconductor device in which all the external electrodes are provided outside a region corresponding to all the semiconductor elements. 請求項３記載の半導体装置において、
前記基板は、フレキシブル基板であって前記複数の半導体素子を搭載する領域よりも大きく形成され、外周端部に平坦保持部材が設けられる半導体装置。 The semiconductor device according to claim 3.
The said board | substrate is a flexible substrate, Comprising: The semiconductor device which is formed larger than the area | region which mounts these semiconductor elements, and a flat holding member is provided in an outer peripheral edge part. 請求項１記載の半導体装置において、
全ての前記外部電極は、いずれか１つの前記半導体素子のみに対応する領域内に設けられる半導体装置。 The semiconductor device according to claim 1,
All the external electrodes are semiconductor devices provided in a region corresponding to only one of the semiconductor elements. 請求項５記載の半導体装置において、
前記基板は、フレキシブル基板であって一部が曲げられて、
前記外部電極が設けられる領域に対応する前記１つの半導体素子における前記電極が形成された面とは反対側の面に、残りの半導体素子のうちの少なくとも１つにおける前記電極が形成された面とは反対側の面が接着される半導体装置。 The semiconductor device according to claim 5.
The substrate is a flexible substrate and partly bent,
A surface of the one semiconductor element corresponding to a region where the external electrode is provided on a surface opposite to the surface on which the electrode is formed, and a surface on which at least one of the remaining semiconductor elements is formed with the electrode; Is a semiconductor device to which the opposite surface is bonded. 請求項６記載の半導体装置において、
前記基板は、曲げられる領域に沿って少なくとも１つの穴が形成される半導体装置。 The semiconductor device according to claim 6.
The substrate is a semiconductor device in which at least one hole is formed along a region to be bent. 請求項７記載の半導体装置において、
前記穴は、曲げ線に沿って延びる長穴であり、
前記配線パターンは、前記穴上を通って形成され、
前記長穴の、前記曲げ線に沿って延びる辺が、外形端の一部となる半導体装置。 The semiconductor device according to claim 7.
The hole is an elongated hole extending along a bending line;
The wiring pattern is formed through the hole,
A semiconductor device in which a side of the elongated hole extending along the bending line is a part of an outer edge. 請求項７記載の半導体装置において、
複数の前記穴が形成され、
前記配線パターンは、前記複数の穴上を通って形成され、
前記複数の穴は、曲げ線に沿って延びる長穴であって、並列して形成されてなる半導体装置。 The semiconductor device according to claim 7.
A plurality of the holes are formed;
The wiring pattern is formed through the plurality of holes,
The plurality of holes are long holes extending along a bending line, and are formed in parallel. 請求項６記載の半導体装置において、
前記基板は、曲げられる領域に沿ってスリットが形成され、
前記スリットによって、基板が切断されてなり、対向する切断端部間に間隔があけられてなる半導体装置。 The semiconductor device according to claim 6.
The substrate is formed with slits along the region to be bent,
A semiconductor device in which a substrate is cut by the slit, and an interval is formed between opposing cut ends. 請求項１０記載の半導体装置において、
前記スリットを掛け渡す接続部材が設けられてなる半導体装置。 The semiconductor device according to claim 10.
A semiconductor device provided with a connecting member that spans the slit. 請求項８記載の半導体装置において、
前記穴を介して、前記配線パターン上に柔軟性を有する樹脂が設けられ、
前記樹脂が前記基板とともに曲げられてなる半導体装置。 The semiconductor device according to claim 8.
A flexible resin is provided on the wiring pattern through the hole,
A semiconductor device formed by bending the resin together with the substrate. 請求項６記載の半導体装置において、
導電性又は熱伝導性の接着剤を介して、前記半導体素子が接着される半導体装置。 The semiconductor device according to claim 6.
A semiconductor device to which the semiconductor element is bonded through a conductive or heat conductive adhesive. 請求項５記載の半導体装置において、
前記半導体素子のうちの一つは、残りの半導体素子よりも平面積が大きく形成され、
前記外部電極は、前記平面積の大きい半導体素子に対応した領域にのみ設けられる半導体装置。 The semiconductor device according to claim 5.
One of the semiconductor elements is formed to have a larger planar area than the remaining semiconductor elements,
The external electrode is a semiconductor device provided only in a region corresponding to the semiconductor element having a large plane area. 請求項１記載の半導体装置において、
前記半導体素子の電極は、接着剤に導電粒子が分散されてなる異方性導電材料を介して前記ボンディング部に接続される半導体装置。 The semiconductor device according to claim 1,
The electrode of the semiconductor element is a semiconductor device connected to the bonding portion via an anisotropic conductive material in which conductive particles are dispersed in an adhesive. 複数のボンディング部と、前記ボンディング部に電気的に接続される複数のランド部と、を有する配線パターンが形成された基板と、電極を有する複数の半導体素子と、を用意する工程と、
少なくとも前記ボンディング部上に、接着剤に導電粒子が分散されてなる異方性導電材料を設ける工程と、
前記異方性導電材料における前記ボンディング部上に前記電極を位置合わせして、前記半導体素子を前記基板の上に載せる工程と、
前記半導体素子と前記基板との少なくともいずれか一方を押圧して、前記導電粒子を介して、前記ボンディング部と前記電極とを電気的に接続する工程と、
前記ランド部に外部電極を形成する工程と、
を含む半導体装置の製造方法。 Preparing a substrate on which a wiring pattern having a plurality of bonding portions, a plurality of land portions electrically connected to the bonding portions, and a plurality of semiconductor elements having electrodes;
Providing an anisotropic conductive material in which conductive particles are dispersed in an adhesive, on at least the bonding part;
Aligning the electrode on the bonding portion in the anisotropic conductive material and placing the semiconductor element on the substrate;
Pressing at least one of the semiconductor element and the substrate to electrically connect the bonding portion and the electrode via the conductive particles;
Forming an external electrode on the land portion;
A method of manufacturing a semiconductor device including: 請求項１６記載の半導体装置の製造方法において、
前記基板は、フレキシブル基板であって前記複数の半導体素子を搭載する領域よりも大きく形成され、
前記基板の外周端部に平坦保持部材を設ける工程を含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 16,
The substrate is a flexible substrate and is formed larger than a region on which the plurality of semiconductor elements are mounted,
A method for manufacturing a semiconductor device, comprising a step of providing a flat holding member at an outer peripheral end of the substrate. 請求項１６記載の半導体装置の製造方法において、
前記半導体素子を前記基板の上に載せる工程の後に、前記基板の一部を曲げて、いずれか１つの前記半導体素子における前記電極が形成された面とは反対側の面に、他の１つの前記半導体素子における前記電極が形成された面とは反対側の面を接着する工程を含む半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 16,
After the step of placing the semiconductor element on the substrate, a part of the substrate is bent, and the other one surface of the semiconductor element is opposite to the surface on which the electrode is formed. The manufacturing method of the semiconductor device including the process of adhere | attaching the surface on the opposite side to the surface in which the said electrode in the said semiconductor element was formed. 請求項１８記載の半導体装置の製造方法において、
前記基板は、曲げられる領域に沿って少なくとも１つの穴が形成される半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 18.
A method of manufacturing a semiconductor device, wherein the substrate is formed with at least one hole along a region to be bent. 請求項１から請求項１５のいずれかに記載の半導体装置が実装された回路基板。   A circuit board on which the semiconductor device according to claim 1 is mounted. 請求項２０記載の回路基板を有する電子機器。   An electronic apparatus comprising the circuit board according to claim 20.
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