JP2005123604A

JP2005123604A - Semiconductor device and manufacturing method therefor

Info

Publication number: JP2005123604A
Application number: JP2004276999A
Authority: JP
Inventors: Haruyuki Sorada; 晴之空田; Takeshi Takagi; 剛高木; Akira Inoue; 彰井上; Yoshio Kawashima; 良男川島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-09-25
Filing date: 2004-09-24
Publication date: 2005-05-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method therefor, which allow formation of a low-resistance silicide phase despite the presence of a high-mobility channel into which germanium is introduced. <P>SOLUTION: A semiconductor device comprises a semiconductor substrate 101; a gate electrode 2 formed on the semiconductor substrate; a pair of source/drain electrodes 3 which is located on both sides of the gate electrode in a plan view of the semiconductor substrate; and a germanium-containing channel layer 105, which is positioned below the gate electrode so that a gate insulator film 106 is sandwiched between the gate electrode and the channel layer, and is located between the pair of source/drain electrodes. The germanium concentration of a silicide layer 111 constituting at least a part of the source/drain electrodes is lower than that of the channel layer. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法に関し、特に、ゲルマニウムを有する半導体層を含んだトランジスタ及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a transistor including a semiconductor layer containing germanium and a manufacturing method thereof.

国際半導体技術ロードマップ（ITRS2001）によれば、設計ルールの世代交代の加速だけでなく、65nm世代のプロセス以降、新材料及び新構造の導入が加速される。この原因の一つとして、電源電圧のスケーリングやキャリア移動度の劣化等によりこれまでと比べて電流駆動力が得られにくくなったことが挙げられる。これらの課題を解決するため、歪みシリコンやシリコン・ゲルマニウム（SiGe）といったキャリア移動度が高い新材料をチャネルに導入したデバイス（例えば、非特許文献１参照）の提案がなされている。 According to the International Semiconductor Technology Roadmap (ITRS2001), the introduction of new materials and structures will be accelerated after the 65nm process, as well as the acceleration of design rule generation change. One reason for this is that current driving force is less likely to be obtained than before due to scaling of the power supply voltage, deterioration of carrier mobility, and the like. In order to solve these problems, a device (for example, see Non-Patent Document 1) in which a new material having high carrier mobility such as strained silicon or silicon germanium (SiGe) is introduced into the channel has been proposed.

シリコン・ゲルマニウムはシリコンに比較してキャリア（正孔）の移動度が高い。このため、電界効果トランジスタのp型チャネルに用いると、微細化によらずに更なる高速化が実現できる。 Silicon-germanium has higher carrier (hole) mobility than silicon. For this reason, when it is used for a p-type channel of a field effect transistor, a further increase in speed can be realized regardless of miniaturization.

なお、シリコン・ゲルマニウム層を含むヘテロ接合チャネルを有するトランジスタの高性能化を図った技術として、ヘテロ接合ダイナミックスレッショルドMOSトランジスタが提案されている（特許文献１参照）。 As a technique for improving the performance of a transistor having a heterojunction channel including a silicon-germanium layer, a heterojunction dynamic threshold MOS transistor has been proposed (see Patent Document 1).

また、シリコン・ゲルマニウム層を基板に用いた歪みシリコンチャネルを有する高性能トランジスタ技術が提案されている（非特許文献１参照）。 Further, a high-performance transistor technology having a strained silicon channel using a silicon-germanium layer as a substrate has been proposed (see Non-Patent Document 1).

また、ゲルマニウムを含んだコバルトシリサイド相形成技術として、シリサイド層の抵抗値を低減するにはアニール温度を高くすればよいことが報告されている。（非特許文献２参照）
また、ソース及びドレインの寄生抵抗を低減する技術として、シリコン層の選択エピタキシャル成長によるせり上げソース及びドレイン構造が提案されている（特許文献２参照）。
特開２００２−３１４０８９号公報特許第２９６４９２５号公報 J.L.Hoyt、他7名、"Strained Silicon MOSFET Technology",International Electron Device Meeting (IEDM) 2002, P23-26 R.A.Donaton、他６名、"Co silicide formation on SiGeC/Si and SiGe/Si layers", Applied Physics letter 70(10), 10 March 1997, P1266-1268 Further, as a cobalt silicide phase forming technique containing germanium, it has been reported that the annealing temperature may be increased to reduce the resistance value of the silicide layer. (See Non-Patent Document 2)
As a technique for reducing the parasitic resistance of the source and drain, a raised source and drain structure by selective epitaxial growth of a silicon layer has been proposed (see Patent Document 2).
JP 2002-314089 A Japanese Patent No. 2964925 JLHoyt and 7 others, "Strained Silicon MOSFET Technology", International Electron Device Meeting (IEDM) 2002, P23-26 RADonaton and 6 others, "Co silicide formation on SiGeC / Si and SiGe / Si layers", Applied Physics letter 70 (10), 10 March 1997, P1266-1268

しかしながら、チャネルに用いるシリコン・ゲルマニウムは、現状、ソース及びドレイン電極を形成するシリサイド材料としてよく用いられているコバルトとの反応温度がシリコンと異なる。その結果、CoSi₂相と同じ低抵抗なCo(SiGe)相を得るには従来のアニール温度（600〜700℃程度）よりも100〜200℃高くしなければならない。よって、プロセス温度履歴が高くなってしまうため、不純物拡散や格子歪み緩和などが生じて所望の不純物濃度プロファイル及び電気特性が得られないおそれがある。一方、歪みシリコンを用いたトランジスタを作製するには、特殊な緩和シリコン・ゲルマニウム基板が現状では必要であり、20nm程度の薄い歪みシリコン層下の基板内にシリコン・ゲルマニウム層がμmオーダーの厚みで存在するため、同様に低抵抗シリサイド相の形成温度が高くなるといった課題が生じる。 However, silicon-germanium used for the channel differs from silicon in the reaction temperature with cobalt, which is often used as a silicide material for forming source and drain electrodes. As a result, in order to obtain a Co (SiGe) phase having the same low resistance as the CoSi ₂ phase, it must be higher by 100 to 200 ° C. than the conventional annealing temperature (about 600 to 700 ° C.). Therefore, since the process temperature history becomes high, impurity diffusion, lattice distortion relaxation, and the like occur, and there is a possibility that a desired impurity concentration profile and electrical characteristics cannot be obtained. On the other hand, in order to fabricate a transistor using strained silicon, a special relaxed silicon / germanium substrate is required at present, and the silicon / germanium layer has a thickness on the order of μm in a substrate under a thin strained silicon layer of about 20 nm. Therefore, the problem that the formation temperature of the low-resistance silicide phase increases similarly arises.

また、ゲルマニウムはシリコンプロセスにとって汚染源であり、デバイスの信頼性に影響を与えることが懸念される。よって、上記のようなデバイスには、ゲルマニウムによる汚染を防止できるように工夫した素子構造及び作製プロセスが必須となっている。 Further, germanium is a contamination source for the silicon process, and there is a concern that it affects the reliability of the device. Therefore, an element structure and a manufacturing process devised so as to prevent contamination by germanium are essential for the device as described above.

本発明は、このような課題を解決するためになされたもので、ゲルマニウムが導入された高移動度チャネルを有するにもかかわらず低抵抗なシリサイド相の形成が可能な半導体装置及びその製造方法を提供することを第１の目的とする。
また、ゲルマニウム汚染を最小限に抑えることができる半導体装置の製造方法を提供することを第２の目的とする。 The present invention has been made to solve such a problem, and provides a semiconductor device capable of forming a low-resistance silicide phase despite having a high mobility channel into which germanium is introduced, and a method for manufacturing the same. The first purpose is to provide it.
It is a second object of the present invention to provide a semiconductor device manufacturing method capable of minimizing germanium contamination.

上述の目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板の上に形成されたゲート電極と、前記半導体基板の平面視における前記ゲート電極の両側に位置する部分に形成された一対のソース及びドレイン電極と、前記ゲート電極との間にゲート絶縁膜を挟むようにして該ゲート電極の下方に位置しかつ前記一対のソース及びドレイン電極の間に位置するように形成されたチャネル層と、を備え、前記チャネル層及び該チャネル層の直下層の少なくともいずれかがゲルマニウムを含み、前記ソース及びドレイン電極の少なくとも一部を構成するシリサイド層のゲルマニウム濃度が前記チャネル層及び直下層のいずれかのゲルマニウム濃度より低い。 In order to achieve the above object, a semiconductor device according to the present invention includes a semiconductor substrate, a gate electrode formed on the semiconductor substrate, and portions located on both sides of the gate electrode in plan view of the semiconductor substrate. A gate insulating film is sandwiched between the pair of source and drain electrodes formed on the gate electrode and the gate electrode so as to be positioned below the gate electrode and between the pair of source and drain electrodes. A channel layer, and at least one of the channel layer and a layer immediately below the channel layer contains germanium, and a germanium concentration of a silicide layer constituting at least a part of the source and drain electrodes is set to the channel layer and the channel layer. Lower than any germanium concentration in the lower layer.

このような構成とすると、ソース電極及びドレイン電極のシリサイド層のゲルマニウム濃度が、チャネル層及び該チャネル層の直下層のいずれかより小さいので、低抵抗のシリサイド相を、従来例より低い温度で形成することができる。その結果、プロセス温度マージンを確保することが可能になり、不純物拡散による濃度プロファイルの変化や格子歪みの緩和を抑制することが可能となる。 With this configuration, since the germanium concentration of the silicide layer of the source electrode and the drain electrode is smaller than either the channel layer or the layer immediately below the channel layer, a low-resistance silicide phase is formed at a lower temperature than the conventional example. can do. As a result, it becomes possible to secure a process temperature margin, and it is possible to suppress changes in the concentration profile and relaxation of lattice distortion due to impurity diffusion.

前記シリサイド層のゲルマニウム濃度が０原子濃度％を越えかつ５原子濃度％以下であることが好ましい。このような構成とすると、低抵抗のシリサイド相を、低い温度で確実に形成することができるので、高駆動力トランジスタを確実に形成することができる。 The germanium concentration of the silicide layer is preferably more than 0 atomic concentration% and not more than 5 atomic concentration%. With such a configuration, a low-resistance silicide phase can be reliably formed at a low temperature, and thus a high driving force transistor can be reliably formed.

前記シリサイド層がゲルマニウムを実質的に含まないことがより好ましい。 More preferably, the silicide layer is substantially free of germanium.

前記チャネル層が、シリコンと、シリコン・ゲルマニウム層もしくはシリコン・ゲルマニウム・カーボン層とのヘテロ接合を有していてもよい。このような構成とすると電流駆動力が向上する。 The channel layer may have a heterojunction between silicon and a silicon / germanium layer or a silicon / germanium / carbon layer. With such a configuration, the current driving force is improved.

前記チャネル層が、その導通時にｐ型チャネルを形成するものであってもよい。 The channel layer may form a p-type channel when conducting.

前記直下層がシリコン・ゲルマニウム緩和層であり、前記チャネル層が該シリコン・ゲルマニウム緩和層の上に形成された歪みシリコン層であってもよい。このような構成とすると電流駆動力が向上する。 The immediate lower layer may be a silicon-germanium relaxation layer, and the channel layer may be a strained silicon layer formed on the silicon-germanium relaxation layer. With such a configuration, the current driving force is improved.

前記ソース及びドレイン電極が不純物拡散領域からなるソース及びドレイン領域を有し、
該ソース及びドレイン領域と異なる導電型を有するボディ領域が前記チャネル層の下方に該ソース及びドレイン領域に接するように形成され、前記ゲート電極が前記ボディ領域と電気的に接続されていてもよい。このような構成とすると、ゲート電極のしきい値電圧が低下するため、トランジスタからなる半導体装置の低電圧動作が可能となる。 The source and drain electrodes have source and drain regions comprising impurity diffusion regions;
A body region having a conductivity type different from that of the source and drain regions may be formed below the channel layer so as to be in contact with the source and drain regions, and the gate electrode may be electrically connected to the body region. With such a configuration, the threshold voltage of the gate electrode is lowered, so that a low-voltage operation of the semiconductor device including a transistor is possible.

前記ゲート電極の側面を覆うように絶縁膜からなる側面保護膜が形成され、前記側面保護膜の下方に位置するように一対のエクステンション層が形成され、前記一対のエクステンション層によって前記チャネル層が前記一対のソース及びドレイン電極に電気的に接続されていてもよい。 A side surface protection film made of an insulating film is formed so as to cover the side surface of the gate electrode, a pair of extension layers are formed to be positioned below the side surface protection film, and the channel layer is formed by the pair of extension layers. The pair of source and drain electrodes may be electrically connected.

また、本発明に係る半導体装置の製造方法は、半導体基板に少なくともいずれかがゲルマニウムを含むチャネル層及び該チャネル層の直下層を形成する工程Ａと、前記チャネル層の上にゲート絶縁膜を形成する工程Ｂと、前記ゲート絶縁膜の上にゲート電極を形成する工程Ｃと、前記半導体基板の平面視における前記ゲート電極の両側に位置する部分にその表面から前記チャネル層より下方の位置に渡るように不純物拡散層からなるエクステンション層を形成する工程Ｄと、前記ゲート電極の側面を覆うように絶縁膜からなる側面保護膜を形成する工程Ｅと、前記ゲート絶縁膜と前記チャネル層及び直下層のうちのゲルマニウムを含む層までの層との平面視における前記ゲート電極及び側面保護膜の両側に位置する部分を除去する工程Ｆと、前記半導体基板の、前記ゲート絶縁膜及び前記チャネル層が除去されて露出した面の直下に前記エクステンション層と同じ導電型の不純物拡散領域からなるソース及びドレイン領域を形成する工程Ｇと、前記半導体基板の前記ゲート絶縁膜と前記チャネル層及び直下層のうちのゲルマニウムを含む層までの層とが除去された部分にシリサイド層を形成し、それにより、該シリサイド層と前記ソース及びドレイン領域とを有するソース及びドレイン電極を形成する工程Ｈと、を含む、。 In addition, in the method of manufacturing a semiconductor device according to the present invention, a step A in which at least one of the semiconductor substrate includes germanium and a layer immediately below the channel layer is formed on the semiconductor substrate, and a gate insulating film is formed on the channel layer. Step B, Step C for forming a gate electrode on the gate insulating film, and portions located on both sides of the gate electrode in plan view of the semiconductor substrate from the surface to a position below the channel layer. A step D of forming an extension layer made of an impurity diffusion layer, a step E of forming a side protective film made of an insulating film so as to cover the side surface of the gate electrode, the gate insulating film, the channel layer, and the immediately lower layer A step F of removing portions located on both sides of the gate electrode and the side surface protective film in a plan view with a layer up to a layer containing germanium, Forming a source and drain region comprising impurity diffusion regions of the same conductivity type as the extension layer immediately below the surface of the semiconductor substrate exposed by removing the gate insulating film and the channel layer; and the semiconductor substrate A silicide layer is formed in a portion where the gate insulating film and the channel layer and the layer including germanium including the layer immediately below the layer are removed, thereby including the silicide layer and the source and drain regions. Forming a source and drain electrode.

このような構成とすると、半導体基板のシリサイド層が形成される領域のゲルマニウムを含んだチャネル層を除去した後、当該領域にシリサイド層を形成するため、シリサイド層を形成する際に、低抵抗相の形成を阻害するゲルマニウムがエクステンション層との接続部分を除いて存在しない。その結果、ソース及びドレイン電極の寄生抵抗の発生を抑制しつつ、ゲルマニウムを含んだ高移動度チャネルを形成することが実現できる。その結果、従来例に比べて高駆動力のトランジスタからなる半導体装置を得ることが可能となる。 With such a structure, after removing the channel layer containing germanium in the region where the silicide layer of the semiconductor substrate is formed, the silicide layer is formed in the region, so that the low resistance phase is formed when the silicide layer is formed. There is no germanium that inhibits the formation of the film except for the connection with the extension layer. As a result, it is possible to form a high mobility channel containing germanium while suppressing the occurrence of parasitic resistance of the source and drain electrodes. As a result, it is possible to obtain a semiconductor device including a transistor having a higher driving force than the conventional example.

前記工程Ｅ及び工程Ｆにおいて、前記工程Ｄが遂行された前記半導体基板の全表面に前記絶縁膜を堆積し、その後、異方性エッチングによって該絶縁膜を全面的にオーバーエッチし、それにより、前記ゲート電極の側壁に前記絶縁膜からなる側壁保護膜を形成すると同時に前記絶縁膜及び前記チャネル層の平面視における前記ゲート電極及び前記側面保護膜の両側に位置する部分を除去してもよい。このような構成とすると、ゲルマニウムを含む半導体層（チャネル層及び直下層の少なくともいずれか）を一つの工程で除去してしまうことから、その工程以降はエクステンション層との接続部分を除いて、作製中の半導体装置が直接ゲルマニウムに晒されることが無くなるため、ゲルマニウム汚染のリスクを低減することができる。 In the steps E and F, the insulating film is deposited on the entire surface of the semiconductor substrate on which the step D has been performed, and then the insulating film is entirely over-etched by anisotropic etching, thereby A side wall protective film made of the insulating film may be formed on the side wall of the gate electrode, and at the same time, portions located on both sides of the gate electrode and the side surface protective film in a plan view of the insulating film and the channel layer may be removed. With such a configuration, the semiconductor layer containing germanium (at least one of the channel layer and the immediately lower layer) is removed in one step, and therefore, after that step, the connecting portion with the extension layer is removed. Since the semiconductor device inside is not directly exposed to germanium, the risk of germanium contamination can be reduced.

前記異方性エッチングがドライエッチングであってもよい。 The anisotropic etching may be dry etching.

前記工程Ｈにおいて、前記工程Ｇの後、前記半導体基板の前記除去された部分にシリコンを選択的に成長させてシリコン層を形成し、その後、前記シリコン層をシリサイド化することによって前記シリサイド層を形成してもよい。このような構成とすると、ゲルマニウムを含んだ半導体層が除去されてできる段差をシリコン層で埋めることができるので、より低抵抗なシリサイド層を形成することができる。 In the step H, after the step G, silicon is selectively grown on the removed portion of the semiconductor substrate to form a silicon layer, and then the silicon layer is silicided to form the silicide layer. It may be formed. With such a structure, the step formed by removing the semiconductor layer containing germanium can be filled with the silicon layer, so that a silicide layer with lower resistance can be formed.

前記工程Ａにおいて、前記半導体基板としてのシリコン基板の上に、シリコン・ゲルマニウム層もしくはシリコン・ゲルマニウム・カーボン層と、シリコン層とを順にエピタキシャル成長させ、それにより、シリコンとシリコン・ゲルマニウムもしくはシリコン・ゲルマニウム・カーボンとのヘテロ接合を有する前記チャネル層を形成してもよい。 In the step A, a silicon-germanium layer or a silicon-germanium-carbon layer and a silicon layer are epitaxially grown in order on the silicon substrate as the semiconductor substrate, whereby silicon and silicon-germanium or silicon-germanium- The channel layer having a heterojunction with carbon may be formed.

前記工程Ａにおいて、前記半導体基板としてのシリコン基板の上に、シリコン・ゲルマニウム緩和層とシリコン層とを順にエピタキシャル成長させ、それにより、前記直下層及び前記チャネル層を形成してもよい。 In the step A, a silicon / germanium relaxation layer and a silicon layer may be epitaxially grown in order on a silicon substrate as the semiconductor substrate, thereby forming the immediate lower layer and the channel layer.

前記ゲート電極と、前記チャネル層の下方に形成され前記ソース及びドレイン領域と異なる導電型を有するボディ領域とを電気的に接続する工程をさらに含んでもよい。 The method may further include electrically connecting the gate electrode and a body region formed below the channel layer and having a different conductivity type from the source and drain regions.

また、本発明に係る半導体装置の製造方法は、ゲルマニウム又はシリコン・ゲルマニウムからなる半導体基板の上にゲート絶縁膜を形成する工程Ａと、前記ゲート絶縁膜の上にゲート電極を形成する工程Ｂと、前記半導体基板の平面視における前記ゲート電極の両側に位置する部分に第１の所定の深さに渡るように不純物拡散層からなるエクステンション層を形成する工程Ｃと、前記ゲート電極の側面を覆うように絶縁膜からなる側面保護膜を形成する工程Ｄと、前記ゲート絶縁膜と前記半導体基板の第２の所定深さに渡る部分との平面視における前記ゲート電極及び側面保護膜の両側に位置する部分を除去する工程Ｅと、前記半導体基板の、前記除去されて露出した面の直下に前記エクステンション層と同じ導電型の不純物拡散領域からなるソース及びドレイン領域を形成する工程Ｆと、前記半導体基板の前記除去された部分にシリサイド層を形成し、それにより、該シリサイド層と前記ソース及びドレイン領域とを有するソース及びドレイン電極を形成する工程Ｇと、を含む。 The method for manufacturing a semiconductor device according to the present invention includes a step A for forming a gate insulating film on a semiconductor substrate made of germanium or silicon germanium, and a step B for forming a gate electrode on the gate insulating film. A step C of forming an extension layer made of an impurity diffusion layer so as to extend over a first predetermined depth in portions located on both sides of the gate electrode in plan view of the semiconductor substrate; and covering the side surface of the gate electrode In this way, the step D of forming the side surface protection film made of an insulating film and the gate electrode and the side surface protection film are positioned on both sides of the gate insulating film and the portion of the semiconductor substrate over the second predetermined depth in plan view. A step E of removing a portion to be removed, and an impurity diffusion region having the same conductivity type as that of the extension layer immediately below the removed and exposed surface of the semiconductor substrate. Forming a source and drain region; and forming a silicide layer on the removed portion of the semiconductor substrate, thereby forming a source and drain electrode having the silicide layer and the source and drain regions. G.

前記工程Ｄ及び工程Ｅにおいて、前記工程Ｃが遂行された前記半導体基板の全表面に前記絶縁膜を堆積し、その後、異方性エッチングによって該絶縁膜を全面的にオーバーエッチし、それにより、前記ゲート電極の側壁に前記絶縁膜からなる側壁保護膜を形成すると同時に前記絶縁膜と前記半導体基板との平面視における前記ゲート電極及び前記側面保護膜の両側に位置する部分を除去してもよい。このような構成とすると、従来例に比べて高駆動力のゲルマニウム又はシリコン・ゲルマニウム電界効果トランジスタからなる半導体装置を得ることが可能となる。 In the step D and the step E, the insulating film is deposited on the entire surface of the semiconductor substrate on which the step C has been performed, and then the insulating film is entirely over-etched by anisotropic etching, thereby A side wall protective film made of the insulating film may be formed on the side wall of the gate electrode, and at the same time, portions located on both sides of the gate electrode and the side surface protective film in a plan view of the insulating film and the semiconductor substrate may be removed. . With such a configuration, it is possible to obtain a semiconductor device made of germanium or silicon-germanium field effect transistor having a higher driving force than the conventional example.

前記工程Ｇにおいて、前記工程Ｆの後、前記半導体基板の前記除去された部分にシリコンを選択的に成長させてシリコン層を形成し、その後、前記シリコン層をシリサイド化することによって前記シリサイド層を形成してもよい。 In step G, after step F, silicon is selectively grown on the removed portion of the semiconductor substrate to form a silicon layer, and then the silicon layer is silicided to form the silicide layer. It may be formed.

本発明は以上に説明した構成を有し、ゲルマニウムが導入された高移動度チャネルを有するにもかかわらず低抵抗なシリサイド相の形成が可能な半導体装置及びその製造方法を提供できるという効果を奏する。 The present invention has the above-described configuration, and has an effect of providing a semiconductor device capable of forming a low-resistance silicide phase despite having a high mobility channel into which germanium is introduced, and a method for manufacturing the same. .

また、ゲルマニウム汚染を最小限に抑えることができる半導体装置の製造方法を提供することができるという効果を奏する。 In addition, it is possible to provide a method of manufacturing a semiconductor device that can minimize germanium contamination.

以下、本発明の好ましい実施形態を、図面を参照しながら説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。 Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a cross-sectional view schematically showing a cross-sectional structure of a semiconductor device according to the first embodiment of the present invention.

図１に示すように、本実施形態の半導体装置はｐチャネル型へテロ接合電界効果型トランジスタで構成されている。この半導体装置はｐ型の不純物（例えばB：ボロン）を導入（ドープ）されたbulkシリコン基板（以下、単に基板という）１０１を有している。基板１０１には表面から所定の深さに渡って開口を有する素子分離膜１０２が形成されている。素子分離膜１０２は、ここではシリコン酸化膜からなり、膜厚200〜500nmに形成されている。そして、基板１０１の、素子分離膜１０２の開口内に位置する領域が活性領域１を構成している。この活性領域１の表面上にゲート電極本体１０７が形成されている。ゲート電極本体１０７は、例えば、5x10¹⁹atoms/cm²以上にボロンを導入され、高濃度に縮退したｐ型ポリシリコンで構成されている。ゲート電極本体１０７の上面にはシリサイド層１１２が形成されている。シリサイド層１１２は、膜厚40nm以下（ここでは約25nm）のコバルトシリサイド層（CoSi₂）で構成されている。ゲート電極本体１０７とシリサイド層１１２とがゲート電極２を構成している。ゲート電極２、すなわち、ゲート電極本体１０７及びシリサイド層１１２の側面は側壁保護膜１０９によって覆われている。側壁保護膜１０９は、約100nm以下の幅を有するシリコン窒化膜もしくはシリコン酸化膜で構成されている。ゲート電極本体１０７及び側壁保護膜１０９の直下にはゲート絶縁膜１０６が形成されている。ゲート絶縁膜１０６は、シリコン酸化膜もしくはシリコン酸窒化膜、もしくはHfO₂などの高誘電率を有する絶縁膜などで構成され、酸化膜換算膜厚：EOT＝約1〜6nmの厚みに形成されている。 As shown in FIG. 1, the semiconductor device of this embodiment is composed of a p-channel type heterojunction field effect transistor. This semiconductor device has a bulk silicon substrate (hereinafter simply referred to as a substrate) 101 into which p-type impurities (for example, B: boron) are introduced (doped). An element isolation film 102 having an opening extending from the surface to a predetermined depth is formed on the substrate 101. Here, the element isolation film 102 is made of a silicon oxide film and has a thickness of 200 to 500 nm. A region of the substrate 101 located in the opening of the element isolation film 102 constitutes the active region 1. A gate electrode body 107 is formed on the surface of the active region 1. The gate electrode body 107 is made of, for example, p-type polysilicon into which boron is introduced at 5 × 10 ¹⁹ atoms / cm ² or more and is degenerated to a high concentration. A silicide layer 112 is formed on the upper surface of the gate electrode body 107. The silicide layer 112 is formed of a cobalt silicide layer (CoSi ₂ ) having a film thickness of 40 nm or less (here, about 25 nm). The gate electrode main body 107 and the silicide layer 112 constitute the gate electrode 2. The side surfaces of the gate electrode 2, that is, the gate electrode main body 107 and the silicide layer 112 are covered with a sidewall protective film 109. The sidewall protective film 109 is made of a silicon nitride film or a silicon oxide film having a width of about 100 nm or less. A gate insulating film 106 is formed immediately below the gate electrode main body 107 and the sidewall protective film 109. The gate insulating film 106 is composed of a silicon oxide film, a silicon oxynitride film, or an insulating film having a high dielectric constant such as HfO _2, and is formed to have a thickness equivalent to an oxide film: EOT = about 1 to 6 nm. Yes.

活性領域１のゲート絶縁膜１０６の下方に位置する部分にはシリコン層１０４、シリコン・ゲルマニウム層１０３、及びエクステンション層１０８が形成されている。エクステンション層１０８は、概ね、側壁保護膜１０９の下方に位置するように、平面視におけるゲート電極２の両側にそれぞれ形成されている。エクステンション層１０８は、1x10¹⁹atoms/cm²以上にボロンを導入され、高濃度に縮退したｐ型不純物拡散層で構成されている。そして、ゲート電極２の下方に位置しかつ２つのエクステンション層１０８，１０８に両端が接続するようにアンドープのシリコン層１０４が形成されている。シリコン層１０４は、15nm以下（ここでは3nm）の厚みに形成されている。シリコン・ゲルマニウム層１０３は、２つのエクステンション層１０８，１０８に両端が接続しかつシリコン層１０４に接合するように形成されている。シリコン・ゲルマニウム層１０３は、膜厚20nm以下（ここでは10nm）、ゲルマニウム濃度15〜50％（ここでは約30％）に形成されている。このシリコン・ゲルマニウム層１０３とシリコン層１０４とがヘテロ接合しかつチャネル層１０５を構成している。なお、シリコン層１０４とシリコン・ゲルマニウム層１０３とは、共にエクステンション層１０８，１０８中まで延びている（特に、シリコン・ゲルマニウム層１０３は図１でもそのように見える）が、これらの延長部分は、不純物が拡散されていて、エクステンション層１０８，１０８の一部を構成している。従って、図１に示す完成された半導体装置においては、これらの延長部分は、シリコン層１０４及びシリコン・ゲルマニウム層１０３を構成しない。また、本発明において、チャネル層とは、チャネルとして機能する領域を含む層を意味する。本実施形態では、シリコン・ゲルマニウム層１０３とシリコン層１０４との接合の近傍領域にチャネルが形成されるので、シリコン・ゲルマニウム層１０３とシリコン層１０４とがチャネル層に相当する。 A silicon layer 104, a silicon-germanium layer 103, and an extension layer 108 are formed in a portion located below the gate insulating film 106 in the active region 1. The extension layers 108 are respectively formed on both sides of the gate electrode 2 in plan view so as to be positioned below the side wall protective film 109. The extension layer 108 is composed of a p-type impurity diffusion layer in which boron is introduced at 1 × 10 ¹⁹ atoms / cm ² or more and is degenerated to a high concentration. An undoped silicon layer 104 is formed so as to be located below the gate electrode 2 and to be connected to the two extension layers 108 and 108 at both ends. The silicon layer 104 is formed with a thickness of 15 nm or less (here, 3 nm). The silicon-germanium layer 103 is formed so that both ends thereof are connected to the two extension layers 108 and 108 and bonded to the silicon layer 104. The silicon-germanium layer 103 is formed with a film thickness of 20 nm or less (here 10 nm) and a germanium concentration of 15 to 50% (here about 30%). The silicon-germanium layer 103 and the silicon layer 104 are heterojunction and constitute a channel layer 105. The silicon layer 104 and the silicon-germanium layer 103 both extend into the extension layers 108 and 108 (in particular, the silicon-germanium layer 103 looks like that in FIG. 1). Impurities are diffused to form part of the extension layers 108 and 108. Accordingly, in the completed semiconductor device shown in FIG. 1, these extended portions do not constitute the silicon layer 104 and the silicon-germanium layer 103. In the present invention, the channel layer means a layer including a region functioning as a channel. In this embodiment, since a channel is formed in the vicinity of the junction between the silicon-germanium layer 103 and the silicon layer 104, the silicon-germanium layer 103 and the silicon layer 104 correspond to the channel layer.

そして、活性領域１の、平面視におけるゲート電極２及び側壁保護膜１０９の両側に位置する部分に、表面から所定の深さに渡ってシリサイド層１１１が形成されている。シリサイド層１１１は、膜厚40nm以下（ここでは約25nm）のコバルトシリサイド層（CoSi₂）で構成されている。各シリサイド層１１１の下方には高濃度不純物拡散領域からなるソース及びドレイン領域１１０が形成されている。ソース及びドレイン領域１１０は、ｐ型不純物であるボロンを5x10¹⁹atoms/cm²以上に導入され、高濃度に縮退したｐ型不純物拡散層で構成されている。このソース及びドレイン領域１１０とシリサイド層１１１とがソース及びドレイン電極３を構成している。このソース及びドレイン電極３は、使用時に、一方がソースとなり、他方がドレインとなる。活性領域１の、シリコン・ゲルマニウム層１０３とエクステンション層１０８とソース及びドレイン領域１１０とでその上面を区画された領域にｎ型ウェル４が形成され、これがボディ領域を構成している。 A silicide layer 111 is formed from the surface to a predetermined depth at portions of the active region 1 located on both sides of the gate electrode 2 and the sidewall protective film 109 in plan view. The silicide layer 111 is composed of a cobalt silicide layer (CoSi ₂ ) having a thickness of 40 nm or less (here, about 25 nm). Under each silicide layer 111, a source and drain region 110 composed of a high concentration impurity diffusion region is formed. The source and drain regions 110 are formed of a p-type impurity diffusion layer in which boron, which is a p-type impurity, is introduced at 5 × 10 ¹⁹ atoms / cm ² or more and is degenerated to a high concentration. The source / drain region 110 and the silicide layer 111 constitute the source / drain electrode 3. In use, one of the source and drain electrodes 3 serves as a source and the other serves as a drain. An n-type well 4 is formed in a region of the active region 1 in which the upper surface of the active region 1 is divided by the silicon-germanium layer 103, the extension layer 108, and the source / drain region 110, and this constitutes the body region.

次に、以上のように構成された半導体装置の製造方法を説明する。 Next, a method for manufacturing the semiconductor device configured as described above will be described.

図２〜図１１は図１の半導体装置の製造方法を工程別に示す断面図である。 2 to 11 are sectional views showing the method of manufacturing the semiconductor device of FIG.

まず、図２に示す工程において、従来のbulkシリコン基板１０１（ｐ型（100））上にSTI（Shallow Trench Isolation）等で素子分離膜１０２（膜厚200〜500nm）を形成する。これにより、活性領域１が形成される。その後、トランジスタのｎ型ウェル４をここではリンのイオン注入と活性化アニールにより形成する。 First, in the process shown in FIG. 2, an element isolation film 102 (film thickness: 200 to 500 nm) is formed on a conventional bulk silicon substrate 101 (p-type (100)) by STI (Shallow Trench Isolation) or the like. Thereby, the active region 1 is formed. Thereafter, the n-type well 4 of the transistor is formed here by phosphorus ion implantation and activation annealing.

次いで、図３に示す工程において、UHV-CVD法等を用いて活性領域１の表面上に選択的にアンドープのシリコン・ゲルマニウム層１０３（膜厚15nm以下、Ge濃度１５〜５０％）及びアンドープのシリコン層１０４（膜厚15nm以下）を順にエピタキシャル成長させる。これにより、シリコン層０１４とシリコンゲルマニム層１０３とからなるヘテロ接合が形成される。シリコン層０１４及びシリコンゲルマニム層１０３の膜厚（以下、Si/SiGeと記載する）は、ここでは、それぞれ約5nm及び10nm（以下、約5/10nmのように記載する）であり、シリコン・ゲルマニウム層１０３のGe濃度は約30％である。 Next, in the step shown in FIG. 3, an undoped silicon-germanium layer 103 (film thickness of 15 nm or less, Ge concentration of 15 to 50%) and undoped are selectively formed on the surface of the active region 1 by using the UHV-CVD method or the like. A silicon layer 104 (thickness of 15 nm or less) is epitaxially grown in order. As a result, a heterojunction composed of the silicon layer 014 and the silicon germanium layer 103 is formed. The film thicknesses of the silicon layer 014 and the silicon germanium layer 103 (hereinafter referred to as Si / SiGe) are about 5 nm and 10 nm (hereinafter referred to as about 5/10 nm), respectively. The germanium layer 103 has a Ge concentration of about 30%.

その後、図４に示工程において、基板１０１の表面の清浄化を行った後、ゲート絶縁膜となるシリコン酸窒化膜１０６’（酸化膜換算膜厚約1〜6nm、ここでは約2nm）をシリコン層１０４上に形成する。この時、シリコン層１０４及びシリコン・ゲルマニウム層１０３の膜厚は最終設計値のSi/SiGe=約3/10nmとなる。 Thereafter, in the step shown in FIG. 4, after the surface of the substrate 101 is cleaned, a silicon oxynitride film 106 ′ (an equivalent oxide film thickness of about 1 to 6 nm, here about 2 nm) serving as a gate insulating film is formed into silicon. Formed on layer 104. At this time, the film thickness of the silicon layer 104 and the silicon-germanium layer 103 is the final design value Si / SiGe = about 3/10 nm.

その後、図５に示す工程において、ゲート電極本体となるポリシリコン膜を基板１０１の全表面にLPCVD法等で堆積し、イオン注入及びドライエッチングを行って高濃度に縮退したｐ型ポリシリコンからなるゲート電極本体１０７を形成する。 After that, in the step shown in FIG. 5, a polysilicon film that becomes a gate electrode body is deposited on the entire surface of the substrate 101 by LPCVD or the like, and is made of p-type polysilicon that is degenerated to a high concentration by ion implantation and dry etching. A gate electrode body 107 is formed.

次に、図６に示す工程において、ゲート電極本体１０７越しに基板１０１にp型不純物であるボロンをイオン注入して、1x10¹⁹atoms/cm²以上の高濃度p型不純物拡散層からなるエクステンション層１０８を形成する。この時、エクステンション層１０８にはシリコン・ゲルマニウム層１０３の一部が存在している（従って、この部分もエクステンション層１０８の一部を構成する）。 Next, in the step shown in FIG. 6, boron, which is a p-type impurity, is ion-implanted into the substrate 101 through the gate electrode body 107, and an extension layer composed of a high-concentration p-type impurity diffusion layer of 1 × 10 ¹⁹ atoms / cm ² or more. 108 is formed. At this time, a part of the silicon-germanium layer 103 exists in the extension layer 108 (therefore, this part also constitutes a part of the extension layer 108).

次に、図７に示す工程において、基板１０１の全表面に、側壁保護膜となるシリコン酸化膜もしくはシリコン窒化膜１０９’（膜厚200nm以下）を堆積する。 Next, in the step shown in FIG. 7, a silicon oxide film or silicon nitride film 109 '(thickness of 200 nm or less) serving as a sidewall protective film is deposited on the entire surface of the substrate 101.

次に、図８に示す工程において、基板１０１の全表面をドライエッチングによりエッチバックすることによって、ゲート電極本体１０７の側壁部分に側壁保護膜１０９（幅100nm以下）を形成する。 Next, in the step shown in FIG. 8, the entire surface of the substrate 101 is etched back by dry etching, thereby forming a sidewall protective film 109 (width of 100 nm or less) on the sidewall portion of the gate electrode body 107.

これに連続して、図９に示す工程において、基板１０１の全表面を故意にオーバーエッチングすることにより、シリコン酸窒化膜１０６’、シリコン層１０４、及びシリコン・ゲルマニウム層１０３までを除去する。これにより、ゲート電極本体１０７及び側壁保護膜１０９とその下方に位置するシリコン層１０４とシリコン・ゲルマニウム層１０３との積層体２０２の周囲に環状の凹部２０１が形成される。 Subsequently, in the step shown in FIG. 9, the entire surface of the substrate 101 is intentionally over-etched to remove the silicon oxynitride film 106 ′, the silicon layer 104, and the silicon-germanium layer 103. As a result, an annular recess 201 is formed around the stacked body 202 of the gate electrode main body 107 and the sidewall protective film 109, the silicon layer 104 located below the gate electrode main body 107, and the silicon-germanium layer 103.

次に、図１０に示す工程において、基板１０１に、p型不純物であるボロン等を上記積層体２０２の頭越しにイオン注入し、その後９００℃以上で６０秒以内の急速熱処理（ＲＴＡ：Rapid Thermal Annealing）を施す。これにより、凹部２０１の直下に、シリコンのみからなる、5x10¹⁹atoms/cm²以上の高濃度のｐ型不純物拡散層１１０が形成される。このｐ型不純物拡散層１１０がソース及びドレイン領域を構成する。 Next, in the process shown in FIG. 10, boron or the like, which is a p-type impurity, is ion-implanted into the substrate 101 over the head of the stacked body 202, and then rapid thermal processing (RTA: Rapid Thermal) is performed at 900 ° C. or more and within 60 seconds. Annealing). As a result, a high-concentration p-type impurity diffusion layer 110 made of only silicon and having a concentration of 5 × 10 ¹⁹ atoms / cm ² or more is formed immediately below the recess 201. This p-type impurity diffusion layer 110 forms source and drain regions.

次に、図１１に示す工程において、ソース及びドレイン領域１１０上及びゲート電極本体１０７上にコバルトシリサイド層１１１及び１１２（CoSi₂相、膜厚40nm以下、ここ
では約25nm）を形成する。 Next, in the step shown in FIG. 11, cobalt silicide layers 111 and 112 (CoSi ₂ phase, film thickness of 40 nm or less, here, about 25 nm) are formed on the source and drain regions 110 and the gate electrode body 107.

具体的には、まず、コバルトを20nm以下、ここでは約10nmの厚みにスパッタ等を用いて堆積した後、600℃以下の温度（400℃以上が好ましい）、ここでは500℃で1分程度の急速熱処理（RTA：rapid thermal annealing）を施し、それにより、ソース及びドレイン領域１１０及びゲート電極本体１０７を構成するシリコンとコバルトとを反応させて高抵抗（数十Ω/□）なCoSi₂相を形成する。その後、素子分離膜１０２や側壁保護膜１０９上に残留した未反応のコバルトを洗浄により除去する。これにより、ソース及びドレイン電極とゲート電極との短絡が防止される。その後、600℃以上の温度、ここでは700℃で1分程度のRTAを行い、低抵抗（数Ω/□）なCoSi₂相からなるコバルトシリサイド層１１１及び１１２が形成される。このRTAの温度は、600℃以上でかつ800℃未満の温度が好ましく、600℃以上でかつ750℃以下の温度がより好ましい。また、コバルトシリサイド層１１１は凹部２０１を埋めるように形成される。 Specifically, first, cobalt is deposited using sputtering or the like to a thickness of 20 nm or less, here about 10 nm, and then a temperature of 600 ° C. or less (preferably 400 ° C. or more), here, 500 ° C. for about 1 minute. Rapid thermal annealing (RTA) is performed, thereby causing the silicon and cobalt constituting the source and drain regions 110 and the gate electrode body 107 to react to form a high-resistance (several tens of ohms / square) CoSi ₂ phase. Form. Thereafter, unreacted cobalt remaining on the element isolation film 102 and the sidewall protective film 109 is removed by washing. This prevents a short circuit between the source and drain electrodes and the gate electrode. Thereafter, RTA is performed at a temperature of 600 ° C. or higher, here 700 ° C., for about 1 minute, and cobalt silicide layers 111 and 112 made of a low-resistance (several Ω / □) CoSi ₂ phase are formed. The temperature of the RTA is preferably 600 ° C. or higher and lower than 800 ° C., more preferably 600 ° C. or higher and 750 ° C. or lower. Further, the cobalt silicide layer 111 is formed so as to fill the recess 201.

その後、図示されない、層間絶縁膜、コンタクトホール、配線形成などのプロセスを経てpチャネル型ヘテロ接合電界効果トランジスタからなる半導体装置が完成される。 Thereafter, a semiconductor device composed of a p-channel heterojunction field effect transistor is completed through processes such as interlayer insulating film, contact hole, and wiring formation (not shown).

次に、以上のように構成され製造された半導体装置の効果を従来例と比較して説明する。図１７は従来例としてのpチャネル型ヘテロ接合電界効果トランジスタの構造を示す断面図である。 Next, the effects of the semiconductor device configured and manufactured as described above will be described in comparison with a conventional example. FIG. 17 is a cross-sectional view showing the structure of a conventional p-channel heterojunction field effect transistor.

この従来例は、コバルトシリサイド層２０１が、ゲルマニウムを含んだコバルトジャーマノシリサイドCo(SiGe)で構成されている点を除き、本実施形態（図１）のpチャネル型ヘテロ接合電界効果トランジスタと同様の構成を有する。この従来例は、製造時に、本実施形態の図８の工程において、シリコン・ゲルマニウム層１０３を除去せず、その後、シリコン・ゲルマニウム層１０３が存在する高濃度ｐ型不純物拡散層１１０にコバルトシリサイド層２０１を形成する。このため、コバルトシリサイドの形成時に低抵抗相の形成をゲルマニウムが阻害してしまう。その結果、同じアニール温度で形成した場合はコバルトシリサイド層２０１の抵抗は本実施形態のトランジスタにおけるコバルトシリサイド層１１１より高くなってしまう。つまり、実質的に寄生抵抗が発生してしまう。 This conventional example is the same as the p-channel heterojunction field effect transistor of the present embodiment (FIG. 1) except that the cobalt silicide layer 201 is composed of cobalt germanosilicide Co (SiGe) containing germanium. It has the composition of. In the conventional example, the silicon-germanium layer 103 is not removed in the process of FIG. 8 of the present embodiment at the time of manufacturing, and then the cobalt silicide layer is added to the high-concentration p-type impurity diffusion layer 110 where the silicon-germanium layer 103 exists. 201 is formed. For this reason, germanium inhibits the formation of the low resistance phase during the formation of cobalt silicide. As a result, when formed at the same annealing temperature, the resistance of the cobalt silicide layer 201 becomes higher than that of the cobalt silicide layer 111 in the transistor of this embodiment. That is, a parasitic resistance is substantially generated.

この寄生抵抗の影響で、使用時において、所望の電圧がソースとドレインとの間に印加されず、その結果、電流駆動力が低下する。一方、この不具合を防止するために、ゲルマニウムを含んだコバルトシリサイド層の抵抗を下げようとすると、そのためには100℃以上アニール温度を高くする必要があり、不純物拡散による濃度プロファイルの変化やシリコン・ゲルマニウム層がもつ格子歪みの緩和といった熱による構造変化が懸念される。このため、この従来例は、非常に作製しにくい構造を有している。 Due to the influence of the parasitic resistance, a desired voltage is not applied between the source and the drain during use, and as a result, the current driving capability is reduced. On the other hand, to reduce the resistance of the cobalt silicide layer containing germanium in order to prevent this problem, it is necessary to increase the annealing temperature by 100 ° C. or more. There are concerns about structural changes due to heat, such as relaxation of lattice strain of the germanium layer. For this reason, this conventional example has a structure that is very difficult to manufacture.

これに対し、本実施形態の半導体装置では、コバルトシリサイド層１１１が形成される高濃度ｐ型不純物拡散層１１０はシリコンで形成され、低抵抗相であるCoSi₂相の形成を阻害するゲルマニウムはエクステンション層１０８との接続部分に極僅かにしか存在しない。
すなわち、シリコン・ゲルマニウム層１０３はゲート電極１０７本体及び側壁保護膜１０９の下方にのみ形成されている。このため、コバルトシリサイド層１１１内にはエクステンション１０８との接続領域の極一部のゲルマニウムしか存在しない。 In contrast, in the semiconductor device of this embodiment, the high-concentration p-type impurity diffusion layer 110 on which the cobalt silicide layer 111 is formed is formed of silicon, and germanium that inhibits the formation of the CoSi ₂ phase, which is a low resistance phase, is an extension. There is very little at the connection with the layer 108.
That is, the silicon-germanium layer 103 is formed only below the main body of the gate electrode 107 and the sidewall protective film 109. For this reason, only a portion of germanium in the connection region with the extension 108 exists in the cobalt silicide layer 111.

ここで、本件発明者の検討結果によれば、コバルトシリサイド層１１１のゲルマニウム濃度は、略10¹¹atoms/cm²以下であると推測される。請求の範囲において「シリサイド層が実質的にゲルマニウムを含まない」とは、このようにシリサイド層のゲルマニウム濃度が略10¹¹atoms/cm²以下であることをいう。 Here, according to the examination result of the present inventors, the germanium concentration of the cobalt silicide layer 111 is estimated to be approximately 10 ¹¹ atoms / cm ² or less. In the claims, “the silicide layer substantially does not contain germanium” means that the germanium concentration of the silicide layer is about 10 ¹¹ atoms / cm ² or less.

また、本件発明者の検討結果によれば、低抵抗相であるCoSi₂相の形成を阻害しないためには、シリサイド層のゲルマニウム濃度が０原子濃度％を越えかつ５原子濃度％以下であることが好ましい。 Further, according to the results of the study by the present inventors, the germanium concentration of the silicide layer is more than 0 atomic concentration% and not more than 5 atomic concentration% in order not to inhibit the formation of the CoSi ₂ phase which is a low resistance phase. Is preferred.

以上のことから、チャネル層１０５にシリコン・ゲルマニウムを含んだヘテロ接合１０５を用いているにもかかわらず、ソース及びドレイン電極３には低抵抗なコバルトシリサイド相であるCoSi₂が形成される。その結果、低寄生抵抗で電流駆動力が高いトランジスタ（ここではpチャネル型電界効果トランジスタ）を得ることができる。また、本実施形態の電界効果トランジスタを用いれば、シリコン・ゲルマニウムのチャネル層１０５を有しながら、作製時のプロセス温度を上げる必要がなく、作製しやすいといった利点もある。 From the above, despite the use of the heterojunction 105 containing silicon / germanium for the channel layer 105, CoSi ₂ which is a low-resistance cobalt silicide phase is formed on the source and drain electrodes 3. As a result, a transistor (here, a p-channel field effect transistor) with low parasitic resistance and high current driving capability can be obtained. Further, the use of the field effect transistor according to the present embodiment has an advantage that it is easy to manufacture without having to increase the process temperature at the time of manufacturing while having the channel layer 105 of silicon-germanium.

また、本実施形態の半導体装置の製造方法によると、シリコンプロセスで汚染源となるゲルマニウムが表面に一度も露出することなくドライエッチングで除去されるため、その後の工程の汚染を防ぎ、汚染工程をドライエッチング１工程に集約して最小限に抑えることができる。その結果、ゲルマニウム汚染に対するリスクを低減することが可能となる。 In addition, according to the method for manufacturing a semiconductor device of this embodiment, germanium, which is a contamination source in the silicon process, is removed by dry etching without being exposed to the surface even once. Therefore, contamination in the subsequent process is prevented, and the contamination process is dried. A single etching process can be integrated and minimized. As a result, the risk for germanium contamination can be reduced.

次に、本実施形態の変形例を説明する。 Next, a modification of this embodiment will be described.

第１の変形例として、不純物の極性（導電型）を反対にしてトランジスタを形成することにより、ｎチャネル型ヘテロ接合電界効果トランジスタを得ることができる。 As a first modification, an n-channel heterojunction field effect transistor can be obtained by forming a transistor with the impurity polarity (conductivity type) reversed.

第２の変形例として、ｎチャネル型ヘテロ接合電界効果トランジスタとｐチャネル型ヘテロ接合電界効果トランジスタとを同時に作製することにより、本実施形態のヘテロ接合電界効果トランジスタからなるCMOSを得ることができる。 As a second modification, an n-channel heterojunction field effect transistor and a p-channel heterojunction field effect transistor are fabricated at the same time, whereby a CMOS composed of the heterojunction field effect transistor of this embodiment can be obtained.

第３の変形例として、基板１０１のボディ領域４とゲート電極３とを配線などで短絡することにより、本実施形態のヘテロ接合電界効果トランジスタを用いたDTMOS（Dynamic threshold voltage MOSFET）を得ることができる。このDTMOSによれば、ボディ領域４がゲート電極２と常に同じ電位になるので、さらに電流駆動力が高く、寄生抵抗が小さなトランジスタとして動作させることができる。 As a third modification, a DTMOS (Dynamic threshold voltage MOSFET) using the heterojunction field effect transistor of the present embodiment can be obtained by short-circuiting the body region 4 and the gate electrode 3 of the substrate 101 with a wiring or the like. it can. According to this DTMOS, since the body region 4 is always at the same potential as the gate electrode 2, it can be operated as a transistor having a higher current driving capability and a smaller parasitic resistance.

第４の変形例として、シリコン・ゲルマニウム層１０３に代えて、シリコン・ゲルマニウム・カーボン層を形成してもよい。このような構成としても、図１の構成と同様の効果を得ることができる。
（第２の実施形態）
図１２は本発明の第２の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。図１２において図１と同一符号は同一又は相当する部分を示す。 As a fourth modification, a silicon / germanium / carbon layer may be formed instead of the silicon / germanium layer 103. Even with such a configuration, the same effect as the configuration of FIG. 1 can be obtained.
(Second Embodiment)
FIG. 12 is a cross-sectional view schematically showing a cross-sectional structure of a semiconductor device according to the second embodiment of the present invention. 12, the same reference numerals as those in FIG. 1 denote the same or corresponding parts.

本実施形態は、第１の実施形態を以下のように変形したものである。すなわち、本実施形態では、ソース及びドレイン領域１１０上に、シリコン層からなる高濃度ｐ型不純物拡散層３０１が形成され、ゲート電極本体１０７上に高濃度ｐ型ポリシリコン層３０２が形成されている。さらに、高濃度ｐ型不純物拡散層３０１及び高濃度ｐ型ポリシリコン層３０２の表面にはコバルトシリサイド層３０３及び３０４がそれぞれ形成されている。そして、ゲート電極本体１０７、高濃度ｐ型ポリシリコン層３０２、及びコバルトシリサイド層３０４がゲート電極２を構成し、ソース及びドレイン領域１１０、ｐ型不純物拡散層３０１、及びコバルトシリサイド３０３がソース及びドレイン電極３を構成している。 This embodiment is a modification of the first embodiment as follows. That is, in the present embodiment, a high-concentration p-type impurity diffusion layer 301 made of a silicon layer is formed on the source and drain regions 110, and a high-concentration p-type polysilicon layer 302 is formed on the gate electrode body 107. . Further, cobalt silicide layers 303 and 304 are formed on the surfaces of the high-concentration p-type impurity diffusion layer 301 and the high-concentration p-type polysilicon layer 302, respectively. The gate electrode body 107, the high-concentration p-type polysilicon layer 302, and the cobalt silicide layer 304 constitute the gate electrode 2, and the source and drain regions 110, the p-type impurity diffusion layer 301, and the cobalt silicide 303 are the source and drain. The electrode 3 is configured.

次に、このように構成された本実施形態の半導体装置の製造方法を説明する。 Next, a method for manufacturing the semiconductor device of the present embodiment configured as described above will be described.

図１３及び図１４は、本実施形態の半導体装置の製造方法の特徴的工程を示す断面図である。 13 and 14 are cross-sectional views showing the characteristic steps of the method for manufacturing the semiconductor device of this embodiment.

本実施形態の製造方法は、第１の実施形態の図１０の工程までは、第１の実施形態の製造方法と同じである。すなわち、図８の工程において、基板１０１の全表面を故意にオーバーエッチングすることにより、図９に示すように凹部２０１を形成し、その後、凹部の直下にソース及びドレイン領域１１０を形成する。次に、図１３に示す工程において、UHV-CVD法などを用いて、凹部２０１に露出したソース及びドレイン領域１１０の上及びゲート電極本体１０７の上に、それぞれ、膜厚60nm以下（ここでは30nm程度）のシリコン層３０１及びポリシリコン層３０２を選択的に成長させる。この場合、塩素もしくは塩化水素などを添加すれば選択成長したシリコン層をより得やすくなる。その後、p型不純物であるボロン等のイオン注入と９００℃以上で６０秒以内のRTAによって、シリコン層３０１及びポリシリコン層３０２を、それぞれ、5x10¹⁹atoms/cm²以上に高濃度に縮退したｐ型のものとする。 The manufacturing method of the present embodiment is the same as the manufacturing method of the first embodiment up to the step of FIG. 10 of the first embodiment. That is, in the process of FIG. 8, the entire surface of the substrate 101 is intentionally over-etched to form the recess 201 as shown in FIG. 9, and then the source and drain regions 110 are formed immediately below the recess. Next, in the process shown in FIG. 13, the film thickness of 60 nm or less (here, 30 nm) is formed on the source and drain regions 110 exposed on the recesses 201 and on the gate electrode body 107 using the UHV-CVD method or the like. The silicon layer 301 and the polysilicon layer 302 are selectively grown. In this case, it is easier to obtain a selectively grown silicon layer by adding chlorine or hydrogen chloride. Thereafter, the silicon layer 301 and the polysilicon layer 302 are degenerated to a high concentration of 5 × 10 ¹⁹ atoms / cm ² or more by ion implantation of boron as a p-type impurity and RTA within 900 seconds at 900 ° C. or more, respectively. It shall be of the type.

次いで、図１４に示す工程において、シリコン層３０１及びポリシリコン層３０２上に、それぞれ、コバルトシリサイド層３０３及び３０４を形成する。この時、シリサイド化が行なわれるシリコン層３０１及びポリシリコン層３０２には全くゲルマニウムは含まれない。 Next, in the step shown in FIG. 14, cobalt silicide layers 303 and 304 are formed on the silicon layer 301 and the polysilicon layer 302, respectively. At this time, germanium is not contained at all in the silicon layer 301 and the polysilicon layer 302 to be silicided.

具体的には、まず、基板１０１の全表面上に、コバルトを20nm以下（ここでは約10nm）の厚みにスパッタ等を用いて堆積する。その後、600℃以下の温度（400℃以上が好ましい：ここでは500℃）で1分程度のRTAを施して、シリコン層３０１及びポリシリコン層３０２のシリコンとコバルトとを反応させて高抵抗（数十Ω/□）なCoSi₂相を形成する。 Specifically, first, cobalt is deposited on the entire surface of the substrate 101 to a thickness of 20 nm or less (here, about 10 nm) by sputtering or the like. Thereafter, RTA is performed at a temperature of 600 ° C. or lower (preferably 400 ° C. or higher: 500 ° C. here) for about 1 minute, and the silicon of the silicon layer 301 and the polysilicon layer 302 is reacted with cobalt to have a high resistance (several 10 Ω / □) CoSi ₂ phase is formed.

その後、素子分離膜１０２や側壁保護膜１０９上に残留した未反応のコバルトを洗浄により除去し、使用時におけるソース及びドレイン電極とゲート電極との短絡を防止する。 Thereafter, unreacted cobalt remaining on the element isolation film 102 and the sidewall protective film 109 is removed by washing, and a short circuit between the source and drain electrodes and the gate electrode during use is prevented.

その後、600℃以上の温度、ここでは700℃で1分程度のRTAを行い、低抵抗（数Ω/
□）なCoSi₂相からなるコバルトシリサイド層３０３及び３０４を得る。 After that, RTA is performed for about 1 minute at a temperature of 600 ° C or higher, here 700 ° C, and low resistance (several
□) Cobalt silicide layers 303 and 304 made of CoSi ₂ phase are obtained.

その後、層間絶縁膜、コンタクトホール、配線形成などのプロセスを経て本実施形態のpチャネル型ヘテロ接合トランジスタが完成される。 Thereafter, the p-channel heterojunction transistor of this embodiment is completed through processes such as interlayer insulating film, contact hole, and wiring formation.

本実施形態によれば、ソース及びドレイン電極３の一部を構成するコバルトシリサイド層３０３が形成される高濃度ｐ型不純物拡散層３０１はシリコンで構成され、そこには低抵抗相であるCoSi₂相の形成を阻害するゲルマニウムは全く存在しない。 According to the present embodiment, the high-concentration p-type impurity diffusion layer 301 in which the cobalt silicide layer 303 constituting part of the source and drain electrodes 3 is formed is made of silicon, and there is CoSi ₂ which is a low resistance phase. There is no germanium that inhibits phase formation.

さらに、せり上げ構造の採用によりショートチャネル効果を抑制しながら且つソース及びドレインの不純物拡散層を深く形成できるため、従来のソース及びドレイン構造よりも寄生抵抗をさらに低減できる。 Furthermore, the use of the raised structure can suppress the short channel effect and deeply form the source and drain impurity diffusion layers, thereby further reducing the parasitic resistance as compared with the conventional source and drain structures.

よって、本実施形態では、従来のようにソース及びドレイン電極内のシリコン・ゲルマニウム層を残す場合と比較して、コバルトシリサイド層３０３の抵抗が低く、素子の寄生抵抗を低減しながら、且つヘテロ接合チャネルが持つ高い電流駆動力を得ることができる。 Therefore, in this embodiment, compared to the conventional case where the silicon-germanium layer in the source and drain electrodes is left, the resistance of the cobalt silicide layer 303 is low, the parasitic resistance of the device is reduced, and the heterojunction is achieved. A high current driving capability of the channel can be obtained.

また、本実施形態によれば、エクステンション層１０８とソース及びドレイン電極の接続部分に僅かに存在するシリコン・ゲルマニウム層がシリサイド化されることを防ぎ、確実に低抵抗なコバルトシリサイド層（CoSi₂）を形成することが可能となる。その結果、低寄生抵抗で高駆動力なｐチャネル型電界効果トランジスタを得ることができる。 Further, according to the present embodiment, the silicon-germanium layer slightly present at the connection portion between the extension layer 108 and the source and drain electrodes is prevented from being silicided, and the low-resistance cobalt silicide layer (CoSi ₂ ) is surely formed. Can be formed. As a result, a p-channel field effect transistor with low parasitic resistance and high driving power can be obtained.

また、本実施形態によれば、シリコンプロセスで汚染源となるゲルマニウムが表面に一度も露出することなくドライエッチングで除去されるため、その後の工程の汚染を防ぎ、汚染工程をドライエッチング１工程に集約して最小限に抑えることができる。その結果、ゲルマニウム汚染に対するリスクを低減することが可能となる。 In addition, according to the present embodiment, germanium, which is a contamination source in the silicon process, is removed by dry etching without being exposed to the surface even once. Therefore, contamination of subsequent processes is prevented and the contamination process is integrated into one dry etching process. And can be minimized. As a result, the risk for germanium contamination can be reduced.

なお、本実施形態を、第１の実施形態の第１〜第４の変形例のように変形し、これらと同様の効果を得ることができるのは言うまでもない。
（第３の実施形態）
図１５は本発明の第３の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。図１５において、図１と同一符号は同一又は相当する部分を示す。 In addition, it cannot be overemphasized that this embodiment can be deform | transformed like the 1st-4th modification of 1st Embodiment, and the effect similar to these can be acquired.
(Third embodiment)
FIG. 15 is a sectional view schematically showing a sectional structure of a semiconductor device according to the third embodiment of the present invention. 15, the same reference numerals as those in FIG. 1 denote the same or corresponding parts.

本実施形態は、第１の実施形態を以下のように変形したものである。すなわち、本実施形態では、第１の実施形態のバルクのシリコン半導体層（ボディ領域４、ソース及びドレイン領域１１０、及びエクステンション層８の下部）が、基板１０１に形成された緩和シリコン・ゲルマニウム層４０１によって置換されている。そして、第１の実施形態のシリコン・ゲルマニウム層１０３及びシリコン層１０４が、緩和シリコン・ゲルマニウム層４０１の上に形成された歪みシリコン層４０２によって置換されている。これ以外の構成は、第１の実施形態と同様である。 This embodiment is a modification of the first embodiment as follows. In other words, in this embodiment, the bulk silicon semiconductor layer (the body region 4, the source and drain regions 110, and the extension layer 8) of the first embodiment is formed on the relaxed silicon-germanium layer 401 formed on the substrate 101. Has been replaced by The silicon-germanium layer 103 and the silicon layer 104 of the first embodiment are replaced by a strained silicon layer 402 formed on the relaxed silicon-germanium layer 401. Other configurations are the same as those in the first embodiment.

本実施形態の半導体装置の製造方法は、第１の実施形態の半導体の製造方法の図８の工程までの工程に関しては、バルクのシリコン半導体層の上にシリコン・ゲルマニウム層１０３及びシリコン層１０４が形成される代わりに、緩和シリコン・ゲルマニウム層４０１の上にチャネル層たる歪みシリコン層４０２が形成される点を除き、第１の実施形態と同様である。そして、第１の実施形態の半導体の製造方法の図８の工程以降の工程に関しては、以下の点が第１の実施形態と異なっている。すなわち、サイドウオール１０９を形成する際に、オーバーエッチングによって、ゲート絶縁膜１０６となるシリコン酸窒化膜１０６’とともに、歪みシリコン層（ここでは厚み10nm）４０２と、緩和シリコン・ゲルマニウム層４０１の一部（表面から10nm以上（ここでは、約10nm）の深さに渡る部分）とを除去する。そして、シリコン層を20nm以上の厚みに選択成長させ、その後、このシリコン層を第１の実施形態と同様にシリサイド化してコバルトシリサイド１１１を形成する。これ以外の点は、第１の実施形態と同様である。 In the semiconductor device manufacturing method of the present embodiment, the silicon-germanium layer 103 and the silicon layer 104 are formed on the bulk silicon semiconductor layer with respect to the steps up to the step of FIG. 8 of the semiconductor manufacturing method of the first embodiment. Instead of the formation, a strained silicon layer 402 as a channel layer is formed on the relaxed silicon-germanium layer 401, and is the same as in the first embodiment. And about the process after the process of FIG. 8 of the manufacturing method of the semiconductor of 1st Embodiment, the following points differ from 1st Embodiment. That is, when the sidewall 109 is formed, the strained silicon layer (in this case, 10 nm thick) 402 and a part of the relaxed silicon / germanium layer 401 are formed together with the silicon oxynitride film 106 ′ to be the gate insulating film 106 by overetching. (A portion extending over a depth of 10 nm or more (here, about 10 nm) from the surface) is removed. Then, the silicon layer is selectively grown to a thickness of 20 nm or more, and then the silicon layer is silicided as in the first embodiment to form cobalt silicide 111. The other points are the same as in the first embodiment.

以上のように構成された本実施形態の半導体装置によっても第１の実施形態と同様の効果が得られる。 The effect similar to that of the first embodiment can be obtained by the semiconductor device of the present embodiment configured as described above.

なお、変形例として、不純物の極性を反対にしてトランジスタを形成することにより、ｎチャネル型歪みシリコン電界効果トランジスタを得ることができる。
（第４の実施形態）
図１６は本発明の第４の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。図１６において、図１と同一符号は同一又は相当する部分を示す。 As a modification, an n-channel strained silicon field effect transistor can be obtained by forming the transistor with the polarity of the impurities reversed.
(Fourth embodiment)
FIG. 16 is a cross-sectional view schematically showing a cross-sectional structure of a semiconductor device according to the fourth embodiment of the present invention. 16, the same reference numerals as those in FIG. 1 denote the same or corresponding parts.

本実施形態は、第１の実施形態を以下のように変形したものである。すなわち、本実施形態では、第１の実施形態のバルクのシリコン半導体基板１０１が、ゲルマウム基板１０１によって置換されている。そして、第１の実施形態のシリコン・ゲルマニウム層１０３及びシリコン層１０４が、この基板１０１のバルクのゲルマニウムによって置換されている。すなわち、基板１０１を構成する半導体（ゲルマニウム）の、ゲート電極２の下方においてゲート絶縁膜１０６に接する層状の部分がチャネル層１０５を構成している。これ以外の構成は、第１の実施形態と同様である。 This embodiment is a modification of the first embodiment as follows. That is, in this embodiment, the bulk silicon semiconductor substrate 101 of the first embodiment is replaced by the germanium substrate 101. The silicon-germanium layer 103 and the silicon layer 104 of the first embodiment are replaced with the bulk germanium of the substrate 101. That is, a layered portion of the semiconductor (germanium) constituting the substrate 101 and in contact with the gate insulating film 106 below the gate electrode 2 constitutes the channel layer 105. Other configurations are the same as those in the first embodiment.

本実施形態の半導体装置の製造方法は、第１の実施形態の半導体の製造方法の図８の工程までの工程に関しては、バルクのシリコン半導体層の上にシリコン・ゲルマニウム層１０３及びシリコン層１０４が形成される代わりに、バルクのゲルマニウム半導体層上にチャネル層が形成されない点を除き、第１の実施形態と同様である。そして、第１の実施形態の半導体の製造方法の図８の工程以降の工程に関しては、以下の点が第１の実施形態と異なっている。すなわち、サイドウオール１０９を形成する際に、オーバーエッチングによって、ゲート絶縁膜１０６となるシリコン酸窒化膜１０６’とともに、ゲルマニウム４の一部（表面から20nm以上（ここでは約20nm）の深さに渡る部分）とを除去する。そして、シリコン層を20nm以上（ここでは約20nm）の厚みに選択成長させ、その後、このシリコン層を第１の実施形態と同様にシリサイド化してコバルトシリサイド１１１を形成する。これ以外の点は、第１の実施形態と同様である。 In the semiconductor device manufacturing method of the present embodiment, the silicon-germanium layer 103 and the silicon layer 104 are formed on the bulk silicon semiconductor layer with respect to the steps up to the step of FIG. 8 of the semiconductor manufacturing method of the first embodiment. Instead of being formed, it is the same as in the first embodiment, except that a channel layer is not formed on the bulk germanium semiconductor layer. And about the process after the process of FIG. 8 of the manufacturing method of the semiconductor of 1st Embodiment, the following points differ from 1st Embodiment. That is, when the sidewall 109 is formed, the silicon oxynitride film 106 ′ to be the gate insulating film 106 is overetched to a depth of 20 nm or more (here, about 20 nm) from the surface together with the silicon oxynitride film 106 ′. Part) and remove. Then, the silicon layer is selectively grown to a thickness of 20 nm or more (here, about 20 nm), and then the silicon layer is silicided as in the first embodiment to form cobalt silicide 111. The other points are the same as in the first embodiment.

なお、第１の変形例として、基板１０１として、ゲルマニウム基板に代えて、シリコン・ゲルマニウム基板を用いてもよい。 As a first modification, a silicon / germanium substrate may be used as the substrate 101 instead of the germanium substrate.

また、第２の変形例として、不純物の極性を反対にしてトランジスタを形成することにより、ｎチャネル型電界効果トランジスタを得ることができる。 Further, as a second modification, an n-channel field effect transistor can be obtained by forming a transistor with the polarity of impurities reversed.

本発明の半導体装置は、低消費電力で高駆動力を示し、今後のユビキタスネットワーク時代のモバイル向け高性能アナログ・デジタル混載LSIなどを構成するトランジスタとして有用である。 The semiconductor device of the present invention exhibits high driving power with low power consumption, and is useful as a transistor constituting a high performance analog / digital mixed LSI for mobile in the future ubiquitous network age.

本発明の第１の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。1 is a cross-sectional view schematically showing a cross-sectional structure of a semiconductor device according to a first embodiment of the present invention. 図１の半導体装置の製造方法を工程別に示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing the semiconductor device of FIG. 図１の半導体装置の製造方法を工程別に示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing the semiconductor device of FIG. 図１の半導体装置の製造方法を工程別に示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing the semiconductor device of FIG. 図１の半導体装置の製造方法を工程別に示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing the semiconductor device of FIG. 図１の半導体装置の製造方法を工程別に示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing the semiconductor device of FIG. 図１の半導体装置の製造方法を工程別に示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing the semiconductor device of FIG. 図１の半導体装置の製造方法を工程別に示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing the semiconductor device of FIG. 図１の半導体装置の製造方法を工程別に示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing the semiconductor device of FIG. 図１の半導体装置の製造方法を工程別に示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing the semiconductor device of FIG. 図１の半導体装置の製造方法を工程別に示す断面図である。FIG. 2 is a cross-sectional view showing a method of manufacturing the semiconductor device of FIG. 本発明の第２の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。It is sectional drawing which shows typically the cross-section of the semiconductor device which concerns on the 2nd Embodiment of this invention. 図１２の半導体装置の製造方法の特徴的工程を示す断面図である。FIG. 13 is a cross-sectional view showing characteristic steps of the method for manufacturing the semiconductor device of FIG. 12. 図１２の半導体装置の製造方法の特徴的工程を示す断面図である。FIG. 13 is a cross-sectional view showing characteristic steps of the method for manufacturing the semiconductor device of FIG. 12. 本発明の第３の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。It is sectional drawing which shows typically the cross-section of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第４の実施形態に係る半導体装置の断面構造を模式的に示す断面図である。It is sectional drawing which shows typically the cross-section of the semiconductor device which concerns on the 4th Embodiment of this invention. 従来例のｐチャネル型電界効果トランジスタの断面構造を模式的に示す断面図である。It is sectional drawing which shows typically the cross-section of the p-channel type field effect transistor of a prior art example.

Explanation of symbols

１活性領域
２ゲート電極
３ソース及びドレイン電極
４ボディ領域（ウェル）
１０１半導体基板
１０２素子分離膜
１０３シリコン・ゲルマニウム層
１０４シリコン層
１０５チャネル層
１０６ゲート絶縁膜
１０７ゲート電極本体
１０８エクステンション層
１０９側壁保護膜
１１０ソース及びドレイン領域
１１１コバルトシリサイド層
１１２コバルトシリサイド層
２０１コバルトシリサイド層
３０１高濃度不純物拡散層
３０２高濃度ポリシリコン層
３０３コバルトシリサイド層
３０４コバルトシリサイド層
４０１緩和シリコン・ゲルマニウム層
４０２歪みシリコン層

DESCRIPTION OF SYMBOLS 1 Active region 2 Gate electrode 3 Source and drain electrode 4 Body region (well)
101 Semiconductor substrate 102 Element isolation film 103 Silicon / germanium layer 104 Silicon layer 105 Channel layer 106 Gate insulating film 107 Gate electrode body 108 Extension layer 109 Side wall protective film 110 Source and drain region 111 Cobalt silicide layer 112 Cobalt silicide layer 201 Cobalt silicide layer 301 High-concentration impurity diffusion layer 302 High-concentration polysilicon layer 303 Cobalt silicide layer 304 Cobalt silicide layer 401 Relaxed silicon / germanium layer 402 Strained silicon layer

Claims

A semiconductor substrate;
A gate electrode formed on the semiconductor substrate;
A pair of source and drain electrodes formed on portions located on both sides of the gate electrode in plan view of the semiconductor substrate;
A channel layer formed so as to be positioned below the gate electrode and between the pair of source and drain electrodes so as to sandwich a gate insulating film between the gate electrode,
At least one of the channel layer and the layer immediately below the channel layer contains germanium,
A semiconductor device, wherein a germanium concentration of a silicide layer constituting at least a part of the source and drain electrodes is lower than a germanium concentration of any of the channel layer and the immediately lower layer.

The semiconductor device according to claim 1, wherein a germanium concentration of the silicide layer is more than 0 atomic concentration% and not more than 5 atomic concentration%.

The semiconductor device according to claim 1, wherein the silicide layer does not substantially contain germanium.

The semiconductor device according to claim 1, wherein the channel layer has a heterojunction of silicon and a silicon / germanium layer or a silicon / germanium / carbon layer.

The semiconductor device according to claim 4, wherein the channel layer forms a p-type channel when conducting.

2. The semiconductor device according to claim 1, wherein the immediately lower layer is a silicon-germanium relaxation layer, and the channel layer is a strained silicon layer formed on the silicon-germanium relaxation layer.

The source and drain electrodes have source and drain regions comprising impurity diffusion regions;
A body region having a conductivity type different from that of the source and drain regions is formed below the channel layer so as to be in contact with the source and drain regions;
The semiconductor device according to claim 1, wherein the gate electrode is electrically connected to the body region.

A side protective film made of an insulating film is formed so as to cover the side surface of the gate electrode,
A pair of extension layers is formed so as to be positioned below the side surface protective film,
The semiconductor device according to claim 1, wherein the channel layer is electrically connected to the pair of source and drain electrodes by the pair of extension layers.

Forming a channel layer containing at least one germanium on the semiconductor substrate and a layer immediately below the channel layer; and
Forming a gate insulating film on the channel layer;
Forming a gate electrode on the gate insulating film; and
Forming an extension layer composed of an impurity diffusion layer on a portion located on both sides of the gate electrode in a plan view of the semiconductor substrate so as to extend from the surface to a position below the channel layer;
Forming a side surface protection film made of an insulating film so as to cover the side surface of the gate electrode; and
Removing the portions located on both sides of the gate electrode and the side surface protective film in a plan view of the gate insulating film and the layer including the channel layer and the layer immediately below the layer including germanium;
Forming a source and drain region comprising impurity diffusion regions of the same conductivity type as the extension layer immediately below the surface of the semiconductor substrate exposed by removing the gate insulating film and the channel layer; and
A silicide layer is formed in a portion of the semiconductor substrate from which the gate insulating film and the channel layer and the layer including germanium including the layer immediately below are removed, whereby the silicide layer and the source and drain regions are formed. And a step H of forming a source electrode and a drain electrode including the semiconductor device.

In the steps E and F, the insulating film is deposited on the entire surface of the semiconductor substrate on which the step D has been performed, and then the insulating film is entirely over-etched by anisotropic etching, thereby The side wall protective film made of the insulating film is formed on the side wall of the gate electrode, and at the same time, portions located on both sides of the gate electrode and the side surface protective film in a plan view of the insulating film and the channel layer are removed. The manufacturing method of the semiconductor device of description.

The method of manufacturing a semiconductor device according to claim 10, wherein the anisotropic etching is dry etching.

In the step H, after the step G, silicon is selectively grown on the removed portion of the semiconductor substrate to form a silicon layer,
The method for manufacturing a semiconductor device according to claim 9, wherein the silicide layer is formed by siliciding the silicon layer.

In the step A, a silicon-germanium layer or a silicon-germanium-carbon layer and a silicon layer are epitaxially grown in order on the silicon substrate as the semiconductor substrate, whereby silicon and silicon-germanium or silicon-germanium- The method for manufacturing a semiconductor device according to claim 9, wherein the channel layer having a heterojunction with carbon is formed.

The method for manufacturing a semiconductor device according to claim 9, wherein the channel layer forms a p-type channel when conducting.

10. The semiconductor according to claim 9, wherein in step A, a silicon-germanium relaxation layer and a silicon layer are epitaxially grown in order on a silicon substrate as the semiconductor substrate, thereby forming the immediate lower layer and the channel layer. Device manufacturing method.

10. The method of manufacturing a semiconductor device according to claim 9, further comprising a step of electrically connecting the gate electrode and a body region formed below the channel layer and having a conductivity type different from that of the source and drain regions.

Forming a gate insulating film on a semiconductor substrate made of germanium or silicon-germanium; and
Forming a gate electrode on the gate insulating film;
Forming an extension layer made of an impurity diffusion layer so as to extend over a first predetermined depth in portions located on both sides of the gate electrode in plan view of the semiconductor substrate;
Forming a side surface protection film made of an insulating film so as to cover the side surface of the gate electrode; and
Removing a portion located on both sides of the gate electrode and the side surface protective film in a plan view of the gate insulating film and a portion of the semiconductor substrate extending over a second predetermined depth;
Forming a source and drain region comprising impurity diffusion regions of the same conductivity type as the extension layer immediately below the removed and exposed surface of the semiconductor substrate; and
Forming a silicide layer on the removed portion of the semiconductor substrate, thereby forming a source and drain electrodes having the silicide layer and the source and drain regions, and a method for manufacturing a semiconductor device .

In the step D and the step E, the insulating film is deposited on the entire surface of the semiconductor substrate on which the step C has been performed, and then the insulating film is entirely over-etched by anisotropic etching, thereby The side wall protective film made of the insulating film is formed on the side wall of the gate electrode, and at the same time, portions located on both sides of the gate electrode and the side surface protective film in a plan view of the insulating film and the semiconductor substrate are removed. 18. A method for manufacturing a semiconductor device according to 17.

In step G, after step F, silicon is selectively grown on the removed portion of the semiconductor substrate to form a silicon layer;
The method of manufacturing a semiconductor device according to claim 17, wherein the silicide layer is formed by siliciding the silicon layer.