JP2005117206A5 - - Google Patents

Claims (10)

1. ネットワークにパケットを送信または受信するためのネットワークインタフェースと、
   受信パケットを次の転送先へ転送するための処理を行うネットワークプロセッサと、
   該転送するための処理の際に参照されるテーブルを格納するテーブルメモリと
   前記ネットワークプロセッサの処理結果が格納されるキャッシュメモリと、
   該キャッシュメモリを参照して受信パケットに対して転送のための処理を行うネットワークプロセッサアクセラレータとを有し、
   前記ネットワークプロセッサで既に処理された受信パケットと宛先アドレスが同じ受信パケットに対しては、前記ネットワークプロセッサアクセラレータにより転送のための処理を行なうことを特徴とするネットワーク装置。
2. ネットワークにパケットを送信または受信するためのネットワークインタフェースと、
   受信パケットを次の転送先へ転送するための処理を行う第１のプロセッサと、
   該転送するための処理の際に参照されるテーブルを格納するテーブルメモリと、
   該第１のプロセッサの処理結果が格納されるキャッシュメモリと、
   該キャッシュメモリを参照して受信パケットに対して転送のための処理を行なう第２のプロセッサとを有し、
   前記キャッシュメモリに格納されたパケットと宛先アドレスが同じ受信パケットに対しては、前記キャッシュメモリに格納された処理結果を参照し、当該受信パケットに対して転送のための処理を行なうことを特徴とするネットワーク装置。
3. 請求項１に記載のネットワーク装置において、
   更に第１のキャッシュメモリを内蔵した第１のネットワークプロセッサアクセラレータと、第２のキャッシュメモリを内蔵した第２のネットワークプロセッサアクセラレータと、前記第１のネットワークプロセッサアクセラレータに接続される第１のネットワークプロセッサと、前記第２のネットワークプロセッサアクセラレータに接続される第２のネットワークプロセッサと、スイッチファブリックと、該スイッチファブリックに接続される入力側スイッチファブリックインタフェースと出力側スイッチファブリックインタフェースとを有し、
   前記第１のネットワークプロセッサアクセラレータは前記ネットワークインタフェースと前記入力側スイッチファブリックインタフェースの間に、および前記前記第２のネットワークプロセッサアクセラレータは前記ネットワークインタフェースと前記出力側スイッチファブリックインタフェースの間に配置されることを特徴とするネットワーク装置。
4. パケットを受信する入力インタフェース部と、
   受信パケットを一時的に保持するパケットメモリと、
   受信パケットから必要な部位を切り出し抽出情報とするパケット解析部と、
   受信パケットの転送処理に必要な処理結果を記憶するキャッシュメモリと、
   該キャッシュメモリを参照して、受信パケットに対して適用すべき処理結果が存在するか否かを判定する手段と、
   パケットを送信する出力インタフェース部とを有するネットワークプロセッサアクセラレータ。
5. 請求項４に記載のネットワークプロセッサアクセラレータにおいて、
   前記判定する手段で受信パケットに対して施すべき処理結果が前記キャッシュメモリに存在しないと判断した場合に、該受信パケットに処理を施す手段と、
   ネットワークプロセッサに接続するためのネットワークプロセッサ用インタフェースとを備えることを特徴とするネットワークプロセッサアクセラレータ。
6. 請求項５に記載のネットワークプロセッサアクセラレータにおいて、
   前記受信パケットに処理を施す手段が、
   前記受信パケットの転送処理を行なう組み込みプロセッサと、
   該組み込みプロセッサが転送処理に必要なルーティングテーブルを参照するためのインタフェースとを有することを特徴とするネットワークプロセッサアクセラレータ。
7. パケット処理結果をキャッシュする手段を持つネットワークプロセッサにおいて、
   前記キャッシュに該当情報が存在しなかったときにパケットを管理するための一次テーブルと、
   前記キャッシュに該当情報が存在せず、前記一次テーブルに登録されているパケットと同一処理結果が期待される２番目以降のパケットを管理するための二次テーブルとを持ち、
   前記二次テーブルを、前記一次テーブルのエントリ数と同じだけの数用意し、それぞれの前記二次テーブルをエントリ数がすべて一定の同一値であることを特徴とするネットワークプロセッサ。
8. パケット処理結果をキャッシュする手段を持つネットワークプロセッサにおいて、
   前記キャッシュに該当情報が存在しなかったときにパケットを管理するための一次テーブルと、
   前記キャッシュに該当情報が存在せず、前記一次テーブルに登録されているパケットと
   同一処理結果が期待される２番目以降のパケットを管理するための二次テーブルとを持ち、
   前記二次テーブルを、結合リンク方式で管理することを特徴とするネットワークプロセッサ。
9. パケット処理結果をキャッシュする手段を持つネットワークプロセッサ等において、
   前記キャッシュに該当情報が存在しなかったときにパケットを管理するための一次テーブルと、
   前記キャッシュに該当情報が存在せず、前記一次テーブルに登録されているパケットと同一処理結果が期待される２番目以降のパケットを管理するための二次テーブルとを持ち、
   前記二次テーブルを、ＣＡＭ(Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ)もしくはフルアソシアティブメモリを利用して管理することを特徴とするネットワークプロセッサ。
10. パケットを受信するためのインタフェース部と、
    受信パケットを一時的に保持するパケットメモリと、
    受信パケットから必要な部位を切り出し抽出情報とするパケット解析部と、
    受信パケットの転送処理に必要な処理結果を記憶するキャッシュメモリと、
    前記抽出情報から前記キャッシュを参照するためのアドレス生成手段と、
    前記抽出情報から前記キャッシュを参照した結果、キャッシュに該当情報が存在するか否かを判定するための手段と、
    前記キャッシュに該当情報が存在したときに前記該当情報からパケットを再構築するための手段と、
    前記キャッシュに該当情報が存在しなかったときにパケットを管理するための一次テーブルと、
    前記キャッシュに該当情報が存在せず、前記一次テーブルに登録されているパケットと同一処理結果が期待されるパケットを管理するための二次テーブルと、
    前記一次テーブルに登録されているパケットに処理を施すためのネットワークプロセッサに該パケットと必要な情報を送出するためのインタフェース部と、
    前記ネットワークプロセッサにおいて処理が施されたパケットを該ネットワークプロセッサから追加情報とともにを受信するためのインタフェース部と、
    前記ネットワークプロセッサにおいて処理が施されたパケットの処理結果情報を前記キャッシュに登録するための手段と、
    前記二次テーブルに登録されている該当パケットに前記処理結果情報を適用するための手段と、
    前記ネットワークプロセッサにおいて処理が施されたパケットまたは前記二次テーブルに登録され前記処理結果情報が適用されたパケットの前記一次テーブルおよび二次テーブルのエントリを開放するための手段と、
    前記ネットワークプロセッサにおいて処理が施されたパケットまたは前記二次テーブルに登録され前記処理結果情報が適用されたパケットもしくは前記処理結果情報から送出パケットを生成するための手段と、
    前記生成されたパケットを送出するためのインタフェース部とを持つことを特徴としたネットワークプロセッサアクセラレータ。