JP2005109026A - Circuit module - Google Patents
Circuit module Download PDFInfo
- Publication number
- JP2005109026A JP2005109026A JP2003338244A JP2003338244A JP2005109026A JP 2005109026 A JP2005109026 A JP 2005109026A JP 2003338244 A JP2003338244 A JP 2003338244A JP 2003338244 A JP2003338244 A JP 2003338244A JP 2005109026 A JP2005109026 A JP 2005109026A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pattern
- circuit module
- inductor pattern
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明は、携帯電話機等の電子機器に装備される積層型複合デバイス等の回路モジュールに関するものである。 The present invention relates to a circuit module such as a multilayer composite device equipped in an electronic apparatus such as a mobile phone.
携帯電話機においては、1本のアンテナを受信系と送信系で共用するためにアンテナ共用器が装備されており、該アンテナ共用器は、一般に図12に示す如き積層型複合デバイス(30)によって構成されている。
該積層型複合デバイス(30)においては、図13に示す如く複数のセラミック層(60)〜(69)から積層セラミック基板(6)が構成されており、最上層のセラミック層(60)の表面には複数のチップ部品(7)が搭載されると共に、第2層以降のセラミック層(61)〜(69)の表面には、インダクターパターンやキャパシターパターンが形成され、これらのチップ部品(7)や回路素子パターンが互いに接続されて、アンテナ共用回路が構成されている(特許文献1、2参照)。
In the multilayer composite device (30), a multilayer ceramic substrate (6) is composed of a plurality of ceramic layers (60) to (69) as shown in FIG. 13, and the surface of the uppermost ceramic layer (60) is formed. A plurality of chip parts (7) are mounted on the surface, and an inductor pattern and a capacitor pattern are formed on the surfaces of the second and subsequent ceramic layers (61) to (69). These chip parts (7 ) And circuit element patterns are connected to each other to form a shared antenna circuit (see
上述の如き積層型複合デバイスにおいては、インダクターパターンが発揮すべきインダクタンスの微調整が必要となった場合、インダクターパターンの形状を変更する必要がある。
しかしながら、インダクターパターンは積層セラミック基板の層間に形成されているため、積層セラミック基板の作製後にはインダクタンスの微調整を行なうことが出来ない問題があった。
そこで本発明の目的は、インダクターパターンが発揮すべきインダクタンスを容易に微調整することが出来る回路モジュールを提供することである。
In the multilayer composite device as described above, when it is necessary to finely adjust the inductance to be exhibited by the inductor pattern, it is necessary to change the shape of the inductor pattern.
However, since the inductor pattern is formed between the layers of the multilayer ceramic substrate, there is a problem that the inductance cannot be finely adjusted after the multilayer ceramic substrate is manufactured.
Accordingly, an object of the present invention is to provide a circuit module capable of easily fine-tuning the inductance to be exhibited by the inductor pattern.
本発明に係る回路モジュールは、1或いは複数の誘電体層から形成される誘電体基板と、該誘電体基板の1つの誘電体層の表面に形成されたインダクターパターンとを具え、該インダクターパターンを含む複数の回路素子パターンが互いに接続されて、所定の機能を発揮すべき電子回路を構成しており、該誘電体基板にはグランド端子を含む複数の端子が設けられている。
そして、前記1つの誘電体層の表面には、前記インダクターパターンに沿って、制御用線路パターンが形成され、該制御用線路パターンの一端がグランド端子に接続されると共に、該制御用線路パターンの他端が、基板表面に搭載された制御用コンデンサチップを介してグランド端子に接続されている。
A circuit module according to the present invention includes a dielectric substrate formed of one or a plurality of dielectric layers, and an inductor pattern formed on the surface of one dielectric layer of the dielectric substrate. A plurality of circuit element patterns including patterns are connected to each other to constitute an electronic circuit that should perform a predetermined function, and the dielectric substrate is provided with a plurality of terminals including a ground terminal.
A control line pattern is formed on the surface of the one dielectric layer along the inductor pattern, and one end of the control line pattern is connected to a ground terminal, and the control line pattern Is connected to the ground terminal via a control capacitor chip mounted on the substrate surface.
具体的には、前記誘電体基板は複数の誘電体層を積層して構成され、最上層の誘電体層の表面に前記制御用コンデンサチップが搭載されると共に、下層の1或いは複数の誘電体層の表面に前記複数の回路素子パターンが形成されている。 Specifically, the dielectric substrate is configured by laminating a plurality of dielectric layers, the control capacitor chip is mounted on the surface of the uppermost dielectric layer, and one or more dielectric layers in the lower layer are mounted. The plurality of circuit element patterns are formed on the surface of the layer.
上記本発明の回路モジュールにおいては、インダクターパターンに沿って形成されている制御用線路パターンの両端がそれぞれグランド端子に繋がって閉回路が構成されているため、インダクターパターンに高周波信号が流れることによって、該インダクターパターンと制御用信号線路パターンとが電磁気的に結合する。ここで、前記制御用線路パターンの他端とグランド端子の間には制御用コンデンサチップが介在しているため、該制御用コンデンサチップの容量値に応じて制御用信号線路パターンのグランドに対する結合度が決まり、これに伴ってインダクターパターンのインダクタンスが決まることになる。従って、制御用コンデンサチップの容量値を変化させることによって、インダクターパターンのインダクタンスを微調整することが出来る。 In the circuit module of the present invention, since both ends of the control line pattern formed along the inductor pattern are connected to the ground terminal to form a closed circuit, a high frequency signal flows through the inductor pattern. Thus, the inductor pattern and the control signal line pattern are electromagnetically coupled. Here, since the control capacitor chip is interposed between the other end of the control line pattern and the ground terminal, the degree of coupling of the control signal line pattern to the ground according to the capacitance value of the control capacitor chip. As a result, the inductance of the inductor pattern is determined accordingly. Therefore, the inductance of the inductor pattern can be finely adjusted by changing the capacitance value of the control capacitor chip.
ここで、インダクターパターンに対して、キャパシターパターン等の各種の回路素子パターンを接続することによって、各種の電子回路を構成することが出来る。例えば、インダクターパターンに対して並列にキャパシターを接続すれば、並列LC共振回路(トラップ回路)を構成することが出来、制御用コンデンサチップを容量値の異なるものと交換することによって、LC共振回路の共振周波数を変化させることが出来る。
又、インダクターパターンに対して直列にキャパシターを接続すれば、直列LC共振回路(発振回路)を構成することが出来、制御用コンデンサチップを容量値の異なるものと交換することによって、LC共振回路の共振周波数を変化させることが出来る。
Here, various electronic circuits can be configured by connecting various circuit element patterns such as a capacitor pattern to the inductor pattern. For example, if a capacitor is connected in parallel to the inductor pattern, a parallel LC resonance circuit (trap circuit) can be configured. By replacing the control capacitor chip with one having a different capacitance value, the LC resonance circuit Can be changed.
In addition, if a capacitor is connected in series with the inductor pattern, a series LC resonance circuit (oscillation circuit) can be constructed, and the LC resonance circuit can be obtained by replacing the control capacitor chip with one having a different capacitance value. Can be changed.
本発明に係る回路モジュールによれば、基板表面に搭載されている制御用コンデンサチップを異なる容量値を有するものと交換することによって、インダクターパターンが発揮すべきインダクタンスを容易に微調整することが出来る。 According to the circuit module of the present invention, the inductance to be exhibited by the inductor pattern can be easily finely adjusted by replacing the control capacitor chip mounted on the substrate surface with one having a different capacitance value. I can do it.
以下、本発明を積層型複合デバイスに実施した形態につき、図面に沿って具体的に説明する。
本発明に係る積層型複合デバイス(3)は、携帯電話機に装備されるアンテナ共用器を構成するものであって、図12及び図13に示す従来の積層型複合デバイス(30)と同様に複数のセラミック層(60)〜(69)から積層セラミック基板(6)が構成されている。
Hereinafter, embodiments of the present invention applied to a multilayer composite device will be specifically described with reference to the drawings.
A multilayer composite device (3) according to the present invention constitutes an antenna duplexer equipped in a mobile phone, and is similar to the conventional multilayer composite device (30) shown in FIGS. A multilayer ceramic substrate (6) is composed of the ceramic layers (60) to (69).
図1(a)に示す如く第1層のセラミック層(60)の表面には、アンテナ共用回路を構成すべき弾性表面波フィルター(71)、ダイオード(72)、コイル(73)、コンデンサ(74)等の複数のチップ部品が搭載されると共に、制御用コンデンサチップ(1)が搭載されている。
制御用コンデンサチップ(1)の一端はグランド端子(21)に接続されると共に、他端は、垂直方向に伸びる信号線路であるヴィア(8)に接続されている。
As shown in FIG. 1A, a surface acoustic wave filter (71), a diode (72), a coil (73), and a capacitor (74) that constitute an antenna shared circuit are formed on the surface of the first ceramic layer (60). Etc.) and a control capacitor chip (1) are mounted.
One end of the control capacitor chip (1) is connected to the ground terminal (21), and the other end is connected to a via (8) which is a signal line extending in the vertical direction.
図1(b)に示す如く第2層のセラミック層(61)の表面には、アンテナ共用回路を構成すべきキャパシターパターン(41)やインダクターパターン(40)が形成されると共に、該インダクターパターン(40)に沿って、制御用線路パターン(50)が形成されている。
又、図1(c)に示す如く第3層のセラミック層(62)の表面には、前記第2層のセラミック層(61)のキャパシターパターン(41)と対向すべきキャパシターパターン(42)が形成されている。
制御用線路パターン(50)の一端はグランド端子(23)に接続されると共に、他端はヴィア(8)を介して前記制御用コンデンサチップ(1)の他端と接続されている。
尚、第4層以降のセラミック層の表面にも、アンテナ共用回路を構成すべき複数の回路素子パターンが形成されており、全てのセラミック層に、グランド端子(21)(23)、アンテナ端子(22)等の必要な端子が設けられている。
As shown in FIG. 1B, on the surface of the second
Further, as shown in FIG. 1 (c), a capacitor pattern (42) to be opposed to the capacitor pattern (41) of the second ceramic layer (61) is formed on the surface of the third ceramic layer (62). Is formed.
One end of the control line pattern (50) is connected to the ground terminal (23), and the other end is connected to the other end of the control capacitor chip (1) via a via (8).
In addition, a plurality of circuit element patterns that should constitute an antenna shared circuit are also formed on the surface of the ceramic layers after the fourth layer. The ground terminals (21), (23), antenna terminals ( Necessary terminals such as 22) are provided.
この様にして、積層型複合デバイス(3)を構成する第2層のセラミック層(61)の表面に形成されている制御用線路パターン(50)は、その一端がグランド端子(23)に接続されると共に、他端が、第1層のセラミック層(60)の表面に搭載されている制御用コンデンサチップ(1)を介してグランド端子(21)と接続され、制御用線路パターン(50)、制御用コンデンサチップ(1)及びグランド端子(21)(23)からなる閉ループ回路が形成されることになる。 In this way, one end of the control line pattern (50) formed on the surface of the second ceramic layer (61) constituting the multilayer composite device (3) is connected to the ground terminal (23). At the same time, the other end is connected to the ground terminal (21) via the control capacitor chip (1) mounted on the surface of the first ceramic layer (60), and the control line pattern (50). Thus, a closed loop circuit composed of the control capacitor chip (1) and the ground terminals (21) and (23) is formed.
電子計算機を用いたシミュレーションを行なって本発明の効果を確認した。
図2は、シミュレーションで採用したインダクターパターンと制御用線路パターンの形状を表わしており、積層セラミック基板(6)の1つのセラミック層の表面にはインダクターパターン(4)と制御用線路パターン(5)とがそれぞれU字状に形成され、その全長に亘って互いに近接して伸びており、インダクターパターン(4)の両端はポートP1とポートP2に接続され、制御用線路パターン(5)の両端はポートP3とポートP4に接続されている。
A simulation using an electronic computer was performed to confirm the effect of the present invention.
FIG. 2 shows the shapes of the inductor pattern and the control line pattern employed in the simulation. On the surface of one ceramic layer of the multilayer ceramic substrate (6), the inductor pattern (4) and the control line pattern ( 5) are formed in a U-shape and extend close to each other over their entire length, and both ends of the inductor pattern (4) are connected to the port P1 and the port P2, and the control line pattern (5) Are connected to ports P3 and P4.
シミュレーションにおいては、先ず、制御用線路パターン(5)の両端(ポートP3、P4)をオープン状態として、インダクターパターン(4)の両端(ポートP1、P2)間のインダクタンスの周波数特性を調べたところ、図3に示す結果が得られた。この結果から明らかな様に、周波数の増大に応じてインダクタンスLは低下する。 In the simulation, first, the frequency characteristics of the inductance between both ends (ports P1, P2) of the inductor pattern (4) were examined with both ends (ports P3, P4) of the control line pattern (5) open. The result shown in FIG. 3 was obtained. As is apparent from this result, the inductance L decreases as the frequency increases.
次に、図4に示す如くポートP3を接地すると共に、ポートP4は制御用コンデンサC1を介して接地した回路モジュールにおいて、該制御用コンデンサC1のキャパシタンスCを1pF〜5pFの範囲で変化させて、各キャパスタンスにおけるインダクターパターン(4)の両端(ポートP1、P2)間のインダクタンスの周波数特性を調べた。
図5はその結果を表わしており、制御用コンデンサC1のキャパシタンスの増大に応じてインダクタンスLが増大しており、特に周波数の低い領域では、インダクタンスLの増大は僅かものとなっている。
Next, as shown in FIG. 4, the port P3 is grounded, and in the circuit module grounded via the control capacitor C1, the capacitance C of the control capacitor C1 is changed in the range of 1 pF to 5 pF. The frequency characteristics of the inductance between both ends (ports P1, P2) of the inductor pattern (4) in each capacitance were examined.
FIG. 5 shows the result, and the inductance L increases as the capacitance of the control capacitor C1 increases. In particular, in the region where the frequency is low, the increase of the inductance L is slight.
更に、図6に示す如くポートP3を接地すると共に、ポートP4を制御用コンデンサC1を介して接地し、ポートP1とP2に対してコンデンサC2の両端を接続して、該コンデンサC2と積層セラミック基板(6)のインダクターパターンとによってLC共振回路を構成した回路モジュールにおいて、制御用コンデンサC1のキャパシタンスCを0.5pF、1pF、2pFの3種類に変化させて、各キャパスタンスにおける減衰量の周波数特性を調べた。尚、コンデンサC2のキャパシタンスは10pFで一定とした。 Further, as shown in FIG. 6, the port P3 is grounded, the port P4 is grounded via the control capacitor C1, and both ends of the capacitor C2 are connected to the ports P1 and P2, and the capacitor C2 and the multilayer ceramic substrate are connected. In the circuit module in which the LC resonance circuit is configured by the inductor pattern of (6), the capacitance C of the control capacitor C1 is changed to three types of 0.5 pF, 1 pF, and 2 pF, and the attenuation frequency at each capacitance is changed. The characteristics were investigated. The capacitance of the capacitor C2 was constant at 10 pF.
図6の如く制御用コンデンサC1のキャパシタンスCを0.5pFに設定した場合においては図7の結果が得られ、図8の如く制御用コンデンサC1のキャパシタンスCを1pFに設定した場合においては図9の結果が得られ、更に図10の如く制御用コンデンサC1のキャパシタンスCを2pFに設定した場合においては図11の結果が得られた。
図7、図9及び図11の結果から、制御用コンデンサC1のキャパシタンスCの増大に応じて共振周波数が僅かに低下していることが分かる。この共振周波数の変化は、制御用コンデンサC1のキャパシタンスCの増大に応じてインダクターパターンのインダクタンスLが増大するためである。
When the capacitance C of the control capacitor C1 is set to 0.5 pF as shown in FIG. 6, the result of FIG. 7 is obtained, and when the capacitance C of the control capacitor C1 is set to 1 pF as shown in FIG. When the capacitance C of the control capacitor C1 is set to 2 pF as shown in FIG. 10, the result of FIG. 11 is obtained.
From the results of FIGS. 7, 9 and 11, it can be seen that the resonance frequency slightly decreases as the capacitance C of the control capacitor C1 increases. This change in the resonance frequency is due to an increase in the inductance L of the inductor pattern as the capacitance C of the control capacitor C1 increases.
上述の計算機シミュレーションにより、制御用コンデンサC1のキャパシタンスCに応じてインダクターパターン(4)のインダクタンスLが変化することが確認された。
従って、図1に示す本発明の積層型複合デバイス(3)においては、積層セラミック基板の製造後、インダクターパターン(40)のインダクタンスを微調節する必要が生じた場合は、制御用コンデンサチップ(1)を異なるキャパシタンスを有するものと交換すればよい。制御用コンデンサチップ(1)は基板表面に実装されるものであるから、交換は容易である。
From the computer simulation described above, it was confirmed that the inductance L of the inductor pattern (4) changes according to the capacitance C of the control capacitor C1.
Therefore, in the multilayer composite device (3) of the present invention shown in FIG. 1, when it is necessary to finely adjust the inductance of the inductor pattern (40) after the production of the multilayer ceramic substrate, the control capacitor chip ( 1) may be replaced with one having a different capacitance. Since the control capacitor chip (1) is mounted on the surface of the substrate, the replacement is easy.
尚、本発明の各部構成は上記実施の形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、本発明は複数のセラミック層からなる積層型複合デバイスに限らず、単層の誘電体基板からなるデバイスに応用することが可能である。
又、制御用信号線路は、その全長がインダクターパターンに沿って伸びている必要はなく、少なくともその一部がインダクターパターンに沿って伸びていればよい。
更に本発明は、アンテナ共用器を構成するLC共振回路(トラップ回路)に限らず、インダクターを用いた種々の回路モジュールに実施することが出来る。
In addition, each part structure of this invention is not restricted to the said embodiment, A various deformation | transformation is possible within the technical scope as described in a claim. For example, the present invention is not limited to a multilayer composite device composed of a plurality of ceramic layers, but can be applied to a device composed of a single-layer dielectric substrate.
Further, the control signal line does not need to extend along the inductor pattern, and at least a part of the control signal line only needs to extend along the inductor pattern.
Furthermore, the present invention is not limited to the LC resonance circuit (trap circuit) constituting the antenna duplexer, but can be implemented in various circuit modules using inductors.
(1) 制御用コンデンサチップ
(21) グランド端子
(22) アンテナ端子
(23) グランド端子
(3) 積層型複合デバイス
(4) インダクターパターン
(40) インダクターパターン
(5) 制御用線路パターン
(50) 制御用線路パターン
(6) 積層セラミック基板
(1) Capacitor chip for control
(21) Ground terminal
(22) Antenna terminal
(23) Ground terminal
(3) Multilayer composite device
(4) Inductor pattern
(40) Inductor pattern
(5) Control line pattern
(50) Control line pattern
(6) Multilayer ceramic substrate
Claims (4)
The circuit module according to claim 1, wherein a capacitor is connected in series with the inductor pattern to constitute a series LC resonance circuit (oscillation circuit).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003338244A JP4259972B2 (en) | 2003-09-29 | 2003-09-29 | Circuit module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003338244A JP4259972B2 (en) | 2003-09-29 | 2003-09-29 | Circuit module |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005109026A true JP2005109026A (en) | 2005-04-21 |
JP4259972B2 JP4259972B2 (en) | 2009-04-30 |
Family
ID=34533823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003338244A Expired - Fee Related JP4259972B2 (en) | 2003-09-29 | 2003-09-29 | Circuit module |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4259972B2 (en) |
-
2003
- 2003-09-29 JP JP2003338244A patent/JP4259972B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP4259972B2 (en) | 2009-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7982557B2 (en) | Layered low-pass filter capable of producing a plurality of attenuation poles | |
JP4992345B2 (en) | Transmission line type resonator, and high frequency filter, high frequency module and wireless device using the same | |
US8378763B2 (en) | Layered bandpass filter | |
KR101492268B1 (en) | An inductor for a semiconductor device, a method of manufacturing an inductor, and a method of forming a semiconductor device | |
JP2007129565A (en) | Low-pass filter | |
US6426683B1 (en) | Integrated filter with improved I/O matching and method of fabrication | |
CN101351922A (en) | Bandpass filter with multiple attenuation poles | |
US7432786B2 (en) | High frequency filter | |
EP2519089B1 (en) | Circuit module | |
US20090189715A1 (en) | Layered low-pass filter | |
US6806793B2 (en) | MLC frequency selective circuit structures | |
JP2008113432A (en) | Multi-layered band pass filter | |
JP4693587B2 (en) | Bandpass filter | |
US8018305B2 (en) | Electronic component | |
US9148108B2 (en) | Band pass filter | |
US11881833B2 (en) | Radio frequency filtering circuitry on integrated passive die | |
US11838043B2 (en) | Filter circuit module, filter circuit element, filter circuit, and communication apparatus | |
JP4259972B2 (en) | Circuit module | |
JP6278117B2 (en) | High frequency module | |
JP2007228222A (en) | Ebg material | |
US9525394B2 (en) | Band pass filter | |
JP2011147090A (en) | Stacked multiplexer, stacked triplexer and filter circuit | |
JP2008078184A (en) | Multilayer wiring board for mounting high-frequency chip, and high-frequency circuit module | |
JP4873274B2 (en) | Multilayer electronic components | |
JP2023042197A (en) | Multilayer electronic component |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060412 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090107 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090203 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |