JP2005101747A - Drive circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a drive circuit wherein a power MOS transistor can be switched on / off at high speed among a plurality of different potential levels. <P>SOLUTION: The drive circuit is provided with: a constant voltage circuit 31 whose voltage depends on a voltage at a second power terminal VCC2; a Pch MOS transistor 7 whose gate is connected to the constant voltage circuit 31; and a buffer circuit 11 activated by a voltage between the source of the Pch MOS transistor 7 and the second power terminal VCC2 to drive the power MOS transistor 8, and quickly charges / discharges the parasitic capacitance of the power MOS transistor 8 to attain high-speed on / off-operations. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、第１の電源と、第１の電源よりも高い第２の電源で動作するレベルシフト回路を用い、パワーＭＯＳトランジスタを動作させる駆動回路に関するものである。   The present invention relates to a drive circuit that operates a power MOS transistor using a level shift circuit that operates with a first power source and a second power source that is higher than the first power source.

従来の駆動回路としては特許文献１に記載されたものを例示することができる。従来の技術について、図４を参照して説明する。   As a conventional drive circuit, the one described in Patent Document 1 can be exemplified. A conventional technique will be described with reference to FIG.

図４に示すように、従来のレベルシフト回路を用いた駆動回路は、ＭＯＳトランジスタを２段接続し、フィードバックをかけたフリップ・フロップ回路構成が基本構造になっている。   As shown in FIG. 4, a conventional driving circuit using a level shift circuit has a basic structure of a flip-flop circuit configuration in which two stages of MOS transistors are connected and feedback is applied.

図４に示す駆動回路は、第１の電源端子ＶＣＣ１と、第１の電源端子ＶＣＣ１に印加される電圧より大きな電圧が印加される第２の電源端子ＶＣＣ２と、第１の電源端子ＶＣＣ１の電源供給で動作するインバータ回路２１と、インバータ回路２１の出力信号がゲートに入力される第１のＮｃｈＭＯＳトランジスタ１と、インバータ回路２１の入力信号がゲートに入力される第２のＮｃｈＭＯＳトランジスタ２と、第２の電源端子にソースを接続し、ドレインおよびゲートを交差接続した第３のＰｃｈＭＯＳトランジスタ３および第４のＰｃｈＭＯＳトランジスタ４とを備え、さらに第３のＰｃｈＭＯＳトランジスタ３のドレインが第１のＮｃｈＭＯＳトランジスタ１のドレインに接続され、第４のＰｃｈＭＯＳトランジスタ４のドレインが第２のＮｃｈＭＯＳトランジスタのドレインに接続され、第２の電源端子ＶＣＣ２からの電源供給によって動作し、第３のＰｃｈＭＯＳトランジスタ３のドレインにゲートが接続されたパワーＭＯＳトランジスタ８を備えた構成となっている。   The drive circuit shown in FIG. 4 includes a first power supply terminal VCC1, a second power supply terminal VCC2 to which a voltage higher than a voltage applied to the first power supply terminal VCC1, and a power supply for the first power supply terminal VCC1. An inverter circuit 21 that operates by supply, a first NchMOS transistor 1 to which the output signal of the inverter circuit 21 is input to the gate, a second NchMOS transistor 2 to which the input signal of the inverter circuit 21 is input to the gate, The third PchMOS transistor 3 and the fourth PchMOS transistor 4 have a source connected to the power supply terminal 2 and a drain and a gate cross-connected, and the drain of the third PchMOS transistor 3 is the first NchMOS transistor 1. The drain of the fourth PchMOS transistor 4 is connected to the drain of Is connected to the drain of the NchMOS transistor operated by power supply from the second power supply terminal VCC2, it has a configuration in which the gate to the third drain of the PchMOS transistor 3 has a power MOS transistor 8 connected.

このような構成において、インバータ回路２１の入力信号ＶＩＮがＬＯ（Ｌｏｗ）レベルからＨＩ（Ｈｉｇｈ）レベルへ立ち上がると、第２のＮｃｈＭＯＳトランジスタ２は、オンすると共にインバータ回路２１の出力信号がＨＩレベルからＬＯレベルとなり、第１のＮｃｈＭＯＳトランジスタ２はオフとなる。   In such a configuration, when the input signal VIN of the inverter circuit 21 rises from the LO (Low) level to the HI (High) level, the second NchMOS transistor 2 is turned on and the output signal of the inverter circuit 21 is changed from the HI level. The LO level is set, and the first NchMOS transistor 2 is turned off.

そして、第２のＮｃｈＭＯＳトランジスタ２のオンにより、第４のＰｃｈＭＯＳトランジスタ４のドレインおよび第３のＰｃｈＭＯＳトランジスタ３のゲートの接続点Ｎ３は、ＬＯレベルとなる。   When the second NchMOS transistor 2 is turned on, the connection point N3 between the drain of the fourth PchMOS transistor 4 and the gate of the third PchMOS transistor 3 is set to the LO level.

同時に第１のＮｃｈＭＯＳトランジスタ１のオフにより、第３のＰｃｈＭＯＳトランジスタ３のドレインおよび第４のＰｃｈＭＯＳトランジスタ４のゲートの接続点Ｎ２は、ＨＩレベルつまり、第２の電源端子ＶＣＣ２の電圧となる。   At the same time, when the first NchMOS transistor 1 is turned off, the connection point N2 between the drain of the third PchMOS transistor 3 and the gate of the fourth PchMOS transistor 4 becomes the HI level, that is, the voltage of the second power supply terminal VCC2.

次に、インバータ回路２１の入力信号ＶＩＮがＨＩレベルからＬＯレベルへ立ち下がると、第２のＮｃｈＭＯＳトランジスタ２は、オフすると共にインバータ回路２１の出力信号がＬＯレベルからＨＩレベルとなり、第１のＮｃｈＭＯＳトランジスタ２はオンとなる。   Next, when the input signal VIN of the inverter circuit 21 falls from the HI level to the LO level, the second NchMOS transistor 2 is turned off and the output signal of the inverter circuit 21 is changed from the LO level to the HI level. The transistor 2 is turned on.

そして、第２のＮｃｈＭＯＳトランジスタ２のオフにより、第４のＰｃｈＭＯＳトランジスタ４のドレインおよび第３のＰｃｈＭＯＳトランジスタ３のゲートの接続点Ｎ２は、ＨＩレベル、つまり第２の電源端子ＶＣＣ２の電圧となる。   When the second NchMOS transistor 2 is turned off, the connection point N2 between the drain of the fourth PchMOS transistor 4 and the gate of the third PchMOS transistor 3 becomes the HI level, that is, the voltage of the second power supply terminal VCC2.

同時に第１のＮｃｈＭＯＳトランジスタ１のオンにより、第３のＰｃｈＭＯＳトランジスタ３のドレインおよび第４のＰｃｈＭＯＳトランジスタ４のゲートの接続点Ｎ３は、ＬＯレベルとなる。   At the same time, when the first NchMOS transistor 1 is turned on, the connection point N3 between the drain of the third PchMOS transistor 3 and the gate of the fourth PchMOS transistor 4 becomes LO level.

よって、第１の電源端子ＶＣＣ１の電圧で動作するインバータ回路２１の信号を、第１の電源端子ＶＣＣ１に印加される電圧より大きな電圧が印加される第２の電源端子ＶＣＣ２の電圧で動作するパワーＭＯＳトランジスタ８に信号を伝達し、パワーＭＯＳトランジスタ８をオン・オフ駆動させることが可能となる。
特開平０１−２５３３０９号公報 Therefore, the power of the inverter circuit 21 that operates at the voltage of the first power supply terminal VCC1 is operated at the voltage of the second power supply terminal VCC2 to which a voltage higher than the voltage applied to the first power supply terminal VCC1 is applied. A signal can be transmitted to the MOS transistor 8 to drive the power MOS transistor 8 on and off.
Japanese Patent Laid-Open No. 01-253309

しかしながら、前記従来技術の構成では、パワーＭＯＳトランジスタのサイズが大きいため、そのゲート・ソース間およびゲート・ドレイン間の寄生容量が大きく、パワーＭＯＳトランジスタを瞬時にオン・オフ動作させる際には、前記従来技術の構成では、寄生容量を駆動する能力が不足して、オン・オフ動作速度が遅くなるといった問題が発生した。   However, in the configuration of the prior art, since the size of the power MOS transistor is large, the parasitic capacitance between the gate and the source and between the gate and the drain is large, and when the power MOS transistor is instantaneously turned on / off, In the configuration of the prior art, there is a problem in that the ability to drive the parasitic capacitance is insufficient and the on / off operation speed becomes slow.

また、この構成では、パワーＭＯＳトランジスタがオンする際、ゲート〜ソース間に、第２の電源端子に印加された高い電圧（ＶＣＣ２）が印加されるため、ＣＭＯＳ素子のような耐圧ＶＴＭＡＸ（ＶＴＭＡＸ＜ＶＣＣ２）が高くない素子を使用する場合は、耐圧を超えて破壊に至る。   Further, in this configuration, when the power MOS transistor is turned on, the high voltage (VCC2) applied to the second power supply terminal is applied between the gate and the source, so that the withstand voltage VTMAX (VTMAX < When an element having a high VCC2) is used, the breakdown voltage is exceeded, leading to destruction.

本発明は、前記従来の課題に鑑み、パワーＭＯＳトランジスタのオン・オフ動作を高速化し、素子の耐圧を守ることを可能にする駆動回路を提供することを目的とする。   An object of the present invention is to provide a drive circuit that can speed up the on / off operation of a power MOS transistor and protect the breakdown voltage of the element in view of the conventional problems.

前記目的を達成するために、本発明に係る駆動回路は、第２の電源端子により決まる定電圧回路と、この定電圧回路にゲートを接続されたＰｃｈＭＯＳトランジスタと、このＰｃｈＭＯＳトランジスタのソースと第２の電源端子間の電圧で動作し、パワーＭＯＳトランジスタを駆動するバッファ回路を備えたものである。   In order to achieve the above object, a drive circuit according to the present invention includes a constant voltage circuit determined by a second power supply terminal, a PchMOS transistor having a gate connected to the constant voltage circuit, a source of the PchMOS transistor, and a second And a buffer circuit for driving the power MOS transistor.

本発明によれば、パワーＭＯＳトランジスタのゲート〜ソース間の耐圧を守り、パワーＭＯＳトランジスタの寄生容量の電荷を速やかに充放電することができるため、パワーＭＯＳトランジスタの高速オン・オフ動作が可能となる。   According to the present invention, the breakdown voltage between the gate and the source of the power MOS transistor can be protected, and the charge of the parasitic capacitance of the power MOS transistor can be quickly charged / discharged, so that the power MOS transistor can be turned on / off at high speed. Become.

以下、本発明の実施形態について図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

（実施形態１）
図１は本発明の実施形態１の駆動回路の構成を示す回路図である。 (Embodiment 1)
FIG. 1 is a circuit diagram showing a configuration of a drive circuit according to Embodiment 1 of the present invention.

図１において、本駆動回路は、第１の電源端子ＶＣＣ１と、第１の電源端子ＶＣＣ１に印加される電圧より大きな電圧が印加される第２の電源端子ＶＣＣ２と、第１の電源端子ＶＣＣ１の電源供給で動作するインバータ回路２１と、インバータ回路２１の出力信号がゲートに入力される第１のＮｃｈ（第１導電型）ＭＯＳトランジスタ１と、インバータ回路２１の入力信号がゲートに入力される第２のＮｃｈＭＯＳトランジスタ２と、第２の電源端子ＶＣＣ２にソースを接続し、ドレインおよびゲートを交差接続した第３，第４のＰｃｈ（第２導電型）ＭＯＳトランジスタ３，４と、第１のＮｃｈＭＯＳトランジスタ１のドレインにドレインを接続し、ソースを第３のＰｃｈＭＯＳトランジスタ３のドレインに接続し、ゲートを第２の電源端子ＶＣＣ２から決まる定電圧回路３１にバイアスしている第５のＮｃｈＭＯＳトランジスタ５と、第２のＭＯＳトランジスタ２のドレインにドレインを接続し、ソースを第４のＰｃｈＭＯＳトランジスタ４のドレインに接続し、ゲートを定電圧回路３１にバイアスしている第６のＮｃｈＭＯＳトランジスタ６と、ゲートを定電圧回路３１にバイアスしている第７のＰｃｈＭＯＳトランジスタ７と、第７のＰｃｈＭＯＳトランジスタ７のソースと第２の電源端子ＶＣＣ２からの電源供給によって動作し、第３のＰｃｈＭＯＳトランジスタ３のドレイン電圧が入力されるバッファ回路１１と、第２の電源端子ＶＣＣ２にソースを接続し、バッファ回路１１の出力信号が入力されるパワーＭＯＳトランジスタ８とを備えている。   In FIG. 1, this drive circuit includes a first power supply terminal VCC1, a second power supply terminal VCC2 to which a voltage higher than a voltage applied to the first power supply terminal VCC1, and a first power supply terminal VCC1. An inverter circuit 21 that operates by power supply, a first Nch (first conductivity type) MOS transistor 1 to which an output signal of the inverter circuit 21 is input to the gate, and an input signal of the inverter circuit 21 that is input to the gate. 2 NchMOS transistors 2, third and fourth Pch (second conductivity type) MOS transistors 3, 4 having a source connected to the second power supply terminal VCC 2 and a drain and a gate cross-connected, and a first NchMOS The drain is connected to the drain of the transistor 1, the source is connected to the drain of the third PchMOS transistor 3, and the gate is connected to the second power supply terminal. The drain is connected to the drain of the fifth NchMOS transistor 5 biased to the constant voltage circuit 31 determined from VCC2 and the second MOS transistor 2, the source is connected to the drain of the fourth PchMOS transistor 4, and the gate is connected. The sixth Nch MOS transistor 6 biased to the constant voltage circuit 31, the seventh Pch MOS transistor 7 whose gate is biased to the constant voltage circuit 31, the source of the seventh Pch MOS transistor 7, and the second power supply terminal The buffer circuit 11 that operates by supplying power from the VCC2 and receives the drain voltage of the third PchMOS transistor 3, and the power that receives the output signal of the buffer circuit 11 by connecting the source to the second power supply terminal VCC2 MOS transistor 8 is provided.

以上のように構成された実施形態１の駆動回路について、以下、図２に示した波形図を参照して、その動作を説明する。
（１）ｔ１区間：入力信号ＶＩＮ＝”ＬＯ”時
第１の電源ＶＣＣ１で動作するインバータ回路２１の入力信号ＶＩＮが”ＬＯ”の場合、前記インバータ回路２１の出力Ｎ１は、”ＨＩ＝ＶＣＣ１”である。 The operation of the drive circuit according to the first embodiment configured as described above will be described below with reference to the waveform diagram shown in FIG.
(1) t1 section: When the input signal VIN = “LO” When the input signal VIN of the inverter circuit 21 operating with the first power supply VCC1 is “LO”, the output N1 of the inverter circuit 21 is “HI = VCC1”. It is.

よって、第１のＮｃｈＭＯＳトランジスタ１はオンとなっているため、第１のＮｃｈＭＯＳトランジスタ１のドレイン電圧Ｎ２は、”ＬＯ＝ＧＮＤ”となる。また、第２のＮｃｈＭＯＳトランジスタ２はオフであるので、第２のＮｃｈＭＯＳトランジスタ２のドレイン電圧Ｎ３は”不定”となる。   Therefore, since the first Nch MOS transistor 1 is on, the drain voltage N2 of the first Nch MOS transistor 1 is “LO = GND”. Further, since the second Nch MOS transistor 2 is off, the drain voltage N3 of the second Nch MOS transistor 2 becomes “undefined”.

そして、第１のＮｃｈＭＯＳトランジスタ１のドレイン電圧Ｎ２が”ＬＯ＝ＧＮＤ”であるため、第５のＰｃｈＭＯＳトランジスタ５のソース電圧および第４のＰｃｈＭＯＳトランジスタ４のゲート電圧Ｎ４は“ＶＣＣ２−ＶＤ１＋ＶＧＳ５”となる。よって、第４のＰｃｈＭＯＳトランジスタ４のドレイン電圧および第３のＰｃｈＭＯＳトランジスタ３のゲート電圧Ｎ５は、第２の電源端子の電圧“ＶＣＣ２”となる。そして、第５のＰｃｈＭＯＳトランジスタ５のソース電圧および第４のＰｃｈＭＯＳトランジスタ４のゲート電圧Ｎ４は、バッファ回路１１へと伝達され、バッファ回路１１の出力Ｎ６の電圧は“ＶＣＣ２−ＶＤ１＋ＶＧＳ７”となる。
（２）ｔ２区間：入力信号ＶＩＮ＝”ＨＩ”時
第１の電源ＶＣＣ１で動作するインバータ回路２１の入力信号ＶＩＮが”ＨＩ”の場合、インバータ回路２１の出力Ｎ１は”ＬＯ＝ＧＮＤ”である。 Since the drain voltage N2 of the first NchMOS transistor 1 is “LO = GND”, the source voltage of the fifth PchMOS transistor 5 and the gate voltage N4 of the fourth PchMOS transistor 4 are “VCC2−VD1 + VGS5”. . Therefore, the drain voltage of the fourth PchMOS transistor 4 and the gate voltage N5 of the third PchMOS transistor 3 become the voltage “VCC2” of the second power supply terminal. Then, the source voltage of the fifth PchMOS transistor 5 and the gate voltage N4 of the fourth PchMOS transistor 4 are transmitted to the buffer circuit 11, and the voltage of the output N6 of the buffer circuit 11 becomes “VCC2−VD1 + VGS7”.
(2) t2 section: When the input signal VIN = “HI” When the input signal VIN of the inverter circuit 21 operating with the first power supply VCC1 is “HI”, the output N1 of the inverter circuit 21 is “LO = GND”. .

よって、第１のＮｃｈＭＯＳトランジスタ１はオフとなっているため、第１のＮｃｈＭＯＳトランジスタ１のドレイン電圧Ｎ２は“不定”となる。また、第２のＮｃｈＭＯＳトランジスタ２はオンであるので、第２のＮｃｈＭＯＳトランジスタ２のドレイン電圧Ｎ３は”ＬＯ＝ＧＮＤ”となる。   Therefore, since the first Nch MOS transistor 1 is off, the drain voltage N2 of the first Nch MOS transistor 1 becomes “undefined”. Further, since the second Nch MOS transistor 2 is on, the drain voltage N3 of the second Nch MOS transistor 2 is “LO = GND”.

そして、第６のＰｃｈＭＯＳトランジスタ６のソース電圧および第３のＰｃｈＭＯＳトランジスタ３のゲート電圧Ｎ５は“ＶＣＣ２−ＶＤ１＋ＶＧＳ７”となる。よって、第３のＰｃｈＭＯＳトランジスタ３のドレイン電圧および第４のＰｃｈＭＯＳトランジスタ４のゲート電圧Ｎ４は、第２の電源端子の電圧“ＶＣＣ２”となる。   The source voltage of the sixth PchMOS transistor 6 and the gate voltage N5 of the third PchMOS transistor 3 are “VCC2−VD1 + VGS7”. Therefore, the drain voltage of the third PchMOS transistor 3 and the gate voltage N4 of the fourth PchMOS transistor 4 become the voltage “VCC2” of the second power supply terminal.

そして、第５のＰｃｈＭＯＳトランジスタ５のソース電圧および第４のＰｃｈＭＯＳトランジスタ４のゲート電圧Ｎ４はバッファ回路１１へと伝達され、バッファ回路１１の出力Ｎ６の電圧は“ＶＣＣ２”となる。
（３）ｔ３区間：入力信号ＶＩＮ＝”ＬＯ”時
前記（１）のｔ１区間の動作となる。このようにして、パワーＭＯＳトランジスタ８のオン・オフ動作を繰り返す。 Then, the source voltage of the fifth PchMOS transistor 5 and the gate voltage N4 of the fourth PchMOS transistor 4 are transmitted to the buffer circuit 11, and the voltage of the output N6 of the buffer circuit 11 becomes “VCC2”.
(3) t3 section: When the input signal VIN = “LO”, the operation is performed in the t1 section of (1). In this way, the on / off operation of the power MOS transistor 8 is repeated.

前記（１）および（２）のようにパワーＭＯＳトランジスタ８のゲート〜ソース間に加わる電圧は、“ＶＣＣ２”または“ＶＣＣ２−ＶＤ１＋ＶＧＳ７”となる。よって“ＶＣＣ２−ＶＤ１＋ＶＧＳ７”の電圧をパワーＭＯＳトランジスタ８のゲート〜ソース間の耐圧以下になるように、定電圧回路３１で発生する電圧を設定すれば、パワーＭＯＳトランジスタ８を破壊することはない。   The voltage applied between the gate and source of the power MOS transistor 8 as in (1) and (2) is “VCC2” or “VCC2−VD1 + VGS7”. Therefore, if the voltage generated in the constant voltage circuit 31 is set so that the voltage of “VCC2−VD1 + VGS7” is equal to or lower than the breakdown voltage between the gate and the source of the power MOS transistor 8, the power MOS transistor 8 is not destroyed.

また、バッファ回路１１の出力が“ＶＣＣ２”と“ＶＣＣ２−ＶＤ１＋ＶＧＳ７”に切り替わる際に発生するパワーＭＯＳトランジスタ８のゲート〜ソースおよびゲート〜ドレイン間の寄生容量への充放電電流も、第７のＰｃｈＭＯＳトランジスタ７のソースからドレイン通してＧＮＤへ逃がすことが可能であり、スムースなパワーＭＯＳトランジスタ８のオン・オフ動作が可能となる。   Further, the charge / discharge current to the parasitic capacitance between the gate and the source and the gate and the drain of the power MOS transistor 8 generated when the output of the buffer circuit 11 is switched between “VCC2” and “VCC2−VD1 + VGS7” is also the seventh PchMOS. The transistor 7 can be drained from the source to the GND and the power MOS transistor 8 can be smoothly turned on and off.

以上により、第１の電源端子の電圧ＶＣＣ１で動作する回路の信号を、第２の電源端子の電圧ＶＣＣ２で動作するパワーＭＯＳトランジスタ８を伝達し、高速オン・オフ動作させることができる。   As described above, the signal of the circuit operating at the voltage VCC1 at the first power supply terminal can be transmitted to the power MOS transistor 8 operating at the voltage VCC2 at the second power supply terminal, so that the high-speed on / off operation can be performed.

（実施形態２）
図３は本発明の実施形態２の駆動回路の構成を示す回路図である。 (Embodiment 2)
FIG. 3 is a circuit diagram showing the configuration of the drive circuit according to the second embodiment of the present invention.

実施形態２は、前記実施形態１のバッファ回路１１を多段構成としている以外は同じ構成である。パワーＭＯＳトランジスタ８のサイズが増大すると、そのゲート〜ソースおよびゲート〜ドレイン間の寄生容量も増大するため、バッファ回路１１を多段にして駆動能力をアップさせている。バッファ回路１１には、インバータ回路を用い、そのインバータを構成するＭＯＳトランジスタのサイズを徐々に大きくし、前記パワーＭＯＳトランジスタ８の寄生容量を十分駆動できるＭＯＳトランジスタサイズに設定する。   The second embodiment has the same configuration except that the buffer circuit 11 of the first embodiment has a multistage configuration. When the size of the power MOS transistor 8 is increased, the parasitic capacitance between the gate and the source and the gate and the drain is also increased, so that the buffer circuit 11 is multistaged to increase the driving capability. As the buffer circuit 11, an inverter circuit is used, and the size of the MOS transistor constituting the inverter is gradually increased, and the parasitic capacitance of the power MOS transistor 8 is set to a MOS transistor size that can be sufficiently driven.

実施形態２の動作は実施形態１と同様であって、バッファ回路１１を多段構成とし、駆動能力をアップしても定電圧回路３１にゲートをバイアスされている第７のＰｃｈＭＯＳトランジスタ７のソースがバッファ回路１１の基準に接続されているため、パワーＭＯＳトランジスタ８のゲートを駆動するときに発生する、ゲート〜ソースおよびゲート〜ドレイン間の寄生容量の充放電電流は、第７のＰｃｈＭＯＳトランジスタ７のソースからＧＮＤへと問題なく流すことができる。   The operation of the second embodiment is the same as that of the first embodiment. The buffer circuit 11 has a multi-stage configuration, and the source of the seventh PchMOS transistor 7 whose gate is biased to the constant voltage circuit 31 even if the drive capability is increased is Since the buffer circuit 11 is connected to the reference, the charge / discharge current of the parasitic capacitance between the gate and the source and the gate and the drain generated when the gate of the power MOS transistor 8 is driven is that of the seventh PchMOS transistor 7. It can flow from the source to GND without any problems.

なお、本実施形態１，２における定電圧回路３１は、トランジスタで構成される定電圧回路、あるいは定電圧ダイオードと電流源の直列回路で構成される定電圧回路、あるいは定電圧ダイオードに代えてダイオードを直列接続して回路構成してもよく、駆動回路の動作においてパワーＭＯＳトランジスタのゲート・ソース間の耐圧を超えないような定電圧を発生する構成のものであれば特に限定されるものではない。   Note that the constant voltage circuit 31 in the first and second embodiments is a constant voltage circuit constituted by transistors, a constant voltage circuit constituted by a series circuit of a constant voltage diode and a current source, or a diode instead of the constant voltage diode. May be connected in series, and there is no particular limitation as long as the driving circuit operates to generate a constant voltage that does not exceed the breakdown voltage between the gate and source of the power MOS transistor. .

また、本実施形態の説明では、Ｎ型を第１導電型とし、Ｐ型を第２導電型として説明したが、Ｐ型とＮ型との構成関係を反対にしても同様の作用効果を得ることができる。   In the description of the present embodiment, the N type is described as the first conductivity type, and the P type is described as the second conductivity type. However, even if the configuration relationship between the P type and the N type is reversed, the same effect can be obtained. be able to.

本発明は、パワーＭＯＳトランジスタを異なる複数の電位間で駆動する駆動回路に適用され、特に第１の電源と、第１の電源よりも高い第２の電源で動作するレベルシフト回路を用いた、パワーＭＯＳトランジスタの駆動回路として有効である。   The present invention is applied to a driving circuit that drives a power MOS transistor between a plurality of different potentials, and particularly uses a first power source and a level shift circuit that operates with a second power source that is higher than the first power source. It is effective as a drive circuit for a power MOS transistor.

本発明の実施形態１の駆動回路の構成を示す回路図1 is a circuit diagram showing a configuration of a drive circuit according to a first embodiment of the present invention. 実施形態１の回路動作を説明するための動作波形図Operation waveform diagram for explaining the circuit operation of the first embodiment 本発明の実施形態２の駆動回路の構成を示す回路図The circuit diagram which shows the structure of the drive circuit of Embodiment 2 of this invention. 従来の駆動回路の構成を示す回路図Circuit diagram showing the configuration of a conventional drive circuit

符号の説明Explanation of symbols

１ 第１のＮｃｈＭＯＳトランジスタ
２ 第２のＮｃｈＭＯＳトランジスタ
３ 第３のＰｃｈＭＯＳトランジスタ
４ 第４のＰｃｈＭＯＳトランジスタ
５ 第５のＰｃｈＭＯＳトランジスタ
６ 第６のＰｃｈＭＯＳトランジスタ
７ 第７のＰｃｈＭＯＳトランジスタ
８ パワーＭＯＳトランジスタ
１１ バッファ回路
２１ インバータ回路
３１ 定電圧回路
ＶＣＣ１ 第１の電源端子
ＶＣＣ２ 第２の電源端子
ＧＮＤ 接地端子
ＶＩＮ インバータ入力端子 DESCRIPTION OF SYMBOLS 1 1st Nch MOS transistor 2 2nd Nch MOS transistor 3 3rd Pch MOS transistor 4 4th Pch MOS transistor 5 5th Pch MOS transistor 6 6th Pch MOS transistor 7 7th Pch MOS transistor 8 Power MOS transistor 11 Buffer circuit 21 Inverter circuit 31 Constant voltage circuit VCC1 First power supply terminal VCC2 Second power supply terminal GND Ground terminal VIN Inverter input terminal

Claims (5)

第１の電源端子と、前記第１の電源端子に印加される電圧より大きな電圧が印加される第２の電源端子と、前記第１の電源端子の電源供給で動作するインバータ回路と、前記インバータ回路の出力信号がゲートに入力される第１導電型の第１のＭＯＳトランジスタと、前記インバータ回路の入力信号がゲートに入力される第１導電型の第２のＭＯＳトランジスタと、前記第２の電源端子にソースを接続し、ドレインおよびゲートを交差接続した第２導電型の第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインにドレインを接続し、ソースを前記第３のＭＯＳトランジスタのドレインに接続し、ゲートを所定電位にバイアスしている第２導電型の第５のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインにドレインを接続し、ソースを前記第４のＭＯＳトランジスタのドレインに接続し、ゲートを前記所定電位にバイアスしている第２導電型の第６のＭＯＳトランジスタと、ゲートを前記所定電位にバイアスしている第２導電型の第７のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタのソースと前記第２の電源端子からの電源供給によって動作し前記第３のＭＯＳトランジスタのドレイン電圧が入力されるバッファ回路と、前記第２の電源端子にソースを接続し、前記バッファ回路の出力信号が入力されるパワーＭＯＳトランジスタとを備えたことを特徴とする駆動回路。   A first power supply terminal; a second power supply terminal to which a voltage greater than a voltage applied to the first power supply terminal is applied; an inverter circuit that operates by supplying power to the first power supply terminal; and the inverter A first conductivity type first MOS transistor to which the output signal of the circuit is input to the gate; a first conductivity type second MOS transistor to which the input signal of the inverter circuit is input to the gate; A source is connected to the power supply terminal, a drain and a gate are connected to each other, and a drain is connected to a drain of the first MOS transistor, and a source is connected to the source. A second MOS transistor of the second conductivity type connected to the drain of the third MOS transistor and biasing the gate to a predetermined potential; A drain is connected to the drain of the OS transistor, a source is connected to the drain of the fourth MOS transistor, and a gate is biased to the predetermined potential. The seventh MOS transistor of the second conductivity type biased to the potential, the source of the seventh MOS transistor and the power supply from the second power supply terminal, and the drain voltage of the third MOS transistor is A drive circuit comprising: an input buffer circuit; and a power MOS transistor having a source connected to the second power supply terminal and receiving an output signal of the buffer circuit. 前記バッファ回路が、インバータ回路を多段接続して構成されていることを特徴とする請求項１記載の駆動回路。   The drive circuit according to claim 1, wherein the buffer circuit is configured by connecting inverter circuits in multiple stages. 前記第７のＭＯＳトランジスタが、ソースフォロワ回路を構成していることを特徴とする請求項１記載の駆動回路。   2. The drive circuit according to claim 1, wherein the seventh MOS transistor forms a source follower circuit. 前記所定電位が、前記第２の電源端子の電位と接地電位との間の電位であることを特徴とする請求項１記載の駆動回路。   2. The driving circuit according to claim 1, wherein the predetermined potential is a potential between a potential of the second power supply terminal and a ground potential. 前記所定電位が、前記第２の電源端子に接続された電源回路からの電源供給によって与えられることを特徴とする請求項４記載の駆動回路。   5. The drive circuit according to claim 4, wherein the predetermined potential is supplied by power supply from a power supply circuit connected to the second power supply terminal.
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