JP2005072458A - Circuit board - Google Patents

Circuit board Download PDF

Info

Publication number
JP2005072458A
JP2005072458A JP2003302938A JP2003302938A JP2005072458A JP 2005072458 A JP2005072458 A JP 2005072458A JP 2003302938 A JP2003302938 A JP 2003302938A JP 2003302938 A JP2003302938 A JP 2003302938A JP 2005072458 A JP2005072458 A JP 2005072458A
Authority
JP
Japan
Prior art keywords
circuit board
layer
insulating layer
conductive paste
lower insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003302938A
Other languages
Japanese (ja)
Other versions
JP4089555B2 (en
Inventor
Tomoyuki Miyagawa
知之 宮川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2003302938A priority Critical patent/JP4089555B2/en
Priority to US10/983,977 priority patent/US7333346B2/en
Publication of JP2005072458A publication Critical patent/JP2005072458A/en
Application granted granted Critical
Publication of JP4089555B2 publication Critical patent/JP4089555B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a circuit board which evaluates characteristics of a conductive paste layer and decides normality/defectiveness, in a circuit board having the conductive paste layer. <P>SOLUTION: A circuit board 100 includes: conductor patterns 2b, 2d, 2e formed on a surface of an insulating base material 1; lower insulating layers 3a, 3b, 3c which are formed over the conductor patterns 2b, 2d, 2e, and include openings 3ah, 3ai partially exposing the conductor patterns 2b, 2d, 2e; a conductive paste layer 4 that is formed on the lower insulating layers 3a, 3b, 3c, and is connected to the conductor patterns 2d, 2e exposed in the opening 3ah; and an upper insulating layer 5 formed over the conductive paste layer 4. In the board, the circuit board 100 comprises a characteristic evaluation portion 10 for the conductive paste layer 4. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、導電ペースト層を有する回路基板に関する。   The present invention relates to a circuit board having a conductive paste layer.

絶縁基材表面に形成された導体パターンに接続する、導電ペースト層を有する回路基板が、例えば、特開平6−140788号公報(特許文献1)に開示されている。図7に、その代表的な断面構造を模式的に示す。   A circuit board having a conductive paste layer connected to a conductor pattern formed on the surface of an insulating base material is disclosed in, for example, Japanese Patent Application Laid-Open No. 6-140788 (Patent Document 1). FIG. 7 schematically shows a typical cross-sectional structure thereof.

図7の回路基板90では、絶縁基材1の表面に導体パターン2a,2b,2cが形成されており、導体パターン2a,2b,2cを覆って下層絶縁層3a,3b,3cが形成されている。下層絶縁層3aは、ソルダーレジスト層であり、開口部3ahにおいて導体パターン2a,2cが部分的に露出されている。下層絶縁層3b,3cは、導体パターン2bとの絶縁分離を確実にするための、2層に形成されたアンダーコート層である。下層絶縁層3a,3b,3c上には、導電ペースト層4が形成されている。導電ペースト層4は、下層絶縁層であるソルダーレジスト層3aに形成された開口部3ahにおいて、露出した導体パターン2a,2cに接続している。また、導電ペースト層4を覆って、上層絶縁層5が形成されている。上層絶縁層5は、導電ペースト層4のマイグレーション等を防止するための、オーバーコート層である。   In the circuit board 90 of FIG. 7, conductor patterns 2a, 2b, 2c are formed on the surface of the insulating base 1, and lower insulating layers 3a, 3b, 3c are formed covering the conductor patterns 2a, 2b, 2c. Yes. The lower insulating layer 3a is a solder resist layer, and the conductor patterns 2a and 2c are partially exposed in the opening 3ah. The lower insulating layers 3b and 3c are undercoat layers formed in two layers for ensuring insulation separation from the conductor pattern 2b. A conductive paste layer 4 is formed on the lower insulating layers 3a, 3b, 3c. The conductive paste layer 4 is connected to the exposed conductor patterns 2a and 2c in the opening 3ah formed in the solder resist layer 3a which is a lower insulating layer. An upper insulating layer 5 is formed so as to cover the conductive paste layer 4. The upper insulating layer 5 is an overcoat layer for preventing migration or the like of the conductive paste layer 4.

導電ペースト層4は、図7に示すように、開口部において露出した導体パターン2a,2cを接続するジャンパー配線として用いられたり、導体パターン2bのシールドとして用いられたりする。
特開平6−140788号公報
As shown in FIG. 7, the conductive paste layer 4 is used as a jumper wiring that connects the conductor patterns 2a and 2c exposed in the opening, or is used as a shield for the conductor pattern 2b.
JP-A-6-140788

図7に示す下層絶縁層3a,3b,3c、導電ペースト層4および上層絶縁層5は、絶縁基材1の導体パターン2a,2b,2c上に、印刷によって形成される。導電ペースト層4により形成されるジャンパー配線やシールドは、導電ペースト層4の印刷時の厚さばらつき等によって、性能にばらつきがある。しかしながら図7に示すように、導電ペースト層4は下層絶縁層3a,3b,3cと上層絶縁層5により完全に包まれており、図7の回路基板90においては、ジャンパー配線やシールドとして用いられている導電ペースト層4の特性評価を行なうことができない。このため、製造された導電ペースト層を有する回路基板の良否も判定することができない。   The lower insulating layers 3a, 3b, 3c, the conductive paste layer 4 and the upper insulating layer 5 shown in FIG. 7 are formed on the conductor patterns 2a, 2b, 2c of the insulating substrate 1 by printing. The jumper wiring and shield formed by the conductive paste layer 4 have variations in performance due to variations in thickness during printing of the conductive paste layer 4. However, as shown in FIG. 7, the conductive paste layer 4 is completely surrounded by the lower insulating layers 3a, 3b, 3c and the upper insulating layer 5, and is used as a jumper wiring or a shield in the circuit board 90 of FIG. The property evaluation of the conductive paste layer 4 cannot be performed. For this reason, the quality of the circuit board which has the manufactured electrically conductive paste layer cannot be determined.

そこで本発明は、導電ペースト層を有する回路基板であって、導電ペースト層の特性評価が可能で、良否の判定が可能な回路基板を提供することを目的としている。   SUMMARY OF THE INVENTION An object of the present invention is to provide a circuit board having a conductive paste layer, which can evaluate the characteristics of the conductive paste layer and can determine whether it is good or bad.

請求項1に記載の発明は、絶縁基材の表面に形成された導体パターンと、当該導体パターンを覆って形成され、導体パターンを部分的に露出する開口部を有した下層絶縁層と、当該下層絶縁層上に形成され、前記開口部において露出した導体パターンに接続する導電ペースト層と、当該導電ペースト層を覆って形成される上層絶縁層とを有する回路基板であって、当該回路基板に、前記導電ペースト層の特性評価部位が設けられてなることを特徴としている。   The invention according to claim 1 is a conductor pattern formed on the surface of the insulating base, a lower insulating layer formed so as to cover the conductor pattern and having an opening partly exposing the conductor pattern; A circuit board having a conductive paste layer formed on a lower insulating layer and connected to a conductor pattern exposed in the opening, and an upper insulating layer formed to cover the conductive paste layer, the circuit board having A characteristic evaluation portion of the conductive paste layer is provided.

これによれば、上層絶縁層によって完全に覆われた導電ペースト層であっても、前記特性評価部位を用いて、形成された導電ペースト層の特性を評価することができる。従って、導電ペースト層により形成されるジャンパー配線やシールドの性能についても、評価が可能となる。   According to this, even if the conductive paste layer is completely covered with the upper insulating layer, the characteristics of the formed conductive paste layer can be evaluated using the characteristic evaluation portion. Therefore, it is possible to evaluate the performance of the jumper wiring and shield formed by the conductive paste layer.

例えば請求項2に記載のように、前記導電ペースト層が、前記開口部において露出される導体パターン同士を配線接続するジャンパー配線の場合には、前記特性評価部位を、ジャンパー配線の抵抗値を測定する抵抗測定端子とすることができる。   For example, when the conductive paste layer is a jumper wiring that interconnects the conductive patterns exposed in the opening, the characteristic evaluation portion is measured as a resistance value of the jumper wiring. It can be used as a resistance measurement terminal.

この抵抗測定端子は、例えば請求項3に記載のように構成することができる。すなわち、前記開口部が、前記露出した導体パターンにジャンパー配線が接続される第1開口部と、前記導電ペースト層が接続されずに、導体パターンが当該回路基板の表面に露出する第2開口部とからなり、前記抵抗測定端子が、前記第1開口部において露出する導体パターンに連結し、当該第1開口部の近くに配置された前記第2開口部において露出する導体パターンであるようにして構成することできる。   This resistance measurement terminal can be configured as described in claim 3, for example. That is, the opening includes a first opening in which a jumper wiring is connected to the exposed conductor pattern, and a second opening in which the conductive pattern is exposed to the surface of the circuit board without being connected to the conductive paste layer. The resistance measurement terminal is connected to a conductor pattern exposed in the first opening, and is a conductor pattern exposed in the second opening disposed near the first opening. Can be configured.

このように構成された抵抗測定端子を用いて、導電ペースト層によって形成されたジャンパー配線の抵抗を測定することができる。従って、このジャンパー配線の抵抗チェックにより、回路基板の良否を判定することができる。   The resistance of the jumper wiring formed by the conductive paste layer can be measured using the resistance measurement terminal configured as described above. Therefore, the quality of the circuit board can be determined by checking the jumper wiring resistance.

また、例えば請求項4に記載のように、前記特性評価部位を、前記下層絶縁層、導電ペースト層、上層絶縁層のいずれか、もしくはそれらの組み合わせの各層厚を測定するのための、層厚測定テストクーポンとすることができる。   In addition, for example, as described in claim 4, the characteristic evaluation site is a layer thickness for measuring each layer thickness of the lower insulating layer, the conductive paste layer, the upper insulating layer, or a combination thereof. It can be a measurement test coupon.

冷熱の繰り返しによって導電ペースト層に加わる応力は、導電ペースト層の耐久性能に大きな影響を及ぼす。この導電ペースト層に加わる応力は、導電ペースト層の層厚だけでなく下層絶縁層と上層絶縁層の層厚にも依存し、下層絶縁層と上層絶縁層の層厚が異なると、導電ペースト層に加わる応力も異なってくる。従って、上記層厚測定テストクーポンを用いて、下層絶縁層、導電ペースト層、上層絶縁層のいずれか、もしくはそれらの組み合わせの各層厚を測定することで、導電ペースト層の耐久性能を評価することができる。これにより、回路基板の良否を判定することができる。   The stress applied to the conductive paste layer by repeated cold heat greatly affects the durability performance of the conductive paste layer. The stress applied to the conductive paste layer depends not only on the layer thickness of the conductive paste layer but also on the layer thicknesses of the lower insulating layer and the upper insulating layer. If the lower insulating layer and the upper insulating layer have different layer thicknesses, the conductive paste layer Different stresses are applied to the surface. Therefore, using the layer thickness measurement test coupon, the durability performance of the conductive paste layer is evaluated by measuring each layer thickness of either the lower insulating layer, the conductive paste layer, the upper insulating layer, or a combination thereof. Can do. Thereby, the quality of a circuit board can be determined.

この層厚測定テストクーポンは、例えば請求項5に記載のように、回路基板の表面に露出する絶縁基材と下層絶縁層の段差を測定する部位を有するように構成してもよい。これによって、下層絶縁層の層厚を測定することができる。また、請求項6に記載のように、回路基板の表面に露出する導体パターンと下層絶縁層の段差を測定する部位を有するように構成してもよい。これによっても、下層絶縁層の層厚を測定することができる。   The layer thickness measurement test coupon may be configured to have a portion for measuring a step between the insulating base material exposed on the surface of the circuit board and the lower insulating layer, as described in claim 5, for example. Thereby, the layer thickness of the lower insulating layer can be measured. Moreover, you may comprise so that it may have a site | part which measures the level | step difference of the conductor pattern exposed on the surface of a circuit board, and a lower-layer insulating layer, as described in Claim 6. Also by this, the layer thickness of the lower insulating layer can be measured.

層厚測定テストクーポンを、例えば請求項7に記載のように、回路基板の表面に露出する下層絶縁層と導電ペースト層の段差を測定する部位を有するように構成すれば、導電ペースト層の層厚を測定することができる。また、例えば請求項8に記載のように、回路基板の表面に露出する導電ペースト層と上層絶縁層の段差を測定する部位を有するように構成すれば、上層絶縁層の層厚を測定することができる。   If the layer thickness measurement test coupon is configured to have a portion for measuring a step between the lower insulating layer exposed on the surface of the circuit board and the conductive paste layer, for example, as described in claim 7, the layer of the conductive paste layer Thickness can be measured. Further, for example, as described in claim 8, if it is configured to have a portion for measuring a step between the conductive paste layer exposed on the surface of the circuit board and the upper insulating layer, the layer thickness of the upper insulating layer is measured. Can do.

請求項9に記載の発明は、前記層厚測定テストクーポンが、当該回路基板の表面に露出する導体パターンと上層絶縁層の段差を測定する部位を有することを特徴としている。これによれば、導体パターンへの部品実装に際して管理が必要となる、導体パターンから回路基板で最も高い上層絶縁層までの高さが測定される。これにより、回路基板の良否を判定することができる。   The invention described in claim 9 is characterized in that the layer thickness measurement test coupon has a portion for measuring a step between the conductor pattern exposed on the surface of the circuit board and the upper insulating layer. According to this, the height from the conductor pattern to the highest upper insulating layer on the circuit board, which must be managed when components are mounted on the conductor pattern, is measured. Thereby, the quality of a circuit board can be determined.

請求項10と11に記載の発明は、前記層厚測定の測定精度を向上する発明である。段差を測定する層厚測定では、基準となる段が傾いている場合、段差部から離れるにしたがって、測定が不正確になる。一方、前記回路基板における絶縁基材と導体パターンは、比較的平坦に形成される。請求項10と11に記載の発明は、この絶縁基材もしくは導体パターンを段差測定の基準の段として用いるもので、層厚測定テストクーポンの両端に、回路基板の表面に露出する絶縁基材もしくは導体パターンを配置する。これによって、両端に配置された絶縁基材同士もしくは導体パターン同士を結ぶ線を高さの基準線とすることができ、その間にある下層絶縁層、導電ペースト層、上層絶縁層の各段差を正確に測定することができる。   The invention described in claims 10 and 11 is an invention for improving the measurement accuracy of the layer thickness measurement. In the layer thickness measurement for measuring the step, when the reference step is inclined, the measurement becomes inaccurate as the distance from the step portion increases. On the other hand, the insulating base material and the conductor pattern in the circuit board are formed relatively flat. The inventions according to claims 10 and 11 use this insulating base material or conductor pattern as a step for measuring a step, and the insulating base material exposed on the surface of the circuit board at both ends of the layer thickness measurement test coupon or Arrange the conductor pattern. As a result, the line connecting the insulating substrates or conductor patterns arranged at both ends can be used as a height reference line, and each step of the lower insulating layer, conductive paste layer, and upper insulating layer between them can be accurately determined. Can be measured.

請求項12に記載の発明は、当該回路基板が、切り出されて製品となる製品部と、当該製品部を保持するためのフレーム部とからなり、前記層厚測定テストクーポンが、前記フレーム部に形成されてなることを特徴としている。   The invention according to claim 12 includes a product portion from which the circuit board is cut out to become a product, and a frame portion for holding the product portion, and the layer thickness measurement test coupon is attached to the frame portion. It is characterized by being formed.

このように、回路基板が製品部とフレーム部とからなる場合には、層厚測定テストクーポンをフレーム部に配置することで、高密度が要求される製品部の領域を占拠しなくて済む。従って、下層絶縁層、導電ペースト層、上層絶縁層の各層厚が測定され、導電ペースト層の耐久性能が評価される回路基板であって、かつ切り出されて製品となる製品部には高密度回路が配置されてなる回路基板とすることができる。   As described above, when the circuit board includes the product portion and the frame portion, the layer thickness measurement test coupon is arranged in the frame portion, so that it is not necessary to occupy the region of the product portion where high density is required. Therefore, the thickness of each of the lower insulating layer, the conductive paste layer, and the upper insulating layer is measured and the durability performance of the conductive paste layer is evaluated. Can be used as a circuit board.

また、例えば請求項13に記載のように、前記特性評価部位を、前記導体パターンに対する導電ペースト層の密着性を測定するのための、密着性測定テストクーポンとすることができる。   Further, for example, as described in claim 13, the characteristic evaluation portion can be an adhesion measurement test coupon for measuring the adhesion of the conductive paste layer to the conductor pattern.

導体パターンに対する導電ペースト層の密着性についても、導電ペースト層により形成されるジャンパー配線やシールドの性能や、冷熱の繰り返しに対する導電ペースト層の耐久性能に大きな影響を及ぼす。従って、上記密着性測定テストクーポンを用いて、導体パターンに対する導電ペースト層の密着性を測定し、導電ペースト層の耐久性能や回路基板の良否を判定することができる。   The adhesion of the conductive paste layer to the conductor pattern also greatly affects the performance of the jumper wiring and shield formed by the conductive paste layer and the durability performance of the conductive paste layer against repeated cooling. Therefore, by using the adhesion measurement test coupon, the adhesion of the conductive paste layer to the conductor pattern can be measured to determine the durability performance of the conductive paste layer and the quality of the circuit board.

この密着性測定テストクーポンは、例えば請求項14に記載のように、前記開口部において露出した導体パターン上に形成され、当該回路基板の表面に露出する導電ペースト層からなるように構成することができる。この導体パターン上に形成された導電ペースト層を用いて、テープによるひきはがし試験を行なうことで、導電ペースト層の密着性を測定することができる。   The adhesion measurement test coupon may be formed of a conductive paste layer formed on the conductor pattern exposed in the opening and exposed on the surface of the circuit board, for example, as described in claim 14. it can. The adhesion of the conductive paste layer can be measured by performing a test using a conductive paste layer formed on the conductive pattern to peel off the tape.

また請求項15に記載のように、回路基板が製品部とフレーム部とからなる場合には、層厚測定テストクーポンと同様に、密着性測定テストクーポンをフレーム部に配置することができる。これにより、高密度が要求される製品部の領域を占拠しなくて済む。従って、導体パターンに対する導電ペースト層の密着性が測定され、導電ペースト層の耐久性能が評価される回路基板であって、かつ切り出されて製品となる製品部には高密度回路が配置されてなる回路基板とすることができる。   Further, when the circuit board is composed of the product part and the frame part as in the fifteenth aspect, the adhesion measurement test coupon can be arranged in the frame part in the same manner as the layer thickness measurement test coupon. As a result, it is not necessary to occupy the area of the product portion where high density is required. Accordingly, the circuit board is a circuit board on which the adhesiveness of the conductive paste layer to the conductive pattern is measured and the durability performance of the conductive paste layer is evaluated, and a high-density circuit is arranged in a product portion that is cut out to become a product. It can be a circuit board.

また、例えば請求項16に記載のように、前記特性評価部位を、前記下層絶縁層の絶縁特性を測定するのための、絶縁抵抗測定テストクーポンとすることができる。   In addition, for example, as described in claim 16, the characteristic evaluation portion can be an insulation resistance measurement test coupon for measuring an insulating characteristic of the lower insulating layer.

下層絶縁層の絶縁特性についても、導電ペースト層により形成されるジャンパー配線やシールドの性能に大きな影響を及ぼす。従って、上記絶縁抵抗測定テストクーポンを用いて、下層絶縁層の絶縁抵抗を測定し、導電ペースト層の性能や回路基板の良否を判定することができる。   The insulation characteristics of the lower insulating layer also have a great influence on the performance of the jumper wiring and shield formed by the conductive paste layer. Accordingly, the insulation resistance measurement test coupon can be used to measure the insulation resistance of the lower insulating layer to determine the performance of the conductive paste layer and the quality of the circuit board.

この絶縁抵抗測定テストクーポンは、例えば請求項17に記載のように、櫛歯状に形成され、互いの櫛歯の側面を対向させて配置された一対の前記導体パターンと、当該一対の導体パターンの互いに対向する櫛歯部を覆って形成された前記下層絶縁層と、前記開口部とからなるように構成することができる。このように構成された絶縁抵抗測定テストクーポンを用いて、櫛歯部を覆って形成された下層絶縁層の絶縁抵抗を、開口部に露出した導体パターンを測定端子として、測定することができる。従って、この下層絶縁層の絶縁抵抗チェックにより、回路基板の良否を判定することができる。   The insulation resistance measurement test coupon is formed, for example, in a comb shape as described in claim 17, and a pair of the conductor patterns arranged so that side surfaces of the comb teeth face each other, and the pair of conductor patterns The lower insulating layer formed so as to cover the mutually facing comb teeth and the opening can be configured. Using the insulation resistance measurement test coupon configured as described above, the insulation resistance of the lower insulating layer formed so as to cover the comb teeth can be measured using the conductor pattern exposed in the opening as a measurement terminal. Therefore, the quality of the circuit board can be determined by checking the insulation resistance of the lower insulating layer.

また、請求項18と19に記載のように、下層絶縁層は、絶縁基材側からソルダーレジスト層である第1下層絶縁層、アンダーコート層である第2下層絶縁層と第3下層絶縁層のように、3つの層で形成される場合がある。この場合には、請求項18に記載した櫛歯部を覆う下層絶縁層が第2下層絶縁層と第3下層絶縁層とからなる絶縁抵抗測定テストクーポン、および請求項19に記載した櫛歯部を覆う下層絶縁層が第3下層絶縁層のみからなる絶縁抵抗測定テストクーポンをそれぞれ設けることが好ましい。これにより、第2下層絶縁層と第3下層絶縁層の積層からなる下層絶縁層、および第3下層絶縁層のみからなる下層絶縁層の絶縁抵抗を、それぞれ個別に評価できる。   In addition, as described in claims 18 and 19, the lower insulating layer includes a first lower insulating layer which is a solder resist layer from the insulating base side, a second lower insulating layer and a third lower insulating layer which are undercoat layers. In some cases, it is formed of three layers. In this case, the insulation resistance measurement test coupon in which the lower insulating layer covering the comb tooth portion according to claim 18 is composed of a second lower insulating layer and a third lower insulating layer, and the comb tooth portion according to claim 19 It is preferable to provide an insulation resistance measurement test coupon in which the lower insulating layer covering the insulating layer comprises only the third lower insulating layer. Thereby, the insulation resistance of the lower insulating layer consisting of the lamination of the second lower insulating layer and the third lower insulating layer and the insulating resistance of the lower insulating layer consisting of only the third lower insulating layer can be individually evaluated.

また請求項20に記載のように、回路基板が製品部とフレーム部とからなる場合には、層厚測定テストクーポンおよび密着性測定テストクーポンと同様に、絶縁抵抗測定テストクーポンをフレーム部に配置することができる。これにより、高密度が要求される製品部の領域を占拠しなくて済む。従って、下層絶縁層の絶縁抵抗が測定されて導電ペースト層の性能が評価される回路基板であって、かつ切り出されて製品となる製品部には高密度回路が配置されてなる回路基板とすることができる。   When the circuit board is composed of a product part and a frame part as in claim 20, the insulation resistance measurement test coupon is arranged in the frame part in the same manner as the layer thickness measurement test coupon and the adhesion measurement test coupon. can do. As a result, it is not necessary to occupy the area of the product portion where high density is required. Therefore, a circuit board in which the insulation resistance of the lower insulating layer is measured and the performance of the conductive paste layer is evaluated, and a circuit board in which a high-density circuit is arranged in a product portion that is cut out to become a product is used. be able to.

以下、本発明の回路基板を、図に基づいて説明する。   Hereinafter, the circuit board of the present invention will be described with reference to the drawings.

図1(a),(b)に、本発明の回路基板100を示す。図1(a)は、回路基板100の要部を模式的に示す上面図であり、図1(b)は、図1(a)におけるA−A断面図である。尚、図1(a),(b)の回路基板100において、図7に示す従来の回路基板90と同様の部分には同じ符号を付け、その説明は省略する。   1A and 1B show a circuit board 100 of the present invention. FIG. 1A is a top view schematically showing a main part of the circuit board 100, and FIG. 1B is a cross-sectional view taken along line AA in FIG. In the circuit board 100 of FIGS. 1A and 1B, the same parts as those of the conventional circuit board 90 shown in FIG.

図1(a),(b)の回路基板100は、図7の回路基板90と同様、図1(b)に示すように、絶縁基材1の表面に形成された導体パターン2b,2d,2e、下層絶縁層3a,3b,3c、導電ペースト層4および上層絶縁層5を有する回路基板である。尚、図1(a)では、下層絶縁層3a,3b,3cと上層絶縁層5は図示を省略している。   The circuit board 100 of FIGS. 1A and 1B is similar to the circuit board 90 of FIG. 7, as shown in FIG. 1B, conductor patterns 2b, 2d, 2e, a lower insulating layer 3a, 3b, 3c, a conductive paste layer 4, and an upper insulating layer 5. In FIG. 1A, the lower insulating layers 3a, 3b, 3c and the upper insulating layer 5 are not shown.

導体パターン2b,2d,2eは、厚さ35μm程度の銅箔で形成される。ソルダーレジスト層である下層絶縁層3aは、厚さ12〜17μmに形成される。また、導体パターン2bとの絶縁分離を確実にするためのアンダーコート層である下層絶縁層3b,3cについても、それぞれ厚さ12〜17μmに形成される。   Conductive patterns 2b, 2d, and 2e are formed of a copper foil having a thickness of about 35 μm. The lower insulating layer 3a, which is a solder resist layer, is formed to a thickness of 12 to 17 μm. The lower insulating layers 3b and 3c, which are undercoat layers for ensuring insulation separation from the conductor pattern 2b, are also formed to a thickness of 12 to 17 μm.

ソルダーレジスト層である下層絶縁層3aには開口部3ahが形成され、部分的に露出された導体パターン2d,2eに、導電ペースト層4が接続している。導電ペースト層4には、例えば銀(Ag)−銅(Cu)複合ペーストが用いられ、厚さ15〜25μmに形成される。図1(a),(b)の導電ペースト層4は、開口部3ahにおいて露出される導体パターン2d,2eを配線接続する、ジャンパー配線となっている。また、マイグレーション等を防止するための上層絶縁層5が、導電ペースト層4を覆って形成されている。オーバーコート層である上層絶縁層5は、厚さ12〜17μmに形成される。導電ペースト層4は、図7の回路基板90と同様に、下層絶縁層3a,3b,3cと上層絶縁層5により完全に包まれている。   An opening 3ah is formed in the lower insulating layer 3a that is a solder resist layer, and the conductive paste layer 4 is connected to the conductor patterns 2d and 2e that are partially exposed. For the conductive paste layer 4, for example, a silver (Ag) -copper (Cu) composite paste is used, and is formed to a thickness of 15 to 25 μm. The conductive paste layer 4 shown in FIGS. 1A and 1B is a jumper wiring that connects the conductor patterns 2d and 2e exposed in the opening 3ah. An upper insulating layer 5 for preventing migration and the like is formed so as to cover the conductive paste layer 4. The upper insulating layer 5 as an overcoat layer is formed to a thickness of 12 to 17 μm. The conductive paste layer 4 is completely surrounded by the lower insulating layers 3a, 3b, 3c and the upper insulating layer 5 as in the circuit board 90 of FIG.

一方、図7の回路基板90と異なり、図1(a),(b)の回路基板100では、開口部3ahだけでなく、近くに第2の開口部3aiが配置され、第1開口部3ahと第2の開口部3aiは、導体パター2d,2eにより連結されている。第1開口部3ahでは、露出した導体パター2d,2eにジャンパー配線である導電ペースト層4が接続されが、第2開口部3aiでは、導電ペースト層4が導体パターン2d,2e接続されずに、導体パターン2d,2eが回路基板100の表面にそのまま露出している。この第2開口部3aiにおいて露出した導体パターン2d,2eは、導電ペースト層4の特性評価部位の一つで、ジャンパー配線である図1(a),(b)の導電ペースト層4の抵抗値を測定するための抵抗測定端子10として用いられている。   On the other hand, unlike the circuit board 90 of FIG. 7, in the circuit board 100 of FIGS. 1A and 1B, not only the opening 3ah but also the second opening 3ai is arranged nearby, and the first opening 3ah. The second opening 3ai is connected by conductor patterns 2d and 2e. In the first opening 3ah, the conductive paste layer 4 that is a jumper wiring is connected to the exposed conductor patterns 2d and 2e. In the second opening 3ai, the conductive paste layer 4 is not connected to the conductor patterns 2d and 2e. The conductor patterns 2d and 2e are exposed as they are on the surface of the circuit board 100. The conductive patterns 2d and 2e exposed in the second opening 3ai are one of the characteristic evaluation portions of the conductive paste layer 4, and the resistance value of the conductive paste layer 4 in FIGS. 1A and 1B which is a jumper wiring. It is used as a resistance measurement terminal 10 for measuring.

このように抵抗測定端子10を設けたことで、下層絶縁層3a,3b,3cと上層絶縁層5によって完全に包まれた導電ペースト層4であっても、抵抗測定端子10を用いて、ジャンパー配線である導電ペースト層4の抵抗を測定することができる。従って、このジャンパー配線の抵抗チェックにより、回路基板100の良否を判定することができる。   By providing the resistance measuring terminal 10 in this way, even if the conductive paste layer 4 is completely wrapped by the lower insulating layers 3a, 3b, 3c and the upper insulating layer 5, the resistance measuring terminal 10 is used to The resistance of the conductive paste layer 4 that is a wiring can be measured. Therefore, the quality of the circuit board 100 can be determined by checking the resistance of the jumper wiring.

図1(a),(b)に示す回路基板100は、導電ペースト層4の特性評価部位の一つで、抵抗測定端子10が形成された回路基板である。一方、導電ペースト層4の耐久性能に係わる特性要因として、図1(b)に示す下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各層の厚さが重要である。その一例を、図2(a),(b)に示す。   A circuit board 100 shown in FIGS. 1A and 1B is one of the characteristic evaluation portions of the conductive paste layer 4 and is a circuit board on which a resistance measurement terminal 10 is formed. On the other hand, the thickness of each of the lower insulating layers 3a, 3b, 3c, the conductive paste layer 4, and the upper insulating layer 5 shown in FIG. 1B is important as a characteristic factor related to the durability performance of the conductive paste layer 4. An example is shown in FIGS. 2 (a) and 2 (b).

図2(a)は、下層絶縁層3a,3b,3cの全体厚と導電ペースト層4に発生する最大歪の関係を調べた結果である。図2(a)は、図1(b)の構造に対して、−30〜80℃の冷熱サイクルが印加された場合に、導電ペースト層4に発生する歪をFEM解析して得た結果である。図からわかるように、導電ペースト層4に発生する最大歪は、下層絶縁層3a,3b,3cの全体厚が厚いほど、また導電ペースト層4の層厚が薄いほど、大きくなる。図2(b)は、導電ペースト層4に発生する最大歪と繰り返し応力が印加された場合の寿命の関係を調べた結果である。図2(b)の結果は、JIS C 6481にある曲げ強さ試験の構成を用い、導電ペースト層4に一定の繰り返し応力(従って、一定の繰り返し歪)を印加して、破壊に到るまでのサイクル数を測定した。図からわかるように、導電ペースト層4に発生する歪が小さいほど、繰り返し応力に対する寿命は長くなる。   FIG. 2A shows the result of examining the relationship between the overall thickness of the lower insulating layers 3 a, 3 b, 3 c and the maximum strain generated in the conductive paste layer 4. 2A is a result obtained by FEM analysis of strain generated in the conductive paste layer 4 when a -30 to 80 ° C. cooling cycle is applied to the structure of FIG. 1B. is there. As can be seen from the figure, the maximum strain generated in the conductive paste layer 4 increases as the overall thickness of the lower insulating layers 3a, 3b, 3c increases and as the conductive paste layer 4 decreases. FIG. 2B shows the result of examining the relationship between the maximum strain generated in the conductive paste layer 4 and the lifetime when repetitive stress is applied. The result shown in FIG. 2B is obtained by using a configuration of a bending strength test in JIS C 6481, applying a constant repetitive stress (and thus a constant repetitive strain) to the conductive paste layer 4 until the breakage is reached. The number of cycles was measured. As can be seen from the figure, the smaller the strain generated in the conductive paste layer 4, the longer the life against repeated stress.

図2(b)に示すように、導電ペースト層4に加わる応力(従って、導電ペースト層4で発生する歪)は、導電ペースト層4の耐久性能に大きな影響を及ぼす。図2(a)に示すように、導電ペースト層4に加わる応力(従って、導電ペースト層4で発生する歪)は、導電ペースト層4の層厚だけでなく下層絶縁層3a,3b,3cおよび上層絶縁層5の層厚にも依存する。下層絶縁層3a,3b,3c、導電ペースト層4および上層絶縁層5の各層厚は製造時にばらつくため、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各層厚を測定することは、導電ペースト層4の耐久性能を評価する上で重要である。しかしながら、図7および図1(b)に示す回路基板90,100において、そのままでは、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各層厚を測定することは困難である。   As shown in FIG. 2B, the stress applied to the conductive paste layer 4 (and hence the strain generated in the conductive paste layer 4) greatly affects the durability performance of the conductive paste layer 4. As shown in FIG. 2A, the stress applied to the conductive paste layer 4 (and hence the strain generated in the conductive paste layer 4) is not only the thickness of the conductive paste layer 4, but also the lower insulating layers 3a, 3b, 3c and It also depends on the thickness of the upper insulating layer 5. Since the thicknesses of the lower insulating layers 3a, 3b, 3c, the conductive paste layer 4 and the upper insulating layer 5 vary during manufacturing, the thicknesses of the lower insulating layers 3a, 3b, 3c, the conductive paste layer 4 and the upper insulating layer 5 are measured. It is important to evaluate the durability performance of the conductive paste layer 4. However, in the circuit boards 90 and 100 shown in FIGS. 7 and 1B, it is difficult to measure the thicknesses of the lower insulating layers 3a, 3b, and 3c, the conductive paste layer 4, and the upper insulating layer 5 as they are. is there.

そこで、図7および図1(b)に示す回路基板90,100において、導電ペースト層4の特性評価部位の一つとして、層厚測定テストクーポンを回路基板に形成する。   Therefore, in the circuit boards 90 and 100 shown in FIGS. 7 and 1B, a layer thickness measurement test coupon is formed on the circuit board as one of the characteristic evaluation portions of the conductive paste layer 4.

図3(a)〜(c)に、層厚測定テストクーポンの一例と、それを用いた測定結果を示す。図3(a)は、層厚測定テストクーポン11の上面図であり、図3(b)は、図3(a)におけるB−B断面図である。また、図3(c)は、図3(a),(b)の層厚測定テストクーポン11を用いて、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各層厚を測定した結果である。尚、図3(a),(b)の層厚測定テストクーポン11において、図1(a),(b)に示す回路基板100と同様の部分には同じ符号を付けた。   3A to 3C show an example of a layer thickness measurement test coupon and measurement results using the coupon. Fig.3 (a) is a top view of the layer thickness measurement test coupon 11, FIG.3 (b) is BB sectional drawing in Fig.3 (a). FIG. 3C shows the layer thicknesses of the lower insulating layers 3a, 3b, 3c, the conductive paste layer 4, and the upper insulating layer 5 using the layer thickness measurement test coupon 11 shown in FIGS. It is the result of having measured. In the layer thickness measurement test coupon 11 of FIGS. 3A and 3B, the same reference numerals are given to the same parts as those of the circuit board 100 shown in FIGS. 1A and 1B.

図3(a),(b)に示す層厚測定テストクーポン11は、4つの測定部位を有している。   The layer thickness measurement test coupon 11 shown in FIGS. 3A and 3B has four measurement sites.

図3(b)に示す測定部位11aは、導体パターン2fと下層絶縁層3a,3b,3cで構成され、開口部3aiを介して回路基板の表面に露出する導体パターン2fと回路基板の表面に露出する下層絶縁層3cの段差を測定する部位である。測定部位11aの段差測定により、導体パターン2g上にある下層絶縁層3a,3b,3cの層厚を測定することができる。尚、下層絶縁層3a,3b,3cの層厚を測定するために、測定部位を、回路基板の表面に露出する絶縁基材1と下層絶縁層3a,3b,3cで構成してもよい。   The measurement site 11a shown in FIG. 3B is composed of a conductor pattern 2f and lower insulating layers 3a, 3b, 3c, and is exposed on the surface of the circuit board and the conductor pattern 2f exposed to the surface of the circuit board through the opening 3ai. This is a site for measuring the level difference of the exposed lower insulating layer 3c. The layer thickness of the lower insulating layers 3a, 3b, and 3c on the conductor pattern 2g can be measured by measuring the level difference of the measurement site 11a. In order to measure the layer thickness of the lower insulating layers 3a, 3b, 3c, the measurement site may be constituted by the insulating base material 1 and the lower insulating layers 3a, 3b, 3c exposed on the surface of the circuit board.

図3(b)に示す測定部位11bは、下層絶縁層3a,3b,3cと導電ペースト層4で構成され、回路基板の表面に露出する下層絶縁層3cと回路基板の表面に露出する導電ペースト層4の段差を測定する部位である。測定部位11bの段差測定により、下層絶縁層3c上にある導電ペースト層4の層厚を測定することができる。   3B includes a lower insulating layer 3a, 3b, 3c and a conductive paste layer 4, and a lower insulating layer 3c exposed on the surface of the circuit board and a conductive paste exposed on the surface of the circuit board. This is a site for measuring the level difference of the layer 4. The thickness of the conductive paste layer 4 on the lower insulating layer 3c can be measured by measuring the level difference of the measurement site 11b.

図3(b)に示す測定部位11cは、導電ペースト層4と上層絶縁層5で構成され、回路基板の表面に露出する導電ペースト層4と回路基板の表面に露出する上層絶縁層5の段差を測定する部位である。測定部位11cの段差測定により、導電ペースト層4上にある上層絶縁層5の層厚を測定することができる。   3B includes a conductive paste layer 4 and an upper insulating layer 5, and a step between the conductive paste layer 4 exposed on the surface of the circuit board and the upper insulating layer 5 exposed on the surface of the circuit board. It is a part which measures. The layer thickness of the upper insulating layer 5 on the conductive paste layer 4 can be measured by measuring the level difference of the measurement site 11c.

図3(b)に示す測定部位11dは、導体パターン2gと上層絶縁層5で構成され、開口部3aiを介して回路基板の表面に露出する導体パターン2gと回路基板の表面に露出する上層絶縁層5の段差を測定する部位である。測定部位11dの段差測定により、回路基板の表面に露出する導体パターン2gから、回路基板で最も高い上層絶縁層5までの高さが測定される。この高さは、導体パターン2gへの部品実装に際して、管理が必要となる高さである。   The measurement site 11d shown in FIG. 3B is composed of the conductor pattern 2g and the upper insulating layer 5, and the conductor pattern 2g exposed on the surface of the circuit board through the opening 3ai and the upper insulating layer exposed on the surface of the circuit board. This is a site for measuring the level difference of the layer 5. By measuring the level difference of the measurement site 11d, the height from the conductor pattern 2g exposed on the surface of the circuit board to the highest upper insulating layer 5 on the circuit board is measured. This height is a height that needs to be managed when a component is mounted on the conductor pattern 2g.

図3(a),(b)に示す層厚測定テストクーポン11では、両端に、回路基板の表面に露出する導体パターン2f,2gを有する構造となっている。これは、次のようにして層厚測定の精度向上に用いられる。すなわち、段差を測定する上記の層厚測定では、基準となる段が傾いている場合、段差部から離れるにしたがって測定が不正確になる。一方、金属箔からなる導体パターン2f,2gは、比較的平坦に形成される。図3(a),(b)に示す層厚測定テストクーポン11では、この導体パターン2f,2gを、段差測定の基準の段として用いるものである。層厚測定テストクーポン11の両端に、回路基板の表面に露出する導体パターン2f,2gを配置する。これによって、図3(c)に示すように、両端に配置された導体パターン2f,2g同士を結ぶ線を、高さの基準線とすることができる。このため、その間にある下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各段差を正確に測定することができる。尚、高さの基準線を得るために、回路基板の表面に露出する絶縁基材1を両端に配置して、層厚測定テストクーポンを構成してもよい。   The layer thickness measurement test coupon 11 shown in FIGS. 3A and 3B has a structure having conductor patterns 2f and 2g exposed on the surface of the circuit board at both ends. This is used to improve the accuracy of the layer thickness measurement as follows. That is, in the above-described layer thickness measurement for measuring the step, when the reference step is inclined, the measurement becomes inaccurate as the distance from the step portion increases. On the other hand, the conductor patterns 2f and 2g made of metal foil are formed relatively flat. In the layer thickness measurement test coupon 11 shown in FIGS. 3 (a) and 3 (b), the conductor patterns 2f and 2g are used as a reference step for level difference measurement. Conductive patterns 2f and 2g exposed on the surface of the circuit board are arranged at both ends of the layer thickness measurement test coupon 11. As a result, as shown in FIG. 3C, a line connecting the conductor patterns 2f and 2g arranged at both ends can be used as a reference line for height. For this reason, each step of the lower insulating layers 3a, 3b, 3c, the conductive paste layer 4, and the upper insulating layer 5 between them can be measured accurately. In order to obtain a reference line for height, the insulating base material 1 exposed on the surface of the circuit board may be arranged at both ends to constitute a layer thickness measurement test coupon.

図3(c)は、図3(a),(b)の層厚測定テストクーポン11による、下層絶縁層3a,3b,3c、導電ペースト層4および上層絶縁層5の各層厚を測定した結果である。図3(c)の段差測定は、表面粗さ測定器を用いて行なった。図3(c)において、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の層厚は、それぞれ、45μm、18μm、12μmである。   FIG. 3C shows the result of measuring the layer thicknesses of the lower insulating layers 3a, 3b, 3c, the conductive paste layer 4 and the upper insulating layer 5 by using the layer thickness measurement test coupon 11 of FIGS. 3A and 3B. It is. The level difference in FIG. 3C was measured using a surface roughness measuring instrument. In FIG. 3C, the layer thicknesses of the lower insulating layers 3a, 3b, 3c, the conductive paste layer 4, and the upper insulating layer 5 are 45 μm, 18 μm, and 12 μm, respectively.

以上、図3(a)〜(c)で示したように、層厚測定テストクーポンを用いて、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5のいずれか、もしくはそれらの組み合わせの各層厚を測定することができる。この各層厚測定結果と、図2(a),(b)に示す発生歪と耐久性能の関係を併せることで、導電ペースト層4の耐久性能を評価することができる。従って、この層厚測定テストクーポンを用いた上記各層の層厚測定により、回路基板の良否を判定することができる。   As described above, as shown in FIGS. 3A to 3C, any one of the lower insulating layers 3 a, 3 b, 3 c, the conductive paste layer 4, the upper insulating layer 5, or these using the layer thickness measurement test coupon Each layer thickness of the combination can be measured. The durability performance of the conductive paste layer 4 can be evaluated by combining the measurement results of the respective layers with the relationship between the generated strain and the durability performance shown in FIGS. 2 (a) and 2 (b). Therefore, the quality of the circuit board can be determined by measuring the layer thickness of each layer using the layer thickness measurement test coupon.

図4に、層厚測定テストクーポン11を配置した回路基板101の模式的な上面図を示す。図4の回路基板101は、図中の点線部分から切り出されて製品となる製品部101aと、製品部101aを保持するためのフレーム部101bとからなっている。   In FIG. 4, the typical top view of the circuit board 101 which has arrange | positioned the layer thickness measurement test coupon 11 is shown. The circuit board 101 in FIG. 4 includes a product part 101a that is cut out from a dotted line portion in the drawing to become a product, and a frame part 101b for holding the product part 101a.

図4の回路基板101では、図3(a)〜(c)で示した層厚測定テストクーポン11が、フレーム部101bに形成されている。図4の回路基板101のように、回路基板が製品部101aとフレーム部101bとからなる場合には、層厚測定テストクーポン11をフレーム部101bに配置することで、高密度が要求される製品部101aの領域を占拠しなくて済む。従って、図4の回路基板101は、下層絶縁層、導電ペースト層、上層絶縁層の各層厚が測定され、導電ペースト層の耐久性能が評価される回路基板であって、かつ切り出されて製品となる製品部101aには高密度回路が配置されてなる回路基板とすることができる。尚、製品部101aに余裕がある場合には、層厚測定テストクーポン11を製品部101aに配置してもよい。   In the circuit board 101 of FIG. 4, the layer thickness measurement test coupon 11 shown in FIGS. 3A to 3C is formed on the frame portion 101b. When the circuit board is composed of the product part 101a and the frame part 101b as in the circuit board 101 of FIG. 4, the layer thickness measurement test coupon 11 is arranged in the frame part 101b, thereby requiring a high density. It is not necessary to occupy the area of the part 101a. Therefore, the circuit board 101 in FIG. 4 is a circuit board in which the thickness of each of the lower insulating layer, the conductive paste layer, and the upper insulating layer is measured and the durability performance of the conductive paste layer is evaluated, and the circuit board 101 is cut out as a product. The product portion 101a can be a circuit board on which high-density circuits are arranged. In addition, when the product part 101a has a margin, the layer thickness measurement test coupon 11 may be arranged in the product part 101a.

図3(a),(b)に示した層厚測定テストクーポン11は、導電ペースト層4の耐久性能に係わる特性要因として、下層絶縁層、導電ペースト層、上層絶縁層の各層厚を測定するものである。一方、導電ペースト層4の耐久性能に係わる別の特性要因として、導体パターンに対する導電ペースト層4の密着性がある。図7および図1(b)に示す回路基板90,100においては、導体パターン2a,2c,2d,2eに対する導電ペースト層4の密着性は、導電ペースト層4により形成されるジャンパー配線やシールドの性能や、冷熱の繰り返しに対する耐久性能に大きく影響する。従って、導体パターンに対する導電ペースト層の密着性についても、製造時にばらつきがあるため、製造される各回路基板で密着性を測定することが重要である。しかしながら、図7および図1(b)に示す回路基板90,100において、そのままでは、導体パターン2a,2c,2d,2eに対する導電ペースト層4の密着性を測定することは困難である。そこで、図7および図1(b)に示す回路基板90,100において、導電ペースト層4の特性評価部位の一つとして、密着性測定テストクーポンを回路基板に形成する。   The layer thickness measurement test coupon 11 shown in FIGS. 3A and 3B measures the thicknesses of the lower insulating layer, the conductive paste layer, and the upper insulating layer as characteristic factors relating to the durability performance of the conductive paste layer 4. Is. On the other hand, another characteristic factor related to the durability performance of the conductive paste layer 4 is the adhesion of the conductive paste layer 4 to the conductor pattern. In the circuit boards 90 and 100 shown in FIG. 7 and FIG. 1B, the adhesion of the conductive paste layer 4 to the conductor patterns 2a, 2c, 2d, and 2e is determined by the jumper wiring and shield formed by the conductive paste layer 4. It greatly affects the performance and durability against repeated heat and cold. Therefore, since the adhesiveness of the conductive paste layer to the conductor pattern also varies during manufacturing, it is important to measure the adhesiveness of each manufactured circuit board. However, in the circuit boards 90 and 100 shown in FIGS. 7 and 1B, it is difficult to measure the adhesion of the conductive paste layer 4 to the conductor patterns 2a, 2c, 2d, and 2e as it is. Therefore, in the circuit boards 90 and 100 shown in FIG. 7 and FIG. 1B, an adhesion measurement test coupon is formed on the circuit board as one of the characteristic evaluation portions of the conductive paste layer 4.

図5(a),(b)に、密着性測定テストクーポンの一例を示す。図5(a)は、密着性測定テストクーポン12の上面図であり、図5(b)は、図5(a)におけるC−C断面図である。尚、図5(a),(b)の密着性測定テストクーポン12において、図1(a),(b)に示す回路基板100と同様の部分には同じ符号を付けた。   An example of the adhesion measurement test coupon is shown in FIGS. 5A is a top view of the adhesion measurement test coupon 12, and FIG. 5B is a cross-sectional view taken along the line CC in FIG. 5A. In the adhesion measurement test coupon 12 of FIGS. 5A and 5B, the same reference numerals are given to the same parts as those of the circuit board 100 shown in FIGS. 1A and 1B.

図5(a),(b)に示す密着性測定テストクーポン12は、開口部3aiにおいて露出した導体パターン2hと、導体パターン2h上に形成され、回路基板の表面に露出した導電ペースト層4からなる。図5(a)に示す導電ペースト層4の大きさは、10mm角程度である。密着性測定テストクーポン12において、例えば、JIS K 5600にあるような碁盤目加工とテープによる引きはがし試験を行なうことで、導体パターン2h上に形成された導電ペースト層4の密着性を測定することができる。従って、これにより、導電ペースト層4の耐久性能や回路基板の良否を判定することができる。   The adhesion measurement test coupon 12 shown in FIGS. 5A and 5B is formed from the conductive pattern 2h exposed in the opening 3ai and the conductive paste layer 4 formed on the conductive pattern 2h and exposed on the surface of the circuit board. Become. The size of the conductive paste layer 4 shown in FIG. 5A is about 10 mm square. In the adhesion measurement test coupon 12, for example, the adhesion of the conductive paste layer 4 formed on the conductor pattern 2 h is measured by performing a grid pattern processing as in JIS K 5600 and a tape peeling test. Can do. Therefore, it is possible to determine the durability performance of the conductive paste layer 4 and the quality of the circuit board.

尚、回路基板が図4に示すような製品部101aとフレーム部101bとからなる場合には、図3(a),(b)の層厚測定テストクーポン11と同様に、大きな面積を占有する図5(a),(b)の密着性測定テストクーポン12を、フレーム部101bに配置することができる。これにより、導体パターンに対する導電ペースト層の密着性が測定され、導電ペースト層の耐久性能が評価される回路基板であって、かつ切り出されて製品となる製品部には高密度回路が配置されてなる回路基板とすることができる。   In the case where the circuit board includes the product portion 101a and the frame portion 101b as shown in FIG. 4, a large area is occupied as in the case of the layer thickness measurement test coupon 11 shown in FIGS. 3 (a) and 3 (b). The adhesion measurement test coupon 12 shown in FIGS. 5A and 5B can be disposed on the frame portion 101b. Thereby, the adhesion of the conductive paste layer to the conductive pattern is measured, and the durability performance of the conductive paste layer is evaluated, and a high-density circuit is arranged in a product part that is cut out to become a product. A circuit board can be obtained.

上記の導電ペースト層4により形成されるジャンパー配線やシールドの性能に影響がある別の特性要因として、図7および図1(b)に示す回路基板90,100における下層絶縁層3a,3b,3cの絶縁特性がある。下層絶縁層3a,3b,3cの絶縁特性がよくないと、ジャンパー配線である導電ペースト層4と導体パターン2bとのショート不良等が発生したり、必要なシールド性能が得られなくなったりする。   Another characteristic factor affecting the performance of the jumper wiring and shield formed by the conductive paste layer 4 is the lower insulating layers 3a, 3b, 3c in the circuit boards 90, 100 shown in FIGS. 7 and 1B. Insulation characteristics. If the insulating properties of the lower insulating layers 3a, 3b, and 3c are not good, short circuit failure between the conductive paste layer 4 that is a jumper wiring and the conductive pattern 2b may occur, or necessary shielding performance may not be obtained.

下層絶縁層3a,3b,3cの絶縁特性についても、下層絶縁層3a,3b,3cとなる樹脂の硬化不良等により、製造時に絶縁特性がばらついたり、絶縁特性が劣化したりする可能性がある。従って、製造される各回路基板で下層絶縁層3a,3b,3cの絶縁抵抗を測定することが重要である。しかしながら、図7および図1(b)に示す回路基板90,100において、そのままでは、下層絶縁層3a,3b,3cの絶縁抵抗を測定することは困難である。そこで、図7および図1(b)に示す回路基板90,100において、導電ペースト層4の特性評価部位の一つとして、下層絶縁層3a,3b,3cの絶縁特性を測定するのための、絶縁抵抗測定テストクーポンを回路基板90,100に形成する。   As for the insulating properties of the lower insulating layers 3a, 3b, and 3c, there is a possibility that the insulating properties may vary during manufacture or may deteriorate due to poor curing of the resin that becomes the lower insulating layers 3a, 3b, and 3c. . Therefore, it is important to measure the insulation resistance of the lower insulating layers 3a, 3b, and 3c on each manufactured circuit board. However, in the circuit boards 90 and 100 shown in FIGS. 7 and 1B, it is difficult to measure the insulation resistance of the lower insulating layers 3a, 3b, and 3c as it is. Therefore, in the circuit boards 90 and 100 shown in FIG. 7 and FIG. 1B, as one of the characteristic evaluation portions of the conductive paste layer 4, the insulating characteristics of the lower insulating layers 3a, 3b, and 3c are measured. An insulation resistance measurement test coupon is formed on the circuit boards 90 and 100.

図6(a)〜(c)に、絶縁抵抗測定テストクーポンの一例を示す。図6(a)は、絶縁抵抗測定テストクーポン13a,13bの上面図であり、図6(b)と図6(c)は、それぞれ、図6(a)における絶縁抵抗測定テストクーポン13a,13bのD−D断面図である。尚、図6(a)〜(c)の絶縁抵抗測定テストクーポン13a,13bにおいて、図1(a),(b)に示す回路基板100と同様の部分には同じ符号を付けた。   An example of an insulation resistance measurement test coupon is shown in FIGS. 6A is a top view of the insulation resistance measurement test coupons 13a and 13b. FIGS. 6B and 6C are respectively the insulation resistance measurement test coupons 13a and 13b in FIG. 6A. It is DD sectional drawing of. In addition, in the insulation resistance measurement test coupons 13a and 13b of FIGS. 6A to 6C, the same parts as those of the circuit board 100 shown in FIGS.

図6(a)〜(c)に示す絶縁抵抗測定テストクーポン13a,13bは、図6(a)に示すように、櫛歯状に形成され、互いの櫛歯の側面を対向させて配置された一対の導体パターン2i,2j、一対の導体パターン2i,2jの互いに対向する櫛歯部を覆って形成された下層絶縁層3c,(3b)と、開口部3aiとからなる。   The insulation resistance measurement test coupons 13a and 13b shown in FIGS. 6 (a) to 6 (c) are formed in a comb shape as shown in FIG. 6 (a), and are arranged with the side surfaces of the comb teeth facing each other. The pair of conductor patterns 2i and 2j, the lower insulating layers 3c and (3b) formed so as to cover the opposing comb teeth of the pair of conductor patterns 2i and 2j, and the opening 3ai.

図6(a),(b)に示す絶縁抵抗測定テストクーポン13aは、絶縁特性の測定対象である櫛歯部を覆う下層絶縁層が、第2下層絶縁層3bと第3下層絶縁層3cとからなる絶縁抵抗測定テストクーポンであり、図6(a),(c)に示す絶縁抵抗測定テストクーポン13bは、櫛歯部を覆う下層絶縁層が第3下層絶縁層3cのみからなる絶縁抵抗測定テストクーポンである。このように2種類の絶縁抵抗測定テストクーポン13a,13bを設ければ、第2下層絶縁層3bと第3下層絶縁層3cの積層からなる下層絶縁層、および第3下層絶縁層3cのみからなる下層絶縁層の絶縁抵抗が、個別に評価できる。   In the insulation resistance measurement test coupon 13a shown in FIGS. 6 (a) and 6 (b), the lower insulating layer covering the comb-tooth portion, which is the object of measurement of the insulating characteristics, includes the second lower insulating layer 3b and the third lower insulating layer 3c. The insulation resistance measurement test coupon 13b shown in FIGS. 6 (a) and 6 (c) is an insulation resistance measurement test coupon 13b. The insulation resistance measurement test coupon 13b includes only the third lower insulation layer 3c. It is a test coupon. If the two types of insulation resistance measurement test coupons 13a and 13b are provided in this way, it consists only of the lower insulating layer composed of the second lower insulating layer 3b and the third lower insulating layer 3c, and the third lower insulating layer 3c. The insulation resistance of the lower insulating layer can be individually evaluated.

図6(a)〜(c)に示す絶縁抵抗測定テストクーポン13a,13bを用いて、上記櫛歯部を覆って形成された下層絶縁層の絶縁抵抗を、開口部3aiに露出した導体パターン2i,2jを測定端子として、測定することができる。従って、この下層絶縁層の絶縁抵抗チェックにより、図7および図1(b)に示す回路基板90,100において、その良否を判定することができる。   Using the insulation resistance measurement test coupons 13a and 13b shown in FIGS. 6 (a) to 6 (c), the conductor pattern 2i in which the insulation resistance of the lower insulating layer formed so as to cover the comb teeth is exposed to the opening 3ai. , 2j can be used as measurement terminals. Therefore, the quality of the circuit boards 90 and 100 shown in FIGS. 7 and 1B can be determined by checking the insulation resistance of the lower insulating layer.

尚、図6(a)〜(c)の絶縁抵抗測定テストクーポン13a,13bについても、回路基板が図4に示すような製品部101aとフレーム部101bとからなる場合には、大きな面積を占有する絶縁抵抗測定テストクーポン13a,を、フレーム部101bに配置することができる。   Note that the insulation resistance measurement test coupons 13a and 13b in FIGS. 6A to 6C also occupy a large area when the circuit board includes the product portion 101a and the frame portion 101b as shown in FIG. The insulation resistance measurement test coupon 13a can be placed on the frame portion 101b.

(他の実施形態)
図1(a),(b)の抵抗測定端子10は、導電ペースト層4が接続する導体パターン2d,2eの第1開口部3ah近くに形成した第2開口部3aiにより、導体パターン2d,2eが回路基板100の表面に露出するように構成されていた。これに限らず、抵抗測定端子は、導電ペースト層4が接続する導体パターン2d,2eの第1開口部3ah近くに、部分的に下層絶縁層3a〜3cを形成しないようにして、導体パターン2d,2eが回路基板100の表面に露出するように構成してもよい。
(Other embodiments)
1A and 1B, the resistance measurement terminal 10 has conductor patterns 2d, 2e formed by a second opening 3ai formed near the first openings 3ah of the conductor patterns 2d, 2e to which the conductive paste layer 4 is connected. Is exposed on the surface of the circuit board 100. The resistance measurement terminal is not limited to the conductor pattern 2d by partially forming the lower insulating layers 3a to 3c near the first openings 3ah of the conductor patterns 2d and 2e to which the conductive paste layer 4 is connected. , 2e may be exposed on the surface of the circuit board 100.

図3(a),(b)の層厚測定テストクーポン11は、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5の各層厚を測定する4つの測定部位11a〜11dを有する層厚測定テストクーポンであった。これに限らず、層厚測定テストクーポンは、下層絶縁層3a,3b,3c、導電ペースト層4、上層絶縁層5のいずれか、もしくは任意の組み合わせの各層厚を測定するように構成してもよい。   The layer thickness measurement test coupon 11 shown in FIGS. 3A and 3B includes four measurement portions 11a to 11d for measuring the layer thicknesses of the lower insulating layers 3a, 3b and 3c, the conductive paste layer 4 and the upper insulating layer 5. It was a layer thickness measurement test coupon. Not limited to this, the layer thickness measurement test coupon may be configured to measure each layer thickness of any one of the lower insulating layers 3a, 3b, 3c, the conductive paste layer 4, the upper insulating layer 5, or any combination. Good.

図5(a),(b)の密着性測定テストクーポン12は、開口部3ahにおいて露出した導体パターン2hと、導体パターン2h上に形成され、回路基板の表面に露出した導電ペースト層4から構成されていた。これに限らず、導電ペースト層4上にさらに上層絶縁層5を形成して、密着性測定テストクーポンを構成してもよい。   5 (a) and 5 (b) is composed of a conductive pattern 2h exposed at the opening 3ah and a conductive paste layer 4 formed on the conductive pattern 2h and exposed on the surface of the circuit board. It had been. Not only this but the upper insulating layer 5 may be further formed on the electrically conductive paste layer 4, and an adhesiveness measurement test coupon may be comprised.

図6(a)〜(c)の絶縁抵抗測定テストクーポン13a,13bは、それぞれ、第2下層絶縁層3bと第3下層絶縁層3cの積層からなる下層絶縁層、および第3下層絶縁層3cのみからなる下層絶縁層の絶縁抵抗を測定する絶縁抵抗測定テストクーポンであった。これに限らず、櫛歯部上に第1下層絶縁層3aや第2下層絶縁層3bだけを形成して、それぞれ第1下層絶縁層3aと第2下層絶縁層3bの絶縁抵抗測定テストクーポンとしてもよい。また、第1下層絶縁層3a、第2下層絶縁層3bおよび第3下層絶縁層3cの3層の積層からなる下層絶縁層を櫛歯部上に形成して、絶縁抵抗測定テストクーポンを構成してもよい。   Insulation resistance measurement test coupons 13a and 13b in FIGS. 6A to 6C are respectively a lower insulating layer made of a laminate of a second lower insulating layer 3b and a third lower insulating layer 3c, and a third lower insulating layer 3c. It was an insulation resistance measurement test coupon for measuring the insulation resistance of the lower insulating layer consisting of only. Not only this but only the 1st lower layer insulating layer 3a and the 2nd lower layer insulating layer 3b are formed on a comb tooth part, and it is as an insulation resistance measurement test coupon of the 1st lower layer insulating layer 3a and the 2nd lower layer insulating layer 3b, respectively. Also good. In addition, an insulation resistance measurement test coupon is formed by forming, on the comb tooth portion, a lower insulating layer composed of three layers of the first lower insulating layer 3a, the second lower insulating layer 3b, and the third lower insulating layer 3c. May be.

(a)は、本発明の回路基板の要部を模式的に示す上面図であり、(b)は、(a)におけるA−A断面図である。(A) is a top view which shows typically the principal part of the circuit board of this invention, (b) is AA sectional drawing in (a). (a)は、下層絶縁層の全体厚と導電ペースト層に発生する最大歪の関係を示す図であり、(b)は、導電ペースト層に発生する最大歪と繰り返し応力が印加された場合の寿命の関係を示す図である。(A) is a figure which shows the relationship between the total thickness of a lower insulating layer, and the largest distortion generate | occur | produced in an electrically conductive paste layer, (b) is the case where the largest distortion and repeated stress which generate | occur | produce in an electrically conductive paste layer are applied. It is a figure which shows the relationship of a lifetime. (a)は、層厚測定テストクーポンの上面図であり、(b)は、(a)におけるB−B断面図である。(c)は、(a),(b)の層厚測定テストクーポンを用いて、下層絶縁層、導電ペースト層、上層絶縁層の各層厚を測定した結果である。(A) is a top view of a layer thickness measurement test coupon, (b) is BB sectional drawing in (a). (C) is the result of measuring each layer thickness of the lower insulating layer, the conductive paste layer, and the upper insulating layer using the layer thickness measurement test coupons of (a) and (b). 図3(a),(b)の層厚測定テストクーポンを配置した、本発明の回路基板の模式的な上面図である。FIG. 4 is a schematic top view of a circuit board of the present invention in which the layer thickness measurement test coupons of FIGS. 3 (a) and (b) are arranged. (a)は、密着性測定テストクーポンの上面図であり、(b)は、(a)におけるC−C断面図である。(A) is a top view of an adhesion measurement test coupon, (b) is a CC cross-sectional view in (a). (a)は、絶縁抵抗測定テストクーポンの上面図であり、(b)と(c)は、(a)におけるD−D断面図である。(A) is a top view of an insulation resistance measurement test coupon, (b) and (c) are DD sectional views in (a). 回路基板の代表的な断面構造を模式的に示す図である。It is a figure which shows typically the typical cross-section of a circuit board.

符号の説明Explanation of symbols

90,100,101 回路基板
101a 製品部
101b フレーム部
10 抵抗測定端子
11 層厚測定テストクーポン
12 密着性測定テストクーポン
13a,13b 絶縁抵抗測定テストクーポン
1 絶縁基材
2a〜2j 導体パターン
3a〜3c 下層絶縁層
3ah,3ai 開口部
4 導電ペースト層
5 上層絶縁層
90, 100, 101 Circuit board 101a Product part 101b Frame part 10 Resistance measurement terminal 11 Layer thickness measurement test coupon 12 Adhesion measurement test coupon 13a, 13b Insulation resistance measurement test coupon 1 Insulation substrate 2a-2j Conductor pattern 3a-3c Lower layer Insulating layer 3ah, 3ai Opening 4 Conductive paste layer 5 Upper insulating layer

Claims (20)

絶縁基材の表面に形成された導体パターンと、
当該導体パターンを覆って形成され、導体パターンを部分的に露出する開口部を有した下層絶縁層と、
当該下層絶縁層上に形成され、前記開口部において露出した導体パターンに接続する導電ペースト層と、
当該導電ペースト層を覆って形成される上層絶縁層とを有する回路基板であって、
当該回路基板に、前記導電ペースト層のための特性評価部位が設けられてなることを特徴とする回路基板。
A conductor pattern formed on the surface of the insulating substrate;
A lower insulating layer formed to cover the conductor pattern and having an opening partly exposing the conductor pattern;
A conductive paste layer formed on the lower insulating layer and connected to the conductor pattern exposed in the opening;
A circuit board having an upper insulating layer formed to cover the conductive paste layer,
A circuit board, wherein a characteristic evaluation site for the conductive paste layer is provided on the circuit board.
前記導電ペースト層が、前記開口部において露出される導体パターン同士を配線接続するジャンパー配線であり、
前記特性評価部位が、当該ジャンパー配線の抵抗値を測定する抵抗測定端子であることを特徴とする請求項1に記載の回路基板。
The conductive paste layer is a jumper wiring for wiring connecting conductor patterns exposed in the opening,
The circuit board according to claim 1, wherein the characteristic evaluation site is a resistance measurement terminal that measures a resistance value of the jumper wiring.
前記開口部が、前記露出した導体パターンにジャンパー配線が接続される第1開口部と、前記導電ペースト層が接続されずに、導体パターンが当該回路基板の表面に露出する第2開口部とからなり、
前記抵抗測定端子が、前記第1開口部において露出する導体パターンに連結し、当該第1開口部の近くに配置された前記第2開口部において露出する導体パターンであることを特徴とする請求項2に記載の回路基板。
The opening includes a first opening where a jumper wiring is connected to the exposed conductor pattern, and a second opening where the conductive paste layer is exposed to the surface of the circuit board without being connected to the conductive paste layer. Become
The resistance measurement terminal is a conductor pattern that is connected to a conductor pattern exposed in the first opening and exposed in the second opening disposed near the first opening. 2. The circuit board according to 2.
前記特性評価部位が、前記下層絶縁層、導電ペースト層、上層絶縁層のいずれか、もしくはそれらの組み合わせの各層厚を測定するのための、層厚測定テストクーポンであることを特徴とする請求項1に記載の回路基板。   The characteristic evaluation site is a layer thickness measurement test coupon for measuring each layer thickness of any one of the lower insulating layer, the conductive paste layer, the upper insulating layer, or a combination thereof. The circuit board according to 1. 前記層厚測定テストクーポンが、当該回路基板の表面に露出する絶縁基材と下層絶縁層の段差を測定する部位を有することを特徴とする請求項4に記載の回路基板。   The circuit board according to claim 4, wherein the layer thickness measurement test coupon has a portion for measuring a step between the insulating base material exposed on the surface of the circuit board and the lower insulating layer. 前記層厚測定テストクーポンが、当該回路基板の表面に露出する導体パターンと下層絶縁層の段差を測定する部位を有することを特徴とする請求項4または5に記載の回路基板。   6. The circuit board according to claim 4, wherein the layer thickness measurement test coupon has a portion for measuring a step between the conductor pattern exposed on the surface of the circuit board and the lower insulating layer. 前記層厚測定テストクーポンが、当該回路基板の表面に露出する下層絶縁層と導電ペースト層の段差を測定する部位を有することを特徴とする請求項4乃至6のいずれか1項に記載の回路基板。   The circuit according to any one of claims 4 to 6, wherein the layer thickness measurement test coupon has a portion for measuring a step between the lower insulating layer and the conductive paste layer exposed on the surface of the circuit board. substrate. 前記層厚測定テストクーポンが、当該回路基板の表面に露出する導電ペースト層と上層絶縁層の段差を測定する部位を有することを特徴とする請求項4乃至7のいずれか1項に記載の回路基板。   The circuit according to any one of claims 4 to 7, wherein the layer thickness measurement test coupon has a part for measuring a step between the conductive paste layer exposed on the surface of the circuit board and the upper insulating layer. substrate. 前記層厚測定テストクーポンが、当該回路基板の表面に露出する導体パターンと上層絶縁層の段差を測定する部位を有することを特徴とする請求項4乃至8のいずれか1項に記載の回路基板。   9. The circuit board according to claim 4, wherein the layer thickness measurement test coupon has a portion for measuring a step between the conductor pattern exposed on the surface of the circuit board and the upper insulating layer. 10. . 前記層厚測定テストクーポンが、両端に、当該回路基板の表面に露出する絶縁基材を有することを特徴とする請求項5乃至9のいずれか1項に記載の回路基板。   The circuit board according to any one of claims 5 to 9, wherein the layer thickness measurement test coupon has an insulating base material exposed on a surface of the circuit board at both ends. 前記層厚測定テストクーポンが、両端に、当該回路基板の表面に露出する導体パターンを有することを特徴とする請求項5乃至9のいずれか1項に記載の回路基板。   The circuit board according to any one of claims 5 to 9, wherein the layer thickness measurement test coupon has a conductor pattern exposed on a surface of the circuit board at both ends. 当該回路基板が、切り出されて製品となる製品部と、当該製品部を保持するためのフレーム部とからなり、
前記層厚測定テストクーポンが、前記フレーム部に形成されてなることを特徴とする請求項4乃至11のいずれか1項に記載の回路基板。
The circuit board consists of a product part that is cut out to become a product, and a frame part for holding the product part,
The circuit board according to claim 4, wherein the layer thickness measurement test coupon is formed on the frame portion.
前記特性評価部位が、前記導体パターンに対する導電ペースト層の密着性を測定するのための、密着性測定テストクーポンであることを特徴とする請求項1に記載の回路基板。   The circuit board according to claim 1, wherein the characteristic evaluation site is an adhesion measurement test coupon for measuring adhesion of the conductive paste layer to the conductor pattern. 前記密着性測定テストクーポンが、前記開口部において露出した導体パターン上に形成され、当該回路基板の表面に露出する導電ペースト層からなることを特徴とする請求項13に記載の回路基板。   The circuit board according to claim 13, wherein the adhesion measurement test coupon is formed of a conductive paste layer formed on a conductor pattern exposed in the opening and exposed on a surface of the circuit board. 当該回路基板が、切り出されて製品となる製品部と、当該製品部を保持するためのフレーム部とからなり、
前記密着性測定テストクーポンが、前記フレーム部に形成されてなることを特徴とする請求項13または14に記載の回路基板。
The circuit board consists of a product part that is cut out to become a product, and a frame part for holding the product part,
The circuit board according to claim 13 or 14, wherein the adhesion measurement test coupon is formed on the frame portion.
前記特性評価部位が、前記下層絶縁層の絶縁特性を測定するのための、絶縁抵抗測定テストクーポンであることを特徴とする請求項1に記載の回路基板。   The circuit board according to claim 1, wherein the characteristic evaluation site is an insulation resistance measurement test coupon for measuring an insulation characteristic of the lower insulating layer. 前記絶縁抵抗測定テストクーポンが、
櫛歯状に形成され、互いの櫛歯の側面を対向させて配置された一対の前記導体パターンと、当該一対の導体パターンの互いに対向する櫛歯部を覆って形成された前記下層絶縁層と、
前記開口部とからなることを特徴とする請求項16に記載の回路基板。
The insulation resistance measurement test coupon is
A pair of conductor patterns formed in a comb-like shape and arranged such that the side surfaces of the comb teeth face each other; and the lower insulating layer formed to cover the comb-tooth portions facing each other of the pair of conductor patterns; ,
The circuit board according to claim 16, comprising the opening.
前記下層絶縁層が、前記絶縁基材側から第1下層絶縁層、第2下層絶縁層および第3下層絶縁層の順に積層される3つの層で形成され、
前記櫛歯部を覆う下層絶縁層が、前記第2下層絶縁層と第3下層絶縁層とからなることを特徴とする請求項17に記載の回路基板。
The lower insulating layer is formed of three layers laminated in order of the first lower insulating layer, the second lower insulating layer and the third lower insulating layer from the insulating base material side,
The circuit board according to claim 17, wherein the lower insulating layer covering the comb-tooth portion includes the second lower insulating layer and the third lower insulating layer.
前記下層絶縁層が、前記絶縁基材側から第1下層絶縁層、第2下層絶縁層および第3下層絶縁層の順に積層される3つの層で形成され、
前記櫛歯部を覆う下層絶縁層が、前記第3下層絶縁層のみからなることを特徴とする請求項17に記載の回路基板。
The lower insulating layer is formed of three layers laminated in order of the first lower insulating layer, the second lower insulating layer and the third lower insulating layer from the insulating base material side,
18. The circuit board according to claim 17, wherein the lower insulating layer covering the comb-tooth portion is composed of only the third lower insulating layer.
当該回路基板が、切り出されて製品となる製品部と、当該製品部を保持するためのフレーム部とからなり、
前記絶縁抵抗測定テストクーポンが、前記フレーム部に形成されてなることを特徴とする請求項16乃至19のいずれか1項に記載の回路基板。
The circuit board consists of a product part that is cut out to become a product, and a frame part for holding the product part,
The circuit board according to claim 16, wherein the insulation resistance measurement test coupon is formed on the frame portion.
JP2003302938A 2003-08-27 2003-08-27 Circuit board layer thickness measurement method Expired - Fee Related JP4089555B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003302938A JP4089555B2 (en) 2003-08-27 2003-08-27 Circuit board layer thickness measurement method
US10/983,977 US7333346B2 (en) 2003-08-27 2004-11-09 Circuit board having test coupon and method for evaluating the circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003302938A JP4089555B2 (en) 2003-08-27 2003-08-27 Circuit board layer thickness measurement method

Publications (2)

Publication Number Publication Date
JP2005072458A true JP2005072458A (en) 2005-03-17
JP4089555B2 JP4089555B2 (en) 2008-05-28

Family

ID=34407070

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003302938A Expired - Fee Related JP4089555B2 (en) 2003-08-27 2003-08-27 Circuit board layer thickness measurement method

Country Status (1)

Country Link
JP (1) JP4089555B2 (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7616171B2 (en) 2006-09-20 2009-11-10 Lintec Corporation Connecting part of conductor pattern and conductor patterns-connected structure
JP2011159667A (en) * 2010-01-29 2011-08-18 Fujikura Ltd Method of manufacturing printed wiring board, and printed wiring board
JP2012174494A (en) * 2011-02-22 2012-09-10 Shin Etsu Polymer Co Ltd Electrostatic sensor sheet and manufacturing method thereof
JP2021019131A (en) * 2019-07-22 2021-02-15 株式会社伸光製作所 Printed wiring board

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7616171B2 (en) 2006-09-20 2009-11-10 Lintec Corporation Connecting part of conductor pattern and conductor patterns-connected structure
JP2011159667A (en) * 2010-01-29 2011-08-18 Fujikura Ltd Method of manufacturing printed wiring board, and printed wiring board
JP2012174494A (en) * 2011-02-22 2012-09-10 Shin Etsu Polymer Co Ltd Electrostatic sensor sheet and manufacturing method thereof
JP2021019131A (en) * 2019-07-22 2021-02-15 株式会社伸光製作所 Printed wiring board
JP7324559B2 (en) 2019-07-22 2023-08-10 株式会社伸光製作所 printed wiring board

Also Published As

Publication number Publication date
JP4089555B2 (en) 2008-05-28

Similar Documents

Publication Publication Date Title
EP1895820B1 (en) Wired circuit board and production method thereof
US7304247B2 (en) Circuit board with at least one electronic component
KR102060951B1 (en) Multilayer Wiring Boards for Electronic Component Inspection
US10531569B2 (en) Printed circuit board and method of fabricating the same
JP2001118701A (en) Low-resistance resistor for detecting current and its manufacturing method
JP6889672B2 (en) Wiring board for inspection equipment
JP4615427B2 (en) Printed circuit board
JPH11145628A (en) Printed wiring board
JP4089555B2 (en) Circuit board layer thickness measurement method
WO2022107225A1 (en) Probe-card multilayer wiring substrate and probe card
JP2021067666A (en) Metal probe structure and manufacturing method thereof
JP7207867B2 (en) wiring board
JPWO2020031844A1 (en) Resistor
JP4848676B2 (en) Component-embedded substrate, component-embedded module using the component-embedded substrate, and method of manufacturing the component-embedded substrate
US7333346B2 (en) Circuit board having test coupon and method for evaluating the circuit board
JP2006275579A (en) Test substrate and test device
JP2021189064A (en) Probe needle and probe unit
JPWO2020162266A1 (en) Resistor
JP2004319928A (en) Circuit substrate for rapid signal transmission
JP2007059777A (en) Multilayered printed circuit board and method for manufacturing the same
JP2003255017A (en) Contact sheet for electronic device inspection
JP4860761B2 (en) Adapter board, semiconductor device using the same, and method for measuring input / output signals between printed circuit boards
JP4049086B2 (en) Circuit board and interfacial resistance measurement method using the same
JP7192423B2 (en) Plating thickness determination method and multilayer wiring board manufacturing method
JP2011108717A (en) Rigid and flexible substrate, and method for manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051104

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070821

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071017

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071217

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080218

R150 Certificate of patent or registration of utility model

Ref document number: 4089555

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110307

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120307

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120307

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130307

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140307

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees