JP2005051045A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

Info

Publication number
JP2005051045A
JP2005051045A JP2003281490A JP2003281490A JP2005051045A JP 2005051045 A JP2005051045 A JP 2005051045A JP 2003281490 A JP2003281490 A JP 2003281490A JP 2003281490 A JP2003281490 A JP 2003281490A JP 2005051045 A JP2005051045 A JP 2005051045A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
upper
film
electrode
trench
process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003281490A
Other languages
Japanese (ja)
Inventor
Yohei Hiura
洋平 樋浦
Original Assignee
Sony Corp
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device, capable of reducing the resistance ratio when connecting the upper electrode of a trench capacitor to the diffusion layer of a transistor, and to provide a semiconductor device. <P>SOLUTION: In the method for manufacturing a semiconductor device, there are provided a process for forming an upper electrode film 15a on a capacitor insulating film 14 so that a trench 12 is buried, and for adjusting the etching rate of the upper electrode film 15a in the trench 12 so that the etching rate becomes lower from an inner-wall side to the center side; a process for etchedly removing the upper electrode film 15a to a trench lower portion 12a to form an upper electrode 15; a process for forming an insulating film on a substrate 11 and the upper electrode 15, so that an inner wall in a trench upper portion 12b is covered before the insulating film is etchedly removed to form a sidewall insulating film 16 on the sidewall of the trench upper portion 12b; and a process for forming an extraction electrode 17 connected to the upper electrode 15 by burying the trench upper portion 12b by a conductive film. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、DRAMのトレンチキャパシタを備えた半導体装置の製造方法および半導体装置に関する。 The present invention relates to a method of manufacturing a semiconductor device, and more particularly, relates to method of manufacturing a semiconductor device having a trench capacitor DRAM.

近年の半導体デバイスの微細化に伴い、特にDRAMセルにおいては、キャパシタの占有面積が縮小される傾向にあり、キャパシタ容量の増加は厳しい状況にある。 Recent miniaturization of semiconductor devices, particularly in a DRAM cell, there is a tendency that the area occupied by the capacitor is reduced, the increase in capacitance is in a difficult situation. このような状況下において、キャパシタ構造を工夫することによるキャパシタ容量の増加の検討が行われており、基板にトレンチを形成し、そこにキャパシタを作り込むトレンチ型のキャパシタ構造が検討されている(例えば、非特許文献1参照)。 Under such circumstances, has been made considering the increase in capacitance caused by devising a capacitor structure, a trench is formed on the substrate, a trench-type capacitor structure fabricated capacitors there has been studied ( For example, see non-Patent Document 1).

ここで、トレンチキャパシタを備えた半導体装置の従来の製造方法について説明する。 The following describes a conventional manufacturing method of a semiconductor device having a trench capacitor. まず、図4(a)に示すように、基板11上にマスクパターン(図示省略)を形成して、エッチングを行うことにより、基板11にトレンチ12を形成する。 First, as shown in FIG. 4 (a), to form a mask pattern (not shown) on the substrate 11, etching is performed to form a trench 12 in the substrate 11. 次いで、基板11におけるトレンチ12の下部領域(トレンチ下部12a)の内壁に不純物を導入して拡散層を形成し、下部電極13とする。 Then, by introducing impurities to form a diffusion layer on the inner wall of the lower region of the trench 12 (the trench bottom 12a) in the substrate 11, the lower electrode 13. その後、トレンチ12の内壁を覆うように基板11上にキャパシタ絶縁膜14を形成する。 Thereafter, a capacitor insulating film 14 on the substrate 11 so as to cover the inner wall of the trench 12.

次に、図4(b)に示すように、キャパシタ絶縁膜14が形成されたトレンチ12内を埋め込むように、化学的気相成長(Chemical Vapor Deposition(以下、CVDと略))法により、例えばポリシリコン膜からなる上部電極膜15aを成膜する。 Next, as shown in FIG. 4 (b), so as to bury the capacitor insulation film 14 is the trench 12 formed by a chemical vapor deposition (Chemical Vapor Deposition (hereinafter, CVD substantially)) by methods such forming an upper electrode film 15a made of a polysilicon film. 成膜時には、プロセスガス中にヒ素(As)等の不純物を添加することにより、上部電極膜15a中に不純物を導入する。 During film formation, by adding an impurity such as arsenic (As) in the process gas, an impurity is introduced into the upper electrode film 15a.

また、トレンチ12内の上部電極膜15aに確実に不純物を導入するために、上部電極膜15aをポリシリコンの多層膜で構成する場合もあり、この場合には、トレンチ12の内壁を覆うようにアンドープのポリシリコン層の薄膜を成膜し、その後、このポリシリコン層の表面にAsなどの不純物を吸着させる、という一連の工程を複数回行った後、トレンチ12の中心側をアンドープのポリシリコン層で埋め込む。 Further, in order to reliably introduce the impurity into the upper electrode film 15a of the trench 12, the upper electrode film 15a may also be composed of a multilayer film of polysilicon, in this case, so as to cover the inner wall of the trench 12 forming a thin film of undoped polysilicon layer, then, after a plurality of times a series of steps that, to adsorb impurities such as as the surface of the polysilicon layer, an undoped polysilicon center side of the trench 12 embedded in the layers.

この上部電極膜15aの成膜においては、上述したように上部電極膜15aが単層膜または多層膜であっても、トレンチ12内の上部電極膜15aの中心側にはシームA(合わせ目)が発生する。 In this upper electrode film 15a deposited, even upper electrode film 15a is a single layer film or a multilayer film as described above, the seam is on the center side of the upper electrode film 15a of the trench 12 A (seam) There occur.

次いで、図5(c)に示すように、エッチバックを行うことにより、上部電極膜15a(前記図4(b)参照)を下部電極13が設けられたトレンチ下部12aの深さまで後退させて、上部電極15を形成する。 Then, as shown in FIG. 5 (c), by etching back, and the upper electrode film 15a (see FIG. 4 (b)) the lower electrode 13 is retracted to the depth of the trench bottom 12a provided, forming the upper electrode 15.

その後、トレンチ12の上部領域(トレンチ上部12b)および基板11上に露出されたキャパシタ絶縁膜14を除去する。 Then, to remove the capacitor insulating film 14 exposed on the upper region (trench top 12b) and the substrate 11 of the trench 12. このようにして、トレンチ12内にトレンチキャパシタが形成される。 In this way, the trench capacitor is formed in the trench 12.

次に、図5(d)に示すように、トレンチ上部12bの内壁を覆うように、上部電極15上および基板11上に絶縁膜を成膜した後、上部電極15上および基板11上の絶縁膜をエッチング除去して、トレンチ上部12bの内壁に側壁絶縁膜16を形成する。 Next, as shown in FIG. 5 (d), so as to cover the inner wall of the trench upper 12b, after forming an insulating film on the upper electrode 15 and the substrate 11, insulating on the upper electrode 15 and the substrate 11 the film is removed by etching, to form the sidewall insulating film 16 on the inner wall of the trench upper 12b. この側壁絶縁膜16は寄生トランジスタの発生を防止するためのものであり、膜厚を十分にとる必要がある。 The sidewall insulating film 16 is for preventing the occurrence of the parasitic transistor, it is necessary to take the film thickness sufficiently. その後、トレンチ上部12bの最上部の側壁絶縁膜16を除去することで、トレンチ12の最上部の側壁を露出させる。 Thereafter, by removing the top of the sidewall insulating film 16 of the trench upper 12b, to expose the sidewalls of the top of the trench 12.

次に、トレンチ上部12bに導電性膜を埋め込んで、上部電極15と接続させた引き出し電極17を形成した後、基板11にトランジスタを形成し、このトランジスタの拡散層(図示省略)とトレンチキャパシタの上部電極15とを引き出し電極17を介して接続させる。 Then, by embedding a conductive film on the upper portion of the trench 12b, after forming the lead electrode 17 is connected to the upper electrode 15, the transistor is formed on the substrate 11, the diffusion layer of the transistor (not shown) and a trench capacitor It is connected through a lead electrode 17 and the upper electrode 15.

しかし、上述したような半導体装置の製造方法では、図5(c)に示したように、上部電極膜15a(図4(b)参照)をエッチバックして上部電極15を形成する際に、下部電極13が形成されたトレンチ下部12aの深さまで上部電極膜15aを後退させる。 However, when the manufacturing method of the semiconductor device as described above, to form a 5, as shown (c), the upper electrode film 15a upper electrode 15 (see FIG. 4 (b)) was etched back, to a depth of the trench bottom 12a of the lower electrode 13 is formed to retract the upper electrode film 15a. これにより、上部電極膜15aのシームA上部からもエッチャントが侵入し、上部電極15表面の中央部分が過剰に除去され、上部電極15表面に深い窪みBが形成される。 Thus, etchant penetrates from the seam A top of the upper electrode film 15a, a central portion of the upper electrode 15 surface is excessively removed, deep recesses B in the upper electrode 15 surface is formed.

また、上部電極膜15aを多層膜で形成する場合には、成膜工程と不純物吸着工程を繰り返すことから、トレンチ12内における上部電極膜15aの膜厚方向には、複数の不純物吸着層が形成される。 In the case of forming the upper electrode film 15a a multilayer film, since the repeated film formation step and the impurity adsorption step, the film thickness direction of the upper electrode film 15a in the trench 12, a plurality of impurity adsorption layer is formed It is. ここで、この不純物吸着層近傍の不純物濃度は局所的に高く、一般的に不純物濃度が高いほうがエッチングレートは高くなる。 Here, the impurity concentration of the impurity adsorption layer near locally high, generally the higher the impurity concentration of the etching rate is high. このため、上部電極膜15aをエッチバックして上部電極15を形成する際に、上部電極15の表面における複数の不純物吸着層の近傍が過剰に除去されることで、上部電極15の表面が凹凸状(図示省略)になり易い傾向があった。 Therefore, when forming the upper electrode 15 and upper electrode film 15a is etched back, that is near the plurality of impurity adsorption layer on the surface of the upper electrode 15 is excessively removed, unevenness surface of the upper electrode 15 Jo had tendency becomes (not shown).

このように、上部電極15の表面に窪みBが生じ、また、表面が凹凸状になることで、図5(d)に示すように、トレンチ上部12aの内壁に膜厚の厚い側壁絶縁膜16を形成する際、トレンチ上部12aの内壁を覆うように絶縁膜を上部電極15上に成膜した後、上部電極15上の絶縁膜をエッチング除去すると、上部電極15表面の窪みBや凹部に絶縁膜が残留し易い。 Thus, cause B depressions on the surface of the upper electrode 15, also a surface that is uneven, FIG. 5 (d), the side walls thick film thickness on the inner wall of the trench upper 12a insulating film 16 When forming the insulating the insulating film so as to cover the inner wall of the trench upper 12a was deposited on the upper electrode 15, the insulating film on the upper electrode 15 when etching away the recess B and the concave portion of the upper electrode 15 surface film remains easy.

このため、上部電極15上に引き出し電極17を形成して接続させる場合の抵抗が高くなる傾向があった。 Therefore, there is a tendency that resistance when to connect to form a lead electrode 17 on the upper electrode 15 is increased. これにより、基板11に形成するトランジスタの拡散層とトレンチキャパシタの上部電極15とを引き出し電極17を介して接続させる場合の抵抗が高くなり、導通不良が発生して歩留りを低下させる、といった問題が生じていた。 Thus, the resistance in the case of connecting via the electrodes 17 drawn out and the upper electrode 15 of the diffusion layer and the trench capacitor of the transistor to be formed on the substrate 11 is increased, reducing the yield conduction failure occurs, such a problem is occur it was.

上記課題を解決するために、本発明の半導体装置の製造方法は、基板に形成されたトレンチの内壁に、少なくともキャパシタ絶縁膜および上部電極を下層から順に積層してなるトレンチキャパシタを備えた半導体装置の製造方法であって、トレンチを埋め込むようにキャパシタ絶縁膜上に上部電極膜を成膜するとともに、トレンチ内における上部電極膜のエッチングレートを内壁側から中心側に向かって低くなるように調整する第1工程と、上部電極膜をトレンチの下部領域までエッチング除去して、上部電極を形成する第2工程と、上部電極が形成されたトレンチの内壁を覆うように、基板上および上部電極上に絶縁膜を成膜した後、基板上および上部電極上の絶縁膜をエッチング除去して、トレンチの上部領域の内壁に側壁絶縁膜を形成 In order to solve the above problems, a method of manufacturing a semiconductor device of the present invention, the inner wall of a trench formed in a substrate, a semiconductor device having a trench capacitor formed by laminating in this order from the lower layer at least a capacitor insulating film and an upper electrode a method of manufacturing, with the formation of the upper electrode film on the capacitor insulating film to fill the trench, is adjusted to be lower the etching rate of the upper electrode film toward the center from the inner wall side in the trench a first step, the upper electrode film is removed by etching until the lower region of the trench, and a second step of forming an upper electrode so as to cover the inner wall of the trench where the upper electrode is formed, on the substrate and on the upper electrode after forming the insulating film, the insulating film on the substrate and the upper electrode is removed by etching, forming a sidewall insulating film on the inner wall of the upper region of the trench る第3工程と、側壁絶縁膜が形成されたトレンチの上部領域を導電性膜で埋め込むことで、上部電極に接続された引き出し電極を形成する第4工程とを有することを特徴としている。 A third step that, by embedding the upper region of the trench sidewall insulating film is formed of a conductive film, is characterized by a fourth step of forming a lead-out electrode connected to the upper electrode.

このような半導体装置の製造方法によれば、トレンチ内における上部電極膜のエッチングレートが内壁側から中心側に向かって低くなるように調整される。 According to the manufacturing method of the semiconductor device, the etching rate of the upper electrode film in the trench is adjusted to be lower toward the center side from the inner wall side. これにより、上部電極膜をエッチング除去して上部電極を形成する際には、上記エッチングレートに依存した状態で上部電極膜が除去されるため、トレンチの中心側、特にシーム近傍部の上部電極膜はエッチングされにくい状態となる。 Thus, when the upper electrode film is removed by etching to form the upper electrode, since the upper electrode film is removed in a state that depends on the etching rate, the center side of the trench, in particular the upper electrode film of the seam vicinity a state hard to be etched. このため、上部電極膜のシームからエッチャントが浸入しても、従来の技術で説明した半導体装置のように、上部電極表面の中央部分が過剰に除去されることなく、深い窪みが生じるのを防ぐことができる。 Therefore, even if the etchant is infiltrated from the seam of the upper electrode film, as in the semiconductor device described in the prior art, without the central portion of the upper electrode surface is excessively removed, prevent the deep depression occurs be able to.

また、トレンチ内の上部電極膜における膜厚方向の中央部には、エッチングレートが局所的に高くなる部分がないことから、上部電極膜をエッチング除去して上部電極を形成する際に、上部電極膜が局所的に過剰に除去されるのを防止することができ、上部電極の表面が凹凸状になるのを抑制することができる。 The central portion of the thickness direction of the upper electrode film in the trench, since the etching rate is no locally becomes higher portion, when forming the upper electrode and the upper electrode film is removed by etching, the upper electrode film can be prevented from being locally excessively removed, it is possible that the surface of the upper electrode inhibited from uneven.

したがって、この後の膜厚の厚い側壁絶縁膜を形成する工程で、トレンチの上部領域の内壁を覆うように基板上および上部電極上に絶縁膜を成膜し、上部電極上の絶縁膜を除去する際に、上部電極表面に絶縁膜が残留するのを防止できる。 Therefore, in the step of forming a thick sidewall insulating film of the film thickness after this, an insulating film on the substrate and on the upper electrode so as to cover the inner wall of the upper region of the trench, removing the insulating film on the upper electrode when, can prevent the upper electrode surface of the insulating film remains.

また、上記製造方法によって得られる半導体装置としては、基板に形成されたトレンチの内壁に、少なくともキャパシタ絶縁膜および上部電極を下層から順に積層してなるトレンチキャパシタを備えた半導体装置であって、トレンチ内の上部電極は内壁側から中心側に向かってエッチングレートが低くなるように形成されていることを特徴としている。 As the semiconductor device obtained by the above production method, the inner wall of a trench formed in a substrate, a semiconductor device having a trench capacitor formed by laminating in this order from the lower layer at least a capacitor insulating film and the upper electrode, the trench the upper electrode of the inner is characterized in that it is formed such that the etch rate becomes lower toward the center side from the inner wall side.

このような半導体装置によれば、トレンチ内における上部電極が内壁側から中心側に向かってエッチングレートが低くなるように形成されることで、上部電極の表面はエッチングによる深い窪みや凹凸が抑制された状態となり、窪みや凹部内への絶縁膜の残留が防止される。 According to such a semiconductor device, by which the upper electrode is formed such that the etch rate becomes lower toward the center side from the inner wall side of the trench, the surface of the upper electrode is suppressed deep depressions or irregularities by etching becomes a state, residual insulating film on the depression and the recess can be prevented. このため、この上部電極と上部電極上に設けられる引き出し電極とを接続する場合の抵抗を低くすることができる。 Therefore, it is possible to reduce the resistance when connecting the lead-out electrode provided on the upper electrode and the upper electrode. したがって、トレンチキャパシタの上部電極と基板に設けられるトランジスタの拡散層とを、引き出し電極を介して接続する際の低抵抗化を図ることができ、導通を確実にとることができる。 Therefore, a diffusion layer of the transistor provided in the upper electrode and the substrate of the trench capacitor, it is possible to reduce the resistance when connecting via the extraction electrode, it can take to ensure continuity.

以上説明したように、本発明の半導体装置の製造方法およびこれによって得られる半導体装置によれば、トレンチ内における上部電極膜のエッチングレートは内壁側から中心側に向かって低くなるように調整される。 As described above, according to the manufacturing method and a semiconductor device obtained by this semiconductor device of the present invention, the etching rate of the upper electrode film in the trench is adjusted to be lower toward the center side from the inner wall side . これにより、エッチングレートに依存した状態で、上部電極膜のエッチバックを行い、上部電極を形成する際に、上部電極膜のシームからエッチャントが浸入しても、トレンチの中心側の上部電極膜のエッチングが抑制される。 Thus, in a state that depends on the etching rate, etched back of the upper electrode film, when forming the upper electrode, the seam of the upper electrode film even etchant penetrates, the upper electrode film in the center side of the trench etching is suppressed. このため、上部電極表面の中央部分が過剰に除去されることなく、上部電極表面に深い窪みが生じるのを防ぐことができる。 Therefore, without the central portion of the upper electrode surface is excessively removed, it is possible to prevent the indentation depth to the upper electrode surface occurs. また、トレンチ内の上部電極膜における膜厚方向の中央部には、エッチングレートが局所的に高くなる部分がないことから、上部電極膜をエッチング除去して上部電極を形成する際に、上部電極膜が局所的に過剰に除去されることがなく、上部電極の表面が凹凸状になるのを抑制することができる。 The central portion of the thickness direction of the upper electrode film in the trench, since the etching rate is no locally becomes higher portion, when forming the upper electrode and the upper electrode film is removed by etching, the upper electrode film can be inhibited from without being locally excessively removed, the surface of the upper electrode becomes uneven.

したがって、トレンチの上部領域の内壁に側壁絶縁膜を形成する工程で、上部電極表面に絶縁膜が残留するのを防止することができる。 Therefore, in the step of forming the sidewall insulating films on the inner wall of the upper region of the trench, it is possible to prevent the upper electrode surface of the insulating film remains. このため、上部電極上に引き出し電極を形成して接続させた場合の抵抗を低くすることができる。 Therefore, it is possible to reduce the resistance when were connected to form a lead electrode on the upper electrode. したがって、トレンチキャパシタの上部電極と、基板に設けられるトランジスタの拡散層とを引き出し電極を介して接続する際の、低抵抗化が図れるとともに、導通を確実にとることができ、歩留りを向上させることが可能である。 Therefore, the upper electrode of the trench capacitor, when connected through the extraction electrode and the diffusion layer of the transistor provided in the substrate, with low resistance can be achieved, conduction can take reliably, to improve the yield it is possible.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings.

(第1実施形態) (First Embodiment)
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図1〜図3の製造工程断面図によって説明する。 An example of an embodiment relating to the method of the present invention will be described referring to manufacturing step sectional views of FIGS. 本実施形態においては、半導体装置の構成を製造工程順に説明する。 In the present embodiment, the structure of the semiconductor device in the order of manufacturing steps. なお、従来の技術で説明したものと同様の構成には同一の番号を付して説明する。 Incidentally, the same components as those described in the prior art are denoted by the same reference numbers.

まず、図1(a)に示すように、通常のトレンチを形成する技術と同様に、例えばシリコン基板からなる基板11上に、マスクパターン(図示省略)を形成し、エッチングを行うことにより、基板11にトレンチ12を形成する。 First, as shown in FIG. 1 (a), similarly to the technique for forming a conventional trench, on a substrate 11 made of, for example, a silicon substrate, forming a mask pattern (not shown), by etching, the substrate 11 to form a trench 12.

次いで、例えば固相拡散法により、基板11におけるトレンチ12の下部(トレンチ下部12a)の内壁に、例えばヒ素(As)をドーピングして拡散層を形成し、この拡散層を下部電極13とする。 Then, for example, by solid phase diffusion method, the inner wall of the lower portion of the trench 12 (the trench bottom 12a) of the substrate 11, for example, arsenic (As) doped to form a diffusion layer, the diffusion layer and the lower electrode 13. その後、トレンチ12の内壁を覆うように基板11上に、例えば酸窒化シリコンからなるキャパシタ絶縁膜14を成膜する。 Thereafter, it deposited on the substrate 11 so as to cover the inner wall of the trench 12, for example, a capacitor insulating film 14 made of silicon oxynitride.

次に、図1(b)に示すように、例えば原料ガスとしてシランガス(SiH4)を用いたCVD法により、キャパシタ絶縁膜14が形成されたトレンチ12を埋め込むように、ポリシリコンからなる上部電極膜15aを成膜する。 Next, as shown in FIG. 1 (b), for example, by a CVD method using a silane gas (SiH4) as a source gas, so as to fill the trench 12 in which the capacitor insulating film 14 is formed, the upper electrode film made of polysilicon 15a forming a. ここで、成膜時には、プロセスガス中に例えばAsからなる不純物を添加し、トレンチ12内を埋め込むまでの間、プロセスガス中への不純物の添加量を経時的に徐々に低減させる。 Here, at the time of film formation, the addition of impurities consisting of the process gas, for example, As, until buried trench 12, over time to gradually reduce the amount of impurities into the process gas.

このように上部電極膜15aを成膜することで、トレンチ12内の上部電極膜15aは内壁側から中心側に向かって徐々に低濃度となるような連続的な不純物の濃度勾配を有して形成される。 By thus forming the upper electrode film 15a, an upper electrode film 15a of the trench 12 with a concentration gradient of continuous impurities such that gradually lower concentration toward the center side from the inner wall side It is formed. 一般的に、膜中の不純物は低濃度である方がエッチングレートが低いため、トレンチ12内の上部電極膜15aのエッチングレートは内壁側から中心側に向かって連続的に低くなるように形成される。 In general, the impurities in the film for better low concentration is low etching rate, the etching rate of the upper electrode film 15a of the trench 12 is formed to be continuously lowered toward the center from the inner wall side that.

ここで、上部電極膜15aを成膜する際のプロセスガス中への不純物の添加量は、後工程でこの上部電極膜15aをエッチバックする際のエッチング条件により調整し、また、トレンチキャパシタの上部電極として十分に導電性がとれる範囲で調整することとする。 Here, the amount of impurities to the process gas in forming the upper electrode film 15a is the upper electrode film 15a in a later step by adjusting etching conditions for etching back, also, the top of the trench capacitor and adjusting a sufficiently range conductivity take as an electrode.

また、本実施形態では、トレンチ12内の上部電極膜15aのエッチングレートを、内壁側から中心側に向かって連続的に低くなるように調整することで、トレンチ12内における上部電極膜15aの内壁側と中心側とのエッチングレートの差を少なくしている。 Further, in the present embodiment, the etching rate of the upper electrode film 15a of the trench 12, is adjusted to be continuously lowered toward the center from the inner wall, the inner wall of the upper electrode film 15a in the trench 12 and to reduce the difference in etching rates between the side and the center side. この場合、後工程で上部電極膜15aをエッチング除去して上部電極を形成する際に、トレンチ12内の上部電極表面の中央部分が顕著に突出した凸状となることがなく、好ましい。 In this case, when forming the upper electrode and the upper electrode film 15a is removed by etching in a later step, without the central portion of the upper electrode surface is significantly protruding convex trench 12, preferably.

次に、図2(c)に示すように、エッチングガスとして例えば六フッ化イオウ(SF 6 )を用いたドライエッチング法により、上記エッチングレートに依存した状態でエッチバックを行い、下部電極13が形成されたトレンチ下部12aまで、上部電極膜15a(前記図1(b)参照)を除去して、上部電極15を形成する。 Next, as shown in FIG. 2 (c), by dry etching using, for example, sulfur hexafluoride as the etching gas (SF 6), etched back in a state that depends on the etching rate, the lower electrode 13 until the trench bottom 12a formed, the upper electrode film 15a (see FIG. 1 (b)) is removed to form the upper electrode 15.

なお、ここではエッチングガスとしてSF 6を用いたが、例えば臭化水素(HBr)を用いてもよく、この場合には上部電極膜15aを成膜する際のプロセスガス中への不純物の添加量を適宜調整して、エッチングレートを調整することとする。 Note that, although using SF 6 as an etching gas, for example may be used hydrogen bromide (HBr), amount of impurities of the upper electrode film 15a in this case into the process gas at the time of film formation by appropriately adjusting the, and adjusting the etch rate.

この際、トレンチ12内の上部電極膜15aのエッチングレートは内壁側から中心側に向かって低くなるように調整されているため、中心側がエッチングされにくい状態となる。 At this time, the etching rate of the upper electrode film 15a of the trench 12 because it is adjusted to be lower toward the center side from the inner wall, the center side becomes a state difficult to be etched. これにより、上部電極膜15aのシームA上部からエッチャントが侵入しても、上部電極15表面の中央部分が過剰にエッチングされて深い窪みを形成することがなく、上部電極15表面は中央部が盛り上がった形状となる。 Thus, even etchant from the seam A top of the upper electrode film 15a intrudes, without the central portion of the upper electrode 15 surface is formed a depression deeper is excessively etched, the upper electrode 15 surface raised central portion It was a shape.

その後、トレンチ12の上部領域(トレンチ上部12b)に露出されたキャパシタ絶縁膜14を除去することで、トレンチ12内にトレンチキャパシタを形成する。 Thereafter, by removing the capacitor insulating film 14 exposed in the upper region of the trench 12 (the trench top 12b), forming a trench capacitor in the trench 12.

次に、図2(d)に示すように、トレンチ上部12bの内壁を覆うように、基板11上および上部電極15上に、例えばテトラエトキシシラン(TEOS)からなる、膜厚の厚い絶縁膜を成膜する。 Next, as shown in FIG. 2 (d), so as to cover the inner wall of the trench upper 12b, on the substrate 11 and the upper electrode 15 made of, for example, tetraethoxysilane (TEOS), the thickness of thick insulating film It is deposited. 次いで、エッチバック工程を行って、基板11上および上部電極15上の絶縁膜を除去し、トレンチ上部12bの側壁に絶縁膜を残存させることで、側壁絶縁膜(カラー酸化膜)16を形成する。 Then, by performing an etch-back process to remove the insulating film on the substrate 11 and the upper electrode 15, by leaving the insulating film on the sidewall of the trench upper 12b, to form the sidewall insulating film (color oxide film) 16 . その後、通常のリソグラフィーおよびエッチングを行うことにより、トレンチ上部12bの最上部の側壁絶縁膜16を除去し、側壁を露出させる。 Thereafter, by performing the conventional lithography and etching, to remove the sidewall insulating film 16 of the top of the trench upper 12b, to expose the sidewalls.

次に、図3(e)に示すように、トレンチ上部12bに例えばAsが導入されたポリシリコンからなる導電性膜を埋め込んで、上部電極15上に引き出し電極17を形成する。 Next, as shown in FIG. 3 (e), by burying a conductive film made of polysilicon for example, As is introduced into the upper portion of the trench 12b, to form a lead electrode 17 on the upper electrode 15.

以下、通常のDRAMプロセスを経てDRAMを形成する。 Hereinafter, to form a DRAM via a conventional DRAM process. 基板11にトランジスタを形成し、このトランジスタの拡散層(図示省略)とトレンチキャパシタの上部電極15とを引き出し電極17を介して接続させる。 Transistor is formed on the substrate 11, the diffusion layer of the transistor (not shown) and is connected through a lead electrode 17 and the upper electrode 15 of the trench capacitor.

このような半導体装置の製造方法および半導体装置によれば、トレンチ12内における上部電極膜15aのエッチングレートは内壁側から中心側に向かって低くなるように調整される。 According to the manufacturing method and a semiconductor device having such a semiconductor device, the etching rate of the upper electrode film 15a in the trench 12 is adjusted to be lower toward the center side from the inner wall side. これにより、上部電極膜15aをエッチング除去して上部電極15を形成する際には、上記エッチングレートに依存した状態で上部電極膜15aが除去され、トレンチ12の中心側の上部電極膜15aはエッチングされにくい状態となる。 Thus, when forming the upper electrode 15 is an upper electrode film 15a is removed by etching, the upper electrode film 15a in a state that depends on the etching rate is removed, the center side of the upper electrode film 15a of the trench 12 is etched the not easily state that is. このため、上部電極膜15aのシームAからエッチャントが浸入しても、従来の技術で図5(c)を用いて説明したように、上部電極15表面の中央部分が過剰に除去されることなく、上部電極15表面に深い窪みが生じるのを防ぐことができる。 Therefore, even if the etchant is infiltrated from the seam A of the upper electrode film 15a, as described with reference to FIG. 5 (c) in the prior art, without the central portion of the upper electrode 15 surface is excessively removed , it is possible to prevent the indentation depth to the upper electrode 15 surface occurs.

また、トレンチ12内の上部電極膜15aには不純物が偏在する部分がなく、トレンチ12における上部電極膜15aの膜厚方向の中央部には、エッチングレートが局所的に高くなる部分がないことから、上部電極膜15aをエッチング除去して上部電極15を形成する際に、上部電極膜15aが局所的に過剰に除去されるの防止することができる。 Further, there is no portion where localized impurities in the upper electrode film 15a of the trench 12, in the center of the thickness direction of the upper electrode film 15a in the trench 12, since the etching rate is no locally becomes higher portion , when forming the upper electrode 15 and upper electrode film 15a is removed by etching, the upper electrode film 15a can be prevented from being locally excessively removed. このため、上部電極15の表面が凹凸状になるのを抑制することができる。 Therefore, it is possible that the surface of the upper electrode 15 to suppress from becoming uneven.

したがって、この後のトレンチ上部12bの内壁に側壁絶縁膜16を形成する工程で、トレンチ12bの内壁を覆うように上部電極15上に膜厚の厚い絶縁膜を成膜し、上部電極15上の絶縁膜をエッチング除去する際に、上部電極15表面に絶縁膜が残留しにくくなる。 Therefore, in the step of forming the sidewall insulating film 16 on the inner wall of the trench upper 12b that follow, a thick insulating film thickness is deposited on the upper electrode 15 so as to cover the inner wall of the trench 12b, the upper electrode 15 of the in etching removal of the insulating film, the insulating film on the upper electrode 15 surface it is hard to remain.

このため、上部電極15上に引き出し電極17を形成して接続させた場合の抵抗を低くすることができる。 Therefore, it is possible to reduce the resistance when were connected to form a lead electrode 17 on the upper electrode 15. したがって、この引き出し電極17を介してトレンチキャパシタの上部電極15と、基板11に形成されたトランジスタの拡散層とを接続する場合の低抵抗化を図ることができ、導通を確実にとることができるため、歩留りを向上させることができる。 Therefore, the upper electrode 15 of the trench capacitor via the lead electrode 17, it is possible to reduce the resistance when connecting the diffusion layer of the transistor formed on the substrate 11, it can take to ensure continuity Therefore, it is possible to improve the yield.

さらに、本実施形態では、トレンチ12内に上部電極膜15aを埋め込むまでの間、プロセスガス中の不純物の添加量を徐々に少なくし、トレンチ12内における上部電極膜15aの不純物濃度を内壁側から中心側に向かって連続的に低くなるように調整することで、内壁側から中心側に向かってエッチングレートが連続的に低くなるように調整した。 Further, in this embodiment, until embedding the upper electrode film 15a in the trench 12, gradually reducing the amount of impurities in the process gas, the impurity concentration of the upper electrode film 15a in the trench 12 from the inner wall side toward the center by adjusting so as continuously low, toward the center from the inner wall side was controlled such that the etch rate is continuously low. これにより、トレンチ12内における上部電極膜15aの内壁側と中心側とで、エッチングレートの差が少ないことから、上部電極15表面の中央部が顕著に突出した凸状となるのを防ぎ、上部電極15表面をより平坦に形成することができる。 Thus, in the inner wall side and the central side of the upper electrode film 15a in the trench 12, since it is less difference in etching rate prevents the central portion of the upper electrode 15 surface is significantly protruding convex upper it can be more flatly form an electrode 15 surface.

また、上部電極膜15aの成膜時におけるプロセスガス中の不純物の添加量を調整することにより、上部電極膜15aのエッチングレートを変化させることができるため、上部電極15の表面形状を再現性よく制御することができる。 Further, by adjusting the amount of impurities in the process gas during deposition of the upper electrode film 15a, it is possible to vary the etching rate of the upper electrode film 15a, reproducibly the surface shape of the upper electrode 15 it is possible to control.

(第2実施形態) (Second Embodiment)
また、本発明の半導体装置は、次のような方法によっても製造することができる。 Further, the semiconductor device of the present invention can be also produced by the following method. ここで、第2実施形態の製造方法について図1〜図2を用いて説明する。 Here it will be described with reference to FIGS. 1 and 2 a method of manufacturing the second embodiment. なお、トレンチ12内に上部電極膜15aを成膜する工程以外は、第1実施形態と同様の工程で行うことする。 Incidentally, other than the step of forming the upper electrode film 15a in the trench 12 is that carried out by the same steps as the first embodiment.

本実施形態では、図1(b)に示す上部電極膜15aが、例えばシリコンゲルマニウム(SiGe)から構成されることとする。 In the present embodiment, the upper electrode film 15a shown in FIG. 1 (b), and it is composed of, for example, silicon germanium (SiGe). ここでは、例えばシリコンの原料ガスとしてシランガス(SiH 4 )、ゲルマニウムの原料ガスとしてゲルマンガス(GeH 4 )を用いたCVD法により、トレンチ12内にSiGe膜を埋め込む際に、プロセス雰囲気中のGeH 4の添加量を徐々に低減する。 Here, for example, silane gas (SiH 4) as a source gas for silicon, by CVD using germane gas (GeH 4) as a source gas for germanium, when embedding the SiGe film in the trench 12, GeH 4 in the process atmosphere gradually to reduce the amount of. このようにして、トレンチ12の内壁側から中心側に向かってGeの含有率が徐々に低くなるように膜組成を連続的に変化させたSiGe膜を成膜する。 In this way, the formation of the SiGe film and the film composition is continuously changed to be gradually lower the content of Ge toward the center from the inner wall of the trench 12. 一般的に、SiGe膜はGe含有率の低い方がエッチングレートが低いことから、トレンチ12内の上部電極膜15aのエッチングレートは内壁側から中心側に向かって連続的に低くなるように調整される。 Generally, SiGe film since the lower of the Ge content is low etching rate, the etching rate of the upper electrode film 15a of the trench 12 is adjusted to be continuously lowered toward the center from the inner wall side that.

ここではSiGe膜のGeの含有率を徐々に低減することとしたが、トレンチ12の中心側をGeを含有しないポリシリコン膜とすることで、トレンチ12内における上部電極膜15aの中心側のエッチングレートが低くなるように調整してもよい。 Here it was decided to reduce gradually the content of Ge in the SiGe film, the center of the trench 12 by a polysilicon film containing no Ge, etching the central side of the upper electrode film 15a in the trench 12 rate may be adjusted to be lower.

また、SiGe膜のGeの含有率を徐々に低減することで、トレンチ12内の上部電極膜15aのエッチングレートが内壁側から中心側に向かって連続的に低くなるように調整されることとしたが、トレンチ12の内壁側から中心側に向かってSiGe膜中のGeの含有率を段階的に低減させることで、エッチングレートが段階的に低くなるように調整してもよい。 Moreover, by reducing progressively the content of Ge in the SiGe film, was the etching rate of the upper electrode film 15a of the trench 12 is adjusted to be continuously lowered toward the center from the inner wall side but, by toward the center from the inner wall of the trench 12 reduces the content of Ge in the SiGe film stepwise, the etching rate may be adjusted to be stepwise lowered. この場合にはプロセスガス中のGeの添加量を段階的に低くなるように調整することとする。 In this case the adjusted to be stepwise lowered the amount of Ge in the process gas.

なお、上部電極膜15aの成膜時には、プロセスガス中に例えばAsからなる不純物を一定量添加して、上部電極膜15aに不純物を導入することとする。 At the time of deposition of the upper electrode film 15a, the impurities consisting of in the process gas for example, As with a certain amount added, and introducing an impurity into the upper electrode film 15a. この後の工程は第1実施形態と同様であり、図2(c)に示すように、エッチングガスとして例えば六フッ化イオウ(SF 6 )を用いたドライエッチング法により、上記エッチングレートに依存した状態でエッチバックを行い、上部電極膜15a(前記図1(b)参照)をトレンチ下部12aまで除去して、上部電極15を形成する。 Subsequent steps are the same as in the first embodiment, as shown in FIG. 2 (c), by dry etching using, for example, sulfur hexafluoride as the etching gas (SF 6), depending on the etching rate etched back in the state, the upper electrode film 15a (FIG 1 (b) refer) removing up to the trench bottom 12a, an upper electrode 15.

このような半導体装置の製造方法およびこれにより得られる半導体装置によっても、第1実施形態と同様の効果を奏することができる。 With such a semiconductor device manufacturing method and thereby the semiconductor device obtained, it is possible to obtain the same effect as the first embodiment.

なお、本実施形態では、SiGeからなる上部電極膜15aを成膜する際に、Asからなる不純物を一定量添加する例について説明したが、本発明はこれに限定されることなく、プロセスガス中のGeH 4の添加量を徐々に低減するとともに、第1実施形態と同様に、不純物の添加量を徐々に低減させてもよい。 In the present embodiment, when forming the upper electrode film 15a made of SiGe, an example has been described in which the addition of a certain amount of impurities consisting of As, but the present invention is not limited thereto, the process gas gradually while reducing the amount of GeH 4, similar to the first embodiment, it may be gradually reduced amount of impurities.

これにより、トレンチ12内の内壁側から中心側に向かって、上部電極膜15aのGe含有率を低減させるとともに、不純物濃度も低くなるように調整することが可能である。 Accordingly, toward the center from the inner wall of the trench 12, along with reducing the Ge content of the upper electrode film 15a, it is possible to adjust so that the impurity concentration becomes low. この場合には、上部電極膜15a中のGe含有率の差だけでなく、不純物濃度の差によっても上部電極膜15aのエッチングレートを調整することができるため、上部電極膜15aのエッチングレートをより細かく制御することが可能である。 In this case, not only the difference in Ge content in the upper electrode film 15a, since it is possible to adjust the etching rate of the upper electrode film 15a by the difference in impurity concentration, more the etching rate of the upper electrode film 15a it is possible to finely control.

(第3実施形態) (Third Embodiment)
また、本発明の半導体装置は、次のような方法によっても製造することができる。 Further, the semiconductor device of the present invention can be also produced by the following method. ここで、第3実施形態の製造方法について図1〜図2を用いて説明する。 Here it will be described with reference to FIGS. 1 and 2 for manufacturing method of the third embodiment. なお、トレンチ12内に上部電極膜15aを成膜する工程以外は、第1実施形態と同様の工程で行うことする。 Incidentally, other than the step of forming the upper electrode film 15a in the trench 12 is that carried out by the same steps as the first embodiment.

本実施形態では、トレンチ12内における上部電極膜15aのエッチングレートが段階的に低くなるように調整した例について説明する。 In the present embodiment, an example in which the etching rate of the upper electrode film 15a is adjusted to be stepwise lowered in the trench 12. ここでは、上部電極膜15aがポリシリコンの多層膜で構成されることとする。 Here, it is assumed that the upper electrode film 15a is composed of a multilayer film of polysilicon.

まず、図1(b)に示すように、キャパシタ絶縁膜14が形成されたトレンチ12の内壁を覆うように、上部電極膜15aを構成するポリシリコン層の薄膜を形成する成膜工程を行う。 First, as shown in FIG. 1 (b), so as to cover the inner wall of the trench 12 in which the capacitor insulating film 14 is formed, the film formation step of forming a thin film of poly-silicon layer constituting the upper electrode film 15a. その後、例えばAsからなる不純物を上記ポリシリコン層の表面に吸着させる不純物吸着工程を行い、上記成膜工程と不純物吸着工程とを複数回繰り返して行うこととする。 Then, for example, impurities of As an impurity is adsorption step for adsorbing to the surface of the polysilicon layer, and that is repeated a plurality of times and the deposition step and the impurity adsorption step.

この際、トレンチ12の埋め込みが完了する前に、熱処理を行い堆積されたポリシリコン層中に不純物を均一に拡散させる。 At this time, before the embedding of the trench 12 is completed, to uniformly diffuse the impurity into the polysilicon layer deposited by heat treatment. その後、アンドープのポリシリコン層でトレンチ12の中心側を埋め込むことで、トレンチ12の内壁側を不純物が拡散されたポリシリコン層、中心側をアンドープのポリシリコン層とし、2段階に不純物濃度が変化するように調整する。 Then, by embedding the center side of the trench 12 in the undoped polysilicon layer, a polysilicon layer in which impurities are diffused inner wall of the trench 12, and the center side and the undoped polysilicon layer, the impurity concentration changes in two steps adjust to to. このように、トレンチ12の中心側のポリシリコン層に不純物を導入しないで形成したとしても、上部電極形成後の工程で、例えば基板11にトランジスタの拡散層を形成する際の熱処理により、不純物は内壁側のポリシリコン層から中心側に拡散される。 Thus, even when formed without introducing impurities into the polysilicon layer in the center side of the trench 12, with the post upper electrode forming step, for example by a heat treatment for forming the diffusion layer of the transistor in the substrate 11, impurities It is diffused toward the center of the polysilicon layer of the inner wall.

なお、ここでは、トレンチ12の中心側をアンドープのポリシリコン層で埋め込むこととしたが、トレンチ12の中心側のポリシリコン層に、トレンチ12の内壁側のポリシリコン層よりも低濃度となるように不純物が導入されていてもよい。 Here, although the center of the trench 12 was be buried with a polysilicon layer of undoped polysilicon layer in the center side of the trench 12, so that the concentration becomes lower than the polysilicon layer of the inner wall of the trench 12 impurities may be introduced to.

ここで、第1実施形態で説明したように、一般的に、膜中の不純物が低濃度である方がエッチングレートが低いことから、トレンチ12内の上部電極膜15aのエッチングレートは内壁側から中心側に向かって段階的に低くなるように調整される。 Here, as described in the first embodiment, in general, since the person impurities in the film is low density is lower etching rate, the etching rate of the upper electrode film 15a of the trench 12 from the inner wall It is adjusted to be stepwise lower toward the center side.

この後の工程は第1実施形態と同様であり、図2(c)に示すように、エッチングガスとして例えば六フッ化イオウ(SF 6 )を用いたドライエッチング法により、上記エッチングレートに依存した状態でエッチバックを行い、上部電極膜15a(前記図1(b)参照)をトレンチ下部12aまで除去して、上部電極15を形成する。 Subsequent steps are the same as in the first embodiment, as shown in FIG. 2 (c), by dry etching using, for example, sulfur hexafluoride as the etching gas (SF 6), depending on the etching rate etched back in the state, the upper electrode film 15a (FIG 1 (b) refer) removing up to the trench bottom 12a, an upper electrode 15.

このような半導体装置の製造方法およびこれにより得られる半導体装置によっても第1実施形態と同様の効果を奏することができる。 It can also achieve the same effects as the first embodiment by such a semiconductor device manufacturing method and thereby the semiconductor device obtained. また、第1実施形態では、上部電極膜15aがトレンチ12の内壁側から中心側に向かって徐々に低くなるような連続的な不純物の濃度勾配を有するように調整したが、本実施形態では、トレンチ12を上部電極膜15aで埋め込む際に、成膜工程と不純物吸着工程とを繰り返した後、不純物の拡散工程を行うことで、より確実に内壁側のポリシリコン層に不純物を導入し、上部電極膜15aが段階的な不純物の濃度勾配を有するように調整することが可能である。 In the first embodiment, although the upper electrode film 15a was adjusted to have a concentration gradient of continuous impurities, such as gradually lower toward the center side from the inner wall of the trench 12, in this embodiment, when embedding the trench 12 in the upper electrode film 15a, after repeating the deposition step and the impurity adsorption step, by an impurity diffusion process, then more reliably impurity in the polysilicon layer of the inner wall, the upper electrode film 15a is can be adjusted to have a concentration gradient of stepwise impurities.

なお、本実施形態では、トレンチ12内の上部電極膜15aを2段階に不純物濃度が変化するように調整したが、アンドープのポリシリコン層成膜工程、不純物吸着工程、拡散工程の一連の工程を複数回行うことで、より精密な濃度制御を行ってもよい。 In the present embodiment, to adjust the upper electrode film 15a of the trench 12 such that the impurity concentration in the second stage varies, undoped polysilicon layer forming step, impurity adsorption step, a series of steps of the diffusion process by performing a plurality of times, it may be carried out more precise density control.

この場合には、トレンチ12を上部電極膜15aで埋め込む際に、不純物吸着工程におけるポリシリコン層の表面に吸着させる不純物の量を、トレンチ12の内壁側から中心側に向かって層ごとに低減させる。 In this case, when embedding the trench 12 in the upper electrode film 15a, the amount of impurities to be adsorbed on the surface of the polysilicon layer in the impurity adsorption step, reducing each layer toward the center from the inner wall of the trench 12 . また、不純物吸着工程の後には、各層ごとに熱処理を行うことで、下層のポリシリコン層に不純物を拡散させる。 Further, after the impurity adsorption step, by performing the heat treatment for each layer, to diffuse the impurity into the underlying polysilicon layer. これにより、トレンチ12内の上部電極膜15aの不純物濃度が内壁側から中心側に向かって層ごとに段階的に低くなるように調整され、エッチングレートが内壁側から中心側に向かって層ごとに段階的に低くなるように調整される。 Accordingly, the impurity concentration of the upper electrode film 15a of the trench 12 is adjusted so that stepwise lower layer to layer towards the center side from the inner wall side, the etching rate for each layer toward the center from the inner wall side It is adjusted to be stepwise lowered. この際、トレンチ12内の中心側をアンドープのポリシリコン層で埋め込むことで、中心側のエッチングレートが低くなるように調整してもよい。 In this case, by embedding the center side of the trench 12 by a polysilicon layer of undoped, etching rate of the center side may be adjusted to be lower.

また、ここでは、アンドープのポリシリコン層の成膜工程と、不純物吸着工程と、拡散工程の一連の工程を複数回繰り返すことで、上部電極膜15aが段階的な不純物の濃度勾配を有するように形成したが、成膜工程と、不純物吸着工程とをトレンチ12の内壁側から中心側に向かって吸着させる不純物の量を層ごとに低減させた状態で繰り返すことにより、トレンチ12内を上部電極膜15aで埋め込んだ後、熱処理を行うことで、段階的な不純物の濃度勾配を有するように形成してもよい。 Further, here, the step of forming the undoped polysilicon layer, the impurity adsorption step, by repeating several times a series of steps of the diffusion process, so that the top electrode layer 15a has a concentration gradient of stepwise impurity was formed, and the film formation step, by repeating the impurity adsorption step in a state with reduced amount of impurities in each layer to adsorb toward the center from the inner wall of the trench 12, the upper electrode film trench 12 after embedding in 15a, by performing the heat treatment, it may be formed so as to have a concentration gradient of stepwise impurities.

さらには、上部電極膜15aをポリシリコンからなる単層膜で成膜し、成膜する際のプロセスガス中への不純物の添加量を、経時的に段階的に低減させることで、段階的な不純物の濃度勾配を有するように形成してもよい。 Further, formed in a single layer film comprising an upper electrode film 15a of polysilicon, the amount of impurities into the process gas at the time of film formation, by time stepwise reduced, stepwise it may be formed to have a concentration gradient of the impurity.

また、本実施形態では上部電極膜15aの不純物濃度をトレンチ12の内壁側から中心側に向かって段階的に低くすることで、エッチングレートが段階的に低くなるように調整する例について説明したが、上部電極膜15aの結晶状態を変化させることで、エッチングレートを調整してもよい。 Further, in the present embodiment by the impurity concentration of the upper electrode film 15a stepwise lower toward the center side from the inner wall of the trench 12, the etching rate is described an example adjusted to be stepwise lowered , by changing the crystalline state of the upper electrode film 15a, may adjust the etching rate.

例えば、トレンチ12内における上部電極膜15aの内壁側を覆うように、アモルファスシリコンを成膜し、その後中心側を埋め込むようにポリシリコンを成膜する。 For example, to cover the inner wall of the upper electrode film 15a in the trench 12, the amorphous silicon is deposited, forming a polysilicon to then embed the center side. 一般的に、アモルファスシリコンよりもポリシリコンの方がエッチングレートが低いことから、トレンチ12における上部電極膜15aのエッチングレートを内壁側から中心側に向かって段階的に低くすることができる。 Generally, from the side of the polysilicon to be less etching rate than the amorphous silicon, the etching rate of the upper electrode film 15a in the trench 12 can be stepwise lowered toward the center from the inner wall side. この際、成膜時のプロセスガスに一定量の例えばAsからなる不純物を添加して、上部電極膜15aに不純物を導入する。 At this time, by adding a predetermined amount of an impurity of As to the process gas during deposition, an impurity is introduced into the upper electrode film 15a.

なお、ここでは、成膜時の不純物の添加量を一定としたが、トレンチ12を埋め込むまでの間、経時的に不純物の添加量を低減することで、連続的な不純物の濃度勾配を有するように形成してもよい。 Here, although the amount of impurities at the time of film formation constant, until buried trench 12, that over time reduce the amount of impurities, so as to have a concentration gradient of continuous impurities it may be formed on. この場合には、上部電極膜15a中の結晶状態による差だけでなく、不純物濃度の差によっても上部電極膜15aのエッチングレートを調整することができるため、上部電極膜15aのエッチングレートをより細かく制御することが可能である。 In this case, not only the difference due to the crystalline state in the upper electrode film 15a, since it is possible to adjust the etching rate of the upper electrode film 15a by the difference in impurity concentration, more finely the etching rate of the upper electrode film 15a it is possible to control.

本発明の半導体装置の製造方法に係る第1実施形態を説明するための製造工程断面図(その1)である。 Manufacturing process sectional view for explaining a first embodiment according to the method of the present invention (1). 本発明の半導体装置の製造方法に係る第1実施形態を説明するための製造工程断面図(その2)である。 Manufacturing process sectional view for explaining a first embodiment according to the method of the present invention (2). 本発明の半導体装置の製造方法に係る第1実施形態を説明するための製造工程断面図(その3)である。 Manufacturing process sectional view for explaining a first embodiment according to the method of the present invention (3). 従来の技術における半導体装置の製造方法を説明するための製造工程断面図(その1)である。 Manufacturing process sectional view for explaining the manufacturing method of the semiconductor device in the prior art; FIG. 従来の技術における半導体装置の製造方法を説明するための製造工程断面図(その2)である。 Manufacturing process sectional view for explaining the manufacturing method of the semiconductor device in the prior art; FIG.

符号の説明 DESCRIPTION OF SYMBOLS

11…基板、12…トレンチ、12a…トレンチ下部、12b…トレンチ上部、14…キャパシタ絶縁膜、15…上部電極、15a…上部電極膜、16…側壁絶縁膜、17…引き出し電極 11 ... substrate, 12 ... trench, 12a ... trench bottom, 12b ... upper portion of the trench, 14 ... capacitor insulating film, 15 ... upper electrode, 15a ... upper electrode film, 16 ... side wall insulating film, 17 ... extraction electrode

Claims (4)

  1. 基板に形成されたトレンチの内壁に、少なくともキャパシタ絶縁膜および上部電極を下層から順に積層してなるトレンチキャパシタを備えた半導体装置の製造方法であって、 The inner wall of a trench formed in a substrate, a manufacturing method of a semiconductor device having a trench capacitor formed by laminating in this order from the lower layer at least a capacitor insulating film and the upper electrode,
    トレンチを埋め込むようにキャパシタ絶縁膜上に上部電極膜を成膜するとともに、当該トレンチ内における当該上部電極膜のエッチングレートを内壁側から中心側に向かって低くなるように調整する第1工程と、 With the formation of the upper electrode film on the capacitor insulating film to fill the trench, a first step of adjusting the etching rate of the upper electrode film within the trench so as to be lower toward the center side from the inner wall,
    前記上部電極膜を前記トレンチの下部領域までエッチング除去して、上部電極を形成する第2工程と、 Is removed by etching said upper electrode layer to the lower region of the trench, and a second step of forming an upper electrode,
    前記上部電極が形成された前記トレンチの内壁を覆うように、基板上および上部電極上に絶縁膜を成膜した後、基板上および上部電極上の絶縁膜をエッチング除去して、前記トレンチの上部領域の内壁に側壁絶縁膜を形成する第3工程と、 Said inner wall so as to cover the trench upper electrode are formed, after forming an insulating film on a substrate and an upper electrode, an insulating film on the substrate and the upper electrode is removed by etching, the upper portion of the trench a third step of forming a sidewall insulating film on the inner wall of the region,
    前記側壁絶縁膜が形成された前記トレンチの上部領域を導電性膜で埋め込むことで、前記上部電極に接続された引き出し電極を形成する第4工程とを有する ことを特徴とする半導体装置の製造方法。 By embedding the upper region of the trench in which the sidewall insulating film is formed of a conductive film, a method of manufacturing a semiconductor device characterized by a fourth step of forming the connected extraction electrodes on the upper electrode .
  2. 前記第1工程では、前記エッチングレートを前記トレンチの内壁側から中心側に向かって連続的に低くなるように調整する ことを特徴とする請求項1記載の半導体装置の製造方法。 In the first step, a method of manufacturing a semiconductor device according to claim 1, wherein the adjusting the etching rate to be continuously lowered toward the center from the inner wall of the trench.
  3. 前記第1工程では、前記エッチングレートを前記トレンチの内壁側から中心側に向かって段階的に低くなるように調整する ことを特徴とする請求項1記載の半導体装置の製造方法。 In the first step, a method of manufacturing a semiconductor device according to claim 1, wherein the adjusting the etching rate to be stepwise lower toward the center side from the inner wall of the trench.
  4. 基板に形成されたトレンチの内壁に、少なくともキャパシタ絶縁膜および上部電極を下層から順に積層してなるトレンチキャパシタを備えた半導体装置であって、 The inner wall of a trench formed in a substrate, a semiconductor device having a trench capacitor formed by laminating in this order from the lower layer at least a capacitor insulating film and the upper electrode,
    トレンチ内の上部電極は内壁側から中心側に向かってエッチングレートが低くなるように形成されている ことを特徴とする半導体装置。 Upper electrode in the trench and wherein a has been formed such that the etch rate becomes lower toward the center side from the inner wall side.
JP2003281490A 2003-07-29 2003-07-29 Semiconductor device and manufacturing method thereof Pending JP2005051045A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003281490A JP2005051045A (en) 2003-07-29 2003-07-29 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003281490A JP2005051045A (en) 2003-07-29 2003-07-29 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
JP2005051045A true true JP2005051045A (en) 2005-02-24

Family

ID=34266976

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003281490A Pending JP2005051045A (en) 2003-07-29 2003-07-29 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2005051045A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7928515B2 (en) 2005-12-12 2011-04-19 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7928515B2 (en) 2005-12-12 2011-04-19 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the semiconductor device

Similar Documents

Publication Publication Date Title
US5436188A (en) Dram cell process having elk horn shaped capacitor
US6306772B1 (en) Deep trench bottle-shaped etching using Cl2 gas
US7160788B2 (en) Methods of forming integrated circuits
US20090159964A1 (en) Vertical channel transistor and method of fabricating the same
US6146967A (en) Selective deposition of amorphous silicon film seeded in a chlorine gas and a hydride gas ambient when forming a stacked capacitor with HSG
US20050170593A1 (en) Method for forming a FinFET by a damascene process
US6809005B2 (en) Method to fill deep trench structures with void-free polysilicon or silicon
US6071823A (en) Deep trench bottle-shaped etch in centura mark II NG
US6846744B1 (en) Method of fabricating a bottle shaped deep trench for trench capacitor DRAM devices
US5907774A (en) Corrugated post capacitor and method of fabricating using selective silicon deposition
US20060099768A1 (en) Method of manufacturing a capacitor
US6194757B1 (en) Semiconductor device having contact hole and method of manufacturing the same
JP2004128508A (en) Mos transistor including multi-channel and its manufacturing method
US20070059888A1 (en) Semiconductor integrated circuit device and manufacturing method thereof
US5491104A (en) Method for fabricating DRAM cells having fin-type stacked storage capacitors
US20080073708A1 (en) Semiconductor device and method of forming the same
US20060138474A1 (en) Recess gate and method for fabricating semiconductor device with the same
JPH10270555A (en) Semiconductor device and manufacture thereof
US6291353B1 (en) Lateral patterning
US5909621A (en) Single-side corrugated cylindrical capacitor structure of high density DRAMs
JP2005064500A (en) Multi-structured silicon fin and manufacturing method for the same
US20100140688A1 (en) Semiconductor device and method of forming semiconductor device
US7078307B2 (en) Method for manufacturing single-sided buried strap in semiconductor devices
US20030068885A1 (en) Method of forming a contact plug for a semiconductor device
US6551875B2 (en) Method of forming a uniform collar oxide layer over an upper portion of a sidewall of a trench extending into a semiconductor substrate