JP2005038996A

JP2005038996A - Method of manufacturing semiconductor device

Info

Publication number: JP2005038996A
Application number: JP2003199085A
Authority: JP
Inventors: Tetsuya Tsukihara; 徹也月原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-07-18
Filing date: 2003-07-18
Publication date: 2005-02-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device which uses polysilicon for a resistor and can produce a semiconductor device in a process with high productivity and with a high yield. <P>SOLUTION: The amount of dopant ions in ion implantation is estimated by calculating the resistance value of a polysilicon 3 using a predetermined calculation formula based on the results of findings on a film thickness and a crystal grain diameter of the polysilicon 3 in a process before the ion implantation process. Using the estimated resistance value, conditions are calculated for ion implantation of the semiconductor device. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、抵抗体にポリシリコンを用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置には多くの抵抗や電極が設けられており、それらは、主に半導体基板に形成された不純物の拡散層や絶縁膜上の多結晶シリコン（ポリシリコン）薄膜が用いられている。
【０００３】
また、ポリシリコンをチャンネル層として用いている薄膜トランジスタの場合、薄膜トランジスタの電子移動度が非常に高くなるため、例えば液晶ディスプレイ等の駆動回路として用いられている。それらは、ガラス基板上に、ゲート電極、ゲート絶縁膜、ポリシリコン膜（チャネル層）が下層から順に積層された構成とされた薄膜トランジスタであるボトムゲート型ＴＦＴ用であり、ディスプレイの高精彩化、高速化、小型化等を実現することができるようになる。
【０００４】
なお、電子移動度の大きさはμ＝｜ｖｄ／Ｅ｜（ｃｍ^２／ＳＶ）で表されるものであり、結晶に対して電界Ｅ（Ｖ／ｃｍ）を与えた際の、結晶中における電子の平均移動速度（ドリフト速度：ｖｄ（ｃｍ／ｓ））の単位電界大きさ当たりでの値である。
【０００５】
通常、ポリシリコン薄膜の形成方法は、下記に詳述するように、シラン系ガス（ＳｉＨ_４、Ｓｉ_２Ｈ_６）を成膜ガスとした化学気相成長（ＣＶＤ）法を用いて、６５０℃程度の成膜温度で、半導体基板に形成された絶縁膜上に直接堆積する方法。あるいは、５００℃程度の成膜温度で、まず、アモルファスシリコン薄膜を堆積させ、その後に６００℃〜９００℃程度の温度で熱処理（結晶化処理）を施すことによりポリシリコン薄膜を形成している。
【０００６】
なお、半導体装置でポリシリコンを抵抗体と用いた場合は、特に、アナログ回路素子での、トランジスタのバイアス電位を固定する抵抗体では、その抵抗値のばらつきがトランジスタの利得に影響を与え、同一素子内での抵抗値のばらつきは、その素子の特性を著しく劣化させる。
【０００７】
例えば、図１０にグラフで、従来技術を用いた製造されたポリシリコン抵抗の抵抗値分布の一例を示す。この場合、抵抗値の下限規格（ＬＳＬ）は、９００Ω、上限規格（ＵＳＬ）は、１１００Ωである。また、抵抗値の平均値は、９９８Ωであり、標準偏差は、５４．４Ωである。したがって、この場合、規格を満足出来ない抵抗は、６．６％となり、半導体装置の抵抗特性のばらつきによる原因のみで６．６％の歩留まりが低下することになる。
【０００８】
これらの事情から、従来から抵抗値の標準偏差を低減させる方法が色々試みられている。それらは、製造工程毎に行われており、各々の工程でのばらつきを抑制することで、最終的な抵抗値のばらつきを抑制させている。それらについて、図１１（ａ）〜（ｃ）に、各工程ごとの断面図を示す。以下、それにより説明する。
【０００９】
ＬＰ−ＣＶＤ工程（成膜工程）
図１１（ａ）に断面図を示すように、半導体基板１上に絶縁膜２を形成し、その表面上に抵抗の材料となるポリシリコン３をバッチ式ＬＰ（ＬｏｗＰｒｅｓｓｅｒ）−ＣＶＤ技術により成膜する。その膜厚は、１００〜４００ｎｍ程度であり、所望の抵抗値を得られるように決定される。一例を挙げれば、３００ｎｍである。この工程でポリシリコン３の、膜厚及び結晶粒径が決定される。
【００１０】
通常、ＬＰ−ＣＶＤ技術における成膜時間は、一定であるために、膜厚が変動する要因は、成膜温度、真空度およびガス流量の各制御因子の変動と考えられる。また、結晶粒径においても、同様に成膜温度、真空度およびガス流量の変動により変化する。
【００１１】
この工程におけるプロセス条件の変動を抑制すには、成膜温度を一定にし、真空度、ガス流量のばらつきを無くすことが必要になる。しかし、１回の処理で１００枚から１５０枚程度の半導体基板１を処理するバッチ式ＬＰ−ＣＶＤ装置における成膜温度は、膜厚の精度を向上させるために、装置内部で温度を変化させる必要がある。一方、装置内部での温度差は、結晶粒径のばらつきを生じる原因となる。
【００１２】
従来技術では、膜厚及び結晶粒径の両者のばらつきを抑制する技術は完成されていない。また、真空度のばらつきは、装置の機械的精度に依存させることになり、また、ガス流量に関しても、流量制御装置の機械的精度に依存する。真空度及びガス流量は、各制御装置の劣化を検知し、メンテナンス及び交換することで対策している。
【００１３】
フォトリソグラフィ工程及びエッチング工程（抵抗パターン形成工程）
次に、図１１（ｂ）に断面図を示すように、ポリシリコン３を所望の抵抗値にするため、ポリシリコン３の膜をフォトリソグラフィ技術及びエッチング技術を用いて処理する。一例を挙げれば、フォトリソグラフィはステップ＆リピート方式によってレジストのパターニングを行い、そのマスクを用いてＲＩＥ方式によりエッチングを行う。
【００１４】
この工程で、ポリシリコン３の抵抗の寸法が決定される。この工程におけるポリシリコン３の抵抗の寸法が変動する要因は、フォトリソグラフィ工程におけるレジスト塗布工程、露光工程、現像工程の変動であり、また、ＲＩＥ工程のガス流量、ＲＦ印加電圧、真空度および温度の変動と考えられる。
【００１５】
この工程におけるポリシリコン３の抵抗の寸法変動を抑制するには、フォトリスグラフィ及びＲＩＥ工程における各プロセスステップにおける変動を抑制する必要がある。
【００１６】
イオン注入工程
次にポリシリコン３を所定の電気的特性の抵抗体とするため、不純物をイオン注入技術によりポリシリコン３の膜中に注入する。通常、注入するイオン種は、１１Ｂ＋もしくは、４９ＢＦ２を用いる。この工程では決定されたイオン注入量がポリシリコン３の膜中に注入される。この工程でのイオン注入量の変動は、イオン注入装置のイオン化率、真空度およびビーム電流及び材料ガスの純度で決定されると考えられる。
【００１７】
また、図１１（ｃ）に断面図を示すように、イオン注入時にポリシリコン３の表面に酸化膜４が成長しているプロセスもあり、その場合、酸化膜４をバッファ膜として、イオン注入され、酸化膜４の膜厚の変動も、注入量や注入深さの変化となる。
【００１８】
上述のように、この工程におけるイオン注入量のばらつきを抑制するには、イオン注入装置における各変動要因のばらつきを抑制する必要がある。また、バッファ膜（酸化膜）４の膜厚の変動によるイオン注入量のばらつきを抑制するには、バッファ膜４の膜厚の変動要因を分析し、それにより関係する製造プロセスの変動要因の分析とその対策が必要となる。
【００１９】
アニール工程
次に、イオン注入された不純物を活性化させる為、アニール技術を用いて、高温熱処理を行う。通常、８００℃より１１００℃の範囲で、ＲＴＡ技術もしくは、バッチ式アニール技術を用いて処理されている。
【００２０】
この工程では、不純物の活性化率の変動が生じるが、その要因は、アニール温度及び時間および雰囲気が影響されると考えられる。
【００２１】
この工程における活性化率ばらつきを抑制するには、アニール温度、時間および雰囲気の変動を抑制する必要がある。
【００２２】
また、チップ面積を小さくした半導体装置では、抵抗の抵抗値のばらつきが大きいので、ポリシリコン抵抗体の上にＢＳＧ膜を形成しておき、抵抗値をモニタしながら熱処理を行い、ＢＳＧ膜から不純物を拡散させ、抵抗体の抵抗値を調整する方法も開示されている（例えば、特許文献１参照）。
【００２３】
【特許文献１】
特開平９−２３２５２１（段落番号００１３〜００１７図１）
【００２４】
【発明が解決しようとする課題】
上述のように従来の技術では、半導体装置の製造工程のそれぞれで用いられている半導体製造装置の各々の変動要因を分析し、その結果に応じて対策していく必要がある。しかし、全ての変動要因に対しての対策を講じる必要があり、その対策には多くのコストや時間が必要になる。また、実際に対策を講じて適用してみても、それに対する歩留まり効果が少ない場合は実施することは出来ない。その場合は、半導体装置の品質レベルを向上させることが出来ないことになる。
【００２５】
また、ポリシリコンのＬＰ−ＣＶＤ工程（成膜工程）における膜厚と結晶粒径の関係は、トレードオフの関係があり、従来技術における対策手法では、解決が極めて困難である。
【００２６】
本発明はこれらの事情にもとづいてなされたもので、所定の電気的特性を具えた半導体装置を、生産性の高い工程で、高い歩留まりで生産することのできる半導体装置の製造方法を提供することを目的としている。
【００２７】
【課題を解決するための手段】
本発明によれば、半導体基板の上に絶縁膜を形成し、該絶縁膜の表面上にポリシリコンを成膜する成膜工程と、前記ポリシリコンの膜にフォトリソグラフィおよびエッチングによりパターンを形成するパターン形成工程と、
所定パターンに形成された前記ポリシリコンの膜厚を測定する工程と、
前記ポリシリコンの膜厚を測定する工程において得られた膜厚の測定値を用いて、予め定められている算出式により該ポリシリコンの予想抵抗値を算出し、この予想抵抗値を用いてイオン注入量を算出する工程と、
前記算出されたイオン注入量を、前記パターンに形成された前記ポリシリコンに注入する工程と、を有することを特徴とする半導体装置の製造方法である。
【００２８】
また本発明によれば、前記ポリシリコンの予想抵抗値は、前記ポリシリコンの結晶粒径を測定した結果を用いた係数が関与した前記算出式により算出していることを特徴とする半導体装置の製造方法である。
【００２９】
また本発明によれば、前記ポリシリコンの膜厚の測定は、光干渉方式または偏光解析方式のいずれかによりおこなっていることを特徴とする半導体装置の製造方法である。
【００３０】
また本発明によれば、前記ポリシリコンの膜厚の測定は走査型プローブ顕微鏡によりおこなわれていることを特徴とする半導体装置の製造方法である。
【００３１】
また本発明によれば、半導体基板の上に絶縁膜を形成し、該絶縁膜の表面上にポリシリコンを成膜する成膜工程と、前記ポリシリコンの膜にフォトリソグラフィおよびエッチングによりパターンを形成するパターン形成工程と、
前記ポリシリコンにイオン注入する際のイオン注入量を、前記成膜工程での１回の処理で複数枚の半導体基板を成膜するポリシリコン成膜装置の内部での該半導体基板の配置位置情報を付加して該ポリシリコンの予測抵抗値を予め定められている算出式により算出し、この予測抵抗値を該半導体装置の既定の抵抗値に補正式により補正することにより算出しているイオン注入量算出工程と、
前記算出されたイオン注入量を、前記パターンが形成された前記ポリシリコンに注入をおこなう注入工程と、を有することを特徴とする半導体装置の製造方法である。
【００３２】
また本発明によれば、半導体基板の上に絶縁膜を形成し、該絶縁膜の表面上にポリシリコンを成膜する成膜工程と、前記ポリシリコンの膜にフォトリソグラフィおよびエッチングによりパターンを形成するパターン形成工程と、前記ポリシリコンにイオン注入する際の加速電圧を、以前の工程での該ポリシリコン上に成長したシリコン酸化膜を測定した結果に基づいて該ポリシリコンの予測抵抗値を予め定められている算出式により算出し、この予測抵抗値を該半導体装置の既定の抵抗値に補正式により補正することにより算出している加速電圧算出工程と、前記算出された加速電圧によって、前記パターンが形成された前記ポリシリコンにイオン注入をおこなう注入工程と、を有することを特徴とする半導体装置の製造方法である。
【００３３】
また本発明によれば、前記イオン注入工程ではイオン注入量は、前記半導体基板が該イオン注入工程に到着する以前にデータベースに保存されていることを特徴とする上記の半導体装置の製造方法である。
【００３４】
また本発明によれば、前記イオン注入工程で、上記により算出されたイオン注入量と上記により算出された加速電圧とを用いていることを特徴とする半導体装置の製造方法である。
【００３５】
また本発明によれば、前記ポリシリコンの予測抵抗値の予測をおこなう算出式は、過去に製造された半導体装置のポリシリコンの膜厚情報、ポリシリコンの結晶粒径情報、ポリシリコン膜上のシリコン酸化膜の膜厚情報と抵抗値情報の相関解析の結果より１次関数として表現されており、前記各情報が前記データベースに蓄積されていることを特徴とする半導体装置の製造方法である。
【００３６】
また本発明によれば、前記ポリシリコンの予測抵抗値の予測をおこなう算出式は、過去に製造された半導体装置のＬＰ−ＣＶＤ装置内の半導体基板の配置位置情報と抵抗値情報の関係を係数化させ、その係数化された情報が前記データベースに蓄積されていることを特徴とする半導体装置の製造方法である。
【００３７】
また本発明によれば、前記予測抵抗値を該半導体装置の既定の抵抗値に補正するイオン注入条件の補正式は、イオン注入条件と抵抗値の関係を２次関数もしくは、対数２次関数として表現させて前記データベースに蓄積されていることを特徴とする半導体装置の製造方法である。
【００３８】
また本発明によれば、前記補正されたイオン注入条件もしくは加速電圧が、予め設定した制御範囲を超えた場合は、初期値として設定しているイオン注入条件もしくは加速電圧を用いることを特徴とする半導体装置の製造方法である。
【００３９】
また本発明によれば、前記イオン注入量は、半導体基板単位又複数の半導体基板をグループ化した単位で抵抗値の予測を行い、それに基づいてイオン注入条件の補正式を算出してイオン注入量を決定することを特徴とする半導体装置の製造方法である。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００４１】
発明者は、予てから抵抗体の材料としてポリシリコンを使用した半導体装置の製造方法について検討してきた結果、今般、半導体装置の電気的特性である抵抗値が所定の性能規格に対して、常に十分なものであるものを製造することができる製造工程の制御をおこなえる制御アルゴリズムを完成した。この制御アルゴリズムを、一連の制御アルゴリズムを製造管理システム及び装置制御システムに組み込むことで、容易に精度の高い半導体装置の製造が可能となることを確認した。以下に、制御アルゴリズムを用いた半導体装置の製造方法について説明する。
【００４２】
図１は、本発明の実施の形態の一例を示すポリシリコン抵抗の制御アルゴリズムを用いた半導体装置の製造方法のフローチャートである。なお、この場合の制御対象になる工程は、半導体装置の製造の全工程ではなく、下記に説明する各製造工程であり、それ以外の製造工程については従前の製造工程を用いることができる。
【００４３】
以下、図１を参照して半導体装置の製造方法の実施の形態について説明する。なお、製造工程の大枠の流れ自体は、従来の技術の項で説明した製造工程の流れと同様であるので、図面についても図１１（ａ）〜（ｃ）を適宜援用して説明する。
【００４４】
ＬＰ−ＣＶＤ工程（成膜工程）
まず、図１１（ａ）に示したように、トランジスタ素子が形成された半導体基板１の上に、熱酸化法等により酸化シリコン膜からなる絶縁膜２を形成し、その表面上に抵抗の材料となるポリシリコン３をバッチ式ＬＰ−ＣＶＤ技術により成膜する（Ｓ１）。成膜されるポリシリコン３の膜厚は、１００ｎｍから４００ｎｍ程度であり、所望の抵抗値を得られるように決定されるが、本実施の形態では３００ｎｍとする。成膜後は、バッチ式ＬＰ−ＣＶＤ装置（不図示）での半導体基板１の配置位置Ｄ１がデータベースのデータとして記憶される。
【００４５】
次に、所望のポリシリコン３の抵抗体が成膜されたことを確認するため、予め定められている基準値との比較による検査がおこなわれる（Ｓ２）。その際の検査が行われる項目は、ポリシリコン３の膜厚Ｄ２及び結晶粒径Ｄ３であり、それらのデータはデータベースに記憶される。
【００４６】
なお、ポリシリコン３の膜厚の測定は、プローブ変位検出手段として、光てこや光干渉方式を用いた走査型プローブ顕微鏡、もしくは、偏光解析方式を用いた膜厚測定機（不図示）によって行う。
【００４７】
走査型プローブ顕微鏡は、機械的もしくは電子的探針（プローブ）で試料表面を走査し、プローブと試料表面との間に働く相互作用を検出することによって、試料表面の物理量をｎｍ（１０−^９ｍ）以下の極めて高い分解能で観察する装置である。例えば、走査型プローブ顕微鏡の一つとして代表的な原子間力顕微鏡（ＡＦＭ）では、マイクロカンチレバーと呼ばれるプローブを用い、カンチレバー試料表面の間に働く原子間力などを、カンチレバーのたわみ量変化という情報で検出し、このたわみ量が一定となるように高さ方向に伸縮するスキャナに電圧を印加する。この印加電圧を高さ情報とすることによって試料の表面形状が再現され観察することが可能である。
【００４８】
この走査型プローブ顕微鏡の装置は、主に圧電素子からなるスキャナと、プローブと、プローブ変位検出装置とからなる。具体的な一例としては、スキャナの上に試料台を設けて試料を載せ、プローブは試料表面直上に配置し、プローブの上側にプローブ変位検出装置を配置する。観察は、試料をスキャナによって水平方向にラスター走査（テレビのブラウン管の走査方法に類似）をして行う、という構成が挙げられる。こうした構成を持つ走査型プローブ顕微鏡は、試料表面の微小な範囲（１〜１００μｍ）を高分解能で観察するには最適の装置である。
【００４９】
光干渉方式は、分光反射率データから算出しているもので、主にカーブフィッティングによる方法が用いられている。このカーブフィッティングによる方法では、理論的な強度分光反射率分布を決定する各種パラメータ、主に膜厚、また、必要とあれば形状を変えながら全波長域で分光反射率の計算を行い、その都度、測定された分光反射率分布とその形状の比較を行い、最も測定波形と算出波形の整合性が良好なパラメータを以って膜厚とする計算を行う方法が取られている。
【００５０】
つまり、膜厚測定の原理は図２に示すように、分光器で検出した分光スペクトル信号波形ｆ（干渉光強度ｄ_０、波長λ）と、予めデータベースＤＢに収納されている理論波形ｆ（ｄ_０ ^′、λ）とのカーブを比較するカーブフィッティングを行い、双方のカーブの差が最小となるような理論波形カーブを選定して、それにより膜厚を求めている。
【００５１】
また、偏光解析方式は、入射偏光の状態と反射偏光の状態を知って、振幅反射率比を求め、数値解析によって薄膜の屈折率や膜厚を求める方法である。
【００５２】
すなわち、波長λの光が基板表面に形成された薄膜に入射すると、薄膜の上下の境界面で反射が繰返される。図３に示すように、基板３の上に薄膜Ｍが形成されているとき、空気と薄膜の境界面Ｇ１と薄膜と基板の境界面Ｇ２でのｐ成分（入射面に平行）及びｓ成分（入射面に垂直）の振幅反射率をそれぞれｒ１ｐ、ｒ１ｓ、ｒ２ｐ、ｒ２ｓとし、光が薄膜Ｍ内を１往復する時の位相差をδとすると、公知のように膜全体のｐ成分及びｓ成分の振幅反射率Ｒｐ、Ｒｓは式（１）で与えられ、位相差δは式（２）で与えられる。なお、入射角と屈折角の関係は式（３）で与えられる。
【００５３】
【数１】

また、結晶粒径は、偏光解析方式により屈折率を測定し、それにより擬似的に測定を行う。なお、結晶粒径は、バッチ式ＬＰ−ＣＶＤ装置における装置内の半導体基板１の配置位置に依存するため、その配置位置により決定されるパラメータでもある。したがって、ＬＰ−ＣＶＤ装置における半導体基板１の配置位置を認識することで、結晶粒径を予測することが可能になる。
【００５４】
これら、膜厚や結晶粒径や配置位置は、製造管理のデータベースに蓄積される。
【００５５】
フォトリソグラフィ工程及びエッチング工程（抵抗パターン形成工程）
次に、図１１（ｂ）に示すように、ポリシリコン３を所望の抵抗値にするために、ポリシリコン３の膜を公知のフォトリソグラフィ技術及びエッチング技術を用いてパターニング処理を施す。一例を挙げれば、フォトリソグラフィはステップ＆リピート方式によってレジストのパターニングを行い、そのレジストマスクを用いてＲＩＥ方式によりエッチングを行う（Ｓ３）。
【００５６】
なお、点線の四角形Ａで囲んだように、図１１（ｃ）に示すように、イオン注入時にポリシリコン３の表面に酸化膜４を成長させているプロセスの場合もある（Ｓ５）。その場合、酸化膜４をバッファ膜として用いている。後の工程では、酸化膜４の膜厚Ｄ４を予め定められている所定値の範囲に適合しているかを検査（Ｓ６）し、その後にイオン注入を行う。
【００５７】
抵抗値予測工程
上述のＬＰ−ＣＶＤ工程（成膜工程）によりポリシリコン３の膜厚Ｄ２及び結晶粒径Ｄ３、ＬＰ−ＣＶＤ装置内の配置位置Ｄ１の情報が製造管理のデータベースに記憶されて蓄積されている。また、ポリシリコン３の表面に酸化膜４が形成されているときは、酸化膜４の膜厚Ｄ４の情報もデータとして蓄積されている。また、既に製造されている半導体装置についても、半導体装置の完成後の電気的試験による抵抗値の情報がデータベースに蓄積されている。
【００５８】
なお、データベースへのデータの保存は、後述するイオン注入を行う工程に半導体装置が搬送されて到達する前に、予測された抵抗値情報を製造管理システムのデータベースに保存されている。
【００５９】
データベースに蓄積されたポリシリコン３の膜厚Ｄ２及びポリシリコン３の結晶粒径Ｄ３、ＬＰ−ＣＶＤ装置内の配置位置Ｄ１に対する抵抗値のデータの相関解析を行い、それによって近似式を求めることで、ポリシリコン３の膜厚Ｄ２及びポリシリコン３の結晶粒径Ｄ３、ＬＰ−ＣＶＤ装置内の配置位置Ｄ１の情報から、後述する方法により予測抵抗値の予測をおこなう。
【００６０】
図４は、本発明の実施例におけるポリシリコン３の膜厚Ｄ２と抵抗値との関係を表すグラフである。膜厚Ｄ２と抵抗値の関係を一次式で表すと以下の様になる。
【００６１】
抵抗値＝Ａ−（Ｂ×ポリシリコン膜厚）
ＡおよびＢは、いずれも、ポリシリコンの膜厚と抵抗値の関係式より導かれる係数。なお、抵抗値は、ポリシリコンの粒径による影響を受けるので、ＡおよびＢもポリシリコンの粒径が関与して決定される係数である。したがって、ＡおよびＢの算出にはポリシリコンの粒径を測定しておく必要がある。
【００６２】
また、図５で示す表は、ＬＰ−ＣＶＤ装置内の半導体基板１の配置位置Ｄ１と抵抗値の算出に必要な配置位置係数との関係を示しているデータである。このデータでは、半導体基板１の配置位置Ｄ１は、半導体基板１を複数枚グループ化したロット単位の位置である。第４の配置位置で成膜された場合を１とし、その他の配置位置で成膜した場合を係数化している。
【００６３】
これら、図４より求めた近似式及び、図５で表示される係数表を用いることで、かつ、電気的特性のターゲット抵抗値に対する予測した予測抵抗値が求められる。
【００６４】
予測抵抗値＝ターゲット抵抗値×配置位置係数×［Ａ−（Ｂ×ポリシリコン膜厚）］となる（Ｓ６）。
【００６５】
この場合も、上述のように、ＡおよびＢは、いずれも、ポリシリコンの膜厚と抵抗値の関係式より導かれる係数。なお、抵抗値は、ポリシリコンの粒径による影響を受けるので、ＡおよびＢもポリシリコンの粒径が関与して決定される係数である。したがって、ＡおよびＢの算出にはポリシリコンの粒径を測定しておく必要がある。
【００６６】
イオン注入条件計算工程
次にポリシリコン３の膜の膜厚Ｄ２及びＬＰ−ＣＶＤ装置内の配置位置Ｄ１より求めた予測抵抗値をターゲット抵抗値にする為のイオン注入量の計算を行う（Ｓ７）。
【００６７】
この計算を行うために、イオン注入量と抵抗値の関係式は、図６に示したグラフの曲線の近似式を求め、予め製造管理のデータベースに保存しておく。
【００６８】
以下の式は、本実施の形態によるポリシリコン３の膜厚Ｄ２及びＬＰ−ＣＶＤ装置内の配置位置Ｄ１の情報より求めた目標の抵抗に製造する為のイオン注入量の計算式（補正式）である。
【００６９】
イオン注入量＝Ｃ−Ｄ×（ターゲット抵抗値−（予測抵抗値−ターゲット抵抗値））＋Ｅ×（ターゲット抵抗値−（予測抵抗値−ターゲット抵抗値））^−２
Ｃ、ＤおよびＥは、いずれも、イオン注入量とポリシリコンの抵抗値の関係により導かれる係数。なお、抵抗値は、ポリシリコンの粒径による影響を受けるので、ＡおよびＢもポリシリコンの粒径が関与して決定される係数である。したがって、ＡおよびＢの算出にはポリシリコンの粒径を測定しておく必要がある。
【００７０】
イオン注入条件判定工程
計算されたイオン注入量が予め設定した注入量の規格幅を超えているかいなかの条件判定をおこなう（Ｓ８）。
【００７１】
イオン注入工程
イオン注入条件判定工程（Ｓ８）により、イオン注入条件計算工程（Ｓ７）により計算されたイオン注入量が、予め設定した注入量の規格幅の中にある場合は、計算されたイオン注入量によりイオン注入を行う（Ｓ９）。一方、計算されたイオン注入量が予め設定した注入量の規格幅を超えている場合は、システムの異常、半導体製造装置の異常、測定データの異常が想定されるため、予め設定したイオン注入量のセンター条件（中央値）にて製造を行う（Ｓ１０）。
【００７２】
イオン注入工程では、ポリシリコン３を所定の電気的特性の抵抗体とするため、不純物をイオン注入技術によりポリシリコン３の膜の中に注入する。
【００７３】
なお、点線の四角形Ａで囲んだように、イオン注入時にポリシリコン３の表面に酸化膜４が成長しているプロセスもある（Ｓ７）。その場合、図１１（ｃ）に示すように、酸化膜４をバッファ膜として用いる。この酸化膜４の膜厚Ｄ４を予め定められている所定値の範囲に適合しているかを、走査プローブ顕微鏡もしくは偏光解析方式を用いた膜厚測定機により測定を行う（Ｓ５）。測定された膜厚の測定値は、製造管理のデータベースに蓄積される。その後にイオン注入を行う。
【００７４】
イオン注入装置自体は一般に用いられているもので、例えば、中エネルギ（１０〜４００ｋｅＶ程度）のイオン注入装置１０の例は、図７に示す模式図を示す構造のものである。このイオン注入装置１０は枚葉式のイオン注入装置であって、主要構造は、イオンソース部１１、質量分析部１２、加速部１３、Ｑレンズ部１４、スキヤン部１５およびエンドステーション部（Ｅ／Ｓ部）１６で構成されている。エンドステーション部１６はイオン注入部である。その内部には枚葉式であるため不純物を注入すべき１枚のウエハＷが収められている。
【００７５】
イオンソース部１１には、図示はしないが周知のようにイオン源と、このイオン源を駆動する電源などが設けられており、イオン源から飛び出した（出射した）イオンビームは質量分析部１２に設けられたマグネットの作用で、印加する磁場の大きさによって目的とするイオン種が選択される。
【００７６】
選択されたイオンビームは加速管で構成された加速部１３によって加速されるが、このときイオンビームのウエハＷへの注入すべき深さと注入量が、加速部１３に印加する加速電圧などによって制御される。例えば、イオンビームに加えるエネルギが１５０ｋｅＶとなるように制御される。加速されたイオンビームはＱレンズ部１４で収束され、収束されたイオンビームはさらにスキャン部１５においてＸ軸方向にスキャンされる。ウエハＷへの均一な注入を行うため、エンドステーション部１６に載置されたウエハＷもＹ軸方向へのスキャンが行われ、この相互スキャニングによって均一なイオン注入を行っている。
【００７７】
通常、抵抗体として使用するポリシリコン３の膜中に注入するイオン種は、１１Ｂ＋もしくは、４９ＢＦ２＋を用いる。なお、本実施の形態においては、各工程を４９ＢＦ２＋を用いる場合について説明している。
【００７８】
また、イオン注入を行う時点でポリシリコン３膜の表面にシリコン酸化膜４が成長している場合、シリコン酸化膜４がイオン注入のバッファ膜となり、そのシリコン酸化膜４の膜厚により注入深さが変化する。その場合は、ポリシリコン３の上のシリコン酸化膜４の膜厚Ｄ４のデータを用い、イオン注入制御因子の一つである加速電圧を制御する。この場合も、後述するように、シリコン酸化膜４のデータも製造データベースに蓄積されており、半導体装置が完成後の抵抗値のデータとの相関解析を行うことで、近似式を求めることが可能である。
【００７９】
図８は、本実施の形態におけるポリシリコン３の膜の上のシリコン酸化膜４の膜厚Ｄ４と抵抗値の関係を示すグラフである。このグラフにより求めた近似式は、以下の様になる。なお、前述の予測抵抗値と区別する為、予測された抵抗値は、予測抵抗値（２）とする。
【００８０】
予測抵抗値（２）＝Ｆ＋Ｇ×ポリシリコン膜上シリコン酸化膜の膜厚
ＦおよびＧは、いずれも、ポリシリコン膜上のシリコン酸化膜の膜厚と抵抗値（粒径の影響を受ける）の関係式より導かれる係数。
【００８１】
次にポリシリコン３上シリコン酸化膜４の膜厚Ｄ４より求めた予測抵抗値（２）をターゲット抵抗値にする為のイオン注入制御因子の一つである加速電圧の計算を行う。予め、イオン注入加速電圧と抵抗値の関係式は、図９に示したグラフの様に近似式を求め、データベースに保存させておく。
【００８２】
以下の式は、本実施の形態によるポリシリコン３の上のシリコン酸化膜４の膜厚Ｄ４より求めたターゲット（目標）抵抗に製造する為のイオン注入加速電圧計算式である。
【００８３】
イオン注入加速電圧＝Ｈ−Ｉ×（ターゲット抵抗値−（予測抵抗値（２）−ターゲット抵抗値））＋Ｊ×（ターゲット抵抗値−（予測抵抗値（２）−ターゲット抵抗値））^−２
Ｈ、ＩおよびＪは、いずれも、イオン注入加速電圧とポリシリコンの抵抗値との関係を表す係数
なお、上述により計算されたイオン注入加速電圧が、予め設定した注入量の規格幅を超えた場合は、制御システムの異常、半導体製造装置の異常、測定データの異常が想定されるため、予め設定したイオン注入加速電圧のセンター条件（中央値）にて製造を行う。
【００８４】
電気試験工程
イオン注入されたポリシリコン３は、電気的特性の試験が行われる。この電気的試験は、ウエハレベルで行うもので、一般的には、特性チェック、Ｅ−ＴＥＳＴ、ＰＣＭデータ、ＩＶ、ＷＡＴ、プロファイルデータ等で呼ばれているものである（Ｓ１１）。
【００８５】
電気的試験の結果、試験されたポリシリコン３の抵抗値Ｄ５が予め定められている抵抗値の範囲内であれば合格品として取り扱い、次工程に送られる。もし、予め定められている範囲外であれば不合格品として取り扱い、次工程へは送らない。ただし、何れの場合でも、試験結果のデータについては、データベースへ蓄積する。
【００８６】
以上に説明したように、上述の実施の形態によれば、ポリシリコンの膜厚、結晶粒径、ポリシリコン膜の上のシリコン酸化膜の膜厚というポリシリコン抵抗の精度を悪化させる要因を、解析し、抵抗値の予測させる形式にデータを変換する。さらに、ターゲット抵抗値に製造するためのイオン注入条件を計算させ、その結果に基づいて製造することで所望の抵抗値の抵抗体を形成することができる。
【００８７】
また、半導体装置の完成後の電気的試験による抵抗値の情報もデータベースに蓄積されているので、それら、ポリシリコンの膜厚及びポリシリコンの結晶粒径、ＬＰ−ＣＶＤ装置内の配置位置に対する抵抗値のデータの相関解析を行い、それによって近似式を求めることで、ポリシリコンの膜厚及びポリシリコンの結晶粒径、ＬＰ−ＣＶＤ装置内の配置位置の情報のみで抵抗値の予測が可能となる。
【００８８】
また、イオン注入装置以外の各製造工程における工程能力を向上する必要がなくなる為、各工程の工程能力改善の為の対策が不要となり、対策コストが削減出来、かつ、半導体装置の品質レベルが向上する。
【００８９】
また、製造するポリシリコンの抵抗値の予測を、半導体基板単位で計算することにより、抵抗値の精度の高くすることができる。
【００９０】
また、製造するポリシリコンの抵抗値の予測を、ロット単位で計算することにより、検査コストの低減が図れる。
【００９１】
また、データベースへのデータの保存は、イオン注入を行う工程に半導体装置が搬送されて到達する前に、予測された抵抗値情報を製造管理システムのデータベースに保存されているので、イオン注入工程では、常に自動で制御を行い、最適なイオン注入条件を指示することができる。
【００９２】
また、これら一連の製造アルゴリズムを製造管理システム及び装置制御システムに組み込むことで容易に、かつ、精度の高い半導体装置の製造が可能となる。
【００９３】
【発明の効果】
本発明によれば、所定の電気的特性を具えた半導体装置を、生産性の高い工程で、高い歩留まりで生産することのできる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法のフローチャート。
【図２】膜厚測定の原理説明図。
【図３】膜厚測定の原理説明図。
【図４】ポリシリコンの膜厚と抵抗値との関係を表すグラフ。
【図５】ＬＰ−ＣＶＤ装置内の半導体基板の配置位置と抵抗値の関係を示しているデータ。
【図６】イオン注入量と抵抗値の関係を示したグラフ。
【図７】イオン注入装置の模式図。
【図８】ポリシリコンの膜の上のシリコン酸化膜の膜厚と抵抗値の関係を示すグラフ。
【図９】イオン注入加速電圧と抵抗値のグラフ。
【図１０】従来技術を用いた製造されたポリシリコン抵抗の抵抗値分布の一例を示すグラフ。
【図１１】（ａ）〜（ｃ）は、半導体装置の製造工程ごとの断面図。
【符号の説明】
１…半導体基板、２…絶縁膜、３…ポリシリコン、４…酸化膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device using polysilicon as a resistor.
[0002]
[Prior art]
Many resistors and electrodes are provided in a semiconductor device, and mainly a diffusion layer of impurities formed on a semiconductor substrate or a polycrystalline silicon (polysilicon) thin film on an insulating film is used.
[0003]
Further, in the case of a thin film transistor using polysilicon as a channel layer, the electron mobility of the thin film transistor is very high, so that it is used as a driving circuit for a liquid crystal display, for example. They are for bottom-gate TFTs, which are thin film transistors in which a gate electrode, a gate insulating film, and a polysilicon film (channel layer) are laminated in order from the bottom layer on a glass substrate. Speeding up and downsizing can be realized.
[0004]
Note that the magnitude of electron mobility is μ = | vd / E | (cm²/ SV), and a unit electric field of an average electron moving velocity (drift velocity: vd (cm / s)) in the crystal when an electric field E (V / cm) is applied to the crystal. It is a value per size.
[0005]
In general, a polysilicon thin film is formed by a silane-based gas (SiH) as described in detail below.₄, Si₂H₆The film is directly deposited on the insulating film formed on the semiconductor substrate at a film forming temperature of about 650 ° C. using a chemical vapor deposition (CVD) method using a gas as a film forming gas. Alternatively, the polysilicon thin film is formed by first depositing an amorphous silicon thin film at a film forming temperature of about 500 ° C., and then performing a heat treatment (crystallization process) at a temperature of about 600 ° C. to 900 ° C.
[0006]
Note that when polysilicon is used as a resistor in a semiconductor device, particularly in a resistor that fixes the bias potential of a transistor in an analog circuit element, the variation in the resistance value affects the gain of the transistor and is the same. Variation in the resistance value within the element significantly deteriorates the characteristics of the element.
[0007]
For example, FIG. 10 is a graph showing an example of a resistance value distribution of a polysilicon resistor manufactured using the prior art. In this case, the lower limit standard (LSL) of the resistance value is 900Ω, and the upper limit standard (USL) is 1100Ω. The average resistance value is 998Ω, and the standard deviation is 54.4Ω. Therefore, in this case, the resistance that cannot satisfy the standard is 6.6%, and the yield of 6.6% is reduced only by the cause due to the variation of the resistance characteristics of the semiconductor device.
[0008]
Under these circumstances, various methods for reducing the standard deviation of the resistance value have been tried. These are performed for each manufacturing process, and the variation in the final resistance value is suppressed by suppressing the variation in each step. About them, sectional drawing for every process is shown to Fig.11 (a)-(c). Hereinafter, this will be described.
[0009]
LP-CVD process (film formation process)
As shown in the cross-sectional view of FIG. 11A, an insulating film 2 is formed on a semiconductor substrate 1, and polysilicon 3 serving as a resistance material is formed on the surface thereof by a batch type LP (Low Presser) -CVD technique. Film. The film thickness is about 100 to 400 nm and is determined so as to obtain a desired resistance value. As an example, it is 300 nm. In this step, the film thickness and crystal grain size of the polysilicon 3 are determined.
[0010]
Usually, since the film formation time in the LP-CVD technique is constant, the factors that cause the film thickness fluctuation are considered to be fluctuations in control factors of the film formation temperature, the degree of vacuum, and the gas flow rate. Similarly, the crystal grain size varies depending on the film forming temperature, the degree of vacuum, and the gas flow rate.
[0011]
In order to suppress fluctuations in process conditions in this step, it is necessary to keep the film formation temperature constant and to eliminate variations in the degree of vacuum and the gas flow rate. However, the film formation temperature in a batch type LP-CVD apparatus that processes about 100 to 150 semiconductor substrates 1 in one process needs to be changed inside the apparatus in order to improve the film thickness accuracy. There is. On the other hand, the temperature difference inside the apparatus causes a variation in crystal grain size.
[0012]
In the prior art, a technique for suppressing variations in both the film thickness and the crystal grain size has not been completed. In addition, the variation in the degree of vacuum depends on the mechanical accuracy of the apparatus, and the gas flow rate also depends on the mechanical accuracy of the flow rate control apparatus. The degree of vacuum and the gas flow rate are dealt with by detecting the deterioration of each control device and performing maintenance and replacement.
[0013]
Photolithographic process and etching process (resistance pattern forming process)
Next, as shown in the cross-sectional view of FIG. 11B, the polysilicon 3 film is processed using a photolithography technique and an etching technique in order to make the polysilicon 3 have a desired resistance value. For example, in photolithography, resist patterning is performed by a step-and-repeat method, and etching is performed by an RIE method using the mask.
[0014]
In this step, the dimension of the resistance of the polysilicon 3 is determined. The factors that cause the resistance dimension of the polysilicon 3 to fluctuate in this process are fluctuations in the resist coating process, the exposure process, and the development process in the photolithography process, and the gas flow rate, RF applied voltage, vacuum degree, and temperature in the RIE process. It is thought that this is a fluctuation.
[0015]
In order to suppress the dimensional variation of the resistance of the polysilicon 3 in this process, it is necessary to suppress the variation in each process step in the photolithography and RIE processes.
[0016]
Ion implantation process
Next, in order to make the polysilicon 3 a resistor having a predetermined electrical characteristic, impurities are implanted into the polysilicon 3 film by an ion implantation technique. Usually, 11B + or 49BF2 is used as the ion species to be implanted. In this step, the determined ion implantation amount is implanted into the polysilicon 3 film. It is considered that the fluctuation of the ion implantation amount in this step is determined by the ionization rate, the degree of vacuum, the beam current, and the purity of the material gas of the ion implantation apparatus.
[0017]
In addition, as shown in the cross-sectional view of FIG. 11C, there is a process in which an oxide film 4 is grown on the surface of the polysilicon 3 during ion implantation. In this case, ion implantation is performed using the oxide film 4 as a buffer film. The variation in the thickness of the oxide film 4 also changes the implantation amount and implantation depth.
[0018]
As described above, in order to suppress variations in the amount of ion implantation in this step, it is necessary to suppress variations in each variation factor in the ion implantation apparatus. In addition, in order to suppress variations in the amount of ion implantation due to variations in the thickness of the buffer film (oxide film) 4, the variation factors in the thickness of the buffer film 4 are analyzed, thereby analyzing the variations in the manufacturing process involved. And measures are necessary.
[0019]
Annealing process
Next, in order to activate the ion-implanted impurities, a high-temperature heat treatment is performed using an annealing technique. Usually, processing is performed in the range of 800 ° C. to 1100 ° C. using RTA technology or batch annealing technology.
[0020]
In this step, the activation rate of the impurity varies, and the cause is considered to be affected by the annealing temperature, time, and atmosphere.
[0021]
In order to suppress the activation rate variation in this step, it is necessary to suppress the variation of the annealing temperature, time and atmosphere.
[0022]
Further, in a semiconductor device with a reduced chip area, the resistance value varies greatly, so that a BSG film is formed on the polysilicon resistor, and heat treatment is performed while monitoring the resistance value. Is also disclosed (see, for example, Patent Document 1).
[0023]
[Patent Document 1]
JP-A-9-232521 (paragraph numbers 0013 to 0017 FIG. 1)
[0024]
[Problems to be solved by the invention]
As described above, according to the conventional technique, it is necessary to analyze each variation factor of the semiconductor manufacturing apparatus used in each of the manufacturing processes of the semiconductor device and to take countermeasures according to the result. However, it is necessary to take countermeasures against all the fluctuation factors, which requires a lot of cost and time. In addition, even if measures are actually taken and applied, they cannot be implemented if the yield effect is small. In that case, the quality level of the semiconductor device cannot be improved.
[0025]
Further, the relationship between the film thickness and the crystal grain size in the LP-CVD process (film formation process) of polysilicon has a trade-off relationship, and it is extremely difficult to solve with the countermeasure technique in the prior art.
[0026]
The present invention has been made based on these circumstances, and provides a method of manufacturing a semiconductor device capable of producing a semiconductor device having a predetermined electrical characteristic with a high yield in a highly productive process. It is an object.
[0027]
[Means for Solving the Problems]
According to the present invention, an insulating film is formed on a semiconductor substrate, a polysilicon film is formed on the surface of the insulating film, and a pattern is formed on the polysilicon film by photolithography and etching. A pattern forming process;
Measuring the film thickness of the polysilicon formed in a predetermined pattern;
Using the measurement value of the film thickness obtained in the step of measuring the film thickness of the polysilicon, the expected resistance value of the polysilicon is calculated by a predetermined calculation formula, and the estimated resistance value is used to calculate ions. Calculating the injection amount;
And a step of implanting the calculated ion implantation amount into the polysilicon formed in the pattern.
[0028]
According to the invention, the expected resistance value of the polysilicon is calculated by the calculation formula involving a coefficient using a result of measuring the crystal grain size of the polysilicon. It is a manufacturing method.
[0029]
According to the invention, the thickness of the polysilicon is measured by either an optical interference method or a polarization analysis method.
[0030]
According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein the film thickness of the polysilicon is measured by a scanning probe microscope.
[0031]
According to the present invention, an insulating film is formed on a semiconductor substrate, a polysilicon film is formed on the surface of the insulating film, and a pattern is formed on the polysilicon film by photolithography and etching. Pattern forming process,
Information on the position of the semiconductor substrate in the polysilicon film forming apparatus for forming a plurality of semiconductor substrates in one process in the film forming process. Is added to calculate a predicted resistance value of the polysilicon by a predetermined calculation formula, and the predicted resistance value is calculated by correcting the predicted resistance value to a predetermined resistance value of the semiconductor device by a correction formula. A quantity calculation step;
And a implantation step of implanting the calculated ion implantation amount into the polysilicon in which the pattern is formed.
[0032]
According to the present invention, an insulating film is formed on a semiconductor substrate, a polysilicon film is formed on the surface of the insulating film, and a pattern is formed on the polysilicon film by photolithography and etching. The predicted resistance value of the polysilicon is previously determined based on the result of measuring the silicon oxide film grown on the polysilicon in the previous step, and the acceleration voltage at the time of ion implantation into the polysilicon. An acceleration voltage calculation step that is calculated by correcting the predicted resistance value to a predetermined resistance value of the semiconductor device using a correction expression, and the calculated acceleration voltage And an implantation step of implanting ions into the polysilicon on which the pattern is formed.
[0033]
Further, according to the present invention, in the ion implantation step, the ion implantation amount is stored in a database before the semiconductor substrate arrives at the ion implantation step. .
[0034]
According to the present invention, in the ion implantation step, the ion implantation amount calculated as described above and the acceleration voltage calculated as described above are used.
[0035]
According to the present invention, the calculation formula for predicting the predicted resistance value of the polysilicon is the film thickness information of the polysilicon of the semiconductor device manufactured in the past, the crystal grain size information of the polysilicon, and on the polysilicon film. The semiconductor device manufacturing method is characterized in that the information is expressed as a linear function from the result of correlation analysis between the thickness information of the silicon oxide film and the resistance value information, and the information is stored in the database.
[0036]
According to the present invention, the calculation formula for predicting the predicted resistance value of the polysilicon is a coefficient representing the relationship between the placement position information of the semiconductor substrate and the resistance value information in the LP-CVD apparatus of the semiconductor device manufactured in the past. The method of manufacturing a semiconductor device is characterized in that the information converted into coefficients is stored in the database.
[0037]
According to the invention, the ion implantation condition correction equation for correcting the predicted resistance value to a predetermined resistance value of the semiconductor device is a relation between the ion implantation condition and the resistance value as a quadratic function or a logarithmic quadratic function. A method of manufacturing a semiconductor device, characterized by being expressed and stored in the database.
[0038]
Also, according to the present invention, when the corrected ion implantation condition or acceleration voltage exceeds a preset control range, the ion implantation condition or acceleration voltage set as an initial value is used. A method for manufacturing a semiconductor device.
[0039]
Further, according to the present invention, the ion implantation amount is predicted by a resistance value in a unit of a semiconductor substrate unit or a group of a plurality of semiconductor substrates, and a correction formula for ion implantation conditions is calculated based on the prediction, thereby calculating the ion implantation amount. The method of manufacturing a semiconductor device is characterized in that:
[0040]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0041]
As a result of studying a manufacturing method of a semiconductor device using polysilicon as a resistor material in advance, the inventor has always found that a resistance value, which is an electrical characteristic of a semiconductor device, is always sufficient for a predetermined performance standard. We have completed a control algorithm that can control the manufacturing process that can manufacture what is. It was confirmed that by incorporating this control algorithm into a manufacturing management system and a device control system, a series of control algorithms can be easily manufactured with high accuracy. A method for manufacturing a semiconductor device using a control algorithm will be described below.
[0042]
FIG. 1 is a flowchart of a method of manufacturing a semiconductor device using a polysilicon resistance control algorithm showing an example of an embodiment of the present invention. The process to be controlled in this case is not the entire process of manufacturing the semiconductor device but each manufacturing process described below, and a conventional manufacturing process can be used for other manufacturing processes.
[0043]
Hereinafter, an embodiment of a method for manufacturing a semiconductor device will be described with reference to FIG. Since the outline of the manufacturing process itself is the same as the manufacturing process described in the section of the prior art, the drawings will also be described with appropriate reference to FIGS.
[0044]
LP-CVD process (film formation process)
First, as shown in FIG. 11A, an insulating film 2 made of a silicon oxide film is formed on a semiconductor substrate 1 on which transistor elements are formed by a thermal oxidation method or the like, and a resistance material is formed on the surface thereof. The polysilicon 3 to be formed is formed by batch type LP-CVD technology (S1). The thickness of the polysilicon film 3 is about 100 nm to 400 nm and is determined so as to obtain a desired resistance value. In this embodiment, it is set to 300 nm. After the film formation, the arrangement position D1 of the semiconductor substrate 1 in the batch type LP-CVD apparatus (not shown) is stored as database data.
[0045]
Next, in order to confirm that the desired polysilicon 3 resistor is formed, an inspection is performed by comparison with a predetermined reference value (S2). Items to be inspected at that time are the film thickness D2 and the crystal grain size D3 of the polysilicon 3, and these data are stored in the database.
[0046]
The film thickness of the polysilicon 3 is measured by a scanning probe microscope using an optical lever or an optical interference method, or a film thickness measuring device (not shown) using an ellipsometric method as a probe displacement detecting means. .
[0047]
A scanning probe microscope scans the surface of a sample with a mechanical or electronic probe (probe) and detects the interaction between the probe and the sample surface, thereby changing the physical quantity of the sample surface to nm (10−⁹m) An apparatus for observing with the following extremely high resolution. For example, in a typical atomic force microscope (AFM) as one of the scanning probe microscopes, a probe called a microcantilever is used, and the atomic force acting between the cantilever sample surfaces is expressed as a change in deflection amount of the cantilever. And a voltage is applied to the scanner that expands and contracts in the height direction so that the amount of deflection is constant. By using this applied voltage as height information, the surface shape of the sample can be reproduced and observed.
[0048]
This scanning probe microscope apparatus mainly includes a scanner composed of a piezoelectric element, a probe, and a probe displacement detection apparatus. As a specific example, a sample stage is provided on a scanner, a sample is placed thereon, the probe is disposed immediately above the sample surface, and a probe displacement detection device is disposed above the probe. The observation may be performed by performing a raster scan of the sample in the horizontal direction with a scanner (similar to the scanning method of a cathode ray tube of a television). The scanning probe microscope having such a configuration is an optimal apparatus for observing a minute range (1 to 100 μm) of the sample surface with high resolution.
[0049]
The optical interference method is calculated from spectral reflectance data, and a method by curve fitting is mainly used. In this curve fitting method, various parameters that determine the theoretical intensity spectral reflectance distribution, mainly the film thickness, and if necessary, the spectral reflectance is calculated over the entire wavelength range while changing the shape. A method is used in which the measured spectral reflectance distribution and its shape are compared, and the film thickness is calculated using a parameter having the best consistency between the measured waveform and the calculated waveform.
[0050]
That is, as shown in FIG. 2, the principle of film thickness measurement is the spectrum signal waveform f (interference light intensity d) detected by the spectrometer.₀, Wavelength λ) and theoretical waveform f (d) stored in the database DB in advance.₀ ^′, Λ) are compared, and a theoretical waveform curve that minimizes the difference between the two curves is selected, thereby obtaining the film thickness.
[0051]
The ellipsometric method is a method of obtaining the amplitude reflectance ratio by knowing the state of incident polarized light and the state of reflected polarized light, and obtaining the refractive index and film thickness of the thin film by numerical analysis.
[0052]
That is, when light of wavelength λ is incident on the thin film formed on the substrate surface, reflection is repeated at the upper and lower boundary surfaces of the thin film. As shown in FIG. 3, when the thin film M is formed on the substrate 3, the p-component (parallel to the incident surface) and the s-component (at the interface G1 between the air and the thin film and the boundary surface G2 between the thin film and the substrate) Assuming that the amplitude reflectivity (perpendicular to the incident surface) is r1p, r1s, r2p, r2s, and the phase difference when light travels once in the thin film M is δ, the p component and s component of the entire film are known as is well known. Are given by equation (1), and the phase difference δ is given by equation (2). The relationship between the incident angle and the refraction angle is given by equation (3).
[0053]
[Expression 1]

The crystal grain size is measured in a pseudo manner by measuring the refractive index by an ellipsometry method. The crystal grain size is also a parameter determined by the position of the semiconductor substrate 1 in the batch type LP-CVD apparatus because it depends on the position of the semiconductor substrate 1 in the apparatus. Therefore, the crystal grain size can be predicted by recognizing the arrangement position of the semiconductor substrate 1 in the LP-CVD apparatus.
[0054]
These film thickness, crystal grain size, and arrangement position are stored in a production management database.
[0055]
Photolithographic process and etching process (resistance pattern forming process)
Next, as shown in FIG. 11B, in order to make the polysilicon 3 have a desired resistance value, the polysilicon 3 film is subjected to a patterning process using a known photolithography technique and etching technique. For example, in photolithography, resist patterning is performed by the step & repeat method, and etching is performed by the RIE method using the resist mask (S3).
[0056]
In addition, as shown in FIG. 11C, as shown by the dotted rectangle A, there is a case where the oxide film 4 is grown on the surface of the polysilicon 3 at the time of ion implantation (S5). In that case, the oxide film 4 is used as a buffer film. In a later step, it is inspected whether the thickness D4 of the oxide film 4 is within a predetermined range (S6), and then ion implantation is performed.
[0057]
Resistance value prediction process
Through the above-mentioned LP-CVD process (film formation process), information on the film thickness D2 and crystal grain size D3 of the polysilicon 3 and the arrangement position D1 in the LP-CVD apparatus is stored and accumulated in a database for manufacturing management. Further, when the oxide film 4 is formed on the surface of the polysilicon 3, information on the film thickness D4 of the oxide film 4 is also stored as data. For semiconductor devices that have already been manufactured, information on resistance values by electrical tests after the completion of the semiconductor devices is stored in a database.
[0058]
Note that, in the storage of data in the database, the predicted resistance value information is stored in the database of the manufacturing management system before the semiconductor device is transported and arrives at the ion implantation process described later.
[0059]
Correlation analysis of the resistance value data with respect to the film thickness D2 of the polysilicon 3 and the crystal grain size D3 of the polysilicon 3 accumulated in the database and the arrangement position D1 in the LP-CVD apparatus is performed, thereby obtaining an approximate expression. The predicted resistance value is predicted by a method to be described later from information on the film thickness D2 of the polysilicon 3, the crystal grain size D3 of the polysilicon 3, and the arrangement position D1 in the LP-CVD apparatus.
[0060]
FIG. 4 is a graph showing the relationship between the film thickness D2 of the polysilicon 3 and the resistance value in the example of the present invention. The relationship between the film thickness D2 and the resistance value is expressed by a linear expression as follows.
[0061]
Resistance value = A− (B × polysilicon film thickness)
A and B are coefficients derived from the relational expression between the polysilicon film thickness and the resistance value. Since the resistance value is affected by the grain size of the polysilicon, A and B are coefficients determined by the involvement of the grain size of the polysilicon. Therefore, it is necessary to measure the grain size of polysilicon in order to calculate A and B.
[0062]
The table shown in FIG. 5 is data indicating the relationship between the arrangement position D1 of the semiconductor substrate 1 in the LP-CVD apparatus and the arrangement position coefficient necessary for calculating the resistance value. In this data, the arrangement position D1 of the semiconductor substrate 1 is a position of a lot unit in which a plurality of semiconductor substrates 1 are grouped. The case where the film is formed at the fourth arrangement position is set to 1, and the case where the film is formed at the other arrangement position is converted into a coefficient.
[0063]
By using the approximate expression obtained from FIG. 4 and the coefficient table displayed in FIG. 5, the predicted resistance value predicted for the target resistance value of the electrical characteristics can be obtained.
[0064]
Predicted resistance value = target resistance value × arrangement position coefficient × [A− (B × polysilicon film thickness)] (S6).
[0065]
Also in this case, as described above, both A and B are coefficients derived from the relational expression between the polysilicon film thickness and the resistance value. Since the resistance value is affected by the grain size of the polysilicon, A and B are coefficients determined by the involvement of the grain size of the polysilicon. Therefore, it is necessary to measure the grain size of polysilicon in order to calculate A and B.
[0066]
Ion implantation condition calculation process
Next, an ion implantation amount is calculated to make the predicted resistance value obtained from the film thickness D2 of the polysilicon 3 and the arrangement position D1 in the LP-CVD apparatus a target resistance value (S7).
[0067]
In order to perform this calculation, as the relational expression between the ion implantation amount and the resistance value, an approximate expression of the curve of the graph shown in FIG. 6 is obtained and stored in advance in a production management database.
[0068]
The following formula is a calculation formula (correction formula) of the ion implantation amount for manufacturing to the target resistance obtained from the information on the film thickness D2 of the polysilicon 3 and the arrangement position D1 in the LP-CVD apparatus according to the present embodiment. It is.
[0069]
Ion implantation amount = CD− (target resistance value− (predicted resistance value−target resistance value)) + E × (target resistance value− (predicted resistance value−target resistance value))^-2
C, D and E are all coefficients derived from the relationship between the ion implantation amount and the resistance value of polysilicon. Since the resistance value is affected by the grain size of the polysilicon, A and B are coefficients determined by the involvement of the grain size of the polysilicon. Therefore, it is necessary to measure the grain size of polysilicon in order to calculate A and B.
[0070]
Ion implantation condition judgment process
A condition determination is made as to whether or not the calculated ion implantation amount exceeds a preset standard width of the implantation amount (S8).
[0071]
Ion implantation process
If the ion implantation amount calculated in the ion implantation condition calculation step (S7) is within the standard range of the preset implantation amount in the ion implantation condition determination step (S8), ions are calculated based on the calculated ion implantation amount. Injection is performed (S9). On the other hand, if the calculated ion implantation amount exceeds the preset standard value of the implantation amount, a system abnormality, a semiconductor manufacturing apparatus abnormality, or a measurement data abnormality is assumed. Manufacturing is performed under the center conditions (median value) (S10).
[0072]
In the ion implantation step, impurities are implanted into the polysilicon 3 film by an ion implantation technique in order to use the polysilicon 3 as a resistor having predetermined electrical characteristics.
[0073]
In addition, there is a process in which the oxide film 4 is grown on the surface of the polysilicon 3 at the time of ion implantation as surrounded by a dotted square A (S7). In that case, as shown in FIG. 11C, the oxide film 4 is used as a buffer film. Whether or not the thickness D4 of the oxide film 4 is within a predetermined range is measured with a scanning probe microscope or a film thickness measuring device using a polarization analysis method (S5). The measured film thickness values are stored in a production management database. Thereafter, ion implantation is performed.
[0074]
The ion implantation apparatus itself is generally used. For example, an example of the ion implantation apparatus 10 having medium energy (about 10 to 400 keV) has a structure shown in the schematic diagram of FIG. This ion implantation apparatus 10 is a single-wafer type ion implantation apparatus, and its main structure is an ion source section 11, a mass analysis section 12, an acceleration section 13, a Q lens section 14, a scan section 15, and an end station section (E / S portion) 16. The end station unit 16 is an ion implantation unit. In the inside, since it is a single wafer type, one wafer W into which impurities are to be implanted is accommodated.
[0075]
Although not shown, the ion source unit 11 is provided with an ion source and a power source for driving the ion source, as is well known, and the ion beam jumping out (exiting) from the ion source is sent to the mass analysis unit 12. The target ion species is selected according to the magnitude of the applied magnetic field by the action of the provided magnet.
[0076]
The selected ion beam is accelerated by the accelerating unit 13 constituted by an accelerating tube. At this time, the depth and the implantation amount of the ion beam to the wafer W are controlled by the acceleration voltage applied to the accelerating unit 13 or the like. Is done. For example, the energy applied to the ion beam is controlled to be 150 keV. The accelerated ion beam is converged by the Q lens unit 14, and the converged ion beam is further scanned in the X-axis direction by the scanning unit 15. In order to perform uniform implantation onto the wafer W, the wafer W placed on the end station unit 16 is also scanned in the Y-axis direction, and uniform ion implantation is performed by this mutual scanning.
[0077]
Usually, 11B + or 49BF2 + is used as the ion species implanted into the polysilicon 3 film used as the resistor. In the present embodiment, the case where 49BF2 + is used for each step is described.
[0078]
When the silicon oxide film 4 is grown on the surface of the polysilicon 3 film at the time of ion implantation, the silicon oxide film 4 serves as a buffer film for ion implantation, and the implantation depth depends on the thickness of the silicon oxide film 4. Changes. In that case, the acceleration voltage, which is one of the ion implantation control factors, is controlled using the data of the film thickness D4 of the silicon oxide film 4 on the polysilicon 3. Also in this case, as will be described later, the data of the silicon oxide film 4 is also stored in the manufacturing database, and an approximate expression can be obtained by performing a correlation analysis with the resistance value data after the semiconductor device is completed. It is.
[0079]
FIG. 8 is a graph showing the relationship between the thickness D4 of the silicon oxide film 4 on the polysilicon 3 film and the resistance value in the present embodiment. The approximate expression obtained from this graph is as follows. In order to distinguish from the predicted resistance value described above, the predicted resistance value is the predicted resistance value (2).
[0080]
Predicted resistance value (2) = F + G × film thickness of silicon oxide film on polysilicon film
F and G are both coefficients derived from the relational expression between the thickness of the silicon oxide film on the polysilicon film and the resistance value (affected by the grain size).
[0081]
Next, the acceleration voltage, which is one of the ion implantation control factors for setting the predicted resistance value (2) obtained from the film thickness D4 of the silicon oxide film 4 on the polysilicon 3 to the target resistance value, is calculated. For the relational expression between the ion implantation acceleration voltage and the resistance value, an approximate expression is obtained as shown in the graph of FIG. 9 and stored in the database.
[0082]
The following formula is an ion implantation acceleration voltage calculation formula for producing a target resistance obtained from the film thickness D4 of the silicon oxide film 4 on the polysilicon 3 according to the present embodiment.
[0083]
Ion implantation acceleration voltage = HI− (target resistance value− (predicted resistance value (2) −target resistance value)) + J × (target resistance value− (predicted resistance value (2) −target resistance value))^-2
H, I and J are all coefficients representing the relationship between the ion implantation acceleration voltage and the resistance value of polysilicon.
In addition, when the ion implantation acceleration voltage calculated as described above exceeds a preset standard width of the implantation amount, a control system abnormality, a semiconductor manufacturing apparatus abnormality, and a measurement data abnormality are assumed. Manufacture is performed under the center condition (median value) of the ion implantation acceleration voltage.
[0084]
Electrical test process
The ion-implanted polysilicon 3 is tested for electrical characteristics. This electrical test is performed at the wafer level, and is generally called a characteristic check, E-TEST, PCM data, IV, WAT, profile data, etc. (S11).
[0085]
As a result of the electrical test, if the resistance value D5 of the tested polysilicon 3 is within a predetermined resistance value range, it is handled as an acceptable product and sent to the next process. If it is outside the predetermined range, it will be handled as a rejected product and will not be sent to the next process. However, in any case, the test result data is stored in the database.
[0086]
As described above, according to the above-described embodiment, the factors that deteriorate the accuracy of polysilicon resistance, such as the thickness of the polysilicon, the crystal grain size, and the thickness of the silicon oxide film on the polysilicon film, Analyze and convert the data to a format that predicts the resistance value. Furthermore, a resistor having a desired resistance value can be formed by calculating ion implantation conditions for manufacturing to the target resistance value and manufacturing based on the result.
[0087]
In addition, since information on resistance values obtained by electrical tests after completion of the semiconductor device is also stored in the database, the film thickness of polysilicon, the crystal grain size of polysilicon, and the resistance to the arrangement position in the LP-CVD apparatus. Correlation analysis of value data, and by obtaining an approximate expression, it is possible to predict the resistance value only with information on the thickness of the polysilicon, the crystal grain size of the polysilicon, and the arrangement position in the LP-CVD apparatus Become.
[0088]
In addition, since it is not necessary to improve the process capability in each manufacturing process other than the ion implantation system, measures for improving the process capability of each process are not required, the cost of the countermeasure can be reduced, and the quality level of the semiconductor device is improved. To do.
[0089]
Further, by calculating the prediction of the resistance value of the polysilicon to be manufactured for each semiconductor substrate, the accuracy of the resistance value can be increased.
[0090]
Further, by calculating the prediction of the resistance value of the polysilicon to be manufactured for each lot, the inspection cost can be reduced.
[0091]
In addition, since data stored in the database is stored in the database of the manufacturing management system before the semiconductor device is transported and arrives at the ion implantation process, the ion implantation process It is always possible to automatically control and to instruct optimum ion implantation conditions.
[0092]
Also, by incorporating these series of manufacturing algorithms into the manufacturing management system and the device control system, it is possible to manufacture a semiconductor device with high accuracy.
[0093]
【The invention's effect】
According to the present invention, a semiconductor device having predetermined electrical characteristics can be produced with a high yield by a process with high productivity.
[Brief description of the drawings]
FIG. 1 is a flowchart of a method for manufacturing a semiconductor device of the present invention.
FIG. 2 is a diagram illustrating the principle of film thickness measurement.
FIG. 3 is an explanatory diagram of the principle of film thickness measurement.
FIG. 4 is a graph showing the relationship between polysilicon film thickness and resistance value.
FIG. 5 is data showing the relationship between the position of a semiconductor substrate in the LP-CVD apparatus and the resistance value;
FIG. 6 is a graph showing a relationship between an ion implantation amount and a resistance value.
FIG. 7 is a schematic diagram of an ion implantation apparatus.
FIG. 8 is a graph showing a relationship between a film thickness of a silicon oxide film on a polysilicon film and a resistance value;
FIG. 9 is a graph of ion implantation acceleration voltage and resistance value.
FIG. 10 is a graph showing an example of a resistance value distribution of a polysilicon resistor manufactured using a conventional technique.
11A to 11C are cross-sectional views for each manufacturing process of a semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Insulating film, 3 ... Polysilicon, 4 ... Oxide film

Claims

Forming an insulating film on a semiconductor substrate, forming a polysilicon film on the surface of the insulating film, and forming a pattern on the polysilicon film by photolithography and etching; and
Measuring the film thickness of the polysilicon formed in a predetermined pattern;
Using the measurement value of the film thickness obtained in the step of measuring the film thickness of the polysilicon, the expected resistance value of the polysilicon is calculated by a predetermined calculation formula, and the estimated resistance value is used to calculate ions. Calculating the injection amount;
And a step of implanting the calculated ion implantation amount into the polysilicon formed in the pattern.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the expected resistance value of the polysilicon is calculated by the calculation formula involving a coefficient using a result of measuring a crystal grain size of the polysilicon. .

3. The method of manufacturing a semiconductor device according to claim 1, wherein the film thickness of the polysilicon is measured by either an optical interference method or a polarization analysis method.

3. The method of manufacturing a semiconductor device according to claim 1, wherein the film thickness of the polysilicon is measured by a scanning probe microscope.

Forming an insulating film on a semiconductor substrate, forming a polysilicon film on the surface of the insulating film, and forming a pattern on the polysilicon film by photolithography and etching; and
Information on the position of the semiconductor substrate in the polysilicon film forming apparatus for forming a plurality of semiconductor substrates in one process in the film forming process. Is added to calculate a predicted resistance value of the polysilicon by a predetermined calculation formula, and the predicted resistance value is calculated by correcting the predicted resistance value to a predetermined resistance value of the semiconductor device by a correction formula. A quantity calculation step;
And a implantation step of implanting the calculated ion implantation amount into the polysilicon on which the pattern is formed.

Forming an insulating film on a semiconductor substrate, forming a polysilicon film on a surface of the insulating film; forming a pattern on the polysilicon film by photolithography and etching; and Based on the result of measuring the silicon oxide film grown on the polysilicon in the previous step, the predicted resistance value of the polysilicon is determined by a predetermined calculation formula based on the acceleration voltage at the time of ion implantation into the polysilicon. An acceleration voltage calculating step of calculating and correcting the predicted resistance value to a predetermined resistance value of the semiconductor device by a correction formula; and the poly-state on which the pattern is formed by the calculated acceleration voltage. And a method of manufacturing a semiconductor device, comprising: an ion implantation step for performing ion implantation on silicon.

6. The semiconductor device according to claim 1, wherein the ion implantation amount in the ion implantation step is stored in a database before the semiconductor substrate arrives at the ion implantation step. Production method.

A method of manufacturing a semiconductor device, wherein the ion implantation step uses the ion implantation amount calculated according to claim 1, 2, or 5 and the acceleration voltage calculated according to claim 6.

The calculation formula for predicting the predicted resistance value of the polysilicon is the film thickness information of the polysilicon of the semiconductor device manufactured in the past, the crystal grain size information of the polysilicon, and the film thickness information of the silicon oxide film on the polysilicon film. 6. The method of manufacturing a semiconductor device according to claim 1, wherein the information is expressed as a linear function from a result of a correlation analysis between the resistance value information and each of the information is stored in the database.

The calculation formula for predicting the predicted resistance value of the polysilicon is obtained by coefficientizing the relationship between the position information of the semiconductor substrate and the resistance value information in the LP-CVD apparatus of the semiconductor device manufactured in the past. 7. The method of manufacturing a semiconductor device according to claim 6, wherein the information is stored in the database.

An ion implantation condition correction equation for correcting the predicted resistance value to a predetermined resistance value of the semiconductor device is expressed in the database by expressing the relation between the ion implantation condition and the resistance value as a quadratic function or a logarithmic quadratic function. 6. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is manufactured.

6. The ion implantation condition or acceleration voltage set as an initial value is used when the corrected ion implantation condition or acceleration voltage exceeds a preset control range. Or a method of manufacturing a semiconductor device according to 6;

The ion implantation amount is characterized in that a resistance value is predicted in units of a semiconductor substrate unit or a group of a plurality of semiconductor substrates, and an ion implantation amount is determined by calculating a correction formula of ion implantation conditions based on the prediction. A method of manufacturing a semiconductor device according to claim 1, 2 or 5.