JP2005032945A

JP2005032945A - Semiconductor device and its manufacturing method

Info

Publication number: JP2005032945A
Application number: JP2003195612A
Authority: JP
Inventors: Hironori Mukai; 博紀向井; Takayuki Nose; 隆幸能勢
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-07-11
Filing date: 2003-07-11
Publication date: 2005-02-03

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and its manufacturing method by which the capture of an electron-hole pair in a gate oxide film can be prevented and electric charge can be efficiently drawn out by an input protection circuit. <P>SOLUTION: A photo resist 4 having openings 4a and 4b is formed. The opening 4a is regulated on the upper side of a first element formation area. The opening 4b is regulated on the upper side of the specified part of a second element formation area (herein after called a first part). The first part is almost equal to an area where the drain area of an NMOSFET is formed. An n-type impurity 5 such as phosphorous or the like is introduced into the upper surface of a silicon substrate 1 by using the photo resist 4 as an injection mask by ion implantation. Thus, an n<SP>-</SP>-type impurity introduction area 6 functioning as a lower electrode of a MOS capacitor is formed in the upper surface of the silicon substrate 1 in the first element formation area. Furthermore, an n<SP>-</SP>-type impurity introduction area 7 is also formed in the upper surface of a well 3 in the first part at the same time. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関し、特に、入力保護回路及び入力バッファ回路を備える半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳＦＥＴを用いた半導体装置（ＭＯＳデバイス）はインピーダンスが高いため、静電破壊に対する対策が非常に重要である。このためＭＯＳデバイスには、内部回路が静電破壊することを防止すべく、入力保護回路が設けられている。入力保護回路は、入力パッドにドレイン電極がそれぞれ接続されたＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを有している。製造コストの低減を図るべく、一般的に、入力保護回路を構成するＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴの各ソース・ドレイン領域は、周辺回路を構成するＭＯＳＦＥＴのソース・ドレイン領域と同一の工程によって形成される。なお、入力保護回路を備えた半導体装置に関する技術が、下記特許文献１〜３に開示されている。
【０００３】
【特許文献１】
特開平７−３３５８８１号公報
【特許文献２】
特開平５−６３１９１号公報
【特許文献３】
特開平１１−１５４７３６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体装置によると、アバランシェ・ブレークダウンに起因して二次的に発生した電子−正孔対が、入力保護回路を構成するＭＯＳＦＥＴのゲート絶縁膜中に捕獲されてしまい、その結果、入力パッドに想定外に加えられた電荷を入力保護回路によって効率的に引き抜くことができないという問題があった。
【０００５】
本発明はかかる問題を解決するために成されたものであり、ゲート絶縁膜中への電子−正孔対の捕獲を抑制し、入力保護回路による効率的な電荷の引き抜きが可能な、半導体装置及びその製造方法を得ることを目的とする。
【０００６】
【課題を解決するための手段】
第１の発明によれば、半導体装置の製造方法は、（ａ）半導体基板の主面内に素子分離絶縁膜を形成することにより、第１及び第２の素子形成領域を規定する工程と、（ｂ）第１の素子形成領域の上方及び第２の素子形成領域の第１部分の上方が開口したパターンを有するマスク材を形成する工程と、（ｃ）マスク材を注入マスクとして用いて不純物をイオン注入することにより、第１の素子形成領域における半導体基板の主面内に、キャパシタ第１電極を形成するとともに、第１部分における半導体基板の主面内に、第１の深さで不純物導入領域を形成する工程と、（ｄ）工程（ｃ）よりも後に実行され、マスク材を除去する工程と、（ｅ）工程（ｄ）よりも後に実行され、キャパシタ誘電体膜上にキャパシタ第２電極が積層された第１の構造を、キャパシタ第１電極上に形成する工程と、（ｆ）工程（ｄ）よりも後に実行され、ゲート絶縁膜上にゲート電極が積層された第２の構造を、第１部分及び第２の素子形成領域の第２部分を露出しつつ、第２の素子形成領域における半導体基板の主面上に形成する工程と、（ｇ）第２部分における半導体基板の主面内にソース領域を形成するとともに、第１部分における半導体基板の主面内に、第１の深さよりも浅い第２の深さでドレイン領域を形成する工程とを備える。
【０００７】
第２の発明によれば、半導体装置の製造方法は、（ａ）半導体基板の主面内に素子分離絶縁膜を形成することにより、第１及び第２の素子形成領域を規定する工程と、（ｂ）素子分離絶縁膜の底面に接するように、第１導電型のレトログレードウェルを形成する工程と、（ｃ）半導体基板の主面上に形成された第１のゲート構造と、第１のゲート構造の下方の第１のチャネル形成領域を挟んで互いに対向する、いずれも第２導電型の第１のソース領域及び第１のドレイン領域とを有し、チャネルカットＲＯＭのメモリセルを構成する第１のトランジスタを、第１の素子形成領域内に形成する工程と、（ｄ）半導体基板の主面上に形成された第２のゲート構造と、第２のゲート構造の下方の第２のチャネル形成領域を挟んで互いに対向する、いずれも第２導電型の第２のソース領域及び第２のドレイン領域とを有する第２のトランジスタを、第２の素子形成領域内に形成する工程と、（ｅ）第１のトランジスタの上方及び第２のドレイン領域の上方が開口したパターンを有するマスク材を形成する工程と、（ｆ）マスク材を注入マスクとして用いたイオン注入によって、第１のチャネル形成領域内に第１導電型の不純物を導入するとともに、レトログレードウェル上に第１導電型の不純物導入領域を形成する工程とを備える。
【０００８】
第３の発明によれば、半導体装置は、半導体基板と、半導体基板の主面内に形成され、第１及び第２の素子形成領域を規定する素子分離絶縁膜と、素子分離絶縁膜の底面に接するように半導体基板内に形成された、第１導電型のレトログレードウェルと、第１の素子形成領域における半導体基板の主面上に形成された第１のゲート構造と、第１のゲート構造の下方の第１のチャネル形成領域を挟んで互いに対向する、いずれも第２導電型の第１のソース領域及び第１のドレイン領域とを有し、チャネルカットＲＯＭのメモリセルを構成する第１のトランジスタと、第２の素子形成領域における半導体基板の主面上に形成された第２のゲート構造と、第２のゲート構造の下方の第２のチャネル形成領域を挟んで互いに対向する、いずれも第２導電型の第２のソース領域及び第２のドレイン領域とを有する第２のトランジスタと、第２のドレイン領域の下方において、レトログレードウェル上に形成された、第１導電型の不純物導入領域とを備える。
【０００９】
【発明の実施の形態】
実施の形態１．
図１〜６は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。図１を参照して、まず、周知のＬＯＣＯＳ分離技術又はトレンチ分離技術によって、シリコン酸化膜から成る素子分離絶縁膜２を、Ｎ型のシリコン基板１の上面内に部分的に形成する。素子分離絶縁膜２によって、第１及び第２の素子形成領域が規定される。第１の素子形成領域は、ＭＯＳキャパシタが形成される予定の領域であり、第２の素子形成領域は、ＮＭＯＳＦＥＴが形成される予定の領域である。次に、イオン注入法によって、第２の素子形成領域におけるシリコン基板１の上面内に、Ｐ型のウェル３を形成する。
【００１０】
図２を参照して、次に、写真製版法によって、開口部４ａ，４ｂを有するフォトレジスト４を、シリコン基板１及び素子分離絶縁膜２の上面上に形成する。開口部４ａは、第１の素子形成領域の上方に規定されている。開口部４ｂは、第２の素子形成領域の所定の部分（以下「第１部分」と称する）の上方に規定されている。第１部分は、ＮＭＯＳＦＥＴのドレイン領域が形成される予定の領域にほぼ等しい。次に、フォトレジスト４を注入マスクとして用いて、イオン注入法によって、リン等のＮ型不純物５を、エネルギーが６０ＫｅＶ程度、濃度が９×１０^１４／ｃｍ^２程度の条件で、シリコン基板１の上面内に導入する。これにより、ＭＯＳキャパシタの下部電極（以下「キャパシタ第１電極」と称する）として機能するＮ⁻型不純物導入領域６が、第１の素子形成領域におけるシリコン基板１の上面内に形成される。また、これとともに、Ｎ⁻型不純物導入領域７が、第１部分におけるウェル３の上面内に形成される。
【００１１】
図３を参照して、次に、フォトレジスト４を除去する。次に、熱酸化法によってシリコン基板１の上面上にシリコン酸化膜を形成した後、ＣＶＤ法によってシリコン酸化膜上にポリシリコン膜を形成する。次に、写真製版法及び異方性ドライエッチング法によって、これらのシリコン酸化膜及びポリシリコン膜をパターニングする。これにより、シリコン酸化膜８上にポリシリコン膜１０が積層された構造が、第１の素子形成領域におけるシリコン基板１の上面上に形成される。また、これととともに、シリコン酸化膜９上にポリシリコン膜１１が積層された構造が、第１部分及び第２の素子形成領域の所定の部分（以下「第２部分」と称する）を露出しつつ、第２の素子形成領域におけるウェル３の上面上に形成される。第２部分は、ＮＭＯＳＦＥＴのソース領域が形成される予定の領域にほぼ等しい。
【００１２】
シリコン酸化膜８は、ＭＯＳキャパシタのキャパシタ誘電体膜として機能し、ポリシリコン膜１０は、ＭＯＳキャパシタの上部電極（以下「キャパシタ第２電極」と称する）として機能する。また、シリコン酸化膜９は、ＮＭＯＳＦＥＴのゲート絶縁膜として機能し、ポリシリコン膜１１は、ＮＭＯＳＦＥＴのゲート電極として機能する。
【００１３】
図４を参照して、次に、イオン注入法によって、リン等のＮ型不純物を比較的低濃度で注入することにより、ポリシリコン膜１１の下方のチャネル形成領域を挟んで互いに対向するＮ⁻型不純物導入領域１２を形成する。Ｎ⁻型不純物導入領域１２は、シリコン酸化膜８から露出している部分のＮ⁻型不純物導入領域６の上面内にも形成される。
【００１４】
図５を参照して、次に、ＣＶＤ法によって、シリコン窒化膜を全面的に形成する。次に、そのシリコン窒化膜をエッチバックすることにより、ポリシリコン膜１０，１１の各側面に、サイドウォールスペーサ１３をそれぞれ形成する。
【００１５】
図６を参照して、次に、イオン注入法によって、リン等のＮ型不純物を比較的高濃度で注入することにより、ポリシリコン膜１１の下方のチャネル形成領域を挟んで互いに対向するＮ^＋型不純物導入領域１４ｓ，１４ｄを、Ｎ⁻型不純物導入領域７よりも浅く形成する。Ｎ^＋型不純物導入領域１４ｄは、第１部分におけるウェル３の上面内に形成され、ＮＭＯＳＦＥＴのドレイン領域として機能する。Ｎ^＋型不純物導入領域１４ｓは、第２部分におけるウェル３の上面内に形成され、ＮＭＯＳＦＥＴのソース領域として機能する。また、シリコン酸化膜８から露出している部分のＮ⁻型不純物導入領域６の上面内には、Ｎ^＋型不純物導入領域１４が形成される。
【００１６】
図７は、本実施の形態１に係る半導体装置の第１の構成例を示す回路図である。半導体装置は、入力パッド５０と、入力保護回路６０と、入力バッファ回路６１と、内部回路６２とを備えている。入力保護回路６０は、ＰＭＯＳＦＥＴ５１とＮＭＯＳＦＥＴ５２とを備えている。ＰＭＯＳＦＥＴ５１は、電源電位に接続されたソース電極及びゲート電極と、入力パッド５０に接続されたドレイン電極とを有している。ＮＭＯＳＦＥＴ５２は、グランド電位に接続されたソース電極及びゲート電極と、入力パッド５０に接続されたドレイン電極とを有している。
【００１７】
入力バッファ回路６１は、ＰＭＯＳＦＥＴ５３とＮＭＯＳＦＥＴ５４とを備えている。ＰＭＯＳＦＥＴ５３は、電源電位に接続されたソース電極と、入力パッド５０に接続されたドレイン電極と、内部回路６２に接続されたゲート電極とを有している。ＮＭＯＳＦＥＴ５４は、グランド電位に接続されたソース電極と、入力パッド５０に接続されたドレイン電極と、内部回路６２に接続されたゲート電極とを有している。
【００１８】
図８は、図７に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、ドレイン領域７３、及びＮ⁻型不純物導入領域８０を有している。ソース領域７２上にはコンタクトプラグ７５が形成されており、ドレイン領域７３上にはコンタクトプラグ７６が形成されている。ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、及びドレイン領域７３を有している。すなわち、ＮＭＯＳＦＥＴ５２，５４はドレイン領域７３を共有している。ソース領域７４上にはコンタクトプラグ７５が形成されている。
【００１９】
本実施の形態１に係る半導体装置の第１の構成例では、図７，８に示したＮＭＯＳＦＥＴ５２が、図６において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力保護回路６０が有するＮＭＯＳＦＥＴ５２が図１〜６に示した製造方法によって製造され、図８に示したゲート電極７０、ソース領域７２、ドレイン領域７３、及びＮ⁻型不純物導入領域８０が、それぞれ図６に示したゲート電極１１、Ｎ^＋型不純物導入領域１４ｓ、Ｎ^＋型不純物導入領域１４ｄ、及びＮ⁻型不純物導入領域７に相当する。
【００２０】
図９は、本実施の形態１に係る半導体装置の第２の構成例を示す回路図である。図７と同様に、半導体装置は、入力パッド５０、入力保護回路６０、入力バッファ回路６１、及び内部回路６２を備えている。図１０は、図９に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、ドレイン領域７３、及びＮ⁻型不純物導入領域８１を有している。ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、及びドレイン領域７３を有している。
【００２１】
本実施の形態１に係る半導体装置の第２の構成例では、図９，１０に示したＮＭＯＳＦＥＴ５４が、図６において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力バッファ回路６１が有するＮＭＯＳＦＥＴ５４が図１〜６に示した製造方法によって製造され、図１０に示したゲート電極７１、ソース領域７４、ドレイン領域７３、及びＮ⁻型不純物導入領域８１が、それぞれ図６に示したゲート電極１１、Ｎ^＋型不純物導入領域１４ｓ、Ｎ^＋型不純物導入領域１４ｄ、及びＮ⁻型不純物導入領域７に相当する。
【００２２】
図１１は、本実施の形態１に係る半導体装置の第３の構成例を示す回路図である。図７と同様に、半導体装置は、入力パッド５０、入力保護回路６０、入力バッファ回路６１、及び内部回路６２を備えている。図１２は、図１１に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。図８と同様に、ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、ドレイン領域７３、及びＮ⁻型不純物導入領域８０を有している。また、図１０と同様に、ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、ドレイン領域７３、及びＮ⁻型不純物導入領域８１を有している。
【００２３】
本実施の形態１に係る半導体装置の第３の構成例では、図１１，１２に示したＮＭＯＳＦＥＴ５２，５４が、図６において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力保護回路６０が有するＮＭＯＳＦＥＴ５２、及び入力バッファ回路６１が有するＮＭＯＳＦＥＴ５４が、図１〜６に示した製造方法によってそれぞれ製造され、図１２に示したゲート電極７０，７１、ソース領域７２，７４、ドレイン領域７３、及びＮ⁻型不純物導入領域８０，８１が、それぞれ図６に示したゲート電極１１、Ｎ^＋型不純物導入領域１４ｓ、Ｎ^＋型不純物導入領域１４ｄ、及びＮ⁻型不純物導入領域７に相当する。
【００２４】
このように本実施の形態１に係る半導体装置及びその製造方法によれば、図６に示したように、ＮＭＯＳＦＥＴのドレイン領域（Ｎ^＋型不純物導入領域１４ｄ）よりも深いＮ⁻型不純物導入領域７が形成されている。従って、実質的にＮＭＯＳＦＥＴのドレイン領域がシリコン基板１の深さ方向に広がるため、ドレイン領域に高電圧が印加された際に、ドレイン領域近傍の電界を緩和することができる。その結果、アバランシェ・ブレークダウンに起因して二次的に発生した電子−正孔対がゲート絶縁膜（シリコン酸化膜９）中に捕獲されることを、Ｎ⁻型不純物導入領域７が形成されていない場合と比較して抑制することができる。
【００２５】
しかも、Ｎ⁻型不純物導入領域７は、ＭＯＳキャパシタのキャパシタ第１電極（Ｎ⁻型不純物導入領域６）を形成するための工程（図２）において併せて形成される。従って、Ｎ⁻型不純物導入領域７のみを形成するための新たな工程を追加する必要がないため、フォトマスクの必要枚数や製造工程数が増加することを回避できる。
【００２６】
実施の形態２．
図１３〜１５は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。図１３を参照して、まず、周知のＬＯＣＯＳ分離技術又はトレンチ分離技術によって、シリコン酸化膜から成る素子分離絶縁膜２を、Ｎ型のシリコン基板１の上面内に部分的に形成する。素子分離絶縁膜２によって、第１及び第２の素子形成領域が規定される。第１の素子形成領域は、チャネルカットＲＯＭのメモリセルが形成される予定の領域であり、第２の素子形成領域は、ＮＭＯＳＦＥＴが形成される予定の領域である。チャネルカットＲＯＭは、マスクＲＯＭの一種であり、メモリセルを構成するトランジスタを形成した後に、ソース・ドレイン領域の導電型と反対の導電型の高濃度の不純物を、チャネル形成領域に注入するか否かによって（即ち、しきい値電圧の高低によって）、データの「０」又は「１」を記憶する。
【００２７】
次に、イオン注入法によって、シリコン基板１の上面内にＰ型のウェル３を形成する。次に、イオン注入法によって、素子分離絶縁膜２の底面に接するように、Ｐ型のレトログレードウェル２０を形成する。レトログレードウェル２０は、素子分離耐圧の向上を図る目的で形成される。
【００２８】
図１４を参照して、次に、周知のトランジスタ製造プロセスによって、第１の素子形成領域内に第１のＮＭＯＳＦＥＴを形成するとともに、第２の素子形成領域内に第２のＮＭＯＳＦＥＴを形成する。
【００２９】
第１のＮＭＯＳＦＥＴは、チャネルカットＲＯＭのメモリセルを構成するトランジスタである。第１のＮＭＯＳＦＥＴは、ゲート絶縁膜として機能するシリコン酸化膜２５と、ゲート電極として機能するポリシリコン膜２６と、サイドウォールスペーサ２８と、Ｎ⁻型不純物導入領域２７と、ソース領域として機能するＮ^＋型不純物導入領域２９ｓと、ドレイン領域として機能するＮ^＋型不純物導入領域２９ｄとを有している。シリコン酸化膜２５及びポリシリコン膜２６を含む第１のゲート構造は、シリコン基板１の上面上に部分的に形成されている。Ｎ^＋型不純物導入領域２９ｓ，２９ｄは、第１のゲート構造の下方の第１のチャネル形成領域を挟んで互いに対向している。
【００３０】
第２のＮＭＯＳＦＥＴは、ゲート絶縁膜として機能するシリコン酸化膜９と、ゲート電極として機能するポリシリコン膜１１と、サイドウォールスペーサ１３と、Ｎ⁻型不純物導入領域１２と、ソース領域として機能するＮ^＋型不純物導入領域１４ｓと、ドレイン領域として機能するＮ^＋型不純物導入領域１４ｄとを有している。シリコン酸化膜９及びポリシリコン膜１１を含む第２のゲート構造は、シリコン基板１の上面上に部分的に形成されている。Ｎ^＋型不純物導入領域１４ｓ，１４ｄは、第２のゲート構造の下方の第２のチャネル形成領域を挟んで互いに対向している。
【００３１】
図１５を参照して、次に、写真製版法によって、開口部２１ａ，２１ｂを有するフォトレジスト２１を形成する。開口部２１ａは、第１の素子形成領域の上方に規定されている。開口部２１ｂは、Ｎ^＋型不純物導入領域１４ｄの上方に規定されている。次に、フォトレジスト２１を注入マスクとして用いて、イオン注入法によって、ボロン等のＰ型不純物２２を、エネルギーが１３５ＫｅＶ程度、濃度が１．２×１０^１４／ｃｍ^２程度の条件で、シリコン基板１内に導入する。これにより、Ｐ^＋型不純物導入領域３０〜３２が形成される。Ｐ^＋型不純物導入領域３０は、第１のチャネル形成領域内に形成されており、その結果、第１のＮＭＯＳＦＥＴのしきい値電圧が高レベルに設定される。なお、第１のＮＭＯＳＦＥＴのしきい値電圧を低レベルに設定したい場合には、フォトレジスト２１によって第１のＮＭＯＳＦＥＴを覆えばよい。Ｐ^＋型不純物導入領域３１は、Ｎ^＋型不純物導入領域２９ｓ，２９ｄの下方に形成されている。Ｐ^＋型不純物導入領域３２は、Ｎ^＋型不純物導入領域１４ｄの下方において、レトログレードウェル２０上に形成されている。
【００３２】
図１６は、本実施の形態２に係る半導体装置の第１の構成例を示す回路図である。図７と同様に、半導体装置は、入力パッド５０と、入力保護回路６０と、入力バッファ回路６１と、内部回路６２とを備えている。図１７は、図１６に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、ドレイン領域７３、及びＰ^＋型不純物導入領域９０（実際には上面図には現れない）を有している。ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、及びドレイン領域７３を有している。
【００３３】
本実施の形態２に係る半導体装置の第１の構成例では、図１６，１７に示したＮＭＯＳＦＥＴ５２が、図１５において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力保護回路６０が有するＮＭＯＳＦＥＴ５２が図１３〜１５に示した製造方法によって製造され、図１７に示したゲート電極７０、ソース領域７２、ドレイン領域７３、及びＰ^＋型不純物導入領域９０が、それぞれ図１５に示したゲート電極１１、Ｎ^＋型不純物導入領域１４ｓ、Ｎ^＋型不純物導入領域１４ｄ、及びＰ^＋型不純物導入領域３２に相当する。
【００３４】
図１８は、本実施の形態２に係る半導体装置の第２の構成例を示す回路図である。図７と同様に、半導体装置は、入力パッド５０、入力保護回路６０、入力バッファ回路６１、及び内部回路６２を備えている。図１９は、図１８に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、ドレイン領域７３、及びＰ^＋型不純物導入領域９１（実際には上面図には現れない）を有している。ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、及びドレイン領域７３を有している。
【００３５】
本実施の形態２に係る半導体装置の第２の構成例では、図１８，１９に示したＮＭＯＳＦＥＴ５４が、図１５において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力バッファ回路６１が有するＮＭＯＳＦＥＴ５４が図１３〜１５に示した製造方法によって製造され、図１９に示したゲート電極７１、ソース領域７４、ドレイン領域７３、及びＰ^＋型不純物導入領域９１が、それぞれ図１５に示したゲート電極１１、Ｎ^＋型不純物導入領域１４ｓ、Ｎ^＋型不純物導入領域１４ｄ、及びＰ^＋型不純物導入領域３２に相当する。
【００３６】
図２０は、本実施の形態２に係る半導体装置の第３の構成例を示す回路図である。図７と同様に、半導体装置は、入力パッド５０、入力保護回路６０、入力バッファ回路６１、及び内部回路６２を備えている。図２１は、図２０に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。図１７と同様に、ＮＭＯＳＦＥＴ５２は、ゲート電極７０、ソース領域７２、ドレイン領域７３、及びＰ^＋型不純物導入領域９０を有している。また、図１９と同様に、ＮＭＯＳＦＥＴ５４は、ゲート電極７１、ソース領域７４、ドレイン領域７３、及びＰ^＋型不純物導入領域９１を有している。
【００３７】
本実施の形態２に係る半導体装置の第３の構成例では、図２０，２１に示したＮＭＯＳＦＥＴ５２，５４が、図１５において第２の素子形成領域内に形成されたＮＭＯＳＦＥＴに相当する。すなわち、入力保護回路６０が有するＮＭＯＳＦＥＴ５２、及び入力バッファ回路６１が有するＮＭＯＳＦＥＴ５４が、図１３〜１５に示した製造方法によってそれぞれ製造され、図２１に示したゲート電極７０，７１、ソース領域７２，７４、ドレイン領域７３、及びＰ^＋型不純物導入領域９０，９１が、それぞれ図１５に示したゲート電極１１、Ｎ^＋型不純物導入領域１４ｓ、Ｎ^＋型不純物導入領域１４ｄ、及びＰ^＋型不純物導入領域３２に相当する。
【００３８】
このように本実施の形態２に係る半導体装置及びその製造方法によれば、図１５に示したように、ＮＭＯＳＦＥＴのドレイン領域（Ｎ^＋型不純物導入領域１４ｄ）の下方において、レトログレードウェル２０上に、Ｐ^＋型不純物導入領域３２が形成されている。従って、Ｐ^＋型不純物導入領域３２を形成したことによって、アバランシェ・ブレークダウンに起因する電子−正孔対を、シリコン基板１の深部で発生させることができる。そして、シリコン基板１の深部で発生した電荷を、シリコン基板１の底面からグランド端子に引き抜くことができる。また、Ｐ^＋型不純物導入領域３２を形成したことによって、ドレイン領域に高電圧が印加された際に、ドレイン領域近傍の電界を緩和することができる。以上の理由により、アバランシェ・ブレークダウンに起因して二次的に発生した電子−正孔対がゲート絶縁膜（シリコン酸化膜９）中に捕獲されることを、Ｐ^＋型不純物導入領域３２が形成されていない場合と比較して抑制することができる。
【００３９】
しかも、Ｐ^＋型不純物導入領域３２は、第１のＮＭＯＳＦＥＴのしきい値電圧を設定するためのイオン注入工程（図１５）において併せて形成される。従って、Ｐ^＋型不純物導入領域３２のみを形成するための新たな工程を追加する必要がないため、フォトマスクの必要枚数や製造工程数が増加することを回避できる。
【００４０】
実施の形態３．
半導体装置がＭＯＳキャパシタ及びチャネルカットＲＯＭを双方とも備えている場合には、上記実施の形態１に係る発明と、上記実施の形態２に係る発明とを組み合わせることもできる。
【００４１】
図２２は、本発明の実施の形態３に係る半導体装置の第１の構成例を示す回路図であり、図２３は、図２２に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。本実施の形態３に係る半導体装置の第１の構成例は、上記実施の形態１に係る半導体装置の第１の構成例（図７，８）と、上記実施の形態２に係る半導体装置の第１の構成例（図１６，１７）とを組み合わせたものである。ＮＭＯＳＦＥＴ５２は、Ｎ⁻型不純物導入領域８０及びＰ^＋型不純物導入領域９０を双方とも有している。
【００４２】
図２４は、本実施の形態３に係る半導体装置の第２の構成例を示す回路図であり、図２５は、図２４に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。本実施の形態３に係る半導体装置の第２の構成例は、上記実施の形態１に係る半導体装置の第２の構成例（図９，１０）と、上記実施の形態２に係る半導体装置の第２の構成例（図１８，１９）とを組み合わせたものである。ＮＭＯＳＦＥＴ５４は、Ｎ⁻型不純物導入領域８１及びＰ^＋型不純物導入領域９１を双方とも有している。
【００４３】
図２６は、本実施の形態３に係る半導体装置の第３の構成例を示す回路図であり、図２７は、図２６に示したＮＭＯＳＦＥＴ５２，５４の構造を示す上面図である。本実施の形態３に係る半導体装置の第３の構成例は、上記実施の形態１に係る半導体装置の第３の構成例（図１１，１２）と、上記実施の形態２に係る半導体装置の第３の構成例（図２０，２１）とを組み合わせたものである。ＮＭＯＳＦＥＴ５２は、Ｎ⁻型不純物導入領域８０及びＰ^＋型不純物導入領域９０を双方とも有している。また、ＮＭＯＳＦＥＴ５４は、Ｎ⁻型不純物導入領域８１及びＰ^＋型不純物導入領域９１を双方とも有している。
【００４４】
上記実施の形態１に係る発明と上記実施の形態２に係る発明とを組み合わせることにより、電子−正孔対がゲート絶縁膜中へ捕獲されることをさらに抑制でき、さらに効率的な電荷の引き抜きが可能となる。
【００４５】
【発明の効果】
第１〜第３の発明によれば、アバランシェ・ブレークダウンに起因して二次的に発生した電子−正孔対がゲート絶縁膜中に捕獲されることを、抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の第１の構成例を示す回路図である。
【図８】図７に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図９】本発明の実施の形態１に係る半導体装置の第２の構成例を示す回路図である。
【図１０】図９に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図１１】本発明の実施の形態１に係る半導体装置の第３の構成例を示す回路図である。
【図１２】図１１に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の第１の構成例を示す回路図である。
【図１７】図１６に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図１８】本発明の実施の形態２に係る半導体装置の第２の構成例を示す回路図である。
【図１９】図１８に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図２０】本発明の実施の形態２に係る半導体装置の第３の構成例を示す回路図である。
【図２１】図２０に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図２２】本発明の実施の形態３に係る半導体装置の第１の構成例を示す回路図である。
【図２３】図２２に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図２４】本発明の実施の形態３に係る半導体装置の第２の構成例を示す回路図である。
【図２５】図２４に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【図２６】本発明の実施の形態３に係る半導体装置の第３の構成例を示す回路図である。
【図２７】図２６に示したＮＭＯＳＦＥＴの構造を示す上面図である。
【符号の説明】
１シリコン基板、２素子分離絶縁膜、４，２１フォトレジスト、６，７，８０，８１Ｎ⁻型不純物導入領域、８，９，２５シリコン酸化膜、１０，１１，２６ポリシリコン膜、１４ｓ，１４ｄ，２９ｓ，２９ｄＮ^＋型不純物導入領域、２０レトログレードウェル、３０，３２，９０，９１Ｐ^＋型不純物導入領域、５０入力パッド、５２，５４ＮＭＯＳＦＥＴ、６０入力保護回路、６１入力バッファ回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including an input protection circuit and an input buffer circuit and a manufacturing method thereof.
[0002]
[Prior art]
Since semiconductor devices (MOS devices) using MOSFETs have high impedance, countermeasures against electrostatic breakdown are very important. For this reason, the MOS device is provided with an input protection circuit in order to prevent the internal circuit from being electrostatically damaged. The input protection circuit has an NMOSFET and a PMOSFET each having a drain electrode connected to the input pad. In order to reduce the manufacturing cost, generally, the source / drain regions of the NMOSFET and PMOSFET constituting the input protection circuit are formed by the same process as the source / drain regions of the MOSFET constituting the peripheral circuit. In addition, the technique regarding the semiconductor device provided with the input protection circuit is disclosed by the following patent documents 1-3.
[0003]
[Patent Document 1]
Japanese Patent Laid-Open No. 7-335881
[Patent Document 2]
JP-A-5-63191
[Patent Document 3]
JP-A-11-154736
[0004]
[Problems to be solved by the invention]
However, according to such a conventional semiconductor device, the electron-hole pair generated secondaryly due to the avalanche breakdown is trapped in the gate insulating film of the MOSFET constituting the input protection circuit. As a result, there has been a problem that the charge applied unexpectedly to the input pad cannot be efficiently extracted by the input protection circuit.
[0005]
The present invention has been made to solve such a problem, and suppresses trapping of electron-hole pairs in a gate insulating film and enables efficient extraction of charges by an input protection circuit. And it aims at obtaining the manufacturing method.
[0006]
[Means for Solving the Problems]
According to the first invention, a method of manufacturing a semiconductor device includes (a) defining a first element forming region and a second element forming region by forming an element isolation insulating film in a main surface of a semiconductor substrate; (B) forming a mask material having a pattern having an opening above the first element formation region and above the first portion of the second element formation region; and (c) impurities using the mask material as an implantation mask. As a result, the capacitor first electrode is formed in the main surface of the semiconductor substrate in the first element formation region, and the impurity is introduced into the main surface of the semiconductor substrate in the first portion at a first depth. A step of forming an introduction region; (d) a step performed after step (c); removing a mask material; and (e) a step performed after step (d). First electrode with two electrodes stacked Forming a structure on the capacitor first electrode, and (f) a second structure in which the gate electrode is stacked on the gate insulating film is performed after the step (d), and the first portion and the second Forming a second region of the element formation region on the main surface of the semiconductor substrate in the second element formation region; and (g) forming a source region in the main surface of the semiconductor substrate in the second portion. And forming a drain region at a second depth shallower than the first depth in the main surface of the semiconductor substrate in the first portion.
[0007]
According to the second invention, a method for manufacturing a semiconductor device includes: (a) a step of defining first and second element formation regions by forming an element isolation insulating film in a main surface of a semiconductor substrate; (B) forming a first conductivity type retrograde well so as to contact the bottom surface of the element isolation insulating film; (c) a first gate structure formed on the main surface of the semiconductor substrate; The first channel formation region below the first gate formation region is opposed to each other, and each has a first source region and a first drain region of the second conductivity type, and constitutes a memory cell of a channel cut ROM Forming a first transistor to be formed in the first element formation region; (d) a second gate structure formed on the main surface of the semiconductor substrate; and a second gate structure below the second gate structure. Facing each other across the channel formation region Forming a second transistor having a second conductivity type second source region and a second drain region in the second element formation region; and (e) above the first transistor and A step of forming a mask material having a pattern with an opening above the second drain region; and (f) an ion implantation using the mask material as an implantation mask to cause an impurity of the first conductivity type in the first channel formation region. And a step of forming a first conductivity type impurity introduction region on the retrograde well.
[0008]
According to the third invention, a semiconductor device includes a semiconductor substrate, an element isolation insulating film that is formed in the main surface of the semiconductor substrate, and defines the first and second element formation regions, and a bottom surface of the element isolation insulating film. A first conductivity type retrograde well formed in the semiconductor substrate so as to be in contact with the semiconductor substrate, a first gate structure formed on the main surface of the semiconductor substrate in the first element formation region, and a first gate A first channel region that is opposite to each other across a first channel formation region below the structure, each having a first source region and a first drain region of the second conductivity type, and constituting a memory cell of a channel cut ROM. 1 transistor, a second gate structure formed on the main surface of the semiconductor substrate in the second element formation region, and a second channel formation region below the second gate structure, facing each other, Both are second guides A second transistor having a second source region and a second drain region of the type, and a first conductivity type impurity introduction region formed on the retrograde well below the second drain region. Prepare.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
1-6 is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention in order of a process. Referring to FIG. 1, first, an element isolation insulating film 2 made of a silicon oxide film is partially formed on the upper surface of an N-type silicon substrate 1 by a well-known LOCOS isolation technique or trench isolation technique. The element isolation insulating film 2 defines first and second element formation regions. The first element formation region is a region where a MOS capacitor is to be formed, and the second element formation region is a region where an NMOSFET is to be formed. Next, a P-type well 3 is formed in the upper surface of the silicon substrate 1 in the second element formation region by ion implantation.
[0010]
Referring to FIG. 2, next, a photoresist 4 having openings 4a and 4b is formed on the upper surfaces of the silicon substrate 1 and the element isolation insulating film 2 by photolithography. The opening 4a is defined above the first element formation region. The opening 4b is defined above a predetermined portion (hereinafter referred to as “first portion”) of the second element formation region. The first portion is approximately equal to the region where the drain region of the NMOSFET is to be formed. Next, by using the photoresist 4 as an implantation mask, an N-type impurity 5 such as phosphorus is formed by ion implantation with an energy of about 60 KeV and a concentration of 9 × 10. ¹⁴ / Cm ² It introduce | transduces in the upper surface of the silicon substrate 1 on the conditions of a grade. Thus, N functioning as a lower electrode of the MOS capacitor (hereinafter referred to as “capacitor first electrode”). ⁻ A type impurity introduction region 6 is formed in the upper surface of the silicon substrate 1 in the first element formation region. Along with this, N ⁻ A type impurity introduction region 7 is formed in the upper surface of the well 3 in the first portion.
[0011]
Next, referring to FIG. 3, the photoresist 4 is removed. Next, after a silicon oxide film is formed on the upper surface of the silicon substrate 1 by a thermal oxidation method, a polysilicon film is formed on the silicon oxide film by a CVD method. Next, these silicon oxide film and polysilicon film are patterned by photolithography and anisotropic dry etching. Thereby, a structure in which the polysilicon film 10 is laminated on the silicon oxide film 8 is formed on the upper surface of the silicon substrate 1 in the first element formation region. Along with this, the structure in which the polysilicon film 11 is laminated on the silicon oxide film 9 exposes a predetermined portion (hereinafter referred to as “second portion”) of the first portion and the second element formation region. However, it is formed on the upper surface of the well 3 in the second element formation region. The second part is approximately equal to the region where the source region of the NMOSFET is to be formed.
[0012]
The silicon oxide film 8 functions as a capacitor dielectric film of the MOS capacitor, and the polysilicon film 10 functions as an upper electrode (hereinafter referred to as “capacitor second electrode”) of the MOS capacitor. Further, the silicon oxide film 9 functions as a gate insulating film of the NMOSFET, and the polysilicon film 11 functions as a gate electrode of the NMOSFET.
[0013]
Referring to FIG. 4, next, N-type impurities such as phosphorus are implanted at a relatively low concentration by ion implantation, so that Ns facing each other with a channel formation region below polysilicon film 11 interposed therebetween. ⁻ A type impurity introduction region 12 is formed. N ⁻ The type impurity introduction region 12 is a portion of N exposed from the silicon oxide film 8. ⁻ It is also formed in the upper surface of the type impurity introduction region 6.
[0014]
Referring to FIG. 5, next, a silicon nitride film is formed on the entire surface by CVD. Next, by etching back the silicon nitride film, sidewall spacers 13 are formed on the side surfaces of the polysilicon films 10 and 11, respectively.
[0015]
Referring to FIG. 6, next, N-type impurities such as phosphorus are implanted at a relatively high concentration by ion implantation, so that Ns facing each other across the channel formation region below polysilicon film 11 are interposed. ⁺ Type impurity introduction regions 14s and 14d are formed in N ⁻ It is formed shallower than the type impurity introduction region 7. N ⁺ The type impurity introduction region 14d is formed in the upper surface of the well 3 in the first portion, and functions as a drain region of the NMOSFET. N ⁺ The type impurity introduction region 14s is formed in the upper surface of the well 3 in the second portion, and functions as a source region of the NMOSFET. Further, the portion of N exposed from the silicon oxide film 8 ⁻ In the upper surface of the type impurity introduction region 6, N ⁺ A type impurity introduction region 14 is formed.
[0016]
FIG. 7 is a circuit diagram showing a first configuration example of the semiconductor device according to the first embodiment. The semiconductor device includes an input pad 50, an input protection circuit 60, an input buffer circuit 61, and an internal circuit 62. The input protection circuit 60 includes a PMOSFET 51 and an NMOSFET 52. The PMOSFET 51 has a source electrode and a gate electrode connected to the power supply potential, and a drain electrode connected to the input pad 50. The NMOSFET 52 has a source electrode and a gate electrode connected to the ground potential, and a drain electrode connected to the input pad 50.
[0017]
The input buffer circuit 61 includes a PMOSFET 53 and an NMOSFET 54. The PMOSFET 53 has a source electrode connected to the power supply potential, a drain electrode connected to the input pad 50, and a gate electrode connected to the internal circuit 62. The NMOSFET 54 has a source electrode connected to the ground potential, a drain electrode connected to the input pad 50, and a gate electrode connected to the internal circuit 62.
[0018]
FIG. 8 is a top view showing the structure of the NMOSFETs 52 and 54 shown in FIG. The NMOSFET 52 includes a gate electrode 70, a source region 72, a drain region 73, and N ⁻ A type impurity introduction region 80 is provided. A contact plug 75 is formed on the source region 72, and a contact plug 76 is formed on the drain region 73. The NMOSFET 54 has a gate electrode 71, a source region 74, and a drain region 73. That is, the NMOSFETs 52 and 54 share the drain region 73. A contact plug 75 is formed on the source region 74.
[0019]
In the first configuration example of the semiconductor device according to the first embodiment, the NMOSFET 52 shown in FIGS. 7 and 8 corresponds to the NMOSFET formed in the second element formation region in FIG. That is, the NMOSFET 52 included in the input protection circuit 60 is manufactured by the manufacturing method shown in FIGS. 1 to 6, and the gate electrode 70, the source region 72, the drain region 73, and the N region shown in FIG. ⁻ Type impurity introduction regions 80 are formed in the gate electrodes 11 and N shown in FIG. ⁺ Type impurity introduction region 14s, N ⁺ Type impurity introduction region 14d and N ⁻ This corresponds to the type impurity introduction region 7.
[0020]
FIG. 9 is a circuit diagram showing a second configuration example of the semiconductor device according to the first embodiment. Similar to FIG. 7, the semiconductor device includes an input pad 50, an input protection circuit 60, an input buffer circuit 61, and an internal circuit 62. FIG. 10 is a top view showing the structure of the NMOSFETs 52 and 54 shown in FIG. The NMOSFET 54 includes a gate electrode 71, a source region 74, a drain region 73, and N ⁻ A type impurity introduction region 81 is provided. The NMOSFET 52 has a gate electrode 70, a source region 72, and a drain region 73.
[0021]
In the second configuration example of the semiconductor device according to the first embodiment, the NMOSFET 54 shown in FIGS. 9 and 10 corresponds to the NMOSFET formed in the second element formation region in FIG. That is, the NMOSFET 54 included in the input buffer circuit 61 is manufactured by the manufacturing method shown in FIGS. 1 to 6, and the gate electrode 71, source region 74, drain region 73, and N shown in FIG. ⁻ Type impurity introduction regions 81 are formed in the gate electrode 11 and N shown in FIG. ⁺ Type impurity introduction region 14s, N ⁺ Type impurity introduction region 14d and N ⁻ This corresponds to the type impurity introduction region 7.
[0022]
FIG. 11 is a circuit diagram showing a third configuration example of the semiconductor device according to the first embodiment. Similar to FIG. 7, the semiconductor device includes an input pad 50, an input protection circuit 60, an input buffer circuit 61, and an internal circuit 62. FIG. 12 is a top view showing the structure of the NMOSFETs 52 and 54 shown in FIG. Similar to FIG. 8, the NMOSFET 52 includes a gate electrode 70, a source region 72, a drain region 73, and N ⁻ A type impurity introduction region 80 is provided. Similarly to FIG. 10, the NMOSFET 54 includes a gate electrode 71, a source region 74, a drain region 73, and N ⁻ A type impurity introduction region 81 is provided.
[0023]
In the third configuration example of the semiconductor device according to the first embodiment, the NMOSFETs 52 and 54 shown in FIGS. 11 and 12 correspond to the NMOSFET formed in the second element formation region in FIG. That is, the NMOSFET 52 included in the input protection circuit 60 and the NMOSFET 54 included in the input buffer circuit 61 are respectively manufactured by the manufacturing method illustrated in FIGS. 1 to 6, and the gate electrodes 70 and 71 and the source regions 72 and 74 illustrated in FIG. , Drain region 73, and N ⁻ The type impurity introduction regions 80 and 81 are respectively formed in the gate electrode 11 and N shown in FIG. ⁺ Type impurity introduction region 14s, N ⁺ Type impurity introduction region 14d and N ⁻ This corresponds to the type impurity introduction region 7.
[0024]
As described above, according to the semiconductor device and the manufacturing method thereof according to the first embodiment, the drain region (N ⁺ N deeper than the type impurity introduction region 14d) ⁻ A type impurity introduction region 7 is formed. Therefore, since the drain region of the NMOSFET substantially extends in the depth direction of the silicon substrate 1, the electric field in the vicinity of the drain region can be relaxed when a high voltage is applied to the drain region. As a result, it is confirmed that the electron-hole pairs generated secondarily due to the avalanche breakdown are trapped in the gate insulating film (silicon oxide film 9). ⁻ This can be suppressed as compared with the case where the type impurity introduction region 7 is not formed.
[0025]
Moreover, N ⁻ The type impurity introduction region 7 is a capacitor first electrode (N ⁻ It is also formed in the step (FIG. 2) for forming the type impurity introduction region 6). Therefore, N ⁻ Since it is not necessary to add a new process for forming only the type impurity introduction region 7, it is possible to avoid an increase in the required number of photomasks and the number of manufacturing processes.
[0026]
Embodiment 2. FIG.
13-15 is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention in order of a process. Referring to FIG. 13, first, an element isolation insulating film 2 made of a silicon oxide film is partially formed on the upper surface of an N-type silicon substrate 1 by a well-known LOCOS isolation technique or trench isolation technique. The element isolation insulating film 2 defines first and second element formation regions. The first element formation region is a region where a memory cell of a channel cut ROM is to be formed, and the second element formation region is a region where an NMOSFET is to be formed. The channel cut ROM is a kind of mask ROM. Whether or not a high concentration impurity of a conductivity type opposite to the conductivity type of the source / drain regions is implanted into the channel formation region after the transistors constituting the memory cell are formed. Depending on (that is, depending on whether the threshold voltage is high or low), “0” or “1” of the data is stored.
[0027]
Next, a P-type well 3 is formed in the upper surface of the silicon substrate 1 by ion implantation. Next, a P-type retrograde well 20 is formed by ion implantation so as to be in contact with the bottom surface of the element isolation insulating film 2. The retrograde well 20 is formed for the purpose of improving the element isolation breakdown voltage.
[0028]
Referring to FIG. 14, next, a first NMOSFET is formed in the first element formation region and a second NMOSFET is formed in the second element formation region by a known transistor manufacturing process.
[0029]
The first NMOSFET is a transistor constituting a memory cell of the channel cut ROM. The first NMOSFET includes a silicon oxide film 25 that functions as a gate insulating film, a polysilicon film 26 that functions as a gate electrode, a sidewall spacer 28, N ⁻ Type impurity introduction region 27 and N functioning as a source region ⁺ Type impurity introduction region 29s and N functioning as a drain region ⁺ A type impurity introduction region 29d. The first gate structure including the silicon oxide film 25 and the polysilicon film 26 is partially formed on the upper surface of the silicon substrate 1. N ⁺ The type impurity introduction regions 29s and 29d are opposed to each other across the first channel formation region below the first gate structure.
[0030]
The second NMOSFET includes a silicon oxide film 9 that functions as a gate insulating film, a polysilicon film 11 that functions as a gate electrode, a sidewall spacer 13, N ⁻ Type impurity introduction region 12 and N functioning as a source region ⁺ Type impurity introduction region 14s and N functioning as a drain region ⁺ Type impurity introduction region 14d. The second gate structure including the silicon oxide film 9 and the polysilicon film 11 is partially formed on the upper surface of the silicon substrate 1. N ⁺ The type impurity introduction regions 14s and 14d face each other across the second channel formation region below the second gate structure.
[0031]
Referring to FIG. 15, next, a photoresist 21 having openings 21a and 21b is formed by photolithography. The opening 21a is defined above the first element formation region. The opening 21b is N ⁺ It is defined above the type impurity introduction region 14d. Next, using the photoresist 21 as an implantation mask, the P-type impurity 22 such as boron has an energy of about 135 KeV and a concentration of 1.2 × 10 6 by ion implantation. ¹⁴ / Cm ² It introduce | transduces in the silicon substrate 1 on the conditions of a grade. As a result, P ⁺ Type impurity introduction regions 30 to 32 are formed. P ⁺ The type impurity introduction region 30 is formed in the first channel formation region, and as a result, the threshold voltage of the first NMOSFET is set to a high level. In order to set the threshold voltage of the first NMOSFET to a low level, the first NMOSFET may be covered with the photoresist 21. P ⁺ The type impurity introduction region 31 is N ⁺ It is formed below the type impurity introduction regions 29s and 29d. P ⁺ The type impurity introduction region 32 is N ⁺ It is formed on the retrograde well 20 below the type impurity introduction region 14d.
[0032]
FIG. 16 is a circuit diagram showing a first configuration example of the semiconductor device according to the second embodiment. As in FIG. 7, the semiconductor device includes an input pad 50, an input protection circuit 60, an input buffer circuit 61, and an internal circuit 62. FIG. 17 is a top view showing the structure of the NMOSFETs 52 and 54 shown in FIG. The NMOSFET 52 includes a gate electrode 70, a source region 72, a drain region 73, and P ⁺ A type impurity introduction region 90 (which does not actually appear in the top view) is provided. The NMOSFET 54 has a gate electrode 71, a source region 74, and a drain region 73.
[0033]
In the first configuration example of the semiconductor device according to the second embodiment, the NMOSFET 52 shown in FIGS. 16 and 17 corresponds to the NMOSFET formed in the second element formation region in FIG. That is, the NMOSFET 52 included in the input protection circuit 60 is manufactured by the manufacturing method shown in FIGS. 13 to 15, and the gate electrode 70, the source region 72, the drain region 73, and the P shown in FIG. ⁺ Type impurity introduction regions 90 are formed in the gate electrode 11 and N shown in FIG. ⁺ Type impurity introduction region 14s, N ⁺ Type impurity introduction region 14d and P ⁺ This corresponds to the type impurity introduction region 32.
[0034]
FIG. 18 is a circuit diagram showing a second configuration example of the semiconductor device according to the second embodiment. Similar to FIG. 7, the semiconductor device includes an input pad 50, an input protection circuit 60, an input buffer circuit 61, and an internal circuit 62. FIG. 19 is a top view showing the structure of the NMOSFETs 52 and 54 shown in FIG. The NMOSFET 54 includes a gate electrode 71, a source region 74, a drain region 73, and P ⁺ A type impurity introduction region 91 (which does not actually appear in the top view) is provided. The NMOSFET 52 has a gate electrode 70, a source region 72, and a drain region 73.
[0035]
In the second configuration example of the semiconductor device according to the second embodiment, the NMOSFET 54 shown in FIGS. 18 and 19 corresponds to the NMOSFET formed in the second element formation region in FIG. That is, the NMOSFET 54 included in the input buffer circuit 61 is manufactured by the manufacturing method shown in FIGS. 13 to 15, and the gate electrode 71, the source region 74, the drain region 73, and the P shown in FIG. ⁺ Type impurity introduction regions 91 are respectively formed in the gate electrode 11 and N shown in FIG. ⁺ Type impurity introduction region 14s, N ⁺ Type impurity introduction region 14d and P ⁺ This corresponds to the type impurity introduction region 32.
[0036]
FIG. 20 is a circuit diagram showing a third configuration example of the semiconductor device according to the second embodiment. Similar to FIG. 7, the semiconductor device includes an input pad 50, an input protection circuit 60, an input buffer circuit 61, and an internal circuit 62. FIG. 21 is a top view showing the structure of the NMOSFETs 52 and 54 shown in FIG. As in FIG. 17, the NMOSFET 52 includes a gate electrode 70, a source region 72, a drain region 73, and P ⁺ A type impurity introduction region 90 is provided. Similarly to FIG. 19, the NMOSFET 54 includes a gate electrode 71, a source region 74, a drain region 73, and P ⁺ A type impurity introduction region 91 is provided.
[0037]
In the third configuration example of the semiconductor device according to the second embodiment, the NMOSFETs 52 and 54 shown in FIGS. 20 and 21 correspond to the NMOSFET formed in the second element formation region in FIG. That is, the NMOSFET 52 included in the input protection circuit 60 and the NMOSFET 54 included in the input buffer circuit 61 are manufactured by the manufacturing method illustrated in FIGS. 13 to 15 respectively, and the gate electrodes 70 and 71 and the source regions 72 and 74 illustrated in FIG. , Drain region 73, and P ⁺ The type impurity introduction regions 90 and 91 are respectively formed in the gate electrode 11 and N shown in FIG. ⁺ Type impurity introduction region 14s, N ⁺ Type impurity introduction region 14d and P ⁺ This corresponds to the type impurity introduction region 32.
[0038]
As described above, according to the semiconductor device and the manufacturing method thereof according to the second embodiment, the drain region (N ⁺ On the retrograde well 20 below the type impurity introduction region 14d), P ⁺ A type impurity introduction region 32 is formed. Therefore, P ⁺ By forming the type impurity introduction region 32, electron-hole pairs due to avalanche breakdown can be generated in the deep portion of the silicon substrate 1. Then, electric charges generated in the deep part of the silicon substrate 1 can be extracted from the bottom surface of the silicon substrate 1 to the ground terminal. P ⁺ By forming the type impurity introduction region 32, the electric field in the vicinity of the drain region can be relaxed when a high voltage is applied to the drain region. For the above reasons, the fact that secondary electron-hole pairs generated due to avalanche breakdown are trapped in the gate insulating film (silicon oxide film 9), P ⁺ This can be suppressed as compared with the case where the type impurity introduction region 32 is not formed.
[0039]
Moreover, P ⁺ The type impurity introduction region 32 is also formed in the ion implantation step (FIG. 15) for setting the threshold voltage of the first NMOSFET. Therefore, P ⁺ Since it is not necessary to add a new process for forming only the type impurity introduction region 32, it is possible to avoid an increase in the required number of photomasks and the number of manufacturing processes.
[0040]
Embodiment 3 FIG.
When the semiconductor device includes both the MOS capacitor and the channel cut ROM, the invention according to the first embodiment and the invention according to the second embodiment can be combined.
[0041]
22 is a circuit diagram showing a first configuration example of the semiconductor device according to the third embodiment of the present invention, and FIG. 23 is a top view showing the structures of the NMOSFETs 52 and 54 shown in FIG. The first configuration example of the semiconductor device according to the third embodiment includes the first configuration example (FIGS. 7 and 8) of the semiconductor device according to the first embodiment and the semiconductor device according to the second embodiment. This is a combination of the first configuration example (FIGS. 16 and 17). NMOSFET 52 is N ⁻ Type impurity introduction region 80 and P ⁺ Both have a type impurity introduction region 90.
[0042]
FIG. 24 is a circuit diagram showing a second configuration example of the semiconductor device according to the third embodiment, and FIG. 25 is a top view showing the structures of the NMOSFETs 52 and 54 shown in FIG. The second configuration example of the semiconductor device according to the third embodiment includes the second configuration example (FIGS. 9 and 10) of the semiconductor device according to the first embodiment and the semiconductor device according to the second embodiment. This is a combination of the second configuration example (FIGS. 18 and 19). NMOSFET 54 is N ⁻ Type impurity introduction region 81 and P ⁺ Both have a type impurity introduction region 91.
[0043]
FIG. 26 is a circuit diagram showing a third configuration example of the semiconductor device according to the third embodiment, and FIG. 27 is a top view showing the structures of the NMOSFETs 52 and 54 shown in FIG. The third configuration example of the semiconductor device according to the third embodiment includes the third configuration example (FIGS. 11 and 12) of the semiconductor device according to the first embodiment and the semiconductor device according to the second embodiment. This is a combination of the third configuration example (FIGS. 20 and 21). NMOSFET 52 is N ⁻ Type impurity introduction region 80 and P ⁺ Both have a type impurity introduction region 90. The NMOSFET 54 has N ⁻ Type impurity introduction region 81 and P ⁺ Both have a type impurity introduction region 91.
[0044]
By combining the invention according to the first embodiment and the invention according to the second embodiment, it is possible to further suppress trapping of electron-hole pairs into the gate insulating film, and to more efficiently extract charges. Is possible.
[0045]
【The invention's effect】
According to the first to third inventions, it is possible to suppress trapping of electron-hole pairs generated secondarily due to avalanche breakdown in the gate insulating film.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
FIG. 5 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
FIG. 6 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.
FIG. 7 is a circuit diagram showing a first configuration example of the semiconductor device according to the first embodiment of the present invention;
8 is a top view showing the structure of the NMOSFET shown in FIG. 7. FIG.
FIG. 9 is a circuit diagram showing a second configuration example of the semiconductor device according to the first embodiment of the present invention;
10 is a top view showing the structure of the NMOSFET shown in FIG. 9. FIG.
FIG. 11 is a circuit diagram showing a third configuration example of the semiconductor device according to the first embodiment of the present invention;
12 is a top view showing the structure of the NMOSFET shown in FIG. 11. FIG.
FIG. 13 is a cross-sectional view showing a method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps.
FIG. 14 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps.
FIG. 15 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps.
FIG. 16 is a circuit diagram showing a first configuration example of the semiconductor device according to the second embodiment of the present invention;
17 is a top view showing the structure of the NMOSFET shown in FIG. 16. FIG.
FIG. 18 is a circuit diagram showing a second configuration example of the semiconductor device according to the second embodiment of the present invention;
19 is a top view showing the structure of the NMOSFET shown in FIG. 18. FIG.
FIG. 20 is a circuit diagram showing a third configuration example of the semiconductor device according to the second embodiment of the present invention;
21 is a top view showing the structure of the NMOSFET shown in FIG. 20. FIG.
FIG. 22 is a circuit diagram showing a first configuration example of the semiconductor device according to the third embodiment of the present invention;
23 is a top view showing a structure of the NMOSFET shown in FIG. 22. FIG.
FIG. 24 is a circuit diagram showing a second configuration example of the semiconductor device according to the third embodiment of the present invention;
25 is a top view showing the structure of the NMOSFET shown in FIG. 24. FIG.
FIG. 26 is a circuit diagram showing a third configuration example of the semiconductor device according to the third embodiment of the present invention;
27 is a top view showing the structure of the NMOSFET shown in FIG. 26. FIG.
[Explanation of symbols]
1 silicon substrate, 2 element isolation insulating film, 4,21 photoresist, 6, 7, 80, 81 N ⁻ Type impurity introduction region, 8, 9, 25 Silicon oxide film, 10, 11, 26 Polysilicon film, 14s, 14d, 29s, 29d N ⁺ Type impurity introduction region, 20 retrograde well, 30, 32, 90, 91 P ⁺ Type impurity introduction region, 50 input pad, 52, 54 NMOSFET, 60 input protection circuit, 61 input buffer circuit.

Claims

(A) a step of defining first and second element formation regions by forming an element isolation insulating film in the main surface of the semiconductor substrate;
(B) forming a mask material having a pattern having an opening above the first element formation region and above the first portion of the second element formation region;
(C) Impurity ions are implanted using the mask material as an implantation mask, thereby forming a capacitor first electrode in the main surface of the semiconductor substrate in the first element formation region, and the first Forming an impurity introduction region at a first depth in the main surface of the semiconductor substrate in a portion;
(D) performing the step after the step (c) and removing the mask material;
(E) forming a first structure on the capacitor first electrode, which is performed after the step (d) and in which a capacitor second electrode is stacked on the capacitor dielectric film;
(F) The second structure, which is executed after the step (d) and the gate electrode is laminated on the gate insulating film, exposes the first portion and the second portion of the second element formation region. While forming on the main surface of the semiconductor substrate in the second element formation region,
(G) forming a source region in the main surface of the semiconductor substrate in the second portion, and forming a second region shallower than the first depth in the main surface of the semiconductor substrate in the first portion; Forming a drain region at a depth.

The semiconductor device includes an input protection circuit having an NMOSFET and a PMOSFET each having a drain electrode connected to an input pad,
The method of manufacturing a semiconductor device according to claim 1, wherein the transistor having the gate electrode is the NMOSFET.

The semiconductor device includes an input buffer circuit having an NMOSFET and a PMOSFET each having a drain electrode connected to an input pad,
The method of manufacturing a semiconductor device according to claim 1, wherein the transistor having the gate electrode is the NMOSFET.

The semiconductor device includes:
An input protection circuit having a first NMOSFET and a first PMOSFET, each having a drain electrode connected to the input pad;
An input buffer circuit having a second NMOSFET and a second PMOSFET, each having a drain electrode connected to the input pad,
The method of manufacturing a semiconductor device according to claim 1, wherein the transistor having the gate electrode is the first and second NMOSFETs.

(A) a step of defining first and second element formation regions by forming an element isolation insulating film in the main surface of the semiconductor substrate;
(B) forming a first conductivity type retrograde well so as to be in contact with the bottom surface of the element isolation insulating film;
(C) The first gate structure formed on the main surface of the semiconductor substrate and the first gate structure facing each other across the first channel formation region below the first gate structure, both of the second conductivity type Forming a first transistor having a first source region and a first drain region and constituting a memory cell of a channel cut ROM in the first element formation region;
(D) The second gate structure formed on the main surface of the semiconductor substrate and the second gate structure facing each other across the second channel formation region below the second gate structure are both the second conductive structure. Forming a second transistor having a second source region and a second drain region of the type in the second element formation region;
(E) forming a mask material having a pattern with openings above the first transistor and above the second drain region;
(F) The first conductivity type impurity is introduced into the first channel formation region by ion implantation using the mask material as an implantation mask, and the first conductivity type impurity is formed on the retrograde well. And a step of forming an introduction region.

The semiconductor device includes an input protection circuit having an NMOSFET and a PMOSFET each having a drain electrode connected to an input pad,
The method for manufacturing a semiconductor device according to claim 5, wherein the second transistor is the NMOSFET.

The semiconductor device includes an input buffer circuit having an NMOSFET and a PMOSFET each having a drain electrode connected to an input pad,
The method for manufacturing a semiconductor device according to claim 5, wherein the second transistor is the NMOSFET.

The semiconductor device includes:
An input protection circuit having a first NMOSFET and a first PMOSFET, each having a drain electrode connected to the input pad;
An input buffer circuit having a second NMOSFET and a second PMOSFET, each having a drain electrode connected to the input pad,
6. The method of manufacturing a semiconductor device according to claim 5, wherein the second transistor is the first and second NMOSFETs.

A semiconductor substrate;
An element isolation insulating film formed in the main surface of the semiconductor substrate and defining first and second element formation regions;
A first conductivity type retrograde well formed in the semiconductor substrate so as to be in contact with the bottom surface of the element isolation insulating film;
The first gate structure formed on the main surface of the semiconductor substrate in the first element formation region is opposed to the first channel formation region below the first gate structure. Having a first source region and a first drain region of the second conductivity type, and forming a memory cell of a channel cut ROM;
The second gate structure formed on the main surface of the semiconductor substrate in the second element formation region and the second channel formation region below the second gate structure are opposed to each other. A second transistor having a second source region and a second drain region of the second conductivity type;
A semiconductor device comprising: the first conductivity type impurity introduction region formed on the retrograde well below the second drain region.

The semiconductor device includes an input protection circuit having an NMOSFET and a PMOSFET each having a drain electrode connected to an input pad,
The semiconductor device according to claim 9, wherein the second transistor is the NMOSFET.

The semiconductor device includes an input buffer circuit having an NMOSFET and a PMOSFET each having a drain electrode connected to an input pad,
The semiconductor device according to claim 9, wherein the second transistor is the NMOSFET.

The semiconductor device includes:
An input protection circuit having a first NMOSFET and a first PMOSFET, each having a drain electrode connected to the input pad;
An input buffer circuit having a second NMOSFET and a second PMOSFET, each having a drain electrode connected to the input pad,
The semiconductor device according to claim 9, wherein the second transistor is the first and second NMOSFETs.