JP2005032801A

JP2005032801A - Method of manufacturing semiconductor device

Info

Publication number: JP2005032801A
Application number: JP2003193471A
Authority: JP
Inventors: Yukimune Watanabe; 幸宗渡邉
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-07-08
Filing date: 2003-07-08
Publication date: 2005-02-03

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device, which is capable of reducing knock-on oxygen atoms to a semiconductor substrate and reducing a compound film of an impurity diffusion layer and a metal film in thickness. <P>SOLUTION: The method of manufacturing the semiconductor device comprises steps: of forming a titanium film 71 on an n<SP>+</SP>layer 59 and a gate electrode 53 formed on an SOI substrate 10; of implanting Ar ions into the n<SP>+</SP>layer 59 and the gate electrode 53 from above the titanium film 71 so as to turn the upper parts of the the n<SP>+</SP>layer 59 and the gate electrode 53 amorphous; and of making the SOI substrate 10 undergo a first RTA process to enable the titanium film 71 to react with the n<SP>+</SP>layer 59 and the gate electrode 53 so as to form a titanium silicide film (C49-TiSi<SB>2</SB>). In the step of implanting Ar ions, an Ar ion implanting condition is so determined as to maximize the amount of the implanted Ar ions around an interface between the titanium film 71 and the n<SP>+</SP>layer 59 and an interface between the titanium film 71 and the gate electrode 53. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、トランジスタのソース又はドレイン拡散層上や、ゲート電極上に高抵抗なチタンシリサイド膜（Ｃ４９−ＴｉＳｉ_２）を形成し、これを低抵抗なチタンシリサイド膜（Ｃ５４−ＴｉＳｉ_２）に相転移させる技術に関するものである。
【０００２】
【従来の技術】
従来から、ＭＯＳトランジスタ等の素子を有するデバイス（以下で、ＭＯＳデバイスという）は、その高性能化をめざして微細化が進められている。しかし、ＭＯＳデバイスの微細化が進むと、ＭＯＳトランジスタのソース又はドレイン拡散層、ゲート電極の面積は小さくなるので、ゲート電極抵抗や、ソース又はドレイン拡散層のシート抵抗、コンタクト抵抗等は高くなってしまう。
【０００３】
近年では、このような抵抗成分を低く抑えるために、ゲート電極上や、ソース又はドレイン拡散層上にチタン（Ｔｉ）や、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、プラチナ（Ｐｔ）等を堆積し熱処理することで、低抵抗な金属シリサイド膜を形成すること（以下で、シリサイドプロセスという）が広く行われている。
また、このようなシリサイドプロセスにおいて、ＭＯＳトランジスタのゲート長が０．２５［μｍ］以下まで微細化されると、チタンシリサイド膜（ＴｉＳｉ_２）が凝集して形成されてしまい、その抵抗値が高くなってしまうという、いわゆる細線効果が問題となっている（例えば、特許文献１参照。）。
【０００４】
このような細線効果を低減するために、特許文献１には、ゲート電極上やソース又はドレイン拡散層上にチタン膜を堆積する前に、シリコン基板に向けてアルゴン（Ａｒ）、ヒ素（Ａｓ）、リン（Ｐ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等のイオン種を１．０×１０^１５［ｃｍ^−２］程度のドーズ量でイオン注入することにより、ゲート電極やソース又はドレイン拡散層を非晶質化（以下で、アモルファス化ともいう）する方法が開示されている。
【０００５】
【特許文献１】
特開２０００−５８８２２号公報
【特許文献２】
特開平９−３２０９９０号公報
【特許文献３】
特開平９−１２９８６９号公報
【特許文献４】
特開平７−２１１９０３号公報
【０００６】
【発明が解決しようとする課題】
ところで、特許文献１に開示されている従来の技術によれば、ソース又はドレイン拡散層上にチタン膜を堆積する前に、このソース又はドレイン拡散層に不純物をイオン注入し、このソース又はドレイン拡散層に非晶質層を厚く形成した後でチタンシリサイド膜を形成していた。
【０００７】
しかしながら、このような従来技術では、ゲート電極やソース又はドレイン拡散層の表面を覆うシリコン酸化膜（自然酸化膜等）の酸素原子が、イオン注入によって打ち込まれる不純物と衝突してシリコン基板の内部に多量にノックオンされてしまうおそれがあった。シリコン基板の表面領域の酸素濃度が高くなると、シリコン基板中の結晶欠陥が多くなり、ＭＯＳトランジスタ等のリーク電流が増大してしまうおそれがある。
【０００８】
また、特許文献１に開示されている従来技術では、ゲート電極やソース又はドレイン拡散層の表面領域を露出した状態でアモルファス化していた。このように表面が露出した状態でアモルファス化されたゲート電極やソース又はドレイン拡散層は、その表面が酸化され易く、その表面上にシリコン酸化膜が厚く形成されてしまうおそれがあった。ゲート電極やソース又はドレイン拡散層の表面と、この表面上に堆積されるチタン膜との間に厚いシリコン酸化膜があると、チタン膜のシリサイド化反応が阻害されてしまうおそれがあった。
【０００９】
さらに、上記の従来技術では、例えば、ＳＯＩ基板のシリコン層上にチタンシリサイド膜を薄く形成することができないおそれがあった。即ち、完全空乏型のＭＯＳトランジスタが形成されるＳＯＩ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）基板のシリコン層は、通常、その膜厚が３０［ｎｍ］以上、５０［ｎｍ］以下と極めて薄い。そのため、上記の従来技術では、不純物のイオン注入によってＳＯＩ基板のシリコン層が上側部分だけでなく下側部分までアモルファス化されてしまい、シリコン層の厚さに対してチタンシリサイド膜が厚く形成されてしまうおそれがあった。
【００１０】
そこで、この発明はこのような問題を解決したものであって、半導体基板への酸素原子のノックオンを低減できるようにすると共に、不純物拡散層と金属膜との化合物膜を薄く形成できるようにした半導体装置の製造方法の提供を目的とする。
【００１１】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板に形成された不純物拡散層上に当該不純物拡散層との化合物膜を形成するための金属膜を形成する工程と、前記金属膜上から前記不純物拡散層に向けて所定の不純物をイオン注入し当該不純物拡散層の上側部分を非晶質化する工程と、前記不純物をイオン注入した後で前記半導体基板に所定の熱処理を施すことにより、前記金属膜と前記不純物拡散層とを反応させ前記化合物膜を形成する工程とを含み、前記不純物をイオン注入する工程では、前記金属膜と前記不純物拡散層との界面付近で前記不純物のイオン注入量が最大となるように当該不純物のイオン注入条件を決定することを特徴とするものである。
【００１２】
ここで、半導体基板とは、例えばバルクのシリコン基板、又は、ＳＯＩ基板のことである。また、半導体基板に形成された不純物拡散層とは、例えばバルクのシリコン基板又はＳＯＩ基板のシリコン層にリンやボロン、ヒ素等の導電型不純物が導入されて形成されたソース又はドレイン拡散層のことである。或いは、この不純物拡散層とは、例えばシリコン基板上又はＳＯＩ基板上に絶縁膜を介して形成されたシリコン膜であって、リンやボロン、ヒ素等が導入されて形成されたゲート電極のことである。
【００１３】
本発明に係る第１の半導体装置の製造方法によれば、半導体基板上に形成された不純物拡散層に所定の不純物をイオン注入する際に、この不純物拡散層上を金属膜で覆っているので、半導体基板への酸素のノックオンを低減することができる。また、不純物拡散層の非晶質化された部分を酸素を含む雰囲気に晒さずに済むので、その酸化を防ぐことができる。
【００１４】
さらに、本発明に係る第１の半導体装置の製造方法によれば、金属膜を非晶質化することができ、かつ、この金属膜と不純物拡散層との界面付近の当該不純物拡散層を薄く非晶質化することができる。従って、この金属膜と不純物拡散層との反応性を高めることができる。
本発明に係る第２の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、前記半導体基板はＳＯＩ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）基板であり、前記金属膜はチタン膜であり、前記化合物膜はチタンシリサイド膜であることを特徴とするものである。
【００１５】
本発明に係る第２の半導体装置の製造方法によれば、例えば、ＳＯＩ基板に形成されたＭＯＳトランジスタのソース又はドレイン拡散層上と、ゲート電極上とにチタンシリサイド膜（Ｃ４９−ＴｉＳｉ_２）を形成する場合に、ソース又はドレイン拡散層とチタン膜、及び、ゲート電極とチタン膜との反応性を高めることができる。従って、Ｃ４９−ＴｉＳｉ_２を形成するための熱処理温度を低温化することができ、Ｃ４９−ＴｉＳｉ_２を結晶粒径小さく形成することが可能である。
【００１６】
本発明に係る第３の半導体装置の製造方法は、上述した第２の半導体装置の製造方法において、前記不純物をイオン注入した後で前記半導体基板に所定の熱処理を施すことにより前記化合物膜を形成する工程では、前記チタンシリサイド膜の結晶粒径が、前記ＳＯＩ基板のシリコン層の厚さの２／３よりも小さくなるように、前記熱処理の処理温度を決定することを特徴とするものである。
【００１７】
本発明に係る第４の半導体装置の製造方法は、ＳＯＩ基板に形成された不純物拡散層上にチタン膜を形成する工程と、前記チタン膜上から前記不純物拡散層に向けて所定の不純物をイオン注入し当該不純物拡散層の上側部分を非晶質化する工程と、前記不純物をイオン注入した後で前記ＳＯＩ基板に所定の熱処理を施すことにより、前記チタン膜と前記不純物拡散層とを反応させ前記チタンシリサイド膜を形成する工程とを含み、前記チタンシリサイド膜を形成する工程では、前記チタンシリサイド膜の結晶粒径が、前記ＳＯＩ基板のシリコン層の厚さの２／３よりも小さくなるように、前記熱処理の処理温度を決定することを特徴とするものである。
【００１８】
ここで、本発明者は、チタンシリサイド膜（Ｃ４９−ＴｉＳｉ_２）の結晶粒径をＳＯＩ基板のシリコン層の膜厚値の２／３よりも小さくすることで、Ｃ４９−ＴｉＳｉ_２からＣ５４−ＴｉＳｉ_２への相転移の起点となる核形成密度を十分に増加させることができ、この相転移反応に必要な熱処理の温度を従来方式と比べて低温化できることを見出した。
【００１９】
また、本発明に係る第５の半導体装置の製造方法は、上述した第３、第４の半導体装置の製造方法において、前記ＳＯＩ基板のシリコン層の膜厚が３０［ｎｍ］以上、５０［ｎｍ］以下のとき、前記熱処理の処理温度を５４０［℃］以上、６００［℃］以下に決定することを特徴とするものである。
ここで、本発明者は、ＳＯＩ基板のシリコン層が３０［ｎｍ］以上、５０［ｎｍ］以下の場合は、このＳＯＩ基板を窒素を含む雰囲気中に置き、５４０［℃］以上、６００［℃］以下でアニールすることで、Ｃ４９−ＴｉＳｉ_２の結晶粒径をシリコン層の厚さの２／３よりも小さく形成できることを見出した。
【００２０】
本発明に係る第３〜第５の半導体装置の製造方法によれば、Ｃ４９−ＴｉＳｉ_２からＣ５４−ＴｉＳｉ_２への相転移の起点となる核形成密度を十分に増加させることができ、この相転移反応を促進させることができる。これにより、この相転移反応に必要な熱処理の処理温度を従来方式と比べて低温化することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
図１（Ａ）〜図２（Ｂ）は、本発明の実施形態に係るチタンシリサイド膜７０（Ｃ５４−ＴｉＳｉ_２）の形成方法を示す工程図である。この工程図は、ＳＯＩ基板１０に形成された完全空乏型のＭＯＳトランジスタ５０のソース又はドレイン（以下で、Ｓ／Ｄという）拡散層上と、ゲート電極５３上に、チタンシリサイド膜７０を薄く形成する方法を手順に沿って示したものである。
【００２２】
図１（Ａ）において、１１はシリコン基板（ＳＵＢ）、１３は絶縁層（ＢＯＸ）、１５はシリコン層（ＳＯＩ層）である。シリコン基板１１と、絶縁層１３と、シリコン層１５とでＳＯＩ基板１０を構成している。これらの中で、シリコン層１５は、その厚さが例えば５０［ｎｍ］程度である。また、このＳＯＩ基板１０には、シリコン酸化膜からなる素子分離層１７が形成されており、この素子分離層１７によって素子分離された領域のシリコン層１５に、完全空乏型のＭＯＳトランジスタ５０が形成されている。
【００２３】
図１（Ａ）に示すように、このＭＯＳトランジスタ５０のＳ／Ｄ拡散層はＬＤＤ構造を有し、低濃度のｎ⁻層５５と、高濃度のｎ^＋層５９とから構成されている。また、このｎ⁻層５５上であって、ポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極５３の側面には、シリコン酸化膜、又はシリコン窒化膜からなるサイドウォール５７が形成されている。この完全空乏型のＭＯＳトランジスタ５０は、周知のＣＭＯＳプロセスで形成したものである。以下、チタンシリサイド膜７０の形成方法について説明する。
【００２４】
まず始めに、図１（Ｂ）に示すように、この完全空乏型のＭＯＳトランジスタ５０の上方全面にチタン膜７１を形成する。このチタン膜７１は、例えばアルゴンイオン（Ａｒ^＋）でＴｉターゲートをスパッタし、その反跳で飛び出したＴｉ原子をウエーハに付着させるスパッタリング法を用いて、２０［ｎｍ］程度の厚さ（所定の厚さの一例）に形成する。
【００２５】
次に、図１（Ｂ）に示すように、このチタン膜７１上に窒化チタン膜７３を形成する。この窒化チタン膜７３は、例えばアルゴンイオン（Ａｒ^＋）でＴｉＮターゲートをスパッタするスパッタリング法を用いて、１５［ｎｍ］程度の厚さに形成する。この窒化チタン膜７３は、後工程の１ｓｔＲＴＡでチタン膜７１への酸素等の混入を防ぐキャップ層である。そして、図１（Ｃ）に示すように、この窒化チタン膜７３の上方からＭＯＳトランジスタ５０に向けて、例えばアルゴン（Ａｒ）をイオン注入する。
【００２６】
図３は、チタン膜７１とＳ／Ｄ拡散層５９の深さ方向に対する不純物の注入量を示す概念図である。図３において、縦軸は不純物の注入深さを示す。また、横軸は不純物の注入量（ドーズ量）を示す。
図３に示すように、このイオン注入工程では、アルゴンイオン（Ａｒ^＋）の注入量が、ｎ^＋層５９とチタン膜７１との界面で最大（ピーク）となるように、かつ、ゲート電極５３とチタン膜７１との界面で最大となるように、その注入条件を決定する。そして、このイオン注入によって、Ｓｉ／Ｔｉ界面付近のｎ^＋層５９とゲート電極５３とをアモルファス化する（以下で、このイオン注入工程を、プレアモルファス化工程という。）。
【００２７】
例えば、上述したように、チタン膜７１の膜厚が２０［ｎｍ］程度であり、窒化チタン膜７３の膜厚が１５［ｎｍ］の場合、アルゴンイオン（Ａｒ^＋）の注入量は１．０×１０^１５［ｃｍ^−２］、その注入エネルギーは４０［ｋｅＶ］程度である。このような不純物のイオン注入によって、Ｓｉ／Ｔｉ界面付近のｎ^＋層５９と、ゲート電極５３とをアモルファス化する。また、このイオン注入によって、ｎ^＋層５９上と、ゲート電極５３上のチタン膜７１も同時にアモルファス化する。
【００２８】
一方、このプレアモルファス化工程では、Ｓｉ／Ｔｉ界面付近から離れるに従ってｎ^＋層５９と、ゲート電極５３への不純物の注入量を減らしているので、ｎ^＋層５９の下側部分と、ゲート電極５３の下側部分のアモルファス化を防ぐことができる。図１（Ｃ）に示すように、以下で、このアモルファス化されたＳｉ／Ｔｉ界面付近のｎ^＋層５９とチタン膜７１、及び、ゲート電極５３とチタン膜７１とを非晶質層７５という。
【００２９】
次に、この非晶質層７５がＳｉ／Ｔｉ界面付近に形成されたＳＯＩ基板１０に第１の熱処理（１ｓｔＲＴＡ）を施す。この１ｓｔＲＴＡによって、図１（Ｃ）で示した非晶質層７５でＳｉとＴｉとを反応させ、図２（Ａ）に示すように、チタンシリサイド膜７０´を例えば１５［ｎｍ］程度形成する。この１ｓｔＲＴＡによって形成されるチタンシリサイド膜７０´は、電気抵抗が大きいＣ４９−ＴｉＳｉ_２である。
【００３０】
この１ｓｔＲＴＡでは、Ｓｉ／Ｔｉ界面付近のｎ^＋層５９とチタン膜７１、及び、ゲート電極５３とチタン膜７１とがアモルファス化されているので、チタン膜７１のシリサイド化反応を促進させることができ、シリサイド化に必要な１ｓｔＲＴＡの処理温度を低温化することができる。
また、１ｓｔＲＴＡの処理温度と、チタンシリサイド膜７０´の結晶粒径との間には相関があり、１ｓｔＲＴＡの処理温度が低いほど、チタンシリサイド膜７０´を結晶粒径小さく形成することができる。
【００３１】
本発明者は、ＳＯＩ基板１０のシリコン層１５の厚さが３０［ｎｍ］以上、５０［ｎｍ］以下の場合は、このＳＯＩ基板１０を窒素雰囲気中に置き、５４０［℃］以上、６００［℃］以下で約２分間アニールすることで、チタンシリサイド膜７０´の結晶粒径をシリコン層１５の厚さの２／３よりも小さく形成できることを見出した。
【００３２】
また、本発明者は、チタンシリサイド膜７０´の結晶粒径をシリコン層１５の厚さの２／３よりも小さく形成することで、高抵抗なＣ４９−ＴｉＳｉ_２から低抵抗なチタンシリサイド膜（Ｃ５４−ＴｉＳｉ_２）への相転移の起点となる核形成密度を十分に増加させることができ、この相転移反応に必要な第２の熱処理（２ｎｄＲＴＡ）の処理温度を従来方式と比べて低温化できることを見出した。
【００３３】
そこで、この１ｓｔＲＴＡでは、図４に示すように、チタンシリサイド膜（Ｃ４９−ＴｉＳｉ_２）７０´の結晶粒径（破線）が、シリコン層１５の厚さの２／３よりも小さくなるように、その熱処理温度を例えば５４０〜６００［℃］、熱処理時間を約２分間に決定する。
次に、図２（Ａ）に戻って、窒化チタン膜７３と、未反応のチタン膜７１とを除去する。この窒化チタン膜７３と、未反応のチタン膜７１の除去は、例えばアンモニア過水溶液を用いたウェットエッチングで行う。
【００３４】
その後、このＳＯＩ基板に２ｎｄＲＴＡを施して、電気抵抗が大きいチタンシリサイド膜（Ｃ４９−ＴｉＳｉ_２）７０´を、図２（Ｂ）に示すように、電気抵抗が小さいチタンシリサイド膜（Ｃ５４−ＴｉＳｉ_２）７０に相転移させる。
上述したように、このチタンシリサイド膜７０´の結晶粒径は、シリコン層１５の厚さの２／３よりも小さく形成されているので、Ｃ４９−ＴｉＳｉ_２からＣ５４−ＴｉＳｉ_２への相転移の起点となる核形成密度はＳｉ／Ｔｉ界面付近で十分に増加されている。従って、Ｃ４９−ＴｉＳｉ_２からＣ５４−ＴｉＳｉ_２への相転移反応を促進させることができ、相転移に必要な２ｎｄＲＴＡの処理温度を従来方式と比べて低温化することができる。
【００３５】
この２ｎｄＲＴＡにおいても、１ｓｔＲＴＡと同様に、その処理温度と、チタンシリサイド膜７０の結晶粒径との間には相関があり、２ｎｄＲＴＡの処理温度が低いほど、チタンシリサイド膜７０の凝集を防ぐことができる。そこで、この例では、ＳＯＩ基板１０を窒素雰囲気中に置き、７００〜８５０［℃］程度で約３０秒間アニールする。これにより、結晶粒径の小さいチタンシリサイド膜（Ｃ５４−ＴｉＳｉ_２）７０を形成することができる。
【００３６】
このように、本発明に係るチタンシリサイド膜７０の形成方法によれば、ｎ^＋層５９及びゲート電極５３にＡｒをイオン注入する際に、これらｎ^＋層５９及びゲート電極５３上をチタン膜７１と、窒化チタン膜７３とで覆っている。
従って、たとえ窒化チタン膜７３上に酸素原子を含む層が形成されている場合でも、ノックオンされた酸素原子のほとんどを窒化チタン膜７３及びチタン膜７１内に止めることができる。これにより、ＳＯＩ基板１０への酸素のノックオンを低減することができ、シリコン層１５の酸素濃度を低く抑えることができる。シリコン層中の結晶欠陥を抑え、ＭＯＳトランジスタ５０のリーク電流の低減に寄与することができる。
【００３７】
また、本発明に係るチタンシリサイド膜７０の形成方法によれば、ｎ^＋層５９及びゲート電極５３上をチタン膜７１と、窒化チタン膜７３とで覆った状態で、これらｎ^＋層５９及びゲート電極５３をアモルファス化している。従って、このアモルファス化された部分を酸素を含む雰囲気に晒さずに済み、その酸化を防ぐことができる。
【００３８】
さらに、本発明に係るチタンシリサイド膜７０の形成方法によれば、Ｓｉ／Ｔｉ界面付近で、ｎ^＋層５９及びゲート電極５３を薄くアモルファス化することができるので、ｎ^＋層５９とチタン膜７１、及び、ゲート電極５３とチタン膜７１との反応性をそれぞれ高めることができる。従って、１ｓｔＲＴＡの処理温度を低くすることができるので、Ｓｉ／Ｔｉ界面付近で、チタンシリサイド膜（Ｃ４９−ＴｉＳｉ_２）７０´を結晶粒径小さく形成することができる。
【００３９】
これにより、Ｃ４９−ＴｉＳｉ_２からＣ５４−ＴｉＳｉ_２への相転移の起点となる核形成密度を増加させることができ、Ｃ４９−ＴｉＳｉ_２からＣ５４−ＴｉＳｉ_２への相転移反応を促進させることができる。それゆえ、相転移反応に必要な２ｎｄＲＴＡの処理温度を低温化することができ、チタンシリサイド膜（Ｃ５４−ＴｉＳｉ_２）７０の凝集を防ぐことができる。本発明に係るチタンシリサイド膜７０の形成方法によれば、細線効果をより一層低減することができる。
【００４０】
この実施形態では、ＳＯＩ基板１０が本発明の半導体基板に対応し、ｎ^＋層５９とゲート電極５３が本発明の不純物拡散層に対応している。また、チタン膜７１が本発明の金属膜に対応し、アルゴン（Ａｒ）が本発明の所定の不純物に対応している。さらに、１ｓｔＲＴＡが本発明の所定の熱処理に対応し、チタンシリサイド膜（Ｃ４９−ＴｉＳｉ_２）が本発明の化合物膜に対応している。
【００４１】
尚、この実施形態では、プレアモルファス化工程で、Ｓｉ／Ｔｉ界面付近で注入量が最大となるようにアルゴン（Ａｒ）をイオン注入する場合について説明した。しかしながら、Ｓｉ／Ｔｉ界面付近に向けて注入する不純物はＡｒに限られることはなく、例えば、ヒ素（Ａｓ）、リン（Ｐ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の不純物を任意に選択してイオン注入しても良い。
【００４２】
このような不純物をイオン注入する場合でも、図３で示したように、その注入量が、ｎ^＋層５９とチタン膜７１との界面で最大（ピーク）となるように、かつ、ゲート電極５３とチタン膜７１との界面で最大となるように、そのイオン注入条件を決定する。これにより、Ｓｉ／Ｔｉ界面付近のｎ^＋層５９とゲート電極５３とを薄くアモルファス化することができる。
【００４３】
また、この実施形態では、半導体基板の一例としてＳＯＩ基板の場合について説明したが、本発明の半導体基板はＳＯＩ基板に限られることはなく、例えばバルクのシリコン基板でも良い。
【図面の簡単な説明】
【図１】本発明の実施形態に係るチタンシリサイド膜７０の形成方法（その１）を示す工程図。
【図２】チタンシリサイド膜７０の形成方法（その２）を示す工程図。
【図３】チタン膜７１とＳ／Ｄ拡散層５９の深さ方向に対する不純物の注入量を示す概念図。
【図４】チタンシリサイド膜７０´の結晶粒径を示す概念図。
【符号の説明】
１０ＳＯＩ基板、１１シリコン基板（ＳＵＢ）、１３絶縁層（ＢＯＸ）、１５シリコン層（ＳＯＩ層）、１７素子分離層、５０ＭＯＳトランジスタ、５３ゲート電極、５５ｎ⁻層、５７サイドウォール、５９ｎ^＋層、７０チタンシリサイド膜（Ｃ５４−ＴｉＳｉ_２）、７０´ チタンシリサイド膜（Ｃ４９−ＴｉＳｉ_２）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, a high-resistance titanium silicide film (C49-TiSi ₂ ) is formed on a source or drain diffusion layer or a gate electrode of a transistor, and this is formed into a low-resistance titanium. The present invention relates to a technology for phase transition to a silicide film (C54-TiSi ₂ ).
[0002]
[Prior art]
2. Description of the Related Art Conventionally, devices having elements such as MOS transistors (hereinafter referred to as MOS devices) have been miniaturized in order to improve performance. However, as the miniaturization of MOS devices progresses, the area of the source or drain diffusion layer and gate electrode of the MOS transistor decreases, so the gate electrode resistance, the sheet resistance of the source or drain diffusion layer, the contact resistance, etc. increase. End up.
[0003]
In recent years, titanium (Ti), nickel (Ni), cobalt (Co), platinum (Pt), etc. are deposited on the gate electrode or the source or drain diffusion layer in order to keep such resistance component low. Forming a low-resistance metal silicide film by heat treatment (hereinafter referred to as a silicide process) is widely performed.
Further, in such a silicide process, when the gate length of the MOS transistor is reduced to 0.25 [μm] or less, the titanium silicide film (TiSi ₂ ) is formed in an agglomerated manner, and its resistance value is high. The so-called thin line effect is a problem (see, for example, Patent Document 1).
[0004]
In order to reduce such a thin line effect, Patent Document 1 discloses that argon (Ar) and arsenic (As) are directed toward a silicon substrate before a titanium film is deposited on a gate electrode or a source or drain diffusion layer. , Phosphorus (P), silicon (Si), germanium (Ge) and other ion species are implanted at a dose of about 1.0 × 10 ¹⁵ [cm ⁻² ], whereby a gate electrode, a source or drain diffusion layer A method of making the material amorphous (hereinafter also referred to as amorphous) is disclosed.
[0005]
[Patent Document 1]
JP 2000-58822 A [Patent Document 2]
Japanese Patent Laid-Open No. 9-320990 [Patent Document 3]
JP-A-9-129869 [Patent Document 4]
Japanese Patent Laid-Open No. 7-219033
[Problems to be solved by the invention]
By the way, according to the conventional technique disclosed in Patent Document 1, before the titanium film is deposited on the source or drain diffusion layer, impurities are ion-implanted into the source or drain diffusion layer, and this source or drain diffusion is performed. A titanium silicide film was formed after the amorphous layer was formed thick.
[0007]
However, in such a conventional technique, oxygen atoms of a silicon oxide film (natural oxide film or the like) covering the surface of the gate electrode or the source or drain diffusion layer collide with impurities implanted by ion implantation and enter the silicon substrate. There was a risk of being knocked on in large quantities. When the oxygen concentration in the surface region of the silicon substrate increases, crystal defects in the silicon substrate increase, which may increase the leakage current of MOS transistors and the like.
[0008]
In the prior art disclosed in Patent Document 1, the gate electrode and the surface region of the source or drain diffusion layer are amorphized while being exposed. The surface of the gate electrode or the source or drain diffusion layer that has been amorphized with the surface exposed in this manner is likely to be oxidized, and a silicon oxide film may be formed thick on the surface. If there is a thick silicon oxide film between the surface of the gate electrode or the source or drain diffusion layer and the titanium film deposited on this surface, the silicidation reaction of the titanium film may be hindered.
[0009]
Furthermore, in the above-described prior art, for example, there is a possibility that a titanium silicide film cannot be thinly formed on the silicon layer of the SOI substrate. That is, a silicon layer of an SOI (silicon on insulator) substrate on which a fully depleted MOS transistor is formed is usually extremely thin with a thickness of 30 [nm] to 50 [nm]. Therefore, in the above prior art, the silicon layer of the SOI substrate is amorphized not only to the upper part but also to the lower part by impurity ion implantation, and the titanium silicide film is formed thicker than the thickness of the silicon layer. There was a risk of it.
[0010]
Therefore, the present invention solves such a problem, and it is possible to reduce the knock-on of oxygen atoms to the semiconductor substrate and to form a thin compound film of the impurity diffusion layer and the metal film. An object is to provide a method for manufacturing a semiconductor device.
[0011]
[Means for Solving the Problems]
In order to solve the above-described problems, a first method of manufacturing a semiconductor device according to the present invention includes a metal film for forming a compound film with an impurity diffusion layer on the impurity diffusion layer formed on the semiconductor substrate. A step of forming, ion-implanting a predetermined impurity from above the metal film toward the impurity diffusion layer and amorphizing an upper portion of the impurity diffusion layer, and the semiconductor after ion-implanting the impurity Forming a compound film by reacting the metal film with the impurity diffusion layer by performing a predetermined heat treatment on the substrate, and in the step of ion-implanting the impurity, the metal film and the impurity diffusion layer The ion implantation conditions for the impurity are determined so that the ion implantation amount of the impurity is maximized in the vicinity of the interface.
[0012]
Here, the semiconductor substrate is, for example, a bulk silicon substrate or an SOI substrate. The impurity diffusion layer formed on the semiconductor substrate is a source or drain diffusion layer formed by introducing a conductive impurity such as phosphorus, boron, or arsenic into a silicon layer of a bulk silicon substrate or an SOI substrate, for example. It is. Alternatively, the impurity diffusion layer is a gate electrode formed by introducing phosphorus, boron, arsenic, or the like into a silicon film formed on a silicon substrate or an SOI substrate via an insulating film, for example. is there.
[0013]
According to the first method for manufacturing a semiconductor device of the present invention, when a predetermined impurity is ion-implanted into the impurity diffusion layer formed on the semiconductor substrate, the impurity diffusion layer is covered with the metal film. In addition, oxygen knock-on to the semiconductor substrate can be reduced. In addition, since the amorphous portion of the impurity diffusion layer does not have to be exposed to an atmosphere containing oxygen, the oxidation can be prevented.
[0014]
Furthermore, according to the first method for manufacturing a semiconductor device of the present invention, the metal film can be made amorphous, and the impurity diffusion layer near the interface between the metal film and the impurity diffusion layer can be thinned. It can be made amorphous. Therefore, the reactivity between the metal film and the impurity diffusion layer can be increased.
According to a second method for manufacturing a semiconductor device according to the present invention, in the first method for manufacturing a semiconductor device, the semiconductor substrate is an SOI (silicon on insulator) substrate, the metal film is a titanium film, The compound film is a titanium silicide film.
[0015]
According to the second method for manufacturing a semiconductor device of the present invention, for example, a titanium silicide film (C49-TiSi ₂ ) is formed on the source or drain diffusion layer and the gate electrode of the MOS transistor formed on the SOI substrate. When formed, the reactivity between the source or drain diffusion layer and the titanium film, and between the gate electrode and the titanium film can be increased. Therefore, the heat treatment temperature for forming C49-TiSi ₂ can be lowered, and C49-TiSi ₂ can be formed with a small crystal grain size.
[0016]
According to a third method of manufacturing the semiconductor device of the present invention, in the method of manufacturing the second semiconductor device described above, the compound film is formed by performing a predetermined heat treatment on the semiconductor substrate after ion implantation of the impurities. In this step, the heat treatment temperature is determined so that the crystal grain size of the titanium silicide film is smaller than 2/3 of the thickness of the silicon layer of the SOI substrate. .
[0017]
A fourth method of manufacturing a semiconductor device according to the present invention includes a step of forming a titanium film on an impurity diffusion layer formed on an SOI substrate, and ions of a predetermined impurity from the titanium film toward the impurity diffusion layer. Implanting and amorphizing the upper portion of the impurity diffusion layer, and performing a predetermined heat treatment on the SOI substrate after ion implantation of the impurity causes the titanium film and the impurity diffusion layer to react with each other. Forming the titanium silicide film, and in the step of forming the titanium silicide film, the crystal grain size of the titanium silicide film is made smaller than 2/3 of the thickness of the silicon layer of the SOI substrate. Further, the processing temperature of the heat treatment is determined.
[0018]
Here, the present inventor made C49-TiSi ₂ to C54-TiSi by making the crystal grain size of the titanium silicide film (C49-TiSi ₂ ) smaller than 2/3 of the film thickness value of the silicon layer of the SOI substrate. It has been found that the nucleation density as a starting point of the phase transition to ₂ can be sufficiently increased, and the temperature of the heat treatment necessary for this phase transition reaction can be lowered as compared with the conventional method.
[0019]
The fifth semiconductor device manufacturing method according to the present invention is the above-described third and fourth semiconductor device manufacturing methods, wherein the silicon layer of the SOI substrate has a film thickness of 30 nm or more and 50 nm. In the following, the heat treatment temperature is determined to be 540 [° C.] or more and 600 [° C.] or less.
Here, when the silicon layer of the SOI substrate is 30 [nm] or more and 50 [nm] or less, the present inventor puts this SOI substrate in an atmosphere containing nitrogen and 540 [° C.] or more and 600 [° C. It was found that the crystal grain size of C49-TiSi ₂ can be formed smaller than 2/3 of the thickness of the silicon layer by annealing in the following.
[0020]
According to the third to fifth semiconductor device manufacturing methods according to the present invention, it is possible to sufficiently increase the nucleation density as a starting point of the phase transition from C49-TiSi ₂ to C54-TiSi ₂ . The transfer reaction can be promoted. Thereby, the processing temperature of the heat treatment required for this phase transition reaction can be lowered as compared with the conventional method.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
1A to 2B are process diagrams showing a method for forming a titanium silicide film 70 (C54-TiSi ₂ ) according to an embodiment of the present invention. This process diagram shows that a titanium silicide film 70 is thinly formed on a source or drain (hereinafter referred to as S / D) diffusion layer and a gate electrode 53 of a fully depleted MOS transistor 50 formed on an SOI substrate 10. The method to do is shown along the procedure.
[0022]
In FIG. 1A, 11 is a silicon substrate (SUB), 13 is an insulating layer (BOX), and 15 is a silicon layer (SOI layer). The silicon substrate 11, the insulating layer 13, and the silicon layer 15 constitute an SOI substrate 10. Among these, the thickness of the silicon layer 15 is, for example, about 50 [nm]. Further, an element isolation layer 17 made of a silicon oxide film is formed on the SOI substrate 10, and a fully depleted MOS transistor 50 is formed in the silicon layer 15 in a region isolated by the element isolation layer 17. Has been.
[0023]
As shown in FIG. 1A, the S / D diffusion layer of the MOS transistor 50 has an LDD structure and is composed of a low concentration n ⁻ layer 55 and a high concentration n ⁺ layer 59. A sidewall 57 made of a silicon oxide film or a silicon nitride film is formed on the n ⁻ layer 55 and on the side surface of the gate electrode 53 made of polysilicon (poly-Si). This fully depleted MOS transistor 50 is formed by a well-known CMOS process. Hereinafter, a method for forming the titanium silicide film 70 will be described.
[0024]
First, as shown in FIG. 1B, a titanium film 71 is formed on the entire upper surface of the fully depleted MOS transistor 50. The titanium film 71 has a thickness of about 20 [nm] (predetermined by sputtering), for example, by sputtering a Ti gate gate with argon ions (Ar ⁺ ) and attaching Ti atoms ejected by the recoil to the wafer. An example of thickness).
[0025]
Next, as shown in FIG. 1B, a titanium nitride film 73 is formed on the titanium film 71. The titanium nitride film 73 is formed to a thickness of about 15 [nm] by using, for example, a sputtering method in which a TiN gate is sputtered with argon ions (Ar ⁺ ). The titanium nitride film 73 is a cap layer that prevents oxygen and the like from being mixed into the titanium film 71 in 1st RTA in a later process. Then, as shown in FIG. 1C, for example, argon (Ar) is ion-implanted from above the titanium nitride film 73 toward the MOS transistor 50.
[0026]
FIG. 3 is a conceptual diagram showing the amount of impurities implanted in the depth direction of the titanium film 71 and the S / D diffusion layer 59. In FIG. 3, the vertical axis indicates the impurity implantation depth. The horizontal axis indicates the amount of impurity implantation (dose amount).
As shown in FIG. 3, in this ion implantation step, the amount of argon ion (Ar ⁺ ) implantation is maximized (peak) at the interface between the n ⁺ layer 59 and the titanium film 71 and the gate electrode 53 is used. The implantation conditions are determined so as to be maximized at the interface between the titanium film 71 and the titanium film 71. Then, by this ion implantation, the n ⁺ layer 59 near the Si / Ti interface and the gate electrode 53 are made amorphous (hereinafter, this ion implantation step is referred to as a pre-amorphization step).
[0027]
For example, as described above, when the thickness of the titanium film 71 is about 20 [nm] and the thickness of the titanium nitride film 73 is 15 [nm], the implantation amount of argon ions (Ar ⁺ ) is 1.0. × 10 ¹⁵ [cm ⁻² ], and the implantation energy is about 40 [keV]. By such impurity ion implantation, the n ⁺ layer 59 near the Si / Ti interface and the gate electrode 53 are made amorphous. In addition, by this ion implantation, the titanium film 71 on the n ⁺ layer 59 and the gate electrode 53 is also made amorphous at the same time.
[0028]
On the other hand, in this pre-amorphization step, the amount of impurities implanted into the n ⁺ layer 59 and the gate electrode 53 is reduced as the distance from the vicinity of the Si / Ti interface decreases, so that the lower portion of the n ⁺ layer 59 and the gate electrode Amorphization of the lower portion of 53 can be prevented. As shown in FIG. 1C, the n ⁺ layer 59 and the titanium film 71 near the amorphized Si / Ti interface, and the gate electrode 53 and the titanium film 71 are referred to as an amorphous layer 75 in the following. .
[0029]
Next, a first heat treatment (1st RTA) is performed on the SOI substrate 10 in which the amorphous layer 75 is formed in the vicinity of the Si / Ti interface. By this 1st RTA, Si and Ti are reacted in the amorphous layer 75 shown in FIG. 1C to form a titanium silicide film 70 ′ of about 15 nm, for example, as shown in FIG. . The titanium silicide film 70 ′ formed by this 1st RTA is C49-TiSi ₂ having a large electric resistance.
[0030]
In this 1st RTA, since the n ⁺ layer 59 and the titanium film 71 near the Si / Ti interface and the gate electrode 53 and the titanium film 71 are amorphized, the silicidation reaction of the titanium film 71 can be promoted. The processing temperature of 1st RTA necessary for silicidation can be lowered.
Further, there is a correlation between the processing temperature of 1st RTA and the crystal grain size of the titanium silicide film 70 ', and the lower the processing temperature of 1st RTA, the smaller the titanium silicide film 70' can be formed.
[0031]
When the thickness of the silicon layer 15 of the SOI substrate 10 is 30 [nm] or more and 50 [nm] or less, the present inventor puts this SOI substrate 10 in a nitrogen atmosphere and sets the SOI substrate 10 to 540 [° C.] or more and 600 [ It was found that the crystal grain size of the titanium silicide film 70 ′ can be formed to be smaller than 2/3 of the thickness of the silicon layer 15 by annealing at about [° C.] for about 2 minutes.
[0032]
In addition, the inventor forms a crystal grain size of the titanium silicide film 70 ′ smaller than 2/3 of the thickness of the silicon layer 15, so that the high resistance C49-TiSi _{2 is changed} to a low resistance titanium silicide film ( It is possible to sufficiently increase the nucleation density that is the starting point of the phase transition to C54-TiSi ₂ ), and lower the processing temperature of the second heat treatment (2ndRTA) necessary for this phase transition reaction compared to the conventional method. I found out that I can do it.
[0033]
Therefore, in this 1st RTA, as shown in FIG. 4, the crystal grain size (dashed line) of the titanium silicide film (C49-TiSi ₂ ) 70 ′ is smaller than 2/3 of the thickness of the silicon layer 15. The heat treatment temperature is determined to be, for example, 540 to 600 [° C.], and the heat treatment time is about 2 minutes.
Next, returning to FIG. 2A, the titanium nitride film 73 and the unreacted titanium film 71 are removed. The removal of the titanium nitride film 73 and the unreacted titanium film 71 is performed, for example, by wet etching using an ammonia peraqueous solution.
[0034]
After that, 2ndRTA is applied to this SOI substrate to form a titanium silicide film (C49-TiSi ₂ ) 70 ′ having a high electric resistance, and a titanium silicide film (C54-TiSi ₂ ) having a low electric resistance as shown in FIG. ) To 70.
As described above, the crystal grain size of the titanium silicide film 70 ′ is smaller than 2/3 of the thickness of the silicon layer 15, so that the phase transition from C49-TiSi ₂ to C54-TiSi ₂ occurs. The starting nucleation density is sufficiently increased near the Si / Ti interface. Therefore, the phase transition reaction from C49-TiSi ₂ to C54-TiSi ₂ can be promoted, and the processing temperature of 2nd RTA necessary for the phase transition can be lowered as compared with the conventional method.
[0035]
In this 2nd RTA, similarly to 1st RTA, there is a correlation between the processing temperature and the crystal grain size of the titanium silicide film 70. The lower the 2nd RTA processing temperature, the more the aggregation of the titanium silicide film 70 is prevented. it can. Therefore, in this example, the SOI substrate 10 is placed in a nitrogen atmosphere and annealed at about 700 to 850 [° C.] for about 30 seconds. Thereby, a titanium silicide film (C54-TiSi ₂ ) 70 having a small crystal grain size can be formed.
[0036]
Thus, according to the method of forming a titanium silicide film 70 according to the present invention, the n ⁺ layer 59 and Ar when ions are implanted into the gate electrode 53, a titanium film 71 of these n ⁺ layer 59 and the gate electrode 53 on And the titanium nitride film 73.
Therefore, even when a layer containing oxygen atoms is formed on the titanium nitride film 73, most of the oxygen atoms knocked on can be stopped in the titanium nitride film 73 and the titanium film 71. Thereby, knock-on of oxygen to the SOI substrate 10 can be reduced, and the oxygen concentration of the silicon layer 15 can be kept low. Crystal defects in the silicon layer can be suppressed, and the leakage current of the MOS transistor 50 can be reduced.
[0037]
Further, according to the method for forming the titanium silicide film 70 according to the present invention, the titanium film 71 on the n ⁺ layer 59 and the gate electrode 53, in a state covered with the titanium nitride film 73, these n ⁺ layer 59 and the gate The electrode 53 is made amorphous. Therefore, it is not necessary to expose the amorphous portion to an atmosphere containing oxygen, and the oxidation can be prevented.
[0038]
Further, according to the method for forming the titanium silicide film 70 according to the present invention, in the vicinity of Si / Ti interface, it is possible to thin amorphous the ^{n +} layer 59 and the gate electrode 53, ^{the n +} layer 59 and the titanium layer 71 In addition, the reactivity between the gate electrode 53 and the titanium film 71 can be increased. Therefore, since the processing temperature of 1stRTA can be lowered, the titanium silicide film (C49-TiSi ₂ ) 70 ′ can be formed with a small crystal grain size in the vicinity of the Si / Ti interface.
[0039]
Thereby, the nucleation density which becomes the starting point of the phase transition from C49-TiSi ₂ to C54-TiSi ₂ can be increased, and the phase transition reaction from C49-TiSi ₂ to C54-TiSi ₂ can be promoted. . Therefore, the processing temperature of 2ndRTA required for the phase transition reaction can be lowered, and aggregation of the titanium silicide film (C54-TiSi ₂ ) 70 can be prevented. According to the method of forming the titanium silicide film 70 according to the present invention, the fine line effect can be further reduced.
[0040]
In this embodiment, the SOI substrate 10 corresponds to the semiconductor substrate of the present invention, and the n ⁺ layer 59 and the gate electrode 53 correspond to the impurity diffusion layer of the present invention. The titanium film 71 corresponds to the metal film of the present invention, and argon (Ar) corresponds to the predetermined impurity of the present invention. Furthermore, 1stRTA corresponds to the predetermined heat treatment of the present invention, and a titanium silicide film (C49-TiSi ₂ ) corresponds to the compound film of the present invention.
[0041]
In this embodiment, a case has been described in which argon (Ar) is ion-implanted in the pre-amorphization step so as to maximize the implantation amount in the vicinity of the Si / Ti interface. However, the impurity implanted near the Si / Ti interface is not limited to Ar. For example, an impurity such as arsenic (As), phosphorus (P), silicon (Si), germanium (Ge) is arbitrarily selected. Then, ion implantation may be performed.
[0042]
Even when such impurities are ion-implanted, as shown in FIG. 3, the amount of implantation becomes maximum (peak) at the interface between the n ⁺ layer 59 and the titanium film 71, and the gate electrode 53. The ion implantation conditions are determined so as to be maximized at the interface between the titanium film 71 and the titanium film 71. Thereby, the n ⁺ layer 59 and the gate electrode 53 in the vicinity of the Si / Ti interface can be made thin and amorphous.
[0043]
In this embodiment, an SOI substrate is described as an example of the semiconductor substrate. However, the semiconductor substrate of the present invention is not limited to the SOI substrate, and may be a bulk silicon substrate, for example.
[Brief description of the drawings]
FIG. 1 is a process diagram showing a method (part 1) of forming a titanium silicide film 70 according to an embodiment of the present invention.
FIG. 2 is a process diagram showing a method (part 2) of forming a titanium silicide film 70;
FIG. 3 is a conceptual diagram showing the amount of impurities implanted in the depth direction of a titanium film 71 and an S / D diffusion layer 59.
FIG. 4 is a conceptual diagram showing a crystal grain size of a titanium silicide film 70 ′.
[Explanation of symbols]
10 SOI substrate, 11 silicon substrate (SUB), 13 insulating layer (BOX), 15 silicon layer (SOI layer), 17 element isolation layer, 50 MOS transistor, 53 gate electrode, 55 n ⁻ layer, 57 sidewall, 59 n ⁺ layer 70 of titanium silicide layer _(C54-TiSi 2), 70' titanium silicide film (C49-TiSi ₂₎

Claims

Forming a metal film for forming a compound film with the impurity diffusion layer on the impurity diffusion layer formed on the semiconductor substrate;
A step of ion-implanting a predetermined impurity from the metal film toward the impurity diffusion layer to amorphize the upper portion of the impurity diffusion layer;
Forming a compound film by reacting the metal film and the impurity diffusion layer by subjecting the semiconductor substrate to a predetermined heat treatment after ion implantation of the impurities;
In the step of ion-implanting the impurities,
A method of manufacturing a semiconductor device, wherein ion implantation conditions for the impurity are determined so that an ion implantation amount of the impurity is maximized in the vicinity of an interface between the metal film and the impurity diffusion layer.

2. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor substrate is an SOI (silicon on insulator) substrate, the metal film is a titanium film, and the compound film is a titanium silicide film.

In the step of forming the compound film by performing a predetermined heat treatment on the semiconductor substrate after ion implantation of the impurities,
3. The semiconductor according to claim 2, wherein a processing temperature of the heat treatment is determined so that a crystal grain size of the titanium silicide film is smaller than 2/3 of a thickness of a silicon layer of the SOI substrate. Device manufacturing method.

Forming a titanium film on the impurity diffusion layer formed on the SOI substrate;
A step of ion-implanting a predetermined impurity from above the titanium film toward the impurity diffusion layer to make the upper portion of the impurity diffusion layer amorphous;
Forming a titanium silicide film by reacting the titanium film and the impurity diffusion layer by subjecting the SOI substrate to a predetermined heat treatment after ion implantation of the impurities;
In the step of forming the titanium silicide film,
A method of manufacturing a semiconductor device, characterized in that a processing temperature of the heat treatment is determined so that a crystal grain size of the titanium silicide film is smaller than 2/3 of a thickness of a silicon layer of the SOI substrate.

When the film thickness of the silicon layer of the SOI substrate is 30 [nm] or more and 50 [nm] or less, the processing temperature of the heat treatment is determined to be 540 [° C.] or more and 600 [° C.] or less. 5. A method for manufacturing a semiconductor device according to claim 3 or 4.