【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に静電破壊を防止するための保護回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
半導体装置では、人体等に帯電した静電気が放電する、いわゆるＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）により、高電圧が入力ピンに印加されて内部素子が静電破壊されることがある。この静電破壊を防止するために、例えば、半導体装置の信号入力用パッドから内部素子に至るまでの間に、入力保護回路が設けられている。ＥＳＤが入力ピンに印加された場合、前記入力保護回路がＥＳＤによる電流を逃がすことによって、内部素子がＥＳＤによって破壊されることを防いでいる。
【０００３】
従来からＥＳＤの保護素子では、ＭＯＳトランジスタ、ダイオード、フィールドトランジスタ（寄生バイポーラトランジスタ）等が使用されていた。
【０００４】
近年の半導体の微細化が進むなかで、従来の素子分離手法であるＬＯＣＯＳ法では、バーズビークが起因し、微細化に沿わなくなってきた。そのため、これに変わる新たな素子分離法であるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いたプロセスが微細プロセスの主流になっている。しかし、このプロセスで作られた半導体のＥＳＤ耐圧は、従来の手法に対して耐圧の低下を招くことになる。
【０００５】
図２は、ＬＯＣＯＳ構造を有する素子分離領域を示す断面図である。素子分離領域をベースとした寄生バイポーラトランジスタ１では、ＬＯＣＯＳ２の下に位置し、チャネルストップされたウェル３が、ベース距離４を有する前記寄生バイポーラトランジスタのベースとなっており、５と６がそれぞれ寄生バイポーラトランジスタ１のエミッタとコレクタとなっている。
【０００６】
図２に示すように、ＥＳＤ保護素子を寄生バイポーラトランジスタ（フィールドトランジスタ）で構成する場合、ＬＯＣＯＳプロセスでは、寄生バイポーラトランジスタのベース距離を短くする（ＬＯＣＯＳ直下をブレイクダウン電流が流れる）ことができ、良好なスナップバックを利用してＥＳＤ放電が可能であった。
【０００７】
図３は、ＳＴＩ構造を有する素子分離領域を示す断面図である。素子分離領域をベースとした寄生バイポーラトランジスタ７では、ＳＴＩ８の下に位置しチャネルストップされたウェル９が、ベース距離１０を有する前記寄生バイポーラトランジスタのベースとなっており、１１と１２はそれぞれ寄生バイポーラトランジスタ７のエミッタとコレクタとなっている。
【０００８】
図３に示すように、ＳＴＩプロセスでは、その構造上ベース領域が長くなり（ブレイクダウンが起こりにくい）スナップバックを十分利用できず、単なるダイオードとなるため、ＥＳＤ放電特性が低下する。
【０００９】
また、保護素子をＭＯＳトランジスタで構成した場合、どちらのプロセスにおいても寄生バイポーラトランジスタからスナップバックの利用は可能であるが、微細化が進んだプロセスでは高速化のため、ゲート酸化膜の薄膜化が進み、これに起因するＥＳＤ特性の低下も起き易い。
【００１０】
これを解決する手法として、Ｎ＋／Ｐ＋注入のレイアウトパターンを操作することで、ＳＴＩプロセスのＥＳＤ特性を向上させる方法が提案されている（例えば、特許文献１参照）。
【００１１】
図４は、従来のＳＴＩプロセスのＥＳＤ特性を向上させる製造方法を工程別に示す断面図である。
【００１２】
図４を参照して、斯かる製造方法につき説明する。まず、Ｐ型半導体基板４１上に、Ｎ型低濃度拡散領域４２を形成する（図４（ａ）参照）。
【００１３】
続いて、拡散領域４２を除いた全領域にＳＴＩ４３を形成し、その後、Ｐウェル（ＷＥＬＬ）４４を形成する（図４（ｂ）参照）。
【００１４】
しかる後、Ｎ＋／Ｐ＋注入を選択的に打ち込む。この時、寄生バイポーラトランジスタのベースとしたい領域には、Ｎ＋／Ｐ＋注入いずれも打ち込まず、エミッタ４５、コレクタ領域４６のみＮ＋注入を打ち込む（図４（ｃ）参照）。
【００１５】
図４（ｄ）に示すように、図４（ｃ）の工程で注入を打ち込まなかった領域がベース領域４２ａとなり、この領域は、下地であるＰＷＥＬＬ４４となる。そのベース領域４２ａを挟んで、エミッタ領域４５ａ、コレクタ領域４６ａが設けられ、ＮＰＮトランジスタが形成できる。
【００１６】
上記手法により、ＳＴＩプロセスでもＬＯＣＯＳプロセスと同等なフィールドトランジスタ（寄生バイポーラトランジスタ）が構成可能となりスナップバックを機能させることが可能である。
【００１７】
【特許文献１】
特開２００１−１５６１８１（図６）
【００１８】
【発明が解決しようとする課題】
しかし、上記した従来の方法では、Ｎ＋／Ｐ＋注入工程で、バイポーラトランジスタのエミッタ、コレクタ、ベース領域を制御するため以下の問題がある。即ち、Ｎ＋／Ｐ＋注入工程は、半導体製造時の工程としてはラフな工程で製造精度が低い為、素子のバラツキが極めて高くなる。この状況でＥＳＤ素子を形成すると、バラツキに起因する局所的なＥＳＤ破壊を引き起こす要因になり、素子本来の耐圧を著しく低下させることになる。
【００１９】
そこで、この発明においては、ＳＴＩプロセスにおいてもバラツキの少ないフィールドトランジスタが実現できＥＳＤ耐圧を向上させた半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この発明は、ＳＴＩ分離を用い、ＥＳＤの保護素子として寄生バイポーラトランジスタをウェル領域に設けた半導体装置であって、エミッタとベースの境界と、コレクタとベースの境界に位置するところのウェル上にそれぞれポリシリコン層が形成され、前記それぞれのポリシリコン層の間には所定の間隔が設けられていることを特徴とする。
【００２１】
前記ポリシリコン層はフローティング状態に形成するとよい。
【００２２】
上記した構成によれば、バイポーラトランジスタのエミッタ、コレクタ、ベース領域は、製造精度の高い拡散工程とポリシリコン工程で制御するため、ＥＳＤ素子のバラツキを抑えることができ、ＥＳＤ素子の局所的な破壊を防止し安定したＥＳＤ素子を構成することが出来る。さらに、ポリシリコン層をフローティング（電位を固定しない）にすることで、ポリシリコン層−エミッタ間、または、ポリシリコン層−コレクタ間の電位差を低くすることができＥＳＤ破壊を起こしにくい。
【００２３】
【発明の実施の形態】
以下、この発明の実施形態を図面に基づいて説明する。図１は、この発明の半導体装置を製造する方法を工程別に示した断面図である。
【００２４】
図１を参照して、この発明に用いられる製造方法につき説明する。まず、Ｐ型シリコン半導体基板１上に、Ｎ型低濃度拡散領域２を形成する（図１（ａ）参照）。
【００２５】
続いて、拡散領域２を除いた全領域にＳＴＩ３を形成した後、Ｐウェル（ＷＥＬＬ）４を形成する（図１（ｂ）参照）。
【００２６】
その後、エミッタとベースの境界と、コレクタとベースの境界に位置するところのウェル４上にそれぞれポリシリコン層７、７を設ける（図１（ｄ）参照）。このポリシリコン層７，７は、所定の間隔を設けた配置される。
【００２７】
そして、このポリシリコン層への電位供給（接続）は行わず、フローティングなポリシリコン層として形成する。
【００２８】
しかる後、Ｎ＋／Ｐ＋注入を行うため所定の不純物を選択的に打ち込む。この時、寄生バイポーラトランジスタのベースとしたい領域にはＮ＋／Ｐ＋注入いずれも打ち込まず、エミッタ５、コレクタ領域６のみＮ＋注入のためのイオンを打ち込む（図１（ｅ）参照）。
【００２９】
図１ｆで示すように、図１（ｄ）に示すイオン注入工程で不純物を打ち込まなかった領域とポリシリコン層７の直下のベース領域２ａは、下地であるＰＷＥＬＬ４となる。このベース領域２ａを挟んで、エミッタ領域５ａ、コレクタ領域６ａが設けられ、寄生ＮＰＮトランジスタ１０が形成できる。
【００３０】
この手法で形成した、バイポーラトランジスタのエミッタ、コレクタ、ベース領域は、製造精度の高い拡散工程とポリシリコン工程で制御するため、ＥＳＤ素子のバラツキを抑えることができ、ＥＳＤ素子の局所的な破壊を防止し安定したＥＳＤ素子を構成することが出来る。さらに、ポリシリコン層をフローティング（電位を固定しない）にすることで、ポリシリコン層−エミッタ間、または、ポリシリコン層−コレクタ間の電位差を低くすることができＥＳＤ破壊を起こしにくい。仮にポリシリコン層が破壊したとしても、フローティングポリシリコン層のため電流経路がなく、リーク電流は発生しない。また、ポリシリコン層破壊によるＥＳＤ耐圧の低下も発生しない。
【００３１】
以上により、ＳＴＩプロセスにおいてもバラツキの少ないフィールドトランジスタが実現できＥＳＤ耐圧が向上する。
【００３２】
これにより、ゲート破壊を起こす可能性のあるＭＯＳトランジスタを使用しないくてよい。
【００３３】
また、上記手法は製造工程を変更することも、新たなマスクを用意する必要もないためコストアップには至らない。
【００３４】
上記した実施形態においてはＮＰＮトランジスタを形成する場合について説明したが、ＰＮＰトランジスタもこれと同様にして形成できる。
【００３５】
【発明の効果】
以上、説明したように、この発明によれば、ＳＴＩプロセスにおいてもバラツキの少ないフィールドトランジスタ（寄生バイポーラトランジスタ）が形成可能になり、ＥＳＤ耐圧のが向上する。
【００３６】
ポリシリコン層をフローティング状態にすることによりＥＳＤ破壊を受け難くなる。仮に破壊したとしてもこれに起因するリーク電流は発生せず、ＥＳＤ耐圧の低下も発生しない。
【００３７】
【図面の簡単な説明】
【図１】この発明の半導体装置を製造する方法を工程別に示した断面図である。
【図２】ＬＯＣＯＳ構造を有する素子分離領域を示す断面図である。
【図３】ＳＴＩ構造を有する素子分離領域を示す断面図である。
【図４】従来のＳＴＩプロセスのＥＳＤ特性を向上させる製造方法を工程別に示す断面図である。
【符号の説明】
１ Ｐ型シリコン半導体基板
２ Ｎ型低濃度拡散領域
２ａ ベース領域
３ ＳＴＩ
４ Ｐウェル（ＷＥＬＬ）
５、５ａ エミッタ
６，６ａ コレクタ
７ ポリシリコン層
１０ 寄生ＮＰＮトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with a protection circuit for preventing electrostatic breakdown.
[0002]
[Prior art]
In a semiconductor device, a static voltage charged on a human body or the like is discharged, so-called ESD (Electrostatic Discharge) may cause a high voltage to be applied to an input pin and an internal element to be electrostatically destroyed. In order to prevent this electrostatic breakdown, for example, an input protection circuit is provided from the signal input pad of the semiconductor device to the internal element. When the ESD is applied to the input pin, the input protection circuit releases the current caused by the ESD, thereby preventing the internal element from being destroyed by the ESD.
[0003]
Conventionally, in an ESD protection element, a MOS transistor, a diode, a field transistor (parasitic bipolar transistor) or the like has been used.
[0004]
As semiconductors have been miniaturized in recent years, the LOCOS method, which is a conventional element isolation method, has been accompanied by bird's beaks and has not been adapted to miniaturization. For this reason, a process using STI (Shallow Trench Isolation), which is a new element isolation method that replaces this, has become the mainstream of fine processes. However, the ESD withstand voltage of a semiconductor manufactured by this process causes a decrease in the withstand voltage compared to the conventional method.
[0005]
FIG. 2 is a cross-sectional view showing an element isolation region having a LOCOS structure. In the parasitic bipolar transistor 1 based on the element isolation region, the channel-stopped well 3 located under the LOCOS 2 is the base of the parasitic bipolar transistor having the base distance 4, and 5 and 6 are parasitic. The emitter and collector of the bipolar transistor 1 are provided.
[0006]
As shown in FIG. 2, when the ESD protection element is configured by a parasitic bipolar transistor (field transistor), in the LOCOS process, the base distance of the parasitic bipolar transistor can be shortened (a breakdown current flows directly under LOCOS). ESD discharge was possible using good snapback.
[0007]
FIG. 3 is a cross-sectional view showing an element isolation region having an STI structure. In the parasitic bipolar transistor 7 based on the element isolation region, a well 9 located under the STI 8 and channel-stopped is the base of the parasitic bipolar transistor having the base distance 10, and 11 and 12 are parasitic bipolar transistors, respectively. The emitter and collector of the transistor 7 are provided.
[0008]
As shown in FIG. 3, in the STI process, the base region becomes long due to its structure (breakdown is difficult to occur), and snapback cannot be fully utilized, resulting in a mere diode, resulting in a decrease in ESD discharge characteristics.
[0009]
In addition, when the protective element is composed of a MOS transistor, it is possible to use snapback from the parasitic bipolar transistor in either process. The ESD characteristics are likely to deteriorate due to the progress.
[0010]
As a technique for solving this, a method of improving the ESD characteristics of the STI process by manipulating the layout pattern of N + / P + implantation has been proposed (for example, see Patent Document 1).
[0011]
FIG. 4 is a cross-sectional view showing a manufacturing method for improving the ESD characteristics of the conventional STI process according to the process.
[0012]
Such a manufacturing method will be described with reference to FIG. First, an N-type low concentration diffusion region 42 is formed on a P-type semiconductor substrate 41 (see FIG. 4A).
[0013]
Subsequently, the STI 43 is formed in the entire region except the diffusion region 42, and then the P well (WELL) 44 is formed (see FIG. 4B).
[0014]
Thereafter, an N + / P + implant is selectively implanted. At this time, N + / P + implantation is not implanted into the region desired to be the base of the parasitic bipolar transistor, and N + implantation is implanted only into the emitter 45 and the collector region 46 (see FIG. 4C).
[0015]
As shown in FIG. 4D, the region where the implantation is not implanted in the step of FIG. 4C becomes the base region 42a, and this region becomes the base PWELL 44. An emitter region 45a and a collector region 46a are provided across the base region 42a, and an NPN transistor can be formed.
[0016]
By the above method, a field transistor (parasitic bipolar transistor) equivalent to the LOCOS process can be configured even in the STI process, and the snapback can be functioned.
[0017]
[Patent Document 1]
JP 2001-156181 (FIG. 6)
[0018]
[Problems to be solved by the invention]
However, the conventional method described above has the following problems because the emitter, collector and base regions of the bipolar transistor are controlled in the N + / P + implantation process. That is, the N + / P + implantation process is a rough process for manufacturing a semiconductor, and the manufacturing accuracy is low. If an ESD element is formed in this situation, it becomes a factor causing local ESD breakdown due to variations, and the inherent breakdown voltage of the element is significantly reduced.
[0019]
Accordingly, an object of the present invention is to provide a semiconductor device that can realize a field transistor with little variation even in the STI process and has improved ESD withstand voltage.
[0020]
[Means for Solving the Problems]
The present invention is a semiconductor device in which a parasitic bipolar transistor is provided in a well region as an ESD protection element using STI isolation, and is provided on a well located at an emitter / base boundary and a collector / base boundary, respectively. A polysilicon layer is formed, and a predetermined interval is provided between the polysilicon layers.
[0021]
The polysilicon layer is preferably formed in a floating state.
[0022]
According to the above configuration, the emitter, collector, and base regions of the bipolar transistor are controlled by a highly accurate diffusion process and polysilicon process, so that variations in the ESD element can be suppressed, and the ESD element is locally destroyed. And a stable ESD element can be configured. Furthermore, by making the polysilicon layer floating (potential is not fixed), the potential difference between the polysilicon layer and the emitter or between the polysilicon layer and the collector can be lowered, and ESD breakdown is unlikely to occur.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to the present invention by process.
[0024]
A manufacturing method used in the present invention will be described with reference to FIG. First, an N-type low concentration diffusion region 2 is formed on a P-type silicon semiconductor substrate 1 (see FIG. 1A).
[0025]
Subsequently, the STI 3 is formed in the entire region except the diffusion region 2, and then the P well (WELL) 4 is formed (see FIG. 1B).
[0026]
Thereafter, polysilicon layers 7 and 7 are provided on the well 4 located at the boundary between the emitter and the base and at the boundary between the collector and the base, respectively (see FIG. 1D). The polysilicon layers 7 are arranged at a predetermined interval.
[0027]
The potential supply (connection) to the polysilicon layer is not performed, and the polysilicon layer is formed as a floating polysilicon layer.
[0028]
Thereafter, a predetermined impurity is selectively implanted to perform N + / P + implantation. At this time, neither N + / P + implantation is implanted into the region to be the base of the parasitic bipolar transistor, and ions for N + implantation are implanted only into the emitter 5 and the collector region 6 (see FIG. 1E).
[0029]
As shown in FIG. 1f, the region where no impurity is implanted in the ion implantation step shown in FIG. 1D and the base region 2a immediately below the polysilicon layer 7 become the PWELL 4 which is the base. An emitter region 5a and a collector region 6a are provided across the base region 2a, and a parasitic NPN transistor 10 can be formed.
[0030]
The emitter, collector, and base regions of the bipolar transistor formed by this method are controlled by a diffusion process and a polysilicon process with high manufacturing accuracy. An ESD element that is stable and prevented can be configured. Furthermore, by making the polysilicon layer floating (potential is not fixed), the potential difference between the polysilicon layer and the emitter or between the polysilicon layer and the collector can be lowered, and ESD breakdown is unlikely to occur. Even if the polysilicon layer is destroyed, there is no current path because of the floating polysilicon layer, and no leak current is generated. Further, the ESD withstand voltage is not lowered due to the breakdown of the polysilicon layer.
[0031]
As described above, a field transistor with little variation can be realized even in the STI process, and the ESD withstand voltage is improved.
[0032]
This eliminates the use of MOS transistors that can cause gate breakdown.
[0033]
Further, the above method does not increase the cost because it is not necessary to change the manufacturing process or prepare a new mask.
[0034]
In the above-described embodiment, the case where the NPN transistor is formed has been described. However, the PNP transistor can be formed in the same manner.
[0035]
【The invention's effect】
As described above, according to the present invention, a field transistor (parasitic bipolar transistor) with little variation can be formed even in the STI process, and the ESD withstand voltage is improved.
[0036]
By making the polysilicon layer in a floating state, it becomes difficult to receive ESD damage. Even if it breaks down, the leak current resulting from this does not occur, and the ESD withstand voltage does not decrease.
[0037]
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to the present invention by steps.
FIG. 2 is a cross-sectional view showing an element isolation region having a LOCOS structure.
FIG. 3 is a cross-sectional view showing an element isolation region having an STI structure.
FIGS. 4A and 4B are cross-sectional views showing a manufacturing method for improving ESD characteristics of a conventional STI process according to processes. FIGS.
[Explanation of symbols]
1 P-type silicon semiconductor substrate 2 N-type low concentration diffusion region 2a Base region 3 STI
4 P-well (WELL)
5, 5a Emitter 6, 6a Collector 7 Polysilicon layer 10 Parasitic NPN transistor
