JP2005019636A

JP2005019636A - Thin film diode and thin film transistor

Info

Publication number: JP2005019636A
Application number: JP2003181576A
Authority: JP
Inventors: Masahiro Tada; 正浩多田; Shigeyuki Yotsumoto; 茂之四元; Yuki Matsuura; 由紀松浦
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2003-06-25
Filing date: 2003-06-25
Publication date: 2005-01-20

Abstract

<P>PROBLEM TO BE SOLVED: To provide a diode in which a quantity of light is measured stably without being influenced by disturbance. <P>SOLUTION: An n-region 117 is provided between the i-region 112 and the n-region 113 of a thin film diode 100 and a gate electrode 114 is provided on the i-region 112 and the n-region 117 through an insulating film 117. The gate electrode 114 is connected with an anode electrode 115 or a cathode electrode 116. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明はｐｉｎ構造を有するゲート制御型の薄膜ダイオード及び薄膜トランジスタの構造に関する。
【０００２】
【従来の技術】
近年、多結晶シリコン（ポリシリコンともいう）や非結晶シリコン（アモルファスシリコンともいう）は、ＣＶＤ法（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）などにより透明基板上に製膜が可能であることから、表示素子や画像入力装置への応用が盛んに行われている。
【０００３】
このうち画像入力装置では、例えば、複数の信号線と選択線とをマトリクス状に配線するとともに、このマトリクスの各格子毎に光センサーダイオードを配置し、各ダイオードに対し、順に逆バイアスを印加した場合の光量に応じた電流又は電圧信号を、位置の情報として取り出すことで画像情報を得ている。
【０００４】
これに関連する技術として、ｐ−ｉ並びにｎ−ｉ接合の界面を捕獲中心密度の低いｉ領域内に形成することにより、多結晶シリコンダイオードでは逆方向リーク電流を減少させて受光素子として使用することができるようにし、また非結晶シリコンダイオードでは逆方向暗電流を減少させたフォトダイオードが提案されている（例えば、参考文献１参照）。
【０００５】
【特許文献１】
特許第２９５９６８２号公報
【発明が解決しようとする課題】
従来の一般的なダイオードを用いた受光素子では、ｐｉｎ構造のダイオードに逆バイアスを印加しておき、光を照射して、これによって増加する光電流を測定することで光を検知していた。このような構造の素子の場合、ｉ領域が空乏化し、キャリア濃度が低下するため、このキャリア濃度が周辺の配線の誘導起電力、静電気、表面付着電荷などの外乱に影響されて抵抗が大きく変化してしまい、また光を照射した場合の電流と光を照射しない場合の電流の比が不十分なことから、安定して光量を正確に把握することは困難であった。
【０００６】
本発明の目的は、安定して正確な光量を測定することができる薄膜ダイオードを提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明は、ガラス基板上に形成された多結晶シリコンを活性層とするｐｉｎ構造の薄膜ダイオードにおいて、同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｎ領域の間に低濃度にドナーがドープされたｎ−領域をもち、前記ｉ領域上と前記ｎ−領域上に絶縁膜を介してゲート電極を具備することを要旨とする。
【０００８】
請求項２の発明は、ガラス基板上に形成された多結晶シリコンを活性層とするｐｉｎ構造の薄膜ダイオードにおいて、同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｐ領域の間に低濃度にアクセプタがドープされたｐ−領域をもち、前記ｉ領域上と前記ｐ−領域上に絶縁膜を介してゲート電極を具備することを要旨とする。
【０００９】
請求項３の発明は、ガラス基板上に形成された多結晶シリコンを活性層とするｐｉｎ構造の薄膜ダイオードにおいて、同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｎ領域の間に低濃度にドナーがドープされたｎ−領域をもち、前記ｉ領域と前記ｐ領域の間に低濃度にボロンがドープされたｐ−領域をもち前記ｉ領域上と前記ｎ−領域と前記ｐ−領域上に絶縁膜を介してゲート電極を具備することを要旨とする。
【００１０】
請求項４の発明は、ガラス基板上に形成された多結晶シリコンを活性層とするＰｉｎ構造の薄膜ダイオードにおいて、同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｎ領域との間に低濃度にドナーがドープされた第１のｎ−領域が形成され、前記ｐ領域の下部に前記ｉ領域に接するように低濃度にドナーがドープされた第２のｎ−領域が形成され、前記ｉ領域上に絶縁膜を介してゲート電極を具備することを要旨とする。
【００１１】
請求項５の発明は、ガラス基板上に形成された多結晶シリコンを活性層とするＰ型の薄膜トランジスタにおいて、ボロンが高濃度にドープされたｐ領域と、前記ｐ領域の下部にｉ領域に接するように低濃度にドナーがドープされたｎ−領域を具備することを要旨とする。
【００１２】
なお、請求項１に記載の薄膜ダイオードと、請求項２に記載のｐ型の薄膜トランジスタと、ＬＤＤ構造のｎ型の薄膜トランジスタを厚さ８０ｎｍ程度の共通の絶縁膜で形成し、ゲート電極となる金属を成膜後、前記ｐ型の薄膜トランジスタのゲート電極と前記薄膜ダイオードのゲート電極のｐ領域側の電極部分を同時に形成し、次いで前記ｐ領域上の絶縁酸化膜厚をエッチングにより１５ｎｍ以下まで薄膜化した後、プラズマイオンドーピング装置によりボロンを加速電圧１０ｋｅＶでドーズ量１Ｅ１５／ｃｍ２程度でドーピングし、前記ｎ型の薄膜トランジスタのゲート電極と前記薄膜トランジスタのゲート電極のｎ領域側の電極部分を同時に形成し、更にプラズマドーピング装置によりリンを加速電圧５０ｋｅＶでドーズ量３ｅ１３／ｃｍ２程度でドーピングする製造方法により、前記薄膜ダイオードと、前記ｐ型の薄膜トランジスタと、前記ｎ型の薄膜トランジスタとを製造することができる。
【００１３】
【発明の実施の形態】
以下、本発明に係わる薄膜ダイオード及び薄膜トランジスタの各実施の形態について説明する。
【００１４】
図１は、実施の形態１に係わる薄膜ダイオード１００の概略断面図である。
【００１５】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、この積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にボロンがドープされたｐ領域１１１と、不純物をほとんど含まないｉ領域１１２と、１Ｅ１７ａｔｍ／ｃｍ３程度の低濃度のリンがドープされたｎ−領域１１７と、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度のリンがドープされたｎ領域１１３とが隣接して構成されている。ｉ領域１１２は、コンタミなどで混入する不純物に対し、イントリンシックにするために、１Ｅ１６ａｔｍ／ｃｍ３程度のボロン又はリンがドープされていてもよい。ｎ−領域１１７は、高い逆バイアス電圧が印加された場合、電界を緩和しリーク電流を防止するためにあり、ｎ−領域上のゲート電極１１４は、さらに電界緩和効果を助長する働きがある。各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域１１２とｎ−領域１１７とを覆うようにモリブデンタングステン合金からなるゲート電極１１４が３００ｎｍ程度の厚さで形成されている。ゲート電極１１４上には酸化シリコン膜１０４が形成されている。
【００１６】
酸化シリコン膜１０４上には、アノード電極１１５とカソード電極１１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。アノード電極１１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介しｐ領域１１１に接触し、カソード電極１１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介しｎ領域１１３に接触している。酸化シリコン膜１０４、アノード電極１１５及びカソード電極１１６上には、窒化シリコン膜１０５が成膜されている。
【００１７】
図２は、実施の形態２として、図１に係わる薄膜ダイオード１００と同一ガラス基板上にＣＭＯＳ回路として形成された駆動回路用のｐ型薄膜トランジスタ２００とｎ型薄膜トランジスタ３００の構造を示す概略断面図である。
【００１８】
ｐ型薄膜トランジスタ２００は以下のような断面構造となっている。
【００１９】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にボロンがドープされたｐ領域２１１と、不純物をほとんど含まないｉ領域２１２と、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にボロンがドープされたｐ領域２１３とが隣接して構成されている。ｉ領域２１２は、ｖｔｈ制御のため１Ｅ１６ａｔｍ／ｃｍ３程度のボロン、又はリンがドープされていてもよい。各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域２１２を覆うようにモリブデンタングステン合金からなるゲート電極２１４が３００ｎｍ程度の厚さで形成されている。ゲート電極２１４上には酸化シリコン膜１０４が形成されている。
【００２０】
酸化シリコン膜１０４上には、ソース電極２１５とドレイン電極２１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。ソース電極２１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｐ領域２１１に接触し、ドレイン電極２１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｐ領域２１３に接触している。このようにしてｐ型薄膜トランジスタが形成されている。
【００２１】
またｎ型薄膜トランジスタ３００は以下のような断面構造となっている。
【００２２】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にリンがドープされたｎ領域３１１と、１Ｅ１７ａｔｍ／ｃｍ３程度の低濃度のリンがドープされたｎ−領域３１７と、不純物をほとんど含まないｉ領域３１２と、１Ｅ１７ａｔｍ／ｃｍ３程度の低濃度のリンがドープされたｎ−領域３１８と、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度のリンがドープされたｎ領域３１３とが隣接して構成されている。ｉ領域３１２は、ｖｔｈ制御のため１Ｅ１６ａｔｍ／ｃｍ３程度のボロン、又はリンがドープされていてもよい。各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域３１２とｎ−領域３１７，３１８とを覆うようにモリブデンタングステン合金からなるゲート電極３１４が３００ｎｍ程度の厚さで形成されている。ｎ−領域３１７，３１８は、ドレインに高い電圧が印加された場合、電界を緩和し素子の劣化を防止するためにあり、ｎ−領域上のゲート電極３１４は、ゲートに電圧を印加した場合に、ｎ−領域上にキャリアを発生させるため、ｎ−領域があっても電流を低下させない働きがある。ゲート電極３１４上には酸化シリコン膜１０４が形成されている。
【００２３】
酸化シリコン膜１０４上には、ソース電極３１５とドレイン電極３１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。ソース電極３１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｎ領域３１１に接触し、ドレイン電極３１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｎ−領域３１３に接触している。
【００２４】
以上の説明から明らかなように、上記実施の形態に係わる薄膜ダイオード１００において、アノード部の構造をｐ型薄膜トランジスタ２００のソースドレイン部の構造と一致させ、またカソード部の構造をｎ型薄膜トランジスタ３００のソースドレイン構造と一致させることで、ＣＭＯＳ回路を形成する際に、新規に工程を増加することなしにゲート制御型の薄膜ダイオードを製造することが可能となる。
【００２５】
ここで、実施の形態１に係わる薄膜ダイオード１００の評価結果について説明する。
【００２６】
図３は、図１に示す薄膜ダイオード１００を評価する回路の構成図である。図３において、ゲート電極１１４、アノード電極１１５、カソード電極１１６は図１の記号で表している。図４は、図１に示す構造の薄膜ダイオード１００に対し、図３に示す回路構成においてゲート電圧Ｖｇｐに一定の電圧を印加した場合のＩ−Ｖ（電流電圧）特性を示している。図４から明らかなように、光を照射しない場合の特性４０１（ダイオード暗電流特性）と、光を照射した場合の特性４０２（ダイオード光電流特性）は、０≦Ｖｇｐ≦Ｖｎｐの範囲で、２桁以上の光照射／非照射時の電流比を示すことが認められた。
【００２７】
図５は、実施の形態３を示す回路構成図である。本例では、ゲート電極１１４がカソード電極１１６に接続されている。これによりＶｇｐ＝Ｖｎｐとなり、良好な光照射／非照射時の電流比を得ることができる。
【００２８】
図６は、実施の形態４を示す回路構成図である。本例では、ゲート電極１１４がアノード電極１１５に接続されている。これによりＶｇｐ＝０となり、良好な光照射／非照射時の電流比を得ることができる。
【００２９】
図７は、実施の形態５に係わる薄膜ダイオード７００の概略断面図である。図７では、図２と同等部分に同一符号を付している。
【００３０】
本実施の形態に係わる薄膜ダイオード７００において多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にボロンがドープされたｐ領域１１１と、１Ｅ１７ａｔｍ／ｃｍ３程度の低濃度のボロンがドープされたｐ−領域７０１と、不純物をほとんど含まないｉ領域１１２と、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度のリンがドープされたｎ領域１１３とが隣接して構成されている。また酸化シリコン膜１０３上には、ｉ領域１１２とｐ−領域７０１とを覆うようにゲート電極１１４が形成されている。
【００３１】
また、ｐ型薄膜トランジスタ７１０において多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にボロンがドープされたｐ領域２１１と、１Ｅ１７ａｔｍ／ｃｍ３程度の低濃度のボロンがドープされたｐ−領域７０２と、不純物をほとんど含まないｉ領域２１２と、１Ｅ１７ａｔｍ／ｃｍ３程度の低濃度のボロンがドープされたｐ−領域７０３と、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にボロンがドープされたｐ領域２１３とが隣接して構成されている。また酸化シリコン膜１０３上には、ｉ領域１１２とｐ−領域７０１，７０２を覆うようにゲート電極２１４が形成されている。
【００３２】
図７において、ｐ−領域７０１は、高い逆バイアス電圧が印加された場合、電界を緩和しリーク電流を防止するためにあり、ｐ−領域上のゲート電極１１４は、さらに電界緩和効果を助長する働きがある。
【００３３】
また、ｐ型薄膜トランジスタ７１０とｎ型薄膜トランジスタ７２０のドレイン周りの構造を、薄膜ダイオード７００と一致させることにより、同一のプロセスで形成することができる。
【００３４】
図８は、実施の形態６に係わる薄膜ダイオード８００の概略断面図である。図８では、図２と同等部分に同一符号を付している。
【００３５】
本実施の形態に係わる薄膜ダイオード８００において多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にボロンがドープされたｐ領域１１１と、１Ｅ１７ａｔｍ／ｃｍ３程度の低濃度のボロンがドープされたｐ−領域７０１と、不純物をほとんど含まないｉ領域１１２と、１Ｅ１７ａｔｍ／ｃｍ３程度の低濃度のリンがドープされたｎ−領域１１７と、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度のリンがドープされたｎ領域１１３とが隣接して構成されている。また酸化シリコン膜１０３上には、ｉ領域１１２とｎ−領域１１７とｐ−領域７０１とを覆うようにゲート電極１１４が形成されている。
【００３６】
図８において、ｎ−領域１１７とｐ−領域７０１は、高い逆バイアス電圧が印加された場合、電界を緩和しリーク電流を防止するためにあり、ｎ−領域上とｐ−領域上のゲート電極１１４は、さらに電界緩和効果を助長する働きがある。
【００３７】
また、ｐ型薄膜トランジスタ８１０とｎ型薄膜トランジスタ８２０のドレイン周りの構造を、薄膜ダイオード８００と一致させることにより、同一のプロセスで形成することができる。
【００３８】
図９は、実施の形態７に係わる薄膜ダイオード１０００の概略断面図である。図９では、図１と同等部分に同一符号を付している。
【００３９】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、この積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にボロンがドープされたｐ領域１１１と、不純物をほとんど含まないｉ領域１１２と、１Ｅ１７ａｔｍ／ｃｍ３程度の低濃度のリンがドープされた第１のｎ−領域１１７と、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度のリンがドープされたｎ領域１１３とが隣接して構成されている。このうち、ｐ領域１１１の下部には第２のｎ−領域１１８がｉ領域１１２と隣接して構成されている。ｉ領域１１２は、コンタミなどで混入する不純物に対し、イントリンシックにするために、１Ｅ１６ａｔｍ／ｃｍ３程度のボロン又はリンがドープされていてもよい。第１のｎ−領域１１７は、高い逆バイアス電圧が印加された場合、電界を緩和しリーク電流を防止する働きがある。また、第１のｎ−領域１１７はｐ領域１１１と接合面を形成し、光電気変換部として機能する。
【００４０】
各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域１１２を覆うようにモリブデンタングステン合金からなるゲート電極１１４が３００ｎｍ程度の厚さで形成されている。ゲート電極１１４上には酸化シリコン膜１０４が形成されている。
【００４１】
酸化シリコン膜１０４上には、アノード電極１１５とカソード電極１１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。アノード電極１１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介しｐ領域１１１に接触し、カソード電極１１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介しｎ領域１１３に接触している。酸化シリコン膜１０４、アノード電極１１５及びカソード電極１１６上には、窒化シリコン膜１０５が成膜されている。
【００４２】
図１０は、実施の形態８に係わるｐ型薄膜トランジスタ２０００の概略断面図である。ここでは、図９に示す薄膜ダイオード１０００と同一ガラス基板上にＣＭＯＳ回路として形成された駆動回路用のｐ型薄膜トランジスタ２０００とｎ型薄膜トランジスタ３０００の構造を併記して示す。図１０では、図２と同等部分に同一符号を付している。
【００４３】
ｐ型薄膜トランジスタ２０００は以下のような断面構造となっている。
【００４４】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にボロンがドープされたｐ領域２１１と、不純物をほとんど含まないｉ領域２１２と、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にボロンがドープされたｐ領域２１３とが隣接して構成されている。このうち、ｐ領域２１１の下部にはｎ−領域２１８がｉ領域１１２と隣接して構成されている。また、ｐ領域２１３の下部にはｎ−領域２１９がｉ領域２１２と隣接して構成されている。ｎ−領域２１８、２１９は、ドレイン電圧が高い場合、ゲートがｏｆｆ状態の場合でもガラス基板側のポリシリコンが完全にはｏｆｆせず、リーク電流が発生するのを阻止する働きがある。
【００４５】
ｉ領域２１２は、ｖｔｈ制御のため１Ｅ１６ａｔｍ／ｃｍ３程度のボロン、又はリンがドープされていてもよい。各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域２１２を覆うようにモリブデンタングステン合金からなるゲート電極２１４が３００ｎｍ程度の厚さで形成されている。ゲート電極２１４上には酸化シリコン膜１０４が形成されている。
【００４６】
酸化シリコン膜１０４上には、ソース電極２１５とドレイン電極２１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。ソース電極２１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｐ領域２１１に接触し、ドレイン電極２１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｐ領域２１３に接触している。このようにしてｐ型薄膜トランジスタが形成されている。
【００４７】
またｎ型薄膜トランジスタ３０００は以下のような断面構造となっている。
【００４８】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度にリンがドープされたｎ領域３１１と、１Ｅ１７ａｔｍ／ｃｍ３程度の低濃度のリンがドープされたｎ−領域３１７と、不純物をほとんど含まないｉ領域３１２と、１Ｅ１７ａｔｍ／ｃｍ３程度の低濃度のリンがドープされたｎ−領域３１８と、１Ｅ１９ａｔｍ／ｃｍ３程度の高濃度のリンがドープされたｎ領域３１３とが隣接して構成されている。ｉ領域３１２は、ｖｔｈ制御のため１Ｅ１６ａｔｍ／ｃｍ３程度のボロン、又はリンがドープされていてもよい。各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域３１２を覆うようにモリブデンタングステン合金からなるゲート電極３１４が３００ｎｍ程度の厚さで形成されている。ｎ−領域３１７，３１８は、ドレインに高い電圧が印加された場合、電界を緩和し素子の劣化を防止する働きがある。ゲート電極３１４上には酸化シリコン膜１０４が形成されている。
【００４９】
酸化シリコン膜１０４上には、ソース電極３１５とドレイン電極３１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。ソース電極３１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｎ領域３１１に接触し、ドレイン電極３１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｎ−領域３１３に接触している。
【００５０】
以上の説明から明らかなように、上記実施の形態に係わる薄膜ダイオード１０００において、アノード部の構造をｐ型薄膜トランジスタ２０００のソースドレイン部の構造と一致させ、またカソード部の構造をｎ型薄膜トランジスタ３０００のソースドレイン構造と一致させることで、ＣＭＯＳ回路を形成する際に、新規に工程を増加することなしにゲート制御型の薄膜ダイオードを製造することが可能となる。
【００５１】
ここで、実施の形態７に係わる薄膜ダイオード１０００の評価結果について説明する。
【００５２】
図１１は、図９に示す薄膜ダイオード１０００を評価する回路の構成図である。図１１において、ゲート電極１１４、アノード電極１１５、カソード電極１１６は図９の記号で表している。図１２は、図９に示す構造の薄膜ダイオード１０００に対し、図１１に示す回路構成においてゲート電圧Ｖｇｐに一定の電圧を印加した場合のＩ−Ｖ（電流電圧）特性を示している。図１２から明らかなように、光を照射しない場合の薄膜ダイオード１０００の特性４０１（ダイオード暗電流特性）は、従来の薄膜ダイオードにおける特性４０２に対し低い電流値を示している。また、光を照射した場合の薄膜ダイオード１０００の特性４０３（ダイオード光電流特性）は、従来の薄膜ダイオードにおける特性４０４に対し高い電流値を示している。このように、薄膜ダイオード１０００は０≦Ｖｇｐ≦Ｖｎｐの範囲で２桁以上の光照射／非照射時の電流比を示すことが認められた。
【００５３】
図１３は、図１０に示すｐ型薄膜トランジスタ２０００を評価する回路の構成図である。また図１４は、そのＩ−Ｖ（電流電圧）特性を示している。図１４から明らかなように、ｐ型薄膜トランジスタ２０００の特性６０１は、ｎ−領域（２１８，２１９）がない従来のｐ型薄膜トランジスタの特性６０２に対してｏｆｆ領域の電流値（ｏｆｆ電流）が低下することが認められた。したがって、受光素子の信号を増幅する際にＣＭＯＳ回路を構成した場合においても、ｐ型薄膜トランジスタのｏｆｆ電流を低減できるため、安定した動作が可能となる。
【００５４】
次に、図１０に示す薄膜ダイオード１０００、ｐ型薄膜トランジスタ２０００及びｎ型薄膜トランジスタ３０００の製造方法について説明する。
【００５５】
図１５は、ｐ領域の形成過程を示す概略断面図であり、図１０と同等部分に同一符号を付している。酸化シリコン膜（ゲート酸化膜）１０３上にモリブデンタングステン合金を成膜した後、ｐ型薄膜トランジスタ２０００のゲート電極２１４と薄膜ダイオード１０００のゲート電極１１４のｐ領域側の電極部分を同時に形成し、ｐ領域上の絶縁酸化膜厚をエッチングにより１５ｎｍ以下まで薄膜化した後、プラズマイオンドーピング装置でボロンを加速電圧１０ｋｅＶ程度でドーズ量１Ｅ１５／ｃｍ２程度でドーピングする。この際、ｐ領域のボロン濃度はゲート電極側で高く、またガラス側で低くなり、その濃度比は２〜４桁となる。
【００５６】
図１６は、ｎ−領域の形成過程を示す概略断面図であり、図１０と同等部分に同一符号を付している。ｎ型薄膜トランジスタ３０００のゲート電極３１４と薄膜ダイオード１０００のゲート電極１１４のｎ−領域側の電極部分を同時に形成し、プラズマドーピング装置にてリンを加速電圧６０ｋｅＶでドーズ量１ｅ１５／ｃｍ２程度でドーピングすることによりｎ−領域を形成する。
【００５７】
図１７は、ｎ−領域を形成した後の様子を示す概略断面図である。図１６の状態からレジストマスクで不要な部分を保護した後、プラズマドーピング装置にてリンを加速電圧６０ｋｅＶでドーズ量１ｅ１５／ｃｍ２程度でドーピングすることによりｎ−領域が形成される。
【００５８】
以上の説明から明らかなように、上記実施の形態に係わる薄膜ダイオード１０００において、アノード部の構造をｐ型薄膜トランジスタ２０００のソースドレイン部の構造と一致させ、またカソード部の構造をｎ型薄膜トランジスタ３０００のソースドレイン構造と一致させることで、ＣＭＯＳ回路を形成する際に、新規に工程を増加することなしにゲート制御型の薄膜ダイオードを製造することが可能となる。さらに、ゲート制御型の薄膜ダイオード１０００のｎ−領域１１８及びｐ型薄膜トランジスタ２０００のｎ−領域２１８，２１９は、ｎ型薄膜トランジスタのＬＤＤ部を形成するドーピング工程で自動的に形成されるため、新規に工程を増加することなしに製造することが可能となる。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、周辺の配線の誘導起電力、静電気、表面付着電荷などの外乱に影響により抵抗が大きく変化することがなく、また光を照射した場合の電流と光を照射しない場合の電流の比を大きくすることができるため、安定して正確な光量を測定することができる。
【図面の簡単な説明】
【図１】実施の形態１に係わる薄膜ダイオードの概略断面図。
【図２】図１に係わる薄膜ダイオードを駆動する薄膜トランジスタの構造を示す概略断面図。
【図３】図１に示す薄膜ダイオードを評価する回路の構成図。
【図４】図３の回路においてゲート電圧Ｖｇｐに一定の電圧を印加した場合のＩ−Ｖ特性図。
【図５】実施の形態３を示す回路構成図。
【図６】実施の形態４を示す回路構成図。
【図７】実施の形態５に係わる薄膜ダイオードの概略断面図。
【図８】実施の形態６に係わる薄膜ダイオードの概略断面図。
【図９】実施の形態７に係わる薄膜ダイオードの概略断面図。
【図１０】実施の形態８に係わるｐ型薄膜トランジスタの概略断面図。
【図１１】図９に示す薄膜ダイオードを評価する回路の構成図。
【図１２】図１１に示す回路構成においてゲート電圧Ｖｇｐに一定の電圧を印加した場合のＩ−Ｖ特性図。
【図１３】図１０に示すｐ型薄膜トランジスタを評価する回路の構成図。
【図１４】図１３に示す回路構成のＩ−Ｖ特性図。
【図１５】ｐ領域の形成過程を示す概略断面図。
【図１６】ｎ−領域の形成過程を示す概略断面図。
【図１７】ｎ−領域を形成した後の様子を示す概略断面図。
【符号の説明】
１００，７００，８００，１０００…薄膜ダイオード
１０１…ガラス基板
１０２…窒化シリコン膜又は酸化シリコン膜（積層膜）
１０３，１０４…酸化シリコン膜
１０５…窒化シリコン膜
１１１… 高濃度ボロンドープ多結晶シリコン膜（ｐ領域）
１１２…多結晶シリコン膜（ｉ領域）
１１３…高濃度リンドープ多結晶シリコン膜（ｎ領域）
１１４…ゲート電極
１１５…アノード電極
１１６…カソード電極
１１７，３１７，３１８…低濃度リンドープ多結晶シリコン膜（ｎ−領域）
７０１，７０２，７０３…低濃度ボロンドープ多結晶シリコン膜（ｐ−領域）
２００，７１０，８１０，２０００…ｐ型薄膜トランジスタ
３００，７２０，８２０，３０００…ｎ型薄膜トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to the structure of a gate-controlled thin film diode and thin film transistor having a pin structure.
[0002]
[Prior art]
In recent years, polycrystalline silicon (also called polysilicon) and amorphous silicon (also called amorphous silicon) can be formed on a transparent substrate by CVD (Chemical Vapor Deposition), etc. There are many applications for equipment.
[0003]
Among these, in the image input device, for example, a plurality of signal lines and selection lines are wired in a matrix, and a photo sensor diode is arranged for each lattice of the matrix, and a reverse bias is sequentially applied to each diode. Image information is obtained by extracting a current or voltage signal corresponding to the amount of light in the case as position information.
[0004]
As a technology related to this, by forming the interface of the pi and ni junctions in the i region having a low trapping center density, the polycrystalline silicon diode reduces the reverse leakage current and uses it as a light receiving element. As a non-crystalline silicon diode, a photodiode with a reduced reverse dark current has been proposed (for example, see Reference 1).
[0005]
[Patent Document 1]
Japanese Patent No. 2959682
[Problems to be solved by the invention]
In a conventional light receiving element using a general diode, light is detected by applying a reverse bias to a diode having a pin structure, irradiating light, and measuring an increased photocurrent. In the case of an element having such a structure, since the i region is depleted and the carrier concentration is lowered, the resistance greatly changes due to the influence of disturbance such as induced electromotive force, static electricity, and surface adhering charges on the surrounding wiring. In addition, since the ratio of the current when the light is irradiated and the current when the light is not irradiated is insufficient, it is difficult to accurately grasp the light amount stably.
[0006]
An object of the present invention is to provide a thin film diode capable of measuring a light amount stably and accurately.
[0007]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the invention of claim 1 is a thin film diode having a pin structure in which polycrystalline silicon formed on a glass substrate is used as an active layer, and p is doped with boron at a high concentration in the same film. A region, an n region doped with phosphorus at a high concentration, and an i region containing almost no impurities, the p region being connected to an anode electrode, the n region being connected to a cathode electrode, The gist is to have an n-region doped with a low concentration of donors between the n-regions, and to have a gate electrode on the i-region and the n-region via an insulating film.
[0008]
The invention of claim 2 is a thin film diode having a pin structure in which polycrystalline silicon formed on a glass substrate is used as an active layer, a p region doped with boron at a high concentration in the same film, and a high concentration of phosphorus. A doped n region and an i region containing almost no impurities, wherein the p region is connected to the anode electrode, the n region is connected to the cathode electrode, and a low concentration is provided between the i region and the p region. And a p-region doped with an acceptor, and a gate electrode is provided on the i region and the p- region via an insulating film.
[0009]
According to a third aspect of the present invention, there is provided a thin-film diode having a pin structure in which polycrystalline silicon formed on a glass substrate is used as an active layer, a p region doped with boron at a high concentration in the same film, and a high concentration of phosphorus. A doped n region and an i region containing almost no impurities, the p region being connected to the anode electrode, the n region being connected to the cathode electrode, and a low concentration between the i region and the n region. A n-region doped with a donor, and a p-region doped with boron at a low concentration between the i region and the p region, and on the i region, the n-region and the p-region. The gist of the present invention is to provide a gate electrode with an insulating film interposed therebetween.
[0010]
According to a fourth aspect of the present invention, there is provided a thin-film diode having a pin structure in which polycrystalline silicon formed on a glass substrate is used as an active layer, a p region doped with boron at a high concentration in the same film, and a high concentration of phosphorus. A doped n region and an i region containing almost no impurities, the p region is connected to the anode electrode, the n region is connected to the cathode electrode, and the low region is interposed between the i region and the n region. A first n− region doped with a donor in a concentration is formed, and a second n− region doped with a donor in a low concentration is formed below the p region so as to be in contact with the i region. The gist is that a gate electrode is provided on the region through an insulating film.
[0011]
According to a fifth aspect of the present invention, in a P-type thin film transistor formed on a glass substrate and having polycrystalline silicon as an active layer, a p region doped with boron at a high concentration, and an i region in contact with a lower portion of the p region. Thus, the gist of the present invention is to provide an n-region doped with a donor at a low concentration.
[0012]
A thin film diode according to claim 1, a p-type thin film transistor according to claim 2, and an n-type thin film transistor having an LDD structure are formed of a common insulating film having a thickness of about 80 nm, and serve as a gate electrode After forming the film, the gate electrode of the p-type thin film transistor and the electrode part on the p region side of the gate electrode of the thin film diode are formed simultaneously, and then the insulating oxide film thickness on the p region is reduced to 15 nm or less by etching. Then, boron is doped with a plasma ion doping apparatus at an acceleration voltage of 10 keV and a dose of about 1E15 / cm 2, and the gate electrode of the n-type thin film transistor and the electrode portion on the n region side of the gate electrode of the thin film transistor are formed simultaneously. Further, phosphorus is accelerated by a plasma doping apparatus at an acceleration voltage of 50 keV and a dose of 3e13 / The manufacturing method of doping at about m2, and the thin film diode, and the p-type thin film transistor can be produced with the n-type thin film transistor.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a thin film diode and a thin film transistor according to the present invention will be described below.
[0014]
FIG. 1 is a schematic cross-sectional view of a thin film diode 100 according to the first embodiment.
[0015]
On the glass substrate 101, a silicon nitride film, a silicon oxide film, or a laminated film 102 thereof is formed with a thickness of about 150 nm by plasma CVD, and an isolated polycrystalline silicon film is formed on the laminated film 102 to a thickness of 50 nm. It is formed with a thickness of about. The polycrystalline silicon film includes a p region 111 doped with boron at a high concentration of about 1E19 atm / cm 3, an i region 112 containing almost no impurities, and an n− region doped with phosphorus at a low concentration of about 1E17 atm / cm 3. 117 and an n region 113 doped with phosphorus at a high concentration of about 1E19 atm / cm 3 are adjacent to each other. The i region 112 may be doped with boron or phosphorus of about 1E16 atm / cm 3 in order to make it intrinsic to impurities mixed in due to contamination. The n− region 117 is for relaxing the electric field and preventing leakage current when a high reverse bias voltage is applied, and the gate electrode 114 on the n− region has a function of further promoting the electric field relaxation effect. A silicon oxide film 103 with a thickness of about 50 nm to 100 nm is formed on each polysilicon film. On the silicon oxide film 103, a gate electrode 114 made of molybdenum tungsten alloy is formed to a thickness of about 300 nm so as to cover the i region 112 and the n− region 117. A silicon oxide film 104 is formed on the gate electrode 114.
[0016]
On the silicon oxide film 104, an anode electrode 115 and a cathode electrode 116 are formed with a thickness of about 600 nm made of a laminated film of molybdenum and aluminum. The anode electrode 115 is in contact with the p region 111 through a contact hole opened in the silicon oxide film 103 and the silicon oxide film 104, and the cathode electrode 116 is contact hole opened in the silicon oxide film 103 and the silicon oxide film 104. Via the n region 113. A silicon nitride film 105 is formed on the silicon oxide film 104, the anode electrode 115, and the cathode electrode 116.
[0017]
FIG. 2 is a schematic cross-sectional view showing the structure of a p-type thin film transistor 200 and an n-type thin film transistor 300 for a drive circuit formed as a CMOS circuit on the same glass substrate as the thin film diode 100 of FIG. is there.
[0018]
The p-type thin film transistor 200 has the following cross-sectional structure.
[0019]
A silicon nitride film, a silicon oxide film, or a laminated film 102 thereof is formed with a thickness of about 150 nm on a glass substrate 101 by plasma CVD, and an isolated polycrystalline silicon film is about 50 nm on the laminated film 102. It is formed with the thickness of. The polycrystalline silicon film includes a p region 211 doped with boron at a high concentration of about 1E19 atm / cm 3, an i region 212 containing almost no impurities, and a p region 213 doped with boron at a high concentration of about 1E19 atm / cm 3. Are adjacent to each other. The i region 212 may be doped with boron of about 1E16 atm / cm 3 or phosphorus for vth control. A silicon oxide film 103 with a thickness of about 50 nm to 100 nm is formed on each polysilicon film. On the silicon oxide film 103, a gate electrode 214 made of molybdenum tungsten alloy is formed to a thickness of about 300 nm so as to cover the i region 212. A silicon oxide film 104 is formed on the gate electrode 214.
[0020]
On the silicon oxide film 104, a source electrode 215 and a drain electrode 216 are formed with a thickness of about 600 nm made of a laminated film of molybdenum and aluminum. The source electrode 215 is in contact with the p region 211 through a contact hole opened in the silicon oxide film 103 and the silicon oxide film 104, and the drain electrode 216 is a contact hole opened in the silicon oxide film 103 and the silicon oxide film 104. The p region 213 is in contact via A p-type thin film transistor is thus formed.
[0021]
The n-type thin film transistor 300 has the following cross-sectional structure.
[0022]
A silicon nitride film, a silicon oxide film, or a laminated film 102 thereof is formed with a thickness of about 150 nm on a glass substrate 101 by plasma CVD, and an isolated polycrystalline silicon film is about 50 nm on the laminated film 102. It is formed with the thickness of. The polycrystalline silicon film includes an n region 311 doped with phosphorus at a high concentration of about 1E19 atm / cm 3, an n-region 317 doped with phosphorus at a low concentration of about 1E17 atm / cm 3, and an i region containing almost no impurities. 312, an n− region 318 doped with low concentration phosphorus of about 1E17 atm / cm 3 and an n region 313 doped with high concentration of phosphorus of about 1E19 atm / cm 3 are adjacent to each other. The i region 312 may be doped with boron of about 1E16 atm / cm 3 or phosphorus for vth control. A silicon oxide film 103 with a thickness of about 50 nm to 100 nm is formed on each polysilicon film. On the silicon oxide film 103, a gate electrode 314 made of molybdenum tungsten alloy is formed with a thickness of about 300 nm so as to cover the i region 312 and the n− regions 317 and 318. The n− regions 317 and 318 are for relaxing the electric field and preventing deterioration of the device when a high voltage is applied to the drain, and the gate electrode 314 on the n− region is used when the voltage is applied to the gate. Since carriers are generated on the n− region, the current does not decrease even if there is an n− region. A silicon oxide film 104 is formed on the gate electrode 314.
[0023]
On the silicon oxide film 104, a source electrode 315 and a drain electrode 316 are formed with a thickness of about 600 nm made of a laminated film of molybdenum and aluminum. The source electrode 315 is in contact with the n region 311 through a contact hole opened in the silicon oxide film 103 and the silicon oxide film 104, and the drain electrode 316 is a contact hole opened in the silicon oxide film 103 and the silicon oxide film 104. The n− region 313 is in contact with each other.
[0024]
As is clear from the above description, in the thin film diode 100 according to the above embodiment, the structure of the anode portion is matched with the structure of the source / drain portion of the p-type thin film transistor 200 and the structure of the cathode portion is the same as that of the n-type thin film transistor 300. Matching with the source / drain structure makes it possible to manufacture a gate-controlled thin film diode without adding a new process when forming a CMOS circuit.
[0025]
Here, the evaluation results of the thin film diode 100 according to the first embodiment will be described.
[0026]
FIG. 3 is a configuration diagram of a circuit for evaluating the thin film diode 100 shown in FIG. In FIG. 3, the gate electrode 114, the anode electrode 115, and the cathode electrode 116 are represented by symbols in FIG. FIG. 4 shows IV (current voltage) characteristics when a constant voltage is applied to the gate voltage Vgp in the circuit configuration shown in FIG. 3 for the thin film diode 100 having the structure shown in FIG. As can be seen from FIG. 4, the characteristic 401 (diode dark current characteristic) when no light is irradiated and the characteristic 402 (diode photocurrent characteristic) when light is irradiated are in the range of 0 ≦ Vgp ≦ Vnp. It was recognized that the current ratio was higher / lower than that of light irradiation / non-irradiation.
[0027]
FIG. 5 is a circuit configuration diagram showing the third embodiment. In this example, the gate electrode 114 is connected to the cathode electrode 116. As a result, Vgp = Vnp, and a good current ratio during light irradiation / non-irradiation can be obtained.
[0028]
FIG. 6 is a circuit configuration diagram showing the fourth embodiment. In this example, the gate electrode 114 is connected to the anode electrode 115. As a result, Vgp = 0 and a good current ratio at the time of light irradiation / non-irradiation can be obtained.
[0029]
FIG. 7 is a schematic sectional view of a thin film diode 700 according to the fifth embodiment. In FIG. 7, the same parts as those in FIG. 2 are denoted by the same reference numerals.
[0030]
In the thin film diode 700 according to the present embodiment, the polycrystalline silicon film has a p-region 111 doped with boron at a high concentration of about 1E19 atm / cm 3 and a p-region doped with boron at a low concentration of about 1E17 atm / cm 3. 701, an i region 112 containing almost no impurities, and an n region 113 doped with high-concentration phosphorus of about 1E19 atm / cm 3 are adjacent to each other. A gate electrode 114 is formed on the silicon oxide film 103 so as to cover the i region 112 and the p− region 701.
[0031]
In the p-type thin film transistor 710, the polycrystalline silicon film includes a p-region 211 doped with boron at a high concentration of about 1E19 atm / cm 3, and a p-region 702 doped with boron at a low concentration of about 1E17 atm / cm 3; An i region 212 containing almost no impurities, a p-region 703 doped with boron at a low concentration of about 1E17 atm / cm 3, and a p region 213 doped with boron at a high concentration of about 1E19 atm / cm 3 are adjacent to each other. It is configured. A gate electrode 214 is formed on the silicon oxide film 103 so as to cover the i region 112 and the p− regions 701 and 702.
[0032]
In FIG. 7, a p-region 701 is for relaxing the electric field and preventing leakage current when a high reverse bias voltage is applied, and the gate electrode 114 on the p-region further promotes the electric field relaxation effect. There is work.
[0033]
In addition, the structure around the drains of the p-type thin film transistor 710 and the n-type thin film transistor 720 can be formed in the same process by matching with the thin film diode 700.
[0034]
FIG. 8 is a schematic cross-sectional view of a thin film diode 800 according to the sixth embodiment. In FIG. 8, the same parts as those in FIG.
[0035]
In the thin film diode 800 according to the present embodiment, the polycrystalline silicon film has a p-region 111 doped with boron at a high concentration of about 1E19 atm / cm 3 and a p-region doped with boron at a low concentration of about 1E17 atm / cm 3. 701, an i region 112 containing almost no impurities, an n-region 117 doped with low concentration phosphorus of about 1E17 atm / cm 3, and an n region 113 doped with high concentration phosphorus of about 1E19 atm / cm 3 Adjacent to each other. A gate electrode 114 is formed on the silicon oxide film 103 so as to cover the i region 112, the n− region 117, and the p− region 701.
[0036]
In FIG. 8, an n− region 117 and a p− region 701 are provided for relaxing the electric field and preventing leakage current when a high reverse bias voltage is applied. 114 has the function of further promoting the electric field relaxation effect.
[0037]
In addition, the structure around the drains of the p-type thin film transistor 810 and the n-type thin film transistor 820 can be formed in the same process by matching with the thin film diode 800.
[0038]
FIG. 9 is a schematic sectional view of a thin film diode 1000 according to the seventh embodiment. In FIG. 9, the same parts as those in FIG. 1 are denoted by the same reference numerals.
[0039]
On the glass substrate 101, a silicon nitride film, a silicon oxide film, or a laminated film 102 thereof is formed with a thickness of about 150 nm by plasma CVD, and an isolated polycrystalline silicon film is formed on the laminated film 102 to a thickness of 50 nm. It is formed with a thickness of about. The polycrystalline silicon film is a p-type region 111 doped with boron at a high concentration of about 1E19 atm / cm 3, an i-region 112 containing almost no impurities, and a first region doped with phosphorus at a low concentration of about 1E17 atm / cm 3. An n − region 117 and an n region 113 doped with a high concentration of phosphorus of about 1E19 atm / cm 3 are adjacent to each other. Among these, a second n− region 118 is formed adjacent to the i region 112 below the p region 111. The i region 112 may be doped with boron or phosphorus of about 1E16 atm / cm 3 in order to make it intrinsic to impurities mixed in due to contamination. The first n− region 117 has a function of relaxing an electric field and preventing a leakage current when a high reverse bias voltage is applied. The first n − region 117 forms a junction surface with the p region 111 and functions as a photoelectric conversion unit.
[0040]
A silicon oxide film 103 with a thickness of about 50 nm to 100 nm is formed on each polysilicon film. On the silicon oxide film 103, a gate electrode 114 made of molybdenum tungsten alloy is formed to a thickness of about 300 nm so as to cover the i region 112. A silicon oxide film 104 is formed on the gate electrode 114.
[0041]
On the silicon oxide film 104, an anode electrode 115 and a cathode electrode 116 are formed with a thickness of about 600 nm made of a laminated film of molybdenum and aluminum. The anode electrode 115 is in contact with the p region 111 through a contact hole opened in the silicon oxide film 103 and the silicon oxide film 104, and the cathode electrode 116 is contact hole opened in the silicon oxide film 103 and the silicon oxide film 104. Via the n region 113. A silicon nitride film 105 is formed on the silicon oxide film 104, the anode electrode 115, and the cathode electrode 116.
[0042]
FIG. 10 is a schematic cross-sectional view of a p-type thin film transistor 2000 according to the eighth embodiment. Here, the structures of a p-type thin film transistor 2000 and an n-type thin film transistor 3000 for a drive circuit formed as a CMOS circuit on the same glass substrate as the thin film diode 1000 shown in FIG. 9 are shown. In FIG. 10, the same parts as those in FIG.
[0043]
The p-type thin film transistor 2000 has the following cross-sectional structure.
[0044]
A silicon nitride film, a silicon oxide film, or a laminated film 102 thereof is formed with a thickness of about 150 nm on a glass substrate 101 by plasma CVD, and an isolated polycrystalline silicon film is about 50 nm on the laminated film 102. It is formed with the thickness of. The polycrystalline silicon film includes a p region 211 doped with boron at a high concentration of about 1E19 atm / cm 3, an i region 212 containing almost no impurities, and a p region 213 doped with boron at a high concentration of about 1E19 atm / cm 3. Are adjacent to each other. Among these, an n − region 218 is formed adjacent to the i region 112 below the p region 211. An n − region 219 is formed adjacent to the i region 212 below the p region 213. When the drain voltage is high, the n− regions 218 and 219 have a function of preventing the occurrence of leakage current because the polysilicon on the glass substrate side is not completely turned off even when the gate is in the off state.
[0045]
The i region 212 may be doped with boron of about 1E16 atm / cm 3 or phosphorus for vth control. A silicon oxide film 103 with a thickness of about 50 nm to 100 nm is formed on each polysilicon film. On the silicon oxide film 103, a gate electrode 214 made of molybdenum tungsten alloy is formed to a thickness of about 300 nm so as to cover the i region 212. A silicon oxide film 104 is formed on the gate electrode 214.
[0046]
On the silicon oxide film 104, a source electrode 215 and a drain electrode 216 are formed with a thickness of about 600 nm made of a laminated film of molybdenum and aluminum. The source electrode 215 is in contact with the p region 211 through a contact hole opened in the silicon oxide film 103 and the silicon oxide film 104, and the drain electrode 216 is a contact hole opened in the silicon oxide film 103 and the silicon oxide film 104. The p region 213 is in contact via A p-type thin film transistor is thus formed.
[0047]
The n-type thin film transistor 3000 has the following cross-sectional structure.
[0048]
A silicon nitride film, a silicon oxide film, or a laminated film 102 thereof is formed with a thickness of about 150 nm on a glass substrate 101 by plasma CVD, and an isolated polycrystalline silicon film is about 50 nm on the laminated film 102. It is formed with the thickness of. The polycrystalline silicon film includes an n region 311 doped with phosphorus at a high concentration of about 1E19 atm / cm 3, an n region 317 doped with phosphorus at a low concentration of about 1E17 atm / cm 3, and an i region containing almost no impurities. 312, an n− region 318 doped with low concentration phosphorus of about 1E17 atm / cm 3, and an n region 313 doped with high concentration of phosphorus of about 1E19 atm / cm 3 are adjacent to each other. The i region 312 may be doped with boron of about 1E16 atm / cm 3 or phosphorus for vth control. A silicon oxide film 103 with a thickness of about 50 nm to 100 nm is formed on each polysilicon film. On the silicon oxide film 103, a gate electrode 314 made of molybdenum tungsten alloy is formed to a thickness of about 300 nm so as to cover the i region 312. The n− regions 317 and 318 function to alleviate the electric field and prevent deterioration of the device when a high voltage is applied to the drain. A silicon oxide film 104 is formed on the gate electrode 314.
[0049]
On the silicon oxide film 104, a source electrode 315 and a drain electrode 316 are formed with a thickness of about 600 nm made of a laminated film of molybdenum and aluminum. The source electrode 315 is in contact with the n region 311 through a contact hole opened in the silicon oxide film 103 and the silicon oxide film 104, and the drain electrode 316 is a contact hole opened in the silicon oxide film 103 and the silicon oxide film 104. The n− region 313 is in contact with each other.
[0050]
As is clear from the above description, in the thin film diode 1000 according to the above embodiment, the structure of the anode portion is matched with the structure of the source / drain portion of the p-type thin film transistor 2000 and the structure of the cathode portion is the same as that of the n-type thin film transistor 3000. Matching with the source / drain structure makes it possible to manufacture a gate-controlled thin film diode without adding a new process when forming a CMOS circuit.
[0051]
Here, an evaluation result of the thin film diode 1000 according to the seventh embodiment will be described.
[0052]
FIG. 11 is a configuration diagram of a circuit for evaluating the thin film diode 1000 shown in FIG. In FIG. 11, the gate electrode 114, the anode electrode 115, and the cathode electrode 116 are represented by symbols in FIG. FIG. 12 shows IV (current voltage) characteristics when a constant voltage is applied to the gate voltage Vgp in the circuit configuration shown in FIG. 11 for the thin film diode 1000 having the structure shown in FIG. As is apparent from FIG. 12, the characteristic 401 (diode dark current characteristic) of the thin film diode 1000 when no light is irradiated shows a lower current value than the characteristic 402 of the conventional thin film diode. Further, the characteristic 403 (diode photocurrent characteristic) of the thin film diode 1000 when irradiated with light shows a higher current value than the characteristic 404 of the conventional thin film diode. Thus, it was confirmed that the thin film diode 1000 exhibited a current ratio at the time of light irradiation / non-irradiation of two digits or more in the range of 0 ≦ Vgp ≦ Vnp.
[0053]
FIG. 13 is a configuration diagram of a circuit for evaluating the p-type thin film transistor 2000 shown in FIG. FIG. 14 shows the IV (current voltage) characteristics. As is apparent from FIG. 14, the p-type thin film transistor 2000 has a characteristic 601 in which the current value (off current) in the off region is lower than the characteristic 602 of the conventional p-type thin film transistor having no n− region (218, 219). It was recognized that Therefore, even when a CMOS circuit is configured when a signal from the light receiving element is amplified, the off current of the p-type thin film transistor can be reduced, and stable operation is possible.
[0054]
Next, a method for manufacturing the thin film diode 1000, the p-type thin film transistor 2000, and the n-type thin film transistor 3000 shown in FIG. 10 will be described.
[0055]
FIG. 15 is a schematic cross-sectional view showing the process of forming the p region, and the same reference numerals are given to the same parts as in FIG. After a molybdenum tungsten alloy is formed on the silicon oxide film (gate oxide film) 103, an electrode portion on the p region side of the gate electrode 214 of the p-type thin film transistor 2000 and the gate electrode 114 of the thin film diode 1000 is formed at the same time. After the upper insulating oxide film thickness is reduced to 15 nm or less by etching, boron is doped with a plasma ion doping apparatus at an acceleration voltage of about 10 keV and a dose of about 1E15 / cm 2. At this time, the boron concentration in the p region is high on the gate electrode side and low on the glass side, and the concentration ratio is 2 to 4 digits.
[0056]
FIG. 16 is a schematic cross-sectional view showing the formation process of the n− region, and the same reference numerals are given to the same parts as FIG. 10. The gate electrode 314 of the n-type thin film transistor 3000 and the electrode portion on the n− region side of the gate electrode 114 of the thin film diode 1000 are simultaneously formed, and phosphorus is doped with a plasma doping apparatus at an acceleration voltage of 60 keV and a dose of about 1e15 / cm 2. To form an n-region.
[0057]
FIG. 17 is a schematic cross-sectional view showing a state after the n− region is formed. After unnecessary portions are protected with a resist mask from the state of FIG. 16, n-regions are formed by doping phosphorus with a plasma doping apparatus at an acceleration voltage of 60 keV and a dose of about 1e15 / cm 2.
[0058]
As is clear from the above description, in the thin film diode 1000 according to the above embodiment, the structure of the anode portion is matched with the structure of the source / drain portion of the p-type thin film transistor 2000 and the structure of the cathode portion is the same as that of the n-type thin film transistor 3000. Matching with the source / drain structure makes it possible to manufacture a gate-controlled thin film diode without adding a new process when forming a CMOS circuit. Further, the n-region 118 of the gate-controlled thin film diode 1000 and the n-regions 218 and 219 of the p-type thin film transistor 2000 are automatically formed in the doping process for forming the LDD portion of the n-type thin film transistor. It becomes possible to manufacture without increasing the number of steps.
[0059]
【The invention's effect】
As described above, according to the present invention, the resistance does not change greatly due to the influence of disturbances such as induced electromotive force, static electricity, and surface adhering charges on the peripheral wiring, and the current and light when light is irradiated. Since the ratio of the current when not irradiated can be increased, the amount of light can be measured stably and accurately.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a thin film diode according to a first embodiment.
2 is a schematic cross-sectional view showing the structure of a thin film transistor for driving the thin film diode according to FIG.
FIG. 3 is a configuration diagram of a circuit for evaluating the thin film diode shown in FIG. 1;
4 is an IV characteristic diagram when a fixed voltage is applied to the gate voltage Vgp in the circuit of FIG. 3;
5 is a circuit configuration diagram showing Embodiment 3. FIG.
FIG. 6 is a circuit configuration diagram showing Embodiment Mode 4;
7 is a schematic cross-sectional view of a thin film diode according to Embodiment 5. FIG.
8 is a schematic cross-sectional view of a thin film diode according to Embodiment 6. FIG.
9 is a schematic cross-sectional view of a thin film diode according to Embodiment 7. FIG.
10 is a schematic cross-sectional view of a p-type thin film transistor according to Embodiment 8. FIG.
11 is a configuration diagram of a circuit for evaluating the thin film diode shown in FIG. 9;
12 is an IV characteristic diagram when a constant voltage is applied to the gate voltage Vgp in the circuit configuration shown in FIG.
13 is a configuration diagram of a circuit for evaluating the p-type thin film transistor shown in FIG.
14 is an IV characteristic diagram of the circuit configuration shown in FIG.
FIG. 15 is a schematic cross-sectional view showing a process of forming a p region.
FIG. 16 is a schematic cross-sectional view showing a process of forming an n − region.
FIG. 17 is a schematic cross-sectional view showing a state after an n− region is formed.
[Explanation of symbols]
100, 700, 800, 1000 ... Thin film diode
101 ... Glass substrate
102: Silicon nitride film or silicon oxide film (laminated film)
103, 104 ... silicon oxide film
105 ... Silicon nitride film
111 ... High concentration boron doped polycrystalline silicon film (p region)
112 ... polycrystalline silicon film (i region)
113 ... High concentration phosphorus doped polycrystalline silicon film (n region)
114 ... Gate electrode
115 ... Anode electrode
116 ... Cathode electrode
117, 317, 318 ... low-concentration phosphorus-doped polycrystalline silicon film (n-region)
701, 702, 703... Low-concentration boron-doped polycrystalline silicon film (p-region)
200, 710, 810, 2000 ... p-type thin film transistor
300, 720, 820, 3000... N-type thin film transistor

Claims

In a thin-film diode having a Pin structure having an active layer of polycrystalline silicon formed on a glass substrate,
In the same film, a p region doped with boron at a high concentration, an n region doped with a high concentration of phosphorus, and an i region containing almost no impurities, the p region serving as an anode electrode, An n region is connected to a cathode electrode, and has an n− region doped with a low concentration of donor between the i region and the n region, and an insulating film is interposed between the i region and the n− region via an insulating film. A thin film diode comprising a gate electrode.

In a thin-film diode having a pin structure using polycrystalline silicon formed on a glass substrate as an active layer,
In the same film, a p region doped with boron at a high concentration, an n region doped with a high concentration of phosphorus, and an i region containing almost no impurities, the p region serving as an anode electrode, An n region is connected to the cathode electrode, and has a p-region doped with acceptor at a low concentration between the i region and the p region, and an insulating film is provided on the i region and the p− region via an insulating film. A thin film diode comprising a gate electrode.

In a thin-film diode having a pin structure using polycrystalline silicon formed on a glass substrate as an active layer,
In the same film, a p region doped with boron at a high concentration, an n region doped with a high concentration of phosphorus, and an i region containing almost no impurities, the p region serving as an anode electrode, An n region is connected to the cathode electrode, and has an n-region doped with a low concentration between the i region and the n region, and boron is formed at a low concentration between the i region and the p region. A thin-film diode having a doped p-region, and comprising a gate electrode on the i region, the n- region, and the p- region via an insulating film.

In a thin-film diode having a Pin structure having an active layer of polycrystalline silicon formed on a glass substrate,
In the same film, a p region doped with boron at a high concentration, an n region doped with a high concentration of phosphorus, and an i region containing almost no impurities, the p region serving as an anode electrode, An n region is connected to the cathode electrode, and a first n− region doped with a low concentration of donor is formed between the i region and the n region, and is in contact with the i region below the p region. A thin film diode comprising: a second n-region doped with a donor at a low concentration; and a gate electrode provided on the i region via an insulating film.

In a P-type thin film transistor having an active layer of polycrystalline silicon formed on a glass substrate,
A thin film transistor comprising: a p region doped with boron at a high concentration; and an n-region doped with a donor at a low concentration so as to be in contact with the i region below the p region.