JP6202515B2 - Manufacturing method of semiconductor device - Google Patents
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本発明は、半導体装置の製造方法に関し、特に、同一のSOI(Sllicon On InsuIator)基板上に、X線検出用のフォトダイオードとトランジスタを混在させたX線センサの製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor equipment, in particular, the same SOI (Sllicon On InsuIator) substrate, relates to a photodiode and a manufacturing method of the X-ray sensor in which a mix of transistor for X-ray detection.
同一の半導体基板に、センサと周辺回路とが絶縁膜を介して形成されている構造の半導体装置が特許文献1、2に開示されている。 Patent Documents 1 and 2 disclose a semiconductor device having a structure in which a sensor and a peripheral circuit are formed on the same semiconductor substrate via an insulating film.
同一の半導体基板に、センサと周辺回路とが形成されている構造の半導体装置の中で、X線検出用のフォトダイオードとトランジスタとが同一の半導体基板に形成されている構造のX線センサにおいては、放射線入射時の検出感度を高くするため、X線検出用のフォトダイオードが形成されている半導体基板に低濃度高抵抗の半導体基板を使用したり、半導体基板裏面に数百Vのバイアスを印加する等の方法により、半導体基板全体を空乏化することがある。 In a semiconductor device having a structure in which a sensor and a peripheral circuit are formed on the same semiconductor substrate, an X-ray sensor having a structure in which a photodiode for X-ray detection and a transistor are formed on the same semiconductor substrate Uses a low-concentration, high-resistance semiconductor substrate on the semiconductor substrate on which an X-ray detection photodiode is formed, or a bias of several hundred volts is applied to the back surface of the semiconductor substrate in order to increase the detection sensitivity upon radiation incidence. The whole semiconductor substrate may be depleted by a method such as application.
この際、SOI(Sllicon On InsuIator)基板を用いることにより、図10のように、埋め込み酸化膜4の上側の第1の半導体層11を回路動作用のMOSトランジスタ1等の素子形成用の高濃度低抵抗基板、埋め込み酸化膜4の下側の第2の半導体層15をフォトダイオード2形成用の低濃度高抵抗基板とすることで、1枚のウエハ10上で周辺回路を含めたX線センサを構成することができる。
At this time, by using an SOI (Silicon On Insulator) substrate, as shown in FIG. 10, the
しかしながら、第2の半導体層15を空乏化するために第2の半導体層15の裏面に印加した電圧3が、埋め込み酸化膜4を介して埋め込み酸化膜4上に形成した第1の半導体層11にも伝わり、第1の半導体層11に形成したMOSトランジスタ1において、本来、ポリシリコン膜で形成されたゲート電極5によってコントロールされる電流経路6とは別に、第2の半導体層15から伝達した電圧によって埋め込み酸化膜4側のチャネル領域が電流経路7として動作してしまう問題点と、X線の照射によって埋め込み酸化膜4が正に帯電することで埋め込み酸化膜4側のチャネル領域が電流経路7として動作してしまう問題点があった。
However, the
これらの問題を解決するために、図11に示すように、MOSトランジスタ1の直下の第2の半導体層15の表面に、第2の半導体層15にドーピングされている不純物とは逆の導電型を持ち、センサピクセルとして動作する拡散層8を形成し、更にその内側に拡散層8と逆の導電型を持つ拡散層9を形成し、これらの電位をGNDに接地することで、第2の半導体層15を空乏化するために第2の半導体層15の裏面に印加した電圧3が第1の半導体層11に伝わることを抑制し、さらに放射線耐性を高めることが考えられる。
In order to solve these problems, as shown in FIG. 11, the conductivity type opposite to the impurity doped in the
しかしながら、この構造においては、図11に示すように、第1の半導体層11と拡散層8との間に寄生容量101を持ってしまい、また、第2の半導体層15中に形成したセンサピクセルとしてのダイオードにおいて、拡散層8と拡散層9との間に寄生容量102を持ってしまい、センサに対するノイズ増加や、速度低下の原因となってしまう。
However, in this structure, as shown in FIG. 11, there is a parasitic capacitance 101 between the
本発明の主な目的は、フォトダイオードとトランジスタとが絶縁膜を介して同一の半導体基板に形成され、寄生容量の小さい半導体装置の製造方法を提供することにある。 The main purpose of the present invention, a photodiode and a transistor are formed on the same semiconductor substrate through an insulating film, it is to provide a method of manufacturing a small semiconductor equipment parasitic capacitance.
本発明によれば、
一導電型の第2の半導体層と、前記第2の半導体層上の第2の絶縁層と、前記第2の絶縁層上の第3の半導体層と、前記第3の半導体層上の第1の絶縁層と、前記第1の絶縁層上に選択的に設けられた第1の半導体層を備えるアクティブ領域と、を備える積層体を準備する工程と、
前記アクティブ領域にトランジスタ素子を形成する工程と、
前記第1の絶縁層、前記第3の半導体層および前記第2の絶縁層に、前記第2の半導体層を露出する開口を形成すると同時に、前記第3の半導体層を分離する第3の半導体層分離領域を形成する工程と、
前記開口を介して、前記第2の半導体層に、前記一導電型とは反対の導電型である反対導電型の不純物を導入する工程と、
を備える半導体装置の製造方法が提供される。
According to the present invention,
A second semiconductor layer of one conductivity type; a second insulating layer on the second semiconductor layer; a third semiconductor layer on the second insulating layer; and a second semiconductor layer on the third semiconductor layer. Preparing a laminate comprising: 1 insulating layer; and an active region including a first semiconductor layer selectively provided on the first insulating layer;
Forming a transistor element in the active region;
An opening exposing the second semiconductor layer is formed in the first insulating layer, the third semiconductor layer, and the second insulating layer, and at the same time, a third semiconductor that separates the third semiconductor layer Forming a layer separation region;
Introducing an impurity of an opposite conductivity type, which is an opposite conductivity type to the one conductivity type, into the second semiconductor layer through the opening;
A method for manufacturing a semiconductor device is provided.
本発明によれば、フォトダイオードとトランジスタとが絶縁膜を介して同一の半導体基板に形成され、寄生容量の小さい半導体装置の製造方法が提供される。 According to the present invention, a photodiode and a transistor are formed on the same semiconductor substrate through an insulating film, a manufacturing method of a small semiconductor equipment parasitic capacitance is provided.
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。 Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
図1を参照すれば、本発明の好ましい実施の形態で製造される半導体装置100は、周辺回路用のMOSトランジスタ40が形成された第1の半導体層11と、センサピクセルとして機能し、第2の半導体層15と半導体領域231とを備えるフォトダイオード30と、第1の半導体層11と第2の半導体層15との間に設けられた第3の半導体層13と、第1の半導体層11と第3の半導体層13との間に設けられた埋め込み酸化膜12と、第2の半導体層11と第3の半導体層13との間に設けられた埋め込み酸化膜14とを備えている。
Referring to FIG. 1, a
第1の半導体層11、第3の半導体層13はP型半導体基板、第2の半導体層15はN型半導体基板で形成している。第2の半導体層15の主面151の領域51には、P型の半導体領域231が設けられている。P型の半導体領域231とN型の第2の半導体層15で、センサピクセルとして機能する、X線用のフォトダイオード30が形成されている。なお、第2の半導体層15の主面151の領域51には、高濃度のN型の取り出し領域232が設けられている。第2の半導体層15の主面151と反対側の主面152には、電極280が設けられている。MOSトランジスタ40が形成された第1の半導体層11のアクティブ領域111は、第2半導体層15の主面151の領域51とは異なる領域52上に設けられている。第1の半導体層11のアクティブ領域111と第2の半導体層15との間に設けられた第3の半導体層13には、高濃度のP型の取り出し領域24が設けられている。
The
N型の第2の半導体層15は、第2の半導体層15の主面152に設けられた電極280および第2の半導体層15の主面151に設けられた高濃度のN型の取り出し領域232に接続された取り出し電極275を介して電源28の正極側に接続されている。第2の半導体層15の主面151に設けられたP型の半導体領域231は、取り出し電極274を介して電源28の負極側およびGND90に接続されている。P型の第3の半導体層13は、高濃度のP型の取り出し領域24に接続された取り出し電極271を介してGND90に接続されている。
The N-type
X線用のフォトダイオード30を構成するN型の第2の半導体層15を空乏化するために、第2半導体層15の裏面(主面152)と高濃度のN型の取り出し領域232(カソード電極)に電源28より正の高電圧を印加する。この時、第3の半導体層13とダイオードのアノード電極となるP型の半導体領域231はGND90に接地する。
In order to deplete the N-type
P型基板で形成された第3の半導体層13をGND電位に固定することにより、第2の半導体層15を空乏化するために第2の半導体層15の裏面(主面152)に高電圧を印加した場合でも、第1の半導体層11のアクティブ領域111の埋め込み酸化膜12側の界面には第2の半導体層15の裏面に印加した高電圧28は伝達しない。
A high voltage is applied to the back surface (main surface 152) of the
このように、第1の半導体層11のアクティブ領域111に形成したMOSトランジスタ40と第2の半導体層15に形成したセンサピクセルとしてのダイオード30の間にはGNDに固定された第3の半導体層13があるために、センサピクセルヘの寄生容量は非常に小さくなる。また、センサピクセルヘ信号が入力された際に第1の半導体層11のMOSトランジスタ40へ影響を及ぼすクロストークも、ほぼ無視できる程度となる。
As described above, the third semiconductor layer fixed to GND is provided between the
次に、本発明の好ましい実施の形態の半導体装置100の製造方法について説明する。
Next, a method for manufacturing the
まず、図2に示すように100〜200nm程度の厚さの埋め込み酸化膜10、14を挟んで上側に100nmの厚さの第1の半導体層11と、下側に700μm程度の厚さの第2の半導体層15、中央に100nmの厚さの第3の半導体層13を有するDouble−SOI(Double−Silicon On Insulator)基板を用いる。この時、例えば第1の半導体層11、第3の半導体層13は比抵抗10Ω・cmのP型半導体基板、第2の半導体層15は比抵抗10kΩ・cmのN型半導体基板で形成する。
First, as shown in FIG. 2, a
第1の半導体層11の表面に、パッド酸化膜(図示せず)と窒化膜(図示せず)を形成し、LOCOS形成法によりフィールド酸化膜を形成した後に、図3に示すように、全ての窒化膜と、パッド酸化膜を除去する。これにより、第1の半導体層11にアクティブ領域111が形成される。
After forming a pad oxide film (not shown) and a nitride film (not shown) on the surface of the
さらに、図4に示すように、第1の半導体層11のアクティブ領域111の表面にゲート酸化膜16を形成し、ポリシリコン膜を堆積、フォトレジスト(図示せず)でパターニングを行なったポリシリコン膜のドライエッチングを行い、ゲート電極18を形成する。
Further, as shown in FIG. 4, a
その後、図5に示すように、フォトレジスト(図示せず)を除去した後に、第1の半導体層11のアクティブ領域111にLDD(図示せず)のイオン注入を行い、サイドウォールスペーサ20を形成したのちに、高濃度ソース・ドレイン19のイオン注入工程を行い、MOSトランジスタ40を形成する。
Thereafter, as shown in FIG. 5, after removing the photoresist (not shown), LDD (not shown) is ion-implanted into the
その後、図6に示すように、第2の半導体層15に形成するべきP型の半導体領域231、N型の取り出し領域232、第3半導体層13の分離領域131以外の場所をフォトレジスト(図示せず)にて覆い、埋め込み酸化膜12、14、第3の半導体層13をエッチングして、開口211、212、分離領域用溝213をそれぞれ形成した後に、フォトレジストを除去する。また、第3の半導体層13に形成するべきP型の取り出し電極領域24以外の場所をフォトレジスト(図示せず)にて覆い、埋め込み酸化膜12をエッチングして、開口22を形成した後にフォトレジストを除去する。
After that, as shown in FIG. 6, a photoresist (see FIG. 6) is provided except for the P-
ダイオードのカソードを兼ねたN型の取り出し領域232には、開口212を介して、例えば注入エネルギー60kev、ドーズ量5.0×1015cm−2程度の不純物31P+を注入し、ダイオードのアノードを兼ねたP型の半導体領域231には、開口211を介して、例えば注入エネルギー40keV、ドーズ量5.0×1015cm−2程度の不純物11B+を注入する。また、第3の半導体層13のP型の取り出し領域24には、開口22を介して、例えば注入エネルギー15kev、ドーズ量5.0×1015cm−2程度の不純物49BF2 +を注入する。
For example, an impurity 31P + having an implantation energy of 60 kev and a dose of about 5.0 × 10 15 cm −2 is implanted through the
この後、図7に示すように、CVD膜25の堆積によって層間膜を形成する。その後、第1の半導体層11のアクティブ領域111と第2の半導体層15、第3の半導体層13の取り出し電極を形成する場所をエッチングすることによって、図8に示すように、コンタクトホール261、262、263、264、265を形成する。最後にスパッタによって形成したメタル層を、電極形成領域以外の部分をエッチングすることによって、図9に示すように、取り出し電極271、272、273、274、275を形成する。また、第2半導体層15の裏面にも、電極280を形成する。
Thereafter, as shown in FIG. 7, an interlayer film is formed by depositing a
第3の半導体層13に分離領域を形成する手法として、図7に示すように第2の半導体層15の主面151にP型の半導体領231およびN型の取り出し領域を形成する際に、同時に第3の半導体層13の分離領域131を形成する部分のエッチングを行うことで、特別な工程を行ったり、マスクなどを準備することなく、第3半導体層13の分離領域131の形成を行うことが可能となり、第3の半導体層13同士を電気的に分離することが可能となる。
As a method of forming the isolation region in the
なお、上記の実施の形態では、第2の半導体層15がN型基板である場合について説明しているが、第2の半導体層15がP型の半導体装置にも適用可能であり、その場合には、他の領域についても、P型とあったのをN型とし、N型とあったのをP型とする。
In the above embodiment, the case where the
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。 While various typical embodiments of the present invention have been described above, the present invention is not limited to these embodiments. Accordingly, the scope of the invention is limited only by the following claims.
11 第1の半導体層
12 埋め込み酸化膜
13 第3の半導体層
14 埋め込み酸化膜
15 第2の半導体層
16 ゲート酸化膜
18 ゲート電極
19 ソース・ドレイン
22 開口
24 P型の取り出し領域
28 電源
30 フォトダイオード
40 MOSトランジスタ
51 領域
90 GND
100 半導体装置
111 アクティブ領域
131 分離領域
151 主面
152 主面
211、212 開口
213 分離領域用溝
231 P型の半導体領域
232 N型の取り出し領域
261、262、263、264、265 コンタクトホール
271、272、273、274、275 取り出し電極
280 電極
11
100
Claims (2)
前記アクティブ領域にトランジスタ素子を形成する工程と、
前記第1の絶縁層、前記第3の半導体層および前記第2の絶縁層に、前記第2の半導体層を露出する開口を形成すると同時に、前記第3の半導体層を分離する第3の半導体層分離領域を形成する工程と、
前記開口を介して、前記第2の半導体層に、前記一導電型とは反対の導電型である反対導電型の不純物を導入する工程と、
を備える半導体装置の製造方法。 A second semiconductor layer of one conductivity type; a second insulating layer on the second semiconductor layer; a third semiconductor layer on the second insulating layer; and a second semiconductor layer on the third semiconductor layer. Preparing a laminate comprising: 1 insulating layer; and an active region including a first semiconductor layer selectively provided on the first insulating layer;
Forming a transistor element in the active region;
An opening exposing the second semiconductor layer is formed in the first insulating layer, the third semiconductor layer, and the second insulating layer, and at the same time, a third semiconductor that separates the third semiconductor layer Forming a layer separation region;
Introducing an impurity of an opposite conductivity type, which is an opposite conductivity type to the one conductivity type, into the second semiconductor layer through the opening;
A method for manufacturing a semiconductor device comprising:
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