JP2005012019A

JP2005012019A - Semiconductor device

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Publication number: JP2005012019A
Application number: JP2003175142A
Authority: JP
Inventors: Mutsumi Kitamura; 睦美北村; Naoto Fujishima; 直人藤島
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-06-19
Filing date: 2003-06-19
Publication date: 2005-01-13

Abstract

<P>PROBLEM TO BE SOLVED: To quickly perform switching operation by reducing the gate resistance of a trench lateral type power MOSFET having the trench of a mesh pattern and increasing the transmission speed of gate voltage. <P>SOLUTION: A gate electrode 22 consisting of polysilicon is drawn out to the surface of an element, and gate wiring 17 is extended in parallel with source wiring 15 and drain wiring 16. Backing wiring 14 consisting of a conductive material such as aluminum whose resistance is smaller than that of the polysilicon is electrically connected to the gate wiring 17 to reduce gate resistance. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に低オン抵抗、高耐圧および高スイッチングスピードを必要とする、電源用ＩＣやモーター駆動用ＩＣなどのパワーＩＣに適用されるトレンチ横型パワーＭＯＳＦＥＴを備えた半導体装置に関する。
【０００２】
【従来の技術】
トレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）は、半導体基板に形成されたトレンチの底部にソース領域が設けられ、基板表面に沿ってトレンチの外側にドレイン領域が設けられた構成となっている。トレンチ内には、ゲート酸化膜を介して、ポリシリコンよりなるゲート電極（以下、ゲートポリシリコン電極とする）が設けられている。このゲートポリシリコン電極は、ＭＯＳＦＥＴの活性領域以外の領域で基板表面に引き出され、ゲート用のアルミニウム配線に電気的に接続されている。
【０００３】
ゲートポリシリコン電極の内側には、層間絶縁膜を介して、ポリシリコンよりなるプラグが設けられている。ソース領域は、プラグを介して、基板表面上に設けられたソース用のアルミニウム配線に電気的に接続されている。また、ドレイン領域は、基板表面上に設けられたドレイン用のアルミニウム配線に電気的に接続されている。ドレイン領域とソース領域が逆に設けられたＴＬＰＭの構成も同様である。
【０００４】
ところで、トレンチの平面的なレイアウト形状をメッシュ形状とし、トレンチで囲まれる島状の半導体部分を多数形成した構成のＴＬＰＭが公知である（たとえば、特許文献１参照。）。このようなレイアウト形状にすると、ＭＯＳＦＥＴの単位面積当たりのチャネル幅が増加するので、単位面積当たりのオン抵抗を小さくすることができる。
【０００５】
図１７は、従来のメッシュパターンのトレンチを有するＴＬＰＭのソース配線、ドレイン配線およびゲート配線の概略を示す要部平面図である。図１７において、斜線を付した部分はトレンチ１である。符号２は、島状の半導体部分である。トレンチ１の側壁に沿って形成されたゲートポリシリコン電極（図示省略）は、トレンチ１とともにＴＬＰＭ形成領域外まで伸び、ゲート引き出し用ポリシリコン３として基板表面に引き出されている。ゲート引き出し用ポリシリコン３は、図示しないコンタクト部を介して、ゲート用のアルミニウム配線４に接続されている。
【０００６】
ソース領域がトレンチ底部に設けられているＴＬＰＭでは、ソース用のアルミニウム配線５は、トレンチ１の、図１７において縦方向に伸びる直線状部分の上を通るように配線されている。ドレイン用のアルミニウム配線６は、図１７において縦方向に並ぶ複数の島状の半導体部分２の上を通るように配線されている。ドレイン領域がトレンチ底部に設けられているＴＬＰＭでは、ソース用のアルミニウム配線５とドレイン用のアルミニウム配線６の配線位置が入れ代わる。
【０００７】
【特許文献１】
特開２００２−３５３４４７号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上述した従来構成のＴＬＰＭでは、ゲート引き出し用ポリシリコン３から遠い場所（たとえば、図１７のＡ点）では、ゲートポリシリコン電極が長くなるため、ゲート抵抗が高くなるという問題点がある。ゲート抵抗が高いと、ポリシリコン抵抗（Ｒ）と寄生容量（Ｃ）の影響により、ゲート引き出し用ポリシリコン３に印加されたゲート電圧が、ゲート引き出し用ポリシリコン３から遠い場所（たとえば、図１７のＡ点）に伝達されるまでに遅延が生じてしまう。その結果、ＴＬＰＭのスイッチング速度が遅くなってしまう。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、メッシュパターンのトレンチを有するＴＬＰＭのゲート抵抗を低減し、それによってゲート電圧の伝達速度を上げ、高速でスイッチング動作をおこなうことが可能な半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の半導体層にメッシュ状の平面パターンをなすように形成されたトレンチの内側に電極を有する複数の第２導電型のパワー半導体素子と、第１の方向に伸び、かつ前記電極に電気的に接続するポリシリコンよりなる配線と、前記配線に沿って設けられ、かつ前記配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線と、を具備することを特徴とする。
【００１１】
この発明において、前記配線および前記裏打ち配線は、前記トレンチの、前記第１の方向に伸びる部分のピッチと同じピッチで設けられていてもよい。あるいは、前記配線および前記裏打ち配線は、前記トレンチの、前記第１の方向に伸びる部分のピッチよりも大きいピッチで設けられていてもよく、その場合には、前記配線を所定のピッチで横切る非トレンチエッチング領域が設けられており、該非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの前記電極同士が接続されている構成とすればよい。
【００１２】
また、第２導電型の第２の半導体層にメッシュ状の平面パターンをなすように形成された第２のトレンチの内側に第２の電極を有する複数の第１導電型のパワー半導体素子と、第１の方向に伸び、かつ前記第２の電極に電気的に接続するポリシリコンよりなる第２の配線と、前記第２の配線に沿って設けられ、かつ前記第２の配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる第２の裏打ち配線と、をさらに具備する構成としてもよい。
【００１３】
この第１導電型のパワー半導体素子において、前記第２の配線および前記第２の裏打ち配線は、前記第２のトレンチの、前記第１の方向に伸びる部分のピッチと同じピッチで設けられていてもよい。あるいは、前記第２の配線および前記第２の裏打ち配線は、前記第２のトレンチの、前記第１の方向に伸びる部分のピッチよりも大きいピッチで設けられていてもよく、その場合には、前記第２の配線を所定のピッチで横切る第２の非トレンチエッチング領域が設けられており、該第２の非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの前記第２の電極同士が接続されている構成とすればよい。
【００１４】
そして、上述した各発明において、さらに、前記パワー半導体素子とともに、同一半導体基板上に、前記パワー半導体素子を制御するＭＯＳＦＥＴや、バイポーラトランジスタや抵抗素子や容量素子が集積された構成としてもよい。
【００１５】
この発明によれば、ポリシリコンよりなる電極に、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線が電気的に接続されているので、その電極の配線抵抗が低減される。
【００１６】
また、上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の半導体層にメッシュ状の平面パターンをなすように形成されたトレンチの底部に沿って、前記トレンチの下側に第２導電型のソース領域が設けられ、前記トレンチの側部に沿って、前記半導体層の表面領域に第２導電型のドレイン領域が設けられ、前記トレンチの内側にゲート絶縁膜を介してゲート電極が設けられ、前記トレンチの、第１の方向に伸びる部分に沿って、前記ゲート電極の内側に層間絶縁膜を介してプラグが設けられ、該プラグが前記トレンチの底面で前記ソース領域に電気的に接続した構成の複数の第２導電型のパワーＭＯＳＦＥＴと、前記第１の方向に沿って設けられ、かつ前記プラグに電気的に接続するソース配線と、前記第１の方向に沿って設けられ、かつ前記ドレイン領域に電気的に接続するドレイン配線と、前記第１の方向に沿って設けられ、かつ前記ゲート電極に電気的に接続するポリシリコンよりなるゲート配線と、前記ゲート配線に沿って設けられ、かつ前記ゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線と、を具備することを特徴とする。
【００１７】
この発明において、前記ソース領域を囲む第１導電型のボディ領域をさらに具備する構成としてもよい。また、前記ゲート配線および前記裏打ち配線は、前記ソース配線のピッチと同じピッチで設けられていてもよい。あるいは、前記ゲート配線および前記裏打ち配線は、前記ソース配線のピッチよりも大きいピッチで設けられていてもよく、その場合には、前記ゲート配線を所定のピッチで横切る非トレンチエッチング領域が設けられており、該非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルのゲート電極同士が接続されている構成とすればよい。
【００１８】
また、第２導電型の第２の半導体層にメッシュ状の平面パターンをなすように形成された第２のトレンチの底部に沿って、前記第２のトレンチの下側に第１導電型の第２のソース領域が設けられ、前記第２のトレンチの側部に沿って、前記第２の半導体層の表面領域に第１導電型の第２のドレイン領域が設けられ、前記第２のトレンチの内側に第２のゲート絶縁膜を介して第２のゲート電極が設けられ、前記第２のトレンチの、第１の方向に伸びる部分に沿って、前記第２のゲート電極の内側に層間絶縁膜を介して第２のプラグが設けられ、該第２のプラグが前記第２のトレンチの底面で前記第２のソース領域に電気的に接続した構成の複数の第１導電型のパワーＭＯＳＦＥＴと、前記第１の方向に沿って設けられ、かつ前記第２のプラグに電気的に接続する第２のソース配線と、前記第１の方向に沿って設けられ、かつ前記第２のドレイン領域に電気的に接続する第２のドレイン配線と、前記第１の方向に沿って設けられ、かつ前記第２のゲート電極に電気的に接続するポリシリコンよりなる第２のゲート配線と、前記第２のゲート配線に沿って設けられ、かつ前記第２のゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる第２の裏打ち配線と、をさらに具備する構成としてもよい。
【００１９】
この第１導電型のパワーＭＯＳＦＥＴにおいても、前記第２のソース領域を囲む第２導電型の第２のボディ領域をさらに具備する構成としてもよい。また、前記第２のゲート配線および前記第２の裏打ち配線は、前記第２のソース配線のピッチと同じピッチで設けられていてもよい。あるいは、前記第２のゲート配線および前記第２の裏打ち配線は、前記第２のソース配線のピッチよりも大きいピッチで設けられていてもよく、その場合には、前記第２のゲート配線を所定のピッチで横切る第２の非トレンチエッチング領域が設けられており、該第２の非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの第２のゲート電極同士が接続されている構成とすればよい。
【００２０】
また、上記目的を達成するため、本発明にかかる半導体装置は、第１導電型の半導体層にメッシュ状の平面パターンをなすように形成されたトレンチの底部に沿って、前記トレンチの下側に第２導電型のドレイン領域が設けられ、前記トレンチの側部に沿って、前記半導体層の表面領域に第２導電型のソース領域が設けられ、前記トレンチの内側にゲート絶縁膜を介してゲート電極が設けられ、前記トレンチの、第１の方向に伸びる部分に沿って、前記ゲート電極の内側に層間絶縁膜を介してプラグが設けられ、該プラグが前記トレンチの底面で前記ドレイン領域に電気的に接続した構成の複数の第２導電型のパワーＭＯＳＦＥＴと、前記第１の方向に沿って設けられ、かつ前記プラグに電気的に接続するドレイン配線と、前記第１の方向に沿って設けられ、かつ前記ソース領域に電気的に接続するソース配線と、前記第１の方向に沿って設けられ、かつ前記ゲート電極に電気的に接続するポリシリコンよりなるゲート配線と、前記ゲート配線に沿って設けられ、かつ前記ゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線と、を具備することを特徴とする。
【００２１】
この発明において、前記ゲート配線および前記裏打ち配線は、前記ドレイン配線のピッチと同じピッチで設けられていてもよい。あるいは、前記ゲート配線および前記裏打ち配線は、前記ドレイン配線のピッチよりも大きいピッチで設けられているとともに、前記ゲート配線を所定のピッチで横切る非トレンチエッチング領域が設けられており、該非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルのゲート電極同士が接続されている構成としてもよい。
【００２２】
また、第２導電型の第２の半導体層にメッシュ状の平面パターンをなすように形成された第２のトレンチの底部に沿って、前記第２のトレンチの下側に第１導電型の第２のドレイン領域が設けられ、前記第２のトレンチの側部に沿って、前記第２の半導体層の表面領域に第１導電型の第２のソース領域が設けられ、前記第２のトレンチの内側に第２のゲート絶縁膜を介して第２のゲート電極が設けられ、前記第２のトレンチの、第１の方向に伸びる部分に沿って、前記第２のゲート電極の内側に層間絶縁膜を介して第２のプラグが設けられ、該第２のプラグが前記第２のトレンチの底面で前記第２のドレイン領域に電気的に接続した構成の複数の第１導電型のパワーＭＯＳＦＥＴと、前記第１の方向に沿って設けられ、かつ前記第２のプラグに電気的に接続する第２のドレイン配線と、前記第１の方向に沿って設けられ、かつ前記第２のソース領域に電気的に接続する第２のソース配線と、前記第１の方向に沿って設けられ、かつ前記第２のゲート電極に電気的に接続するポリシリコンよりなる第２のゲート配線と、前記第２のゲート配線に沿って設けられ、かつ前記第２のゲート配線に電気的に接続する、ポリシリコンよりも抵抗の小さい導電材よりなる第２の裏打ち配線と、をさらに具備する構成としてもよい。
【００２３】
この第１導電型のパワーＭＯＳＦＥＴにおいても、前記第２のゲート配線および前記第２の裏打ち配線は、前記第２のドレイン配線のピッチと同じピッチで設けられていてもよいし、前記第２のドレイン配線のピッチよりも大きいピッチで設けられていてもい。ピッチが大きい場合には、前記第２のゲート配線を所定のピッチで横切る第２の非トレンチエッチング領域が設けられており、該第２の非トレンチエッチング領域の側部を介して、第２の方向に隣り合うセルの第２のゲート電極同士が接続されている構成とすればよい。
【００２４】
そして、上述した各発明において、さらに、前記パワーＭＯＳＦＥＴとともに、同一半導体基板上に、前記パワーＭＯＳＦＥＴを制御するＭＯＳＦＥＴや、バイポーラトランジスタや抵抗素子や容量素子が集積された構成としてもよい。
【００２５】
この発明によれば、ポリシリコンよりなるゲート電極に、ポリシリコンよりも抵抗の小さい導電材よりなる裏打ち配線が電気的に接続されているので、ゲート配線の抵抗が低減される。
【００２６】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、図１〜図１６において、同一の構成要素については同じ符号を付す。
【００２７】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の要部の構成を模式的に示す斜視図である。図２、図３および図４は、それぞれ図１のＩＩ−ＩＩ、ＩＩＩ−ＩＩＩおよびＩＶ−ＩＶにおける縦断面図である。また、図５は、平面レイアウト図である。なお、図が繁雑になるのを避けるため、図１では、ゲート酸化膜および層間絶縁膜が省略されている。
【００２８】
図５に示すように、斜線を付したトレンチは、第１の方向（Ｙ方向とする）に伸びる複数の主トレンチ部１１ａと、Ｙ方向に直交する第２の方向（Ｘ方向とする）に伸びる複数の副トレンチ部１１ｂとにより、メッシュ状の平面パターンを形成している。隣り合う主トレンチ部１１ａ、および隣り合う副トレンチ部１１ｂにより囲まれる領域は、トレンチエッチング時にエッチングされずに残る島状の半導体部分１２ａ，１２ｂである。この島状の半導体部分１２ａ，１２ｂのそれぞれがデバイスセルである。
【００２９】
たとえばアルミニウムよりなるソース配線１５は、主トレンチ部１１ａの上を通り、Ｙ方向に伸びるように配線されている。たとえばアルミニウムよりなるドレイン配線１６は、Ｙ方向に並ぶ複数の島状の半導体部分１２ａ，１２ｂの上を通り、Ｙ方向に伸びるように配線されている。ポリシリコンよりなるゲート配線１７は、Ｙ方向に並ぶ複数の島状の半導体部分１２ｂの上を通り、Ｙ方向に伸びるように配線されている。ゲート配線１７の上には、たとえばアルミニウムよりなる裏打ち配線１４が、ゲート配線１７に沿ってＹ方向に伸びるように配線されている。
【００３０】
図１に示すように、主トレンチ部１１ａには、Ｙ方向に伸びるプラグ２１が形成されている。ソース配線１５は、プラグ２１の表面上に形成されており、プラグ２１に電気的に接続している。プラグ２１は、後述するように、トレンチ底部に形成されたソース領域に電気的に接続している（図２参照）。ドレイン配線１６は、後述するように、島状の半導体部分１２ａ，１２ｂに形成されたドレイン領域に電気的に接続している（図２参照）。ゲート配線１７は、後述するように、島状の半導体部分１２ａ，１２ｂの周囲に形成されたゲート電極２２に電気的に接続している（図３参照）。ゲート電極２２は、ゲート引き出し用ポリシリコン１３に接続されている。
【００３１】
図２は、ＭＯＳＦＥＴとして電流を駆動する活性領域の断面図である。ｐ型半導体基板３１の表面層にｐ型ウェル領域３２が形成されている。主トレンチ部１１ａは、ｐ型ウェル領域３２内に形成されている。ｐ型ウェル領域３２内において、トレンチ底部にはｎ型ソース領域３３が形成されている。主トレンチ部１１ａ内には、外側から順に、ゲート絶縁膜となるゲート酸化膜３４、たとえばポリシリコンよりなるゲート電極２２、層間絶縁膜３５が形成されている。層間絶縁膜３５の内側のトレンチ部分は、たとえばポリシリコンよりなるプラグ２１により埋められている。
【００３２】
ｐ型ウェル領域３２内において、トレンチ側部の表面領域にはｎ型ドレイン領域３６が形成されている。ドレイン配線１６は、コンタクト部３７を介してｎ型ドレイン領域３６に電気的に接続している。また、ドレイン配線１６から離れた位置に、ゲート配線１７が設けられている。裏打ち配線１４は、コンタクト部３８を介してゲート配線１７に電気的に接続している。なお、図２において、符号３９はバリアメタルである。
【００３３】
図３は、ゲート配線１７が配線された領域の断面図であり、図４は、ドレイン配線１６が配線された領域の断面図である。副トレンチ部１１ｂは、ｐ型ウェル領域３２内に形成されている。副トレンチ部１１ｂは、主トレンチ部１１ａよりもトレンチ開口幅が狭く、ゲート酸化膜３４を介してゲート電極２２により埋め込まれている。これによって、副トレンチ部１１ｂを間に挟んでＹ方向に並ぶ島状の半導体部分１２ｂ（デバイスセル）のゲート電極２２が相互に接続されている。
【００３４】
図３に示すゲート配線領域では、副トレンチ部１１ｂ内のゲート電極２２は、副トレンチ部１１ｂの両側の島状の半導体部分１２ｂの上に引き出され、ゲート配線１７に連なっている。ゲート配線１７は、ゲート酸化膜３４により、ｎ型ドレイン領域３６から絶縁されている。ゲート配線１７上には、裏打ち配線１４があり、コンタクト部３８を介して電気的に接続されている。
【００３５】
図４に示すドレイン配線領域では、ゲート電極２２は、副トレンチ部１１ｂ内に埋め込まれているだけであり、島状の半導体部分１２ｂの上に引き出されていない。ドレイン配線１６は、層間絶縁膜３５によりゲート電極２２から絶縁されている。
【００３６】
ここで、図５に示すように、半導体装置には、Ｙ方向に複数のデバイスセルを並べたデバイスセル列がＸ方向に複数並ぶ構成となっているが、すべてのデバイスセル列に対してゲート配線１７および裏打ち配線１４が配線されているわけではない。たとえば図５に示す例では、ゲート配線１７および裏打ち配線１４のピッチは、隣り合うソース配線１５のピッチよりも大きい。つまり、隣り合うゲート配線１７（裏打ち配線１４）間には、ゲート配線１７および裏打ち配線１４はなく、ソース配線１５とドレイン配線１６が交互に配線されているだけである。
【００３７】
そのため、ソース配線１５とドレイン配線１６が交互に配線されている領域では、Ｘ方向に並ぶ島状の半導体部分１２ａ（デバイスセル）のゲート電極２２は互いにつながっていない。本実施の形態では、図５に示すように、Ｘ方向に直線状に伸びる１本以上の非トレンチエッチング領域４０が設けられている。この非トレンチエッチング領域４０の側面には、ゲート電極２２を形成する際にポリシリコンが生成される。そのポリシリコンによって、Ｘ方向に並ぶ島状の半導体部分１２ａ（デバイスセル）のゲート電極２２が互いに接続されている。
【００３８】
また、ゲート配線１７および裏打ち配線１４が配線されている領域では、ゲート配線１７および裏打ち配線１４の両側にそれぞれドレイン配線１６を配線する必要があるため、島状の半導体部分１２ｂの幅が広くなっている。それに対して、ソース配線１５とドレイン配線１６が交互に配線されている領域では、ゲート配線１７および裏打ち配線１４が不要であり、また、ドレイン配線１６が１本で済むので、島状の半導体部分１２ａの幅は狭い。
【００３９】
一例として、上述した構成の半導体装置の各部の寸法および不純物濃度を示す。主トレンチ部１１ａの開口幅は３μｍであり、深さは２μｍである。副トレンチ部１１ｂの開口幅は０．５μｍであり、深さは２μｍである。ｐ型ウェル領域３２の表面濃度は１×１０^１６ｃｍ^−２であり、深さは４μｍである。島状の半導体部分１２ａ，１２ｂのＹ方向の長さは５．０μｍであり、幅が狭い方の島状の半導体部分１２ａのＸ方向の長さは５．０μｍである。
【００４０】
また、２０〜５０Ｖ程度の耐圧を確保するには、ｎ型ドレイン領域３６の表面濃度は１×１０^１７ｃｍ^−２であり、ｎ型ソース領域３３の表面濃度は１×１０^２０ｃｍ^−２である。ゲート配線１７および裏打ち配線１４の線幅は１．５μｍである。ゲート配線１７および裏打ち配線１４のピッチは５０μｍである。また、非トレンチエッチング領域４０のピッチは５０μｍである。
【００４１】
このような寸法の場合、図５に示すレイアウトにおいて、裏打ち配線１４から最も遠い点（図５のＢ点）は、隣り合う裏打ち配線１４と隣り合う非トレンチエッチング領域４０とで囲まれる領域の中心点である。したがって、Ｂ点は、裏打ち配線１４の最も近い点（たとえば図５のＣ点）からＸ方向に２５μｍ離れ、かつ非トレンチエッチング領域４０からもＹ方向に２５μｍ離れているので、Ｃ点から合計で５０μｍ離れていることになる。
【００４２】
また、ゲートの幅は、トレンチの深さであるから、２μｍである。よって、Ｂ点は２５□（＝５０μｍ×２μｍ）程度となるので、ポリシリコンのシート抵抗を２５Ω／□とすると、Ｂ点のゲート抵抗は６２５Ω（＝２５Ω／□×２５□）程度となる。
【００４３】
それに対して、図１７に示す従来構成の場合、図１７のＡ点がゲート引き出し用ポリシリコン３から５００μｍ離れており、ゲートの幅（トレンチの深さ）を２μｍとすると、Ａ点のゲート抵抗は６．２５ｋΩ（＝２５Ω／□×５００μｍ／２μｍ）程度となる。ただし、ポリシリコンのシート抵抗を２５Ω／□とする。
【００４４】
上述したように、実施の形態１によれば、従来構成のＴＬＰＭよりもゲート抵抗をたとえば１／１０に低減することができるので、ＴＬＰＭのスイッチング時のゲート電圧の立ち上がりを１０倍程度速くすることができる。また、オン抵抗も従来構成のＴＬＰＭとほぼ同じである。
【００４５】
実施の形態２．
図６は、本発明の実施の形態２にかかる半導体装置の要部の構成を模式的に示す斜視図である。また、図７は、平面レイアウト図である。なお、図が繁雑になるのを避けるため、図６では、ゲート酸化膜および層間絶縁膜が省略されている。図５および図６に示すように、実施の形態２の半導体装置では、すべてのデバイスセル列に対してゲート配線１７および裏打ち配線１４が配線されている。
【００４６】
このような構成の場合には、ゲート配線１７および裏打ち配線１４の両側にそれぞれドレイン配線１６を配線する必要があるため、すべての島状の半導体部分１２ｂの幅が広くなっている。また、実施の形態１のように非トレンチエッチング領域を設けることにより、Ｘ方向に並ぶ島状の半導体部分１２ｂ（デバイスセル）のゲート電極２２を互いに接続する必要はない。
【００４７】
実施の形態２の半導体装置の各部の寸法および不純物濃度は、ゲート配線１７および裏打ち配線１４のピッチを除いて、実施の形態１と同じである。実施の形態２では、ゲート抵抗は、裏打ち配線１４の抵抗により決まる。したがって、たとえばゲート引き出し用ポリシリコン１３から５００μｍ離れた点でのゲート抵抗は、裏打ち配線１４の線幅を１．５μｍとすると、２１Ω（＝５００μｍ／１．５μｍ×５０ｍΩ／□）程度となる。
【００４８】
ただし、実施の形態２において、裏打ち配線１４がアルミニウムでできているものとし、アルミニウムのシート抵抗を５０ｍΩ／□とする。それに対して、図１７に示す従来構成において、ゲート引き出し用ポリシリコン３から５００μｍ離れたＡ点のゲート抵抗は、実施の形態１で説明したように、６．２５ｋΩ程度である。
【００４９】
上述したように、実施の形態２によれば、従来構成のＴＬＰＭよりもゲート抵抗をたとえば１／３００程度に低減することができるので、ＴＬＰＭのスイッチング時のゲート電圧の立ち上がりを３００倍程度速くすることができる。
【００５０】
ここで、図８に示すように、ＴＬＰＭを、ｎ型ソース領域３３を囲むｐ型ボディ領域４１を備えた構成としてもよい。また、図９〜図１１に示すように、トレンチ底部にドレイン領域３６が配置され、トレンチ側部にソース領域３３が配置された構成としてもよい。その場合には、ドレイン領域３６とドレイン配線１６とがプラグ２１を介して電気的に接続される。この構成では、ゲート−プラグ間容量Ｃｇｄが大きくなるため、高速化の点ではトレンチ底部にソース領域を配置した方が有利である。なお、図９、図１０および図１１は、それぞれ図１のＩＩ−ＩＩ、ＩＩＩ−ＩＩＩおよびＩＶ−ＩＶに相当する断面おける縦断面図である。
【００５１】
つぎに、上述した各実施の形態のＴＬＰＭが集積された構成について説明する。図１２には、ｎチャネルのＴＬＰＭとｐチャネルのＴＬＰＭとが集積された様子が示されている。図１２に示すように、ｎチャネルのＴＬＰＭ１００は、上述した各実施の形態のＴＬＰＭと同じものであり、ｐ型ウェル領域３２内に形成されている。
【００５２】
ｐチャネルのＴＬＰＭ２００は、ｐ型半導体基板３１に形成されたｎ型ウェル領域５２内に形成されている。ｐチャネルのＴＬＰＭ２００は、トレンチ底部にｐ型ソース領域５３（ｐ型ドレイン領域でもよい）を有し、トレンチ側部にｐ型ドレイン領域５６（ｐ型ソース領域でもよい）を有している。そして、ｎチャネルのＴＬＰＭ１００と同様に、ｐチャネルのＴＬＰＭ２００においてもゲート配線１７が設けられており、そのゲート配線１７に裏打ち配線１４が電気的に接続した構成となっている。
【００５３】
図１３には、ｎチャネルのＴＬＰＭ１００と制御用ＭＯＳＦＥＴとが集積された様子が示されている。ｐチャネルのＭＯＳＦＥＴ３００は、ｐ型半導体基板３１に形成されたｎ型ウェル領域６２内に形成されている。ｐチャネルのＭＯＳＦＥＴ３００では、ｎ型ウェル領域６２の表面上に選択的にゲート酸化膜６１およびゲート電極６３が形成されている。また、ｎ型ウェル領域６２の表面層に、ゲート電極６３を挟むようにｐ型ソース領域６４およびｐ型ドレイン領域６５が形成されている。ソース配線６６およびドレイン配線６７は、それぞれコンタクト部を介して、ｐ型ソース領域６４およびｐ型ドレイン領域６５に電気的に接続している。
【００５４】
また、ｎチャネルのＭＯＳＦＥＴ３０１は、ｐ型半導体基板３１に形成されたｐ型ウェル領域７２内に形成されている。ｎチャネルのＭＯＳＦＥＴ３０１では、ｐ型ウェル領域７２の表面上に選択的にゲート酸化膜７１およびゲート電極７３が形成されている。また、ｐ型ウェル領域７２の表面層に、ゲート電極７３を挟むようにｎ型ソース領域７４およびｎ型ドレイン領域７５が形成されている。ソース配線７６およびドレイン配線７７は、それぞれコンタクト部を介して、ｎ型ソース領域７４およびｎ型ドレイン領域７５に電気的に接続している。
【００５５】
図１４には、ｎチャネルのＴＬＰＭ１００とバイポーラトランジスタとが集積された様子が示されている。バイポーラトランジスタ４００は、ｐ型半導体基板３１に形成されたｎ型ウェル領域６２内に形成されている。バイポーラトランジスタ４００では、ｎ型ウェル領域６２内にｐ型オフセット領域８１およびｎ型コレクタ領域８３が形成されている。ｐ型オフセット領域８１内にはｐ型ベース領域８４およびｎ型エミッタ領域８５が形成されている。コレクタ領域８３、ベース領域８４およびエミッタ領域８５にはそれぞれコレクタ電極８６、ベース電極８７およびエミッタ電極８８が電気的に接続している。
【００５６】
図１５には、ｎチャネルのＴＬＰＭ１００と抵抗素子とが集積された様子が示されている。抵抗素子５００は、ｐ型半導体基板３１に形成されたｐ型ウェル領域７２内に形成されている。抵抗素子５００では、ｐ型ウェル領域７２内にｎ型ウェル領域９０が形成されている。ｎ型ウェル領域９０内にはｐ型オフセット領域９１により分離された高濃度のｎ型コンタクト領域９２，９３が形成されている。ｎ型コンタクト領域９２，９３には電極９４，９５が電気的に接続している。
【００５７】
図１６には、ｎチャネルのＴＬＰＭ１００と容量素子とが集積された様子が示されている。容量素子６００は、ｐ型半導体基板３１に形成されたｎ型ウェル領域６２内に形成されている。容量素子６００では、ｎ型ウェル領域６２内にｐ型オフセット領域９６が形成されている。ｐ型オフセット領域９６内には高濃度ｐ型領域９７が形成されている。高濃度ｐ型領域９７上には、キャパシタンス絶縁膜９８を介してキャパシタンス電極９９が設けられている。
【００５８】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、裏打ち配線１４は、ポリシリコンよりも抵抗が小さければ、アルミニウム以外の金属やその他の導電材でできていてもよい。実施の形態では、第１導電型をｐ型とし、第２導電型をｎ型として説明したが、その逆でも本発明は成り立つ。また、上述した寸法や抵抗値や濃度等は一例であり、本発明はこれに限定されるものではない。また、本発明は、パワーＭＯＳＦＥＴに限らず、絶縁ゲート型電界効果トランジスタ（ＩＧＢＴ）などの他のパワー半導体素子にも適用可能である。
【００５９】
【発明の効果】
本発明によれば、ゲート電極が、抵抗の小さい導電材よりなる裏打ち配線により裏打ちされていることにより、ゲート配線の抵抗が低減される。したがって、ゲート電圧の伝達速度が上がり、高速でスイッチング動作をおこなう半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体装置の要部の構成を模式的に示す斜視図である。
【図２】図１のＩＩ−ＩＩにおける縦断面図である。
【図３】図１のＩＩＩ−ＩＩＩにおける縦断面図である。
【図４】図１のＩＶ−ＩＶにおける縦断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の要部の平面レイアウトを示す平面図である。
【図６】本発明の実施の形態２にかかる半導体装置の要部の構成を模式的に示す斜視図である。
【図７】本発明の実施の形態２にかかる半導体装置の要部の平面レイアウトを示す平面図である。
【図８】本発明にかかる半導体装置の他の構成の一部を示す縦断面図である。
【図９】本発明にかかる半導体装置のさらに他の構成の一部を示す縦断面図である。
【図１０】本発明にかかる半導体装置のさらに他の構成の一部を示す縦断面図である。
【図１１】本発明にかかる半導体装置のさらに他の構成の一部を示す縦断面図である。
【図１２】導電型が異なるＴＬＰＭを集積した構成の要部を示す縦断面図である。
【図１３】ＴＬＰＭと制御用ＭＯＳＦＥＴとを集積した構成の要部を示す縦断面図である。
【図１４】ＴＬＰＭとバイポーラトランジスタとを集積した構成の要部を示す縦断面図である。
【図１５】ＴＬＰＭと抵抗素子とを集積した構成の要部を示す縦断面図である。
【図１６】ＴＬＰＭと容量素子とを集積した構成の要部を示す縦断面図である。
【図１７】従来のＴＬＰＭのソース配線、ドレイン配線およびゲート配線の概略を示す要部平面図である。
【符号の説明】
１１ａ，１１ｂトレンチ
１４裏打ち配線
１５ソース配線
１６ドレイン配線
１７ゲート配線
２１プラグ
２２ゲート電極
３２半導体層（ウェル領域）
３３ソース領域
３４ゲート絶縁膜（ゲート酸化膜）
３５層間絶縁膜
３６ドレイン領域
４０非トレンチエッチング領域
４１ボディ領域
１００第２導電型のパワーＭＯＳＦＥＴ（ｎチャネルのＴＬＰＭ）
２００第１導電型のパワーＭＯＳＦＥＴ（ｐチャネルのＴＬＰＭ）
３００，３０１制御用ＭＯＳＦＥＴ
４００バイポーラトランジスタ
５００抵抗素子
６００容量素子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a trench lateral power MOSFET that is applied to a power IC such as a power supply IC or a motor drive IC that requires low on-resistance, high breakdown voltage, and high switching speed. .
[0002]
[Prior art]
A trench lateral power MOSFET (hereinafter referred to as TLPM) has a configuration in which a source region is provided at the bottom of a trench formed in a semiconductor substrate and a drain region is provided outside the trench along the substrate surface. In the trench, a gate electrode made of polysilicon (hereinafter referred to as a gate polysilicon electrode) is provided via a gate oxide film. This gate polysilicon electrode is drawn to the substrate surface in a region other than the active region of the MOSFET, and is electrically connected to the aluminum wiring for the gate.
[0003]
A plug made of polysilicon is provided inside the gate polysilicon electrode through an interlayer insulating film. The source region is electrically connected to a source aluminum wiring provided on the substrate surface via a plug. The drain region is electrically connected to an aluminum wiring for drain provided on the substrate surface. The configuration of the TLPM in which the drain region and the source region are provided in reverse is the same.
[0004]
By the way, a TLPM having a configuration in which a planar layout shape of a trench is a mesh shape and a large number of island-like semiconductor portions surrounded by the trench are formed is known (for example, see Patent Document 1). With such a layout shape, the channel width per unit area of the MOSFET increases, so the on-resistance per unit area can be reduced.
[0005]
FIG. 17 is a plan view of an essential part showing an outline of a source wiring, a drain wiring, and a gate wiring of a TLPM having a conventional mesh pattern trench. In FIG. 17, the hatched portion is the trench 1. Reference numeral 2 denotes an island-shaped semiconductor portion. A gate polysilicon electrode (not shown) formed along the side wall of the trench 1 extends to the outside of the TLPM formation region together with the trench 1 and is drawn out as a gate lead-out polysilicon 3 to the substrate surface. The gate lead polysilicon 3 is connected to the gate aluminum wiring 4 through a contact portion (not shown).
[0006]
In the TLPM in which the source region is provided at the bottom of the trench, the source aluminum wiring 5 is wired so as to pass over the straight portion extending in the vertical direction in FIG. The drain aluminum wiring 6 is wired so as to pass over the plurality of island-shaped semiconductor portions 2 arranged in the vertical direction in FIG. In the TLPM in which the drain region is provided at the bottom of the trench, the wiring positions of the source aluminum wiring 5 and the drain aluminum wiring 6 are interchanged.
[0007]
[Patent Document 1]
JP 2002-353447 A
[0008]
[Problems to be solved by the invention]
However, in the TLPM having the conventional configuration described above, there is a problem in that the gate resistance increases because the gate polysilicon electrode becomes long at a location far away from the gate drawing polysilicon 3 (for example, point A in FIG. 17). If the gate resistance is high, the gate voltage applied to the gate lead-out polysilicon 3 is far from the gate lead-out polysilicon 3 due to the influence of the polysilicon resistance (R) and the parasitic capacitance (C) (for example, FIG. 17). A delay occurs until it is transmitted to point A). As a result, the switching speed of TLPM becomes slow.
[0009]
The present invention has been made in view of the above problems, and it is possible to reduce the gate resistance of a TLPM having a mesh pattern trench, thereby increasing the transmission speed of the gate voltage and performing a switching operation at a high speed. An object of the present invention is to provide a simple semiconductor device.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a semiconductor device according to the present invention has a plurality of second conductivity type powers having electrodes inside trenches formed so as to form a mesh-like planar pattern in a first conductivity type semiconductor layer. A semiconductor element, a wiring made of polysilicon extending in the first direction and electrically connected to the electrode, and a resistance more than polysilicon provided along the wiring and electrically connected to the wiring And a backing wiring made of a small conductive material.
[0011]
In this invention, the said wiring and the said backing wiring may be provided with the same pitch as the pitch of the part extended in the said 1st direction of the said trench. Alternatively, the wiring and the backing wiring may be provided at a pitch larger than the pitch of the portion extending in the first direction of the trench, and in that case, the wiring and the backing wiring are not crossing the wiring at a predetermined pitch. A trench etching region is provided, and the electrodes of cells adjacent in the second direction may be connected to each other through the side of the non-trench etching region.
[0012]
A plurality of first conductivity type power semiconductor elements having a second electrode inside a second trench formed so as to form a mesh-like plane pattern in the second conductivity type second semiconductor layer; A second wiring made of polysilicon extending in a first direction and electrically connected to the second electrode; and provided along the second wiring and electrically connected to the second wiring It is good also as a structure further provided with the 2nd backing wiring which consists of a electrically conductive material with resistance smaller than polysilicon.
[0013]
In the power semiconductor element of the first conductivity type, the second wiring and the second backing wiring are provided at the same pitch as that of the portion extending in the first direction of the second trench. Also good. Alternatively, the second wiring and the second backing wiring may be provided at a pitch larger than the pitch of the portion of the second trench extending in the first direction. A second non-trench etching region that crosses the second wiring at a predetermined pitch is provided, and the first of the cells adjacent to each other in the second direction is disposed through a side portion of the second non-trench etching region. The two electrodes may be connected to each other.
[0014]
In each of the above-described inventions, a MOSFET, a bipolar transistor, a resistor element, and a capacitor element that control the power semiconductor element may be integrated on the same semiconductor substrate together with the power semiconductor element.
[0015]
According to the present invention, since the backing wiring made of a conductive material having a resistance smaller than that of polysilicon is electrically connected to the electrode made of polysilicon, the wiring resistance of the electrode is reduced.
[0016]
In order to achieve the above object, a semiconductor device according to the present invention is provided below the trench along the bottom of the trench formed so as to form a mesh-like planar pattern in the first conductivity type semiconductor layer. A source region of the second conductivity type is provided, a drain region of the second conductivity type is provided in the surface region of the semiconductor layer along a side portion of the trench, and a gate is provided inside the trench through a gate insulating film. An electrode is provided, and a plug is provided inside the gate electrode through an interlayer insulating film along a portion of the trench extending in the first direction, and the plug is electrically connected to the source region at the bottom of the trench. A plurality of second-conductivity-type power MOSFETs configured to be connected to each other, a source wiring provided along the first direction and electrically connected to the plug, and along the first direction A drain wiring provided and electrically connected to the drain region; a gate wiring made of polysilicon provided along the first direction and electrically connected to the gate electrode; and the gate wiring. And a backing wiring made of a conductive material having a resistance lower than that of polysilicon, which is provided along the gate wiring and is electrically connected to the gate wiring.
[0017]
The present invention may further comprise a first conductivity type body region surrounding the source region. The gate wiring and the backing wiring may be provided at the same pitch as the pitch of the source wiring. Alternatively, the gate wiring and the backing wiring may be provided at a pitch larger than the pitch of the source wiring, and in that case, a non-trench etching region that crosses the gate wiring at a predetermined pitch is provided. In addition, the gate electrodes of the cells adjacent in the second direction may be connected to each other through the side portion of the non-trench etching region.
[0018]
A first conductivity type second semiconductor layer is formed below the second trench along the bottom of the second trench formed in the second conductivity type second semiconductor layer so as to form a mesh-like planar pattern. A second drain region of a first conductivity type is provided in a surface region of the second semiconductor layer along a side portion of the second trench, and a second drain region of the first conductivity type is provided along a side portion of the second trench. A second gate electrode is provided on the inner side through a second gate insulating film, and an interlayer insulating film is formed on the inner side of the second gate electrode along a portion of the second trench extending in the first direction. A plurality of first-conductivity-type power MOSFETs configured to be connected to the second source region at the bottom surface of the second trench; Provided along the first direction and in the second plug A second source wiring electrically connected; a second drain wiring provided along the first direction and electrically connected to the second drain region; and along the first direction. And a second gate wiring made of polysilicon electrically connected to the second gate electrode, and provided along the second gate wiring and electrically connected to the second gate wiring And a second backing wiring made of a conductive material having a resistance lower than that of polysilicon.
[0019]
The first conductivity type power MOSFET may further include a second conductivity type second body region surrounding the second source region. Further, the second gate wiring and the second backing wiring may be provided at the same pitch as the pitch of the second source wiring. Alternatively, the second gate wiring and the second backing wiring may be provided at a pitch larger than the pitch of the second source wiring. In that case, the second gate wiring is set to a predetermined pitch. A second non-trench etching region that crosses at a pitch of is provided, and the second gate electrodes of cells adjacent in the second direction are connected to each other through the side of the second non-trench etching region. What is necessary is just to be the structure.
[0020]
In order to achieve the above object, a semiconductor device according to the present invention is provided below the trench along the bottom of the trench formed so as to form a mesh-like planar pattern in the first conductivity type semiconductor layer. A drain region of the second conductivity type is provided, a source region of the second conductivity type is provided in the surface region of the semiconductor layer along the side portion of the trench, and the gate is provided inside the trench through a gate insulating film. An electrode is provided, and a plug is provided inside the gate electrode through an interlayer insulating film along a portion of the trench extending in the first direction, and the plug is electrically connected to the drain region at the bottom of the trench. A plurality of second-conductivity-type power MOSFETs connected in a connected manner, drain wirings provided along the first direction and electrically connected to the plug, in the first direction A source wiring electrically connected to the source region, a gate wiring made of polysilicon provided along the first direction and electrically connected to the gate electrode, and the gate And a backing wiring made of a conductive material having a lower resistance than polysilicon, which is provided along the wiring and is electrically connected to the gate wiring.
[0021]
In the present invention, the gate wiring and the backing wiring may be provided at the same pitch as that of the drain wiring. Alternatively, the gate wiring and the backing wiring are provided at a pitch larger than the pitch of the drain wiring, and a non-trench etching region that crosses the gate wiring at a predetermined pitch is provided. The gate electrodes of the cells adjacent in the second direction may be connected to each other through the side portion.
[0022]
A first conductivity type second semiconductor layer is formed below the second trench along the bottom of the second trench formed in the second conductivity type second semiconductor layer so as to form a mesh-like planar pattern. A second source region of the first conductivity type is provided in a surface region of the second semiconductor layer along a side portion of the second trench, and a second source region of the first conductivity type is provided along a side portion of the second trench. A second gate electrode is provided on the inner side through a second gate insulating film, and an interlayer insulating film is formed on the inner side of the second gate electrode along a portion of the second trench extending in the first direction. A plurality of first-conductivity-type power MOSFETs configured to be connected to the second drain region at the bottom surface of the second trench; The second plug provided along the first direction; A second drain wiring electrically connected, a second source wiring provided along the first direction and electrically connected to the second source region, and along the first direction And a second gate wiring made of polysilicon electrically connected to the second gate electrode, and provided along the second gate wiring and electrically connected to the second gate wiring And a second backing wiring made of a conductive material having a resistance lower than that of polysilicon.
[0023]
Also in the first conductivity type power MOSFET, the second gate wiring and the second backing wiring may be provided at the same pitch as the pitch of the second drain wiring. The pitch may be larger than the pitch of the drain wiring. When the pitch is large, a second non-trench etching region that crosses the second gate wiring at a predetermined pitch is provided, and a second non-trench etching region is provided via a side portion of the second non-trench etching region. The second gate electrodes of cells adjacent in the direction may be connected to each other.
[0024]
In each of the above-described inventions, the power MOSFET and the MOSFET for controlling the power MOSFET, the bipolar transistor, the resistor element, and the capacitor element may be integrated on the same semiconductor substrate.
[0025]
According to the present invention, since the backing wiring made of a conductive material having a resistance lower than that of polysilicon is electrically connected to the gate electrode made of polysilicon, the resistance of the gate wiring is reduced.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. 1 to 16, the same components are denoted by the same reference numerals.
[0027]
Embodiment 1 FIG.
FIG. 1 is a perspective view schematically showing a configuration of a main part of the semiconductor device according to the first embodiment of the present invention. 2, 3 and 4 are longitudinal sectional views taken along lines II-II, III-III and IV-IV in FIG. 1, respectively. FIG. 5 is a plan layout diagram. Note that the gate oxide film and the interlayer insulating film are omitted in FIG. 1 in order to avoid the figure from becoming complicated.
[0028]
As shown in FIG. 5, the hatched trenches have a plurality of main trench portions 11 a extending in the first direction (Y direction) and a second direction (X direction) orthogonal to the Y direction. A mesh-like plane pattern is formed by the extended sub-trench portions 11b. The regions surrounded by the adjacent main trench portion 11a and the adjacent sub trench portion 11b are island-shaped semiconductor portions 12a and 12b that remain without being etched during trench etching. Each of the island-shaped semiconductor portions 12a and 12b is a device cell.
[0029]
For example, the source wiring 15 made of aluminum is wired so as to pass over the main trench portion 11a and extend in the Y direction. For example, the drain wiring 16 made of aluminum is wired to extend in the Y direction through the plurality of island-shaped semiconductor portions 12a and 12b arranged in the Y direction. The gate wiring 17 made of polysilicon passes through the plurality of island-shaped semiconductor portions 12b arranged in the Y direction, and is wired so as to extend in the Y direction. On the gate wiring 17, a backing wiring 14 made of, for example, aluminum is wired so as to extend in the Y direction along the gate wiring 17.
[0030]
As shown in FIG. 1, a plug 21 extending in the Y direction is formed in the main trench portion 11a. The source wiring 15 is formed on the surface of the plug 21 and is electrically connected to the plug 21. As will be described later, the plug 21 is electrically connected to a source region formed at the bottom of the trench (see FIG. 2). As will be described later, the drain wiring 16 is electrically connected to the drain region formed in the island-shaped semiconductor portions 12a and 12b (see FIG. 2). As will be described later, the gate wiring 17 is electrically connected to a gate electrode 22 formed around the island-shaped semiconductor portions 12a and 12b (see FIG. 3). The gate electrode 22 is connected to the gate lead polysilicon 13.
[0031]
FIG. 2 is a cross-sectional view of an active region for driving current as a MOSFET. A p-type well region 32 is formed in the surface layer of the p-type semiconductor substrate 31. The main trench portion 11 a is formed in the p-type well region 32. In the p-type well region 32, an n-type source region 33 is formed at the bottom of the trench. In the main trench portion 11a, a gate oxide film 34 serving as a gate insulating film, for example, a gate electrode 22 made of polysilicon and an interlayer insulating film 35 are formed in order from the outside. The trench portion inside the interlayer insulating film 35 is filled with, for example, a plug 21 made of polysilicon.
[0032]
In the p-type well region 32, an n-type drain region 36 is formed in the surface region on the side of the trench. The drain wiring 16 is electrically connected to the n-type drain region 36 through the contact portion 37. A gate wiring 17 is provided at a position away from the drain wiring 16. The backing wiring 14 is electrically connected to the gate wiring 17 through the contact portion 38. In FIG. 2, reference numeral 39 denotes a barrier metal.
[0033]
3 is a cross-sectional view of a region where the gate wiring 17 is wired, and FIG. 4 is a cross-sectional view of a region where the drain wiring 16 is wired. The sub-trench portion 11 b is formed in the p-type well region 32. The sub-trench portion 11b has a narrower trench opening width than the main trench portion 11a, and is buried with the gate electrode 22 via the gate oxide film. Thereby, the gate electrodes 22 of the island-shaped semiconductor portions 12b (device cells) arranged in the Y direction with the sub trench portion 11b interposed therebetween are connected to each other.
[0034]
In the gate wiring region shown in FIG. 3, the gate electrode 22 in the sub-trench portion 11 b is drawn on the island-shaped semiconductor portions 12 b on both sides of the sub-trench portion 11 b and continues to the gate wiring 17. The gate wiring 17 is insulated from the n-type drain region 36 by the gate oxide film 34. On the gate wiring 17, there is a backing wiring 14, which is electrically connected through a contact portion 38.
[0035]
In the drain wiring region shown in FIG. 4, the gate electrode 22 is only buried in the sub-trench portion 11b and is not drawn out on the island-shaped semiconductor portion 12b. The drain wiring 16 is insulated from the gate electrode 22 by the interlayer insulating film 35.
[0036]
Here, as shown in FIG. 5, the semiconductor device has a configuration in which a plurality of device cell columns in which a plurality of device cells are arranged in the Y direction are arranged in the X direction. The wiring 17 and the backing wiring 14 are not wired. For example, in the example shown in FIG. 5, the pitch between the gate wiring 17 and the backing wiring 14 is larger than the pitch between the adjacent source wirings 15. That is, there is no gate wiring 17 and backing wiring 14 between adjacent gate wirings 17 (backing wiring 14), and only source wirings 15 and drain wirings 16 are wired alternately.
[0037]
For this reason, in the region where the source wiring 15 and the drain wiring 16 are alternately wired, the gate electrodes 22 of the island-shaped semiconductor portions 12a (device cells) arranged in the X direction are not connected to each other. In the present embodiment, as shown in FIG. 5, one or more non-trench etching regions 40 extending linearly in the X direction are provided. Polysilicon is generated on the side surfaces of the non-trench etched region 40 when the gate electrode 22 is formed. By the polysilicon, the gate electrodes 22 of the island-like semiconductor portions 12a (device cells) arranged in the X direction are connected to each other.
[0038]
Further, in the region where the gate wiring 17 and the backing wiring 14 are wired, it is necessary to wire the drain wiring 16 on both sides of the gate wiring 17 and the backing wiring 14, respectively, so that the width of the island-shaped semiconductor portion 12b is widened. ing. On the other hand, in the region where the source wiring 15 and the drain wiring 16 are alternately wired, the gate wiring 17 and the backing wiring 14 are unnecessary, and only one drain wiring 16 is required. The width of 12a is narrow.
[0039]
As an example, dimensions and impurity concentrations of each part of the semiconductor device having the above-described configuration are shown. The opening width of the main trench portion 11a is 3 μm and the depth is 2 μm. The opening width of the sub-trench portion 11b is 0.5 μm and the depth is 2 μm. The surface concentration of the p-type well region 32 is 1 × 10 ¹⁶ cm ^-2 And the depth is 4 μm. The length of the island-shaped semiconductor portions 12a and 12b in the Y direction is 5.0 μm, and the length of the narrower island-shaped semiconductor portion 12a in the X direction is 5.0 μm.
[0040]
In order to secure a breakdown voltage of about 20 to 50 V, the surface concentration of the n-type drain region 36 is 1 × 10 ¹⁷ cm ^-2 The surface concentration of the n-type source region 33 is 1 × 10 ²⁰ cm ^-2 It is. The line width of the gate wiring 17 and the backing wiring 14 is 1.5 μm. The pitch between the gate wiring 17 and the backing wiring 14 is 50 μm. Further, the pitch of the non-trench etching regions 40 is 50 μm.
[0041]
In the case of such dimensions, in the layout shown in FIG. 5, the point farthest from the backing wiring 14 (point B in FIG. 5) is the center of the region surrounded by the neighboring backing wiring 14 and the neighboring non-trench etching region 40. Is a point. Therefore, the point B is 25 μm away from the closest point of the backing wiring 14 (for example, the point C in FIG. 5) in the X direction and 25 μm away from the non-trench etched region 40 in the Y direction. It will be 50 μm away.
[0042]
Moreover, since the width of the gate is the depth of the trench, it is 2 μm. Therefore, since the point B is about 25 □ (= 50 μm × 2 μm), if the polysilicon sheet resistance is 25Ω / □, the gate resistance at the point B is about 625Ω (= 25Ω / □ × 25 □).
[0043]
On the other hand, in the case of the conventional configuration shown in FIG. 17, when the point A in FIG. 17 is 500 μm away from the gate lead-out polysilicon 3 and the gate width (trench depth) is 2 μm, Is about 6.25 kΩ (= 25Ω / □ × 500 μm / 2 μm). However, the sheet resistance of polysilicon is 25Ω / □.
[0044]
As described above, according to the first embodiment, the gate resistance can be reduced to, for example, 1/10 of the conventional TLPM, so that the rise of the gate voltage at the time of TLPM switching is about 10 times faster. Can do. Also, the on-resistance is almost the same as that of the conventional TLPM.
[0045]
Embodiment 2. FIG.
FIG. 6 is a perspective view schematically showing a configuration of a main part of the semiconductor device according to the second embodiment of the present invention. FIG. 7 is a plan layout diagram. Note that the gate oxide film and the interlayer insulating film are omitted in FIG. 6 in order to avoid the figure from becoming complicated. As shown in FIGS. 5 and 6, in the semiconductor device of the second embodiment, the gate wiring 17 and the backing wiring 14 are wired for all the device cell columns.
[0046]
In the case of such a configuration, since it is necessary to wire the drain wiring 16 on both sides of the gate wiring 17 and the backing wiring 14, the width of all the island-shaped semiconductor portions 12b is widened. Further, by providing the non-trench etching region as in the first embodiment, it is not necessary to connect the gate electrodes 22 of the island-shaped semiconductor portions 12b (device cells) arranged in the X direction.
[0047]
The dimensions and impurity concentration of each part of the semiconductor device of the second embodiment are the same as those of the first embodiment except for the pitch of the gate wiring 17 and the backing wiring 14. In the second embodiment, the gate resistance is determined by the resistance of the backing wiring 14. Therefore, for example, the gate resistance at a point 500 μm away from the gate lead polysilicon 13 is about 21Ω (= 500 μm / 1.5 μm × 50 mΩ / □) when the line width of the backing wiring 14 is 1.5 μm.
[0048]
However, in Embodiment 2, it is assumed that the backing wiring 14 is made of aluminum, and the sheet resistance of aluminum is 50 mΩ / □. On the other hand, in the conventional configuration shown in FIG. 17, the gate resistance at point A, which is 500 μm away from the gate lead-out polysilicon 3, is about 6.25 kΩ as described in the first embodiment.
[0049]
As described above, according to the second embodiment, the gate resistance can be reduced to, for example, about 1/300 compared to the conventional TLPM, so that the rise of the gate voltage during TLPM switching is about 300 times faster. be able to.
[0050]
Here, as shown in FIG. 8, the TLPM may include a p-type body region 41 surrounding the n-type source region 33. Further, as shown in FIGS. 9 to 11, the drain region 36 may be arranged at the bottom of the trench, and the source region 33 may be arranged at the side of the trench. In that case, the drain region 36 and the drain wiring 16 are electrically connected via the plug 21. In this configuration, since the gate-plug capacitance Cgd is increased, it is advantageous to dispose the source region at the bottom of the trench in terms of speeding up. 9, 10, and 11 are longitudinal cross-sectional views corresponding to II-II, III-III, and IV-IV in FIG. 1, respectively.
[0051]
Next, a configuration in which the TLPMs of the above-described embodiments are integrated will be described. FIG. 12 shows a state where n-channel TLPM and p-channel TLPM are integrated. As shown in FIG. 12, the n-channel TLPM 100 is the same as the TLPM of each embodiment described above, and is formed in the p-type well region 32.
[0052]
The p-channel TLPM 200 is formed in an n-type well region 52 formed in the p-type semiconductor substrate 31. The p-channel TLPM 200 has a p-type source region 53 (which may be a p-type drain region) at the bottom of the trench and a p-type drain region 56 (which may be a p-type source region) at the side of the trench. Similarly to the n-channel TLPM 100, the p-channel TLPM 200 is also provided with a gate wiring 17, and the backing wiring 14 is electrically connected to the gate wiring 17.
[0053]
FIG. 13 shows a state in which the n-channel TLPM 100 and the control MOSFET are integrated. The p-channel MOSFET 300 is formed in an n-type well region 62 formed in the p-type semiconductor substrate 31. In the p-channel MOSFET 300, a gate oxide film 61 and a gate electrode 63 are selectively formed on the surface of the n-type well region 62. A p-type source region 64 and a p-type drain region 65 are formed on the surface layer of the n-type well region 62 so as to sandwich the gate electrode 63. The source wiring 66 and the drain wiring 67 are electrically connected to the p-type source region 64 and the p-type drain region 65 through contact portions, respectively.
[0054]
The n-channel MOSFET 301 is formed in a p-type well region 72 formed in the p-type semiconductor substrate 31. In the n-channel MOSFET 301, a gate oxide film 71 and a gate electrode 73 are selectively formed on the surface of the p-type well region 72. An n-type source region 74 and an n-type drain region 75 are formed in the surface layer of the p-type well region 72 so as to sandwich the gate electrode 73. The source wiring 76 and the drain wiring 77 are electrically connected to the n-type source region 74 and the n-type drain region 75 through contact parts, respectively.
[0055]
FIG. 14 shows a state where an n-channel TLPM 100 and a bipolar transistor are integrated. The bipolar transistor 400 is formed in an n-type well region 62 formed in the p-type semiconductor substrate 31. In bipolar transistor 400, p-type offset region 81 and n-type collector region 83 are formed in n-type well region 62. A p-type base region 84 and an n-type emitter region 85 are formed in the p-type offset region 81. A collector electrode 86, a base electrode 87, and an emitter electrode 88 are electrically connected to the collector region 83, the base region 84, and the emitter region 85, respectively.
[0056]
FIG. 15 shows a state where an n-channel TLPM 100 and a resistance element are integrated. The resistance element 500 is formed in a p-type well region 72 formed in the p-type semiconductor substrate 31. In the resistance element 500, an n-type well region 90 is formed in the p-type well region 72. In the n-type well region 90, high-concentration n-type contact regions 92 and 93 separated by a p-type offset region 91 are formed. Electrodes 94 and 95 are electrically connected to the n-type contact regions 92 and 93.
[0057]
FIG. 16 shows a state in which the n-channel TLPM 100 and the capacitive element are integrated. The capacitive element 600 is formed in an n-type well region 62 formed in the p-type semiconductor substrate 31. In the capacitive element 600, a p-type offset region 96 is formed in the n-type well region 62. A high concentration p-type region 97 is formed in the p-type offset region 96. A capacitance electrode 99 is provided on the high-concentration p-type region 97 through a capacitance insulating film 98.
[0058]
In the above, this invention is not restricted to each embodiment mentioned above, A various change is possible. For example, the backing wiring 14 may be made of a metal other than aluminum or another conductive material as long as the resistance is lower than that of polysilicon. In the embodiment, the first conductivity type is assumed to be p-type and the second conductivity type is assumed to be n-type. Further, the dimensions, resistance values, concentrations, and the like described above are examples, and the present invention is not limited to these. Further, the present invention is not limited to the power MOSFET but can be applied to other power semiconductor elements such as an insulated gate field effect transistor (IGBT).
[0059]
【The invention's effect】
According to the present invention, the resistance of the gate wiring is reduced because the gate electrode is backed by the backing wiring made of a conductive material having a low resistance. Therefore, the transmission speed of the gate voltage is increased, and a semiconductor device that performs a switching operation at high speed can be obtained.
[Brief description of the drawings]
FIG. 1 is a perspective view schematically showing a configuration of a main part of a semiconductor device according to a first embodiment of the present invention;
FIG. 2 is a longitudinal sectional view taken along line II-II in FIG.
FIG. 3 is a longitudinal sectional view taken along line III-III in FIG.
4 is a vertical cross-sectional view taken along the line IV-IV in FIG.
FIG. 5 is a plan view showing a planar layout of the main part of the semiconductor device according to the first embodiment of the present invention;
FIG. 6 is a perspective view schematically showing a configuration of a main part of a semiconductor device according to a second embodiment of the present invention.
FIG. 7 is a plan view showing a planar layout of the main part of the semiconductor device according to the second embodiment of the present invention;
FIG. 8 is a longitudinal sectional view showing a part of another configuration of the semiconductor device according to the invention.
FIG. 9 is a longitudinal sectional view showing a part of still another configuration of the semiconductor device according to the invention.
FIG. 10 is a longitudinal sectional view showing a part of still another configuration of the semiconductor device according to the invention.
FIG. 11 is a longitudinal sectional view showing a part of still another configuration of the semiconductor device according to the invention.
FIG. 12 is a longitudinal sectional view showing a main part of a configuration in which TLPMs having different conductivity types are integrated.
FIG. 13 is a longitudinal sectional view showing a main part of a configuration in which a TLPM and a control MOSFET are integrated.
FIG. 14 is a longitudinal sectional view showing a main part of a configuration in which TLPM and a bipolar transistor are integrated.
FIG. 15 is a longitudinal sectional view showing a main part of a configuration in which a TLPM and a resistance element are integrated.
FIG. 16 is a longitudinal sectional view showing a main part of a configuration in which a TLPM and a capacitive element are integrated.
FIG. 17 is a plan view of an essential part showing an outline of a source wiring, a drain wiring and a gate wiring of a conventional TLPM.
[Explanation of symbols]
11a, 11b trench
14 Lined wiring
15 Source wiring
16 Drain wiring
17 Gate wiring
21 plug
22 Gate electrode
32 Semiconductor layer (well region)
33 Source region
34 Gate insulation film (gate oxide film)
35 Interlayer insulation film
36 Drain region
40 Non-trench etched region
41 Body region
100 Second-conductivity-type power MOSFET (n-channel TLPM)
200 First-conductivity-type power MOSFET (p-channel TLPM)
300,301 Control MOSFET
400 Bipolar Transistor
500 resistance elements
600 capacitive elements

Claims

A plurality of second-conductivity-type power semiconductor elements each having an electrode inside a trench formed so as to form a mesh-like planar pattern in the first-conductivity-type semiconductor layer;
A wiring made of polysilicon extending in the first direction and electrically connected to the electrode;
A backing wiring made of a conductive material having a smaller resistance than polysilicon, which is provided along the wiring and is electrically connected to the wiring;
A semiconductor device comprising:

2. The semiconductor device according to claim 1, wherein the wiring and the backing wiring are provided at a pitch equal to a pitch of a portion of the trench extending in the first direction.

The wiring and the backing wiring are provided with a pitch larger than the pitch of the trench extending in the first direction, and a non-trench etching region is provided across the wiring at a predetermined pitch. 2. The semiconductor device according to claim 1, wherein the electrodes of cells adjacent in the second direction are connected to each other through a side portion of the non-trench etching region.

A plurality of first-conductivity-type power semiconductor elements having a second electrode inside a second trench formed so as to form a mesh-like planar pattern in the second-conductivity-type second semiconductor layer;
A second wiring made of polysilicon extending in a first direction and electrically connected to the second electrode;
A second backing wiring made of a conductive material having a lower resistance than polysilicon, which is provided along the second wiring and is electrically connected to the second wiring;
The semiconductor device according to claim 1, further comprising:

The said 2nd wiring and the said 2nd backing wiring are provided with the same pitch as the pitch of the part extended in the said 1st direction of the said 2nd trench. Semiconductor device.

The second wiring and the second backing wiring are provided at a pitch larger than a pitch of a portion of the second trench extending in the first direction, and the second wiring is set to a predetermined width. A second non-trench etching region that crosses at a pitch is provided, and the second electrodes of cells adjacent in the second direction are connected to each other through the side of the second non-trench etching region. The semiconductor device according to claim 4, wherein the semiconductor device is a semiconductor device.

The semiconductor device according to claim 1, wherein MOSFETs for controlling the power semiconductor elements are integrated on the same semiconductor substrate together with the power semiconductor elements.

8. The semiconductor device according to claim 1, wherein a bipolar transistor is integrated on the same semiconductor substrate together with the power semiconductor element.

The semiconductor device according to claim 1, further comprising a resistance element integrated on the same semiconductor substrate together with the power semiconductor element.

10. The semiconductor device according to claim 1, further comprising a capacitor element integrated on the same semiconductor substrate together with the power semiconductor element.

A source region of the second conductivity type is provided below the trench along the bottom of the trench formed so as to form a mesh-like planar pattern in the first conductivity type semiconductor layer, and is formed on the side of the trench. A drain region of the second conductivity type is provided in the surface region of the semiconductor layer, a gate electrode is provided inside the trench through a gate insulating film, and the trench extends in a first direction. A plurality of second-conductivity-type power MOSFETs configured such that a plug is provided inside the gate electrode through an interlayer insulating film, and the plug is electrically connected to the source region at the bottom of the trench;
A source wiring provided along the first direction and electrically connected to the plug;
A drain wiring provided along the first direction and electrically connected to the drain region;
A gate wiring made of polysilicon provided along the first direction and electrically connected to the gate electrode;
A backing wiring made of a conductive material having a lower resistance than polysilicon, which is provided along the gate wiring and is electrically connected to the gate wiring;
A semiconductor device comprising:

12. The semiconductor device according to claim 11, further comprising a first conductivity type body region surrounding the source region.

13. The semiconductor device according to claim 11, wherein the gate wiring and the backing wiring are provided at the same pitch as the pitch of the source wiring.

The gate wiring and the backing wiring are provided at a pitch larger than the pitch of the source wiring, and a non-trench etching region is provided across the gate wiring at a predetermined pitch. 13. The semiconductor device according to claim 11, wherein the gate electrodes of cells adjacent in the second direction are connected to each other through the portion.

A second conductivity type second layer is formed below the second trench along the bottom of the second trench formed in the second conductivity type second semiconductor layer so as to form a mesh-like planar pattern. A source region is provided, and a second drain region of the first conductivity type is provided in a surface region of the second semiconductor layer along a side portion of the second trench, and is provided inside the second trench. A second gate electrode is provided via a second gate insulating film, and an interlayer insulating film is interposed inside the second gate electrode along a portion extending in the first direction of the second trench. A plurality of first conductivity type power MOSFETs configured to be electrically connected to the second source region at the bottom surface of the second trench;
A second source wiring provided along the first direction and electrically connected to the second plug;
A second drain wiring provided along the first direction and electrically connected to the second drain region;
A second gate wiring made of polysilicon provided along the first direction and electrically connected to the second gate electrode;
A second backing wiring made of a conductive material having a lower resistance than polysilicon, which is provided along the second gate wiring and electrically connected to the second gate wiring;
The semiconductor device according to claim 11, further comprising:

The semiconductor device according to claim 15, further comprising a second body region of a second conductivity type surrounding the second source region.

17. The semiconductor device according to claim 15, wherein the second gate wiring and the second backing wiring are provided at the same pitch as that of the second source wiring.

The second gate wiring and the second backing wiring are provided at a pitch larger than the pitch of the second source wiring, and a second non-crossing across the second gate wiring at a predetermined pitch. A trench etching region is provided, and second gate electrodes of cells adjacent in the second direction are connected to each other through a side portion of the second non-trench etching region. Item 15. The semiconductor device according to Item 15 or 16.

A drain region of the second conductivity type is provided below the trench along the bottom of the trench formed so as to form a mesh-like plane pattern in the first conductivity type semiconductor layer, and is formed on the side of the trench. A source region of the second conductivity type is provided in the surface region of the semiconductor layer, a gate electrode is provided inside the trench through a gate insulating film, and the trench extends in a first direction. A plurality of second-conductivity-type power MOSFETs having a configuration in which a plug is provided inside the gate electrode through an interlayer insulating film, and the plug is electrically connected to the drain region at the bottom of the trench;
A drain wiring provided along the first direction and electrically connected to the plug;
A source wiring provided along the first direction and electrically connected to the source region;
A gate wiring made of polysilicon provided along the first direction and electrically connected to the gate electrode;
A backing wiring made of a conductive material having a lower resistance than polysilicon, which is provided along the gate wiring and is electrically connected to the gate wiring;
A semiconductor device comprising:

20. The semiconductor device according to claim 19, wherein the gate wiring and the backing wiring are provided at the same pitch as that of the drain wiring.

The gate wiring and the backing wiring are provided at a pitch larger than the pitch of the drain wiring, and a non-trench etching region is provided across the gate wiring at a predetermined pitch. The semiconductor device according to claim 19, wherein the gate electrodes of cells adjacent in the second direction are connected to each other through the portion.

The second conductivity type second semiconductor layer is formed under the second trench along the bottom of the second trench formed in the second conductivity type second semiconductor layer so as to form a mesh-like planar pattern. A drain region is provided, and a second source region of the first conductivity type is provided in a surface region of the second semiconductor layer along a side portion of the second trench, and is provided inside the second trench. A second gate electrode is provided via a second gate insulating film, and an interlayer insulating film is interposed inside the second gate electrode along a portion extending in the first direction of the second trench. A plurality of first conductivity type power MOSFETs configured to be electrically connected to the second drain region at the bottom surface of the second trench;
A second drain wiring provided along the first direction and electrically connected to the second plug;
A second source wiring provided along the first direction and electrically connected to the second source region;
A second gate wiring made of polysilicon provided along the first direction and electrically connected to the second gate electrode;
A second backing wiring made of a conductive material having a lower resistance than polysilicon, which is provided along the second gate wiring and electrically connected to the second gate wiring;
The semiconductor device according to any one of claims 11 to 14 and claims 19 to 21, further comprising:

23. The semiconductor device according to claim 22, wherein the second gate wiring and the second backing wiring are provided at the same pitch as the pitch of the second drain wiring.

The second gate wiring and the second backing wiring are provided at a pitch larger than the pitch of the second drain wiring, and a second non-crossing across the second gate wiring at a predetermined pitch. A trench etching region is provided, and second gate electrodes of cells adjacent in the second direction are connected to each other through a side portion of the second non-trench etching region. Item 23. The semiconductor device according to Item 22.

25. The semiconductor device according to claim 11, wherein a MOSFET for controlling the power MOSFET is integrated on the same semiconductor substrate together with the power MOSFET.

26. The semiconductor device according to claim 11, wherein a bipolar transistor is integrated on the same semiconductor substrate together with the power MOSFET.

27. The semiconductor device according to claim 11, wherein a resistor element is integrated on the same semiconductor substrate together with the power MOSFET.

The semiconductor device according to claim 11, further comprising a capacitor element integrated on the same semiconductor substrate together with the power MOSFET.