JP2005006188A - Crc computation method and crc computing unit - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a CRC computing unit with improved speed of computation by performing multiplication and addition for degree adjustment, after conducting a division operation on each input data in parallel based on a CRC (Cyclic Redundancy Check) generating polynomial for data inputted in parallel. <P>SOLUTION: A configuration of a CRC computing unit 1 for a case when three inputs of divided received polynomials are in parallel comprises division processing units 11, 12 and 13 for conducting division for each received polynomial inputted based on a CRC generating polynomial, multiplication processing units 14 and 15 for conducting multiplication for a remainder as a result of each division to adjust the degree of the received polynomials, and an addition processing unit 16 for conducting addition of remainders performed degree adjustment. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００６】
【非特許文献１】
「符号理論」電子情報通信学会（ｐ．１１８）
【特許文献１】
特開平８−３３０９７６号公報
【０００７】
【発明が解決しようとする課題】
従来のＣＲＣ演算は、受信多項式を高次より順に除算回路へ入力していくために、処理するのに符号長分のステップ数を要し、遅延時間が大きいという問題があった。また、複数ある受信多項式ブロックに対し除算を行う場合に、受信多項式の高次から除算を行う必要があるため、低次の受信多項式ブロックは高次の演算が終了しなければ開始できない。そのため、受信信号に対するＣＲＣ演算を行う処理遅延は、全符号に対する除算分だけ要していた。
【０００８】
そこで、ＣＲＣ演算を並列化し演算を高速化する方法が提案されているが、受信多項式ブロックに予め乗算してから除算処理を行う方法であって、並列化した１ブロックが大きくなる場合に、メモリ等の制約からデータに乗算を行うことが困難であることから、分割する１ブロックの大きさに制限が加わり、１ブロックの大きさが変化する場合などに対応することも困難である。逆に１ブロックを小さくした場合には、符号長が長い場合に並列化数が増え、回路規模が大きくなってしまう。また、ＣＲＣ演算を行う多項式が１ビットずつ並列に入力される場合などは、読み出すデータ・サイズ単位まで情報を保持する必要もある。
【０００９】
また、ターボ符号とＣＲＣ符号の連接符号を用い、複数の受信多項式がある場合に、ターボ復号演算の最後にデータ多項式の並べ替えをする必要があり、全データに対する復号が完了しなければＣＲＣ演算を開始できない。仮に復号順序を入れ替えたターボ復号を適用したとしても、受信多項式が複数ある場合には低次の受信多項式に対する除算は高次の演算終了を待たなければならず、全符号に対する除算分だけの処理時間を要するという課題があった。
【００１０】
この発明は以上のような課題を解消するためになされたもので、並列入力されるデータに対するＣＲＣ生成多項式に基づく除算操作を、夫々の入力データに並列に行った後、次数調整の乗算と加算を行うことで演算の高速化を図ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係るＣＲＣ演算方法では、受信多項式が複数ブロックに分割されて並列に入力され、ＣＲＣの生成多項式に基づいた除算操作を夫々の受信多項式に対し並列に行い、当該除算操作の結果に受信多項式ブロックの次数を調整する乗算を行った後、当該乗算結果の夫々を加算し、受信多項式に対するＣＲＣ結果を得るものである。
【００１２】
この発明に係るＣＲＣ演算方法では、受信多項式を複数の受信多項式ブロックに分割して、ＣＲＣの生成多項式に基づいた除算操作を並列に行い、当該除算操作の結果に受信多項式ブロックの次数を調整する乗算を行った後、当該乗算結果の夫々を加算して、全受信多項式に対するＣＲＣ結果を得るものである。
【００１３】
この発明に係るＣＲＣ演算装置では、並列に入力される受信データに対応して、ＣＲＣの生成多項式に基づいた複数の除算回路と、剰余の次数を調整する乗算を行う乗算器と、加算を行う加算器とを備えるものである。
【００１４】
この発明に係るＣＲＣ演算方法は、情報系列が複数ブロックに分割されて並列に入力され、ＣＲＣの生成多項式に基づいた除算操作を夫々の情報系列ブロックに対し並列に行い、当該除算操作の結果に情報系列ブロックの次数を調整する乗算を行った後、当該乗算結果の夫々を加算し、ＣＲＣ検査ビットを生成するものである。
【００１５】
この発明に係るＣＲＣ演算方法は、情報系列を複数ブロックに分割して、ＣＲＣの生成多項式に基づいた除算操作を並列に行い、当該除算操作の剰余に各ブロックの次数を合わせる乗算と加算を行うことで、ＣＲＣ検査ビットを得るものである。
【００１６】
この発明に係るＣＲＣ演算装置は、情報系列を複数ブロックに分割する分割処理手段と、ＣＲＣの生成多項式に基づいた複数の除算手段と、剰余の次数を調整する乗算を行う乗算手段と、前記乗算手段による乗算結果の加算を行う加算手段とを備えるものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
この発明に係る実施の形態１について、図１および図２を参照して説明する。なお、図１は実施の形態１に係るＣＲＣ演算装置１の回路構成を示す図であり、図２はこのＣＲＣ演算装置１の動作を示すブロック図である。
【００１８】
この発明のＣＲＣ演算方法によるＣＲＣ演算の並列化は、以下に示す多項式の除算方法に基づいている。ＣＲＣ演算で求めるべき値は多項式ｆ（ｘ）に対する生成多項式ｇ（ｘ）による剰余ｚ（ｘ）であり、式（２）で表すことができる。
【数２】

ここで、多項式ｆ（ｘ）を式（３）のように展開する。
【数３】

【００１９】
式（３）は多項式ｆ（ｘ）をｍ分割したと見ることもでき、分割された１ブロックの大きさはＮである。さらに、多項式ブロックｆ_ｉ（ｘ）とべき乗ｘ^Ｎの生成多項式ｇ（ｘ）による剰余を式（４）、式（５）で表すと
【数４】

【数５】

式（３）の生成多項式ｇ（ｘ）の剰余は式（４）、式（５）を用いて、式（６）と表すことができ、多項式ｆ（ｘ）の剰余ｚ（ｘ）は式（７）となる。
【数６】

【数７】

【００２０】
式（７）より、分割した多項式ブロックの各剰余ｚ_ｉ（ｘ）に次数を調整するｙ（ｘ）の乗算を行い、それらを加算すれば、全多項式ｆ（ｘ）の生成多項式ｇ（ｘ）の剰余ｚ（ｘ）を得ることがわかる。
【００２１】
つぎに、上述したことをＣＲＣ演算に適用し、具体例について述べる。実施の形態１は並列入力した受信データに対し、除算を並列に行うことを目的としている。図１に示すＣＲＣ演算装置１は、受信多項式の入力が３つ並列した場合の構成例で、入力した各受信多項式に対し、ＣＲＣ生成多項式に基づいた除算を行う除算処理部１１、１２、１３、夫々の除算結果である剰余に対し、受信多項式の次数を調整する乗算を行う乗算処理部１４、１５、次数調整を行った剰余の加算を行う加算処理部１６を備えている。
【００２２】
実施の形態１のＣＲＣ演算装置１は、入力された複数の受信多項式ブロックに対し、夫々に並列に除算処理を行い、その結果に乗算および加算を行うことで、ＣＲＣ演算結果を得るＣＲＣ演算装置である。なお、各除算処理部１１〜１３を構成する除算回路はシフトレジスタで構成し、乗算処理部１４、１５を構成する乗算器は排他的論理和回路を用いた生成多項式を法とするＧＦ（２）上の乗算回路を備えている。
【００２３】
次にＣＲＣ演算装置１の動作について説明する。図２はＣＲＣ演算装置１の動作を示すブロック図であり、例として符号が３分割されている場合を示している。この動作は大略次の４つの行程で行われる。
【００２４】
第一行程．
分割された受信多項式ｆ_０（ｘ）２１、ｆ_１（ｘ）２２、ｆ_２（ｘ）２３を、本ＣＲＣ演算装置１に並列に入力する。各受信多項式ｆ_０（ｘ）２１、ｆ_１（ｘ）２２、ｆ_２（ｘ）２３と、全受信多項式の関係は式（３）で表されるものである。
【００２５】
第二行程．
各受信多項式ｆ_０（ｘ）２１、ｆ_１（ｘ）２２、ｆ_２（ｘ）２３を夫々の高次から順に除算回路に入力することで、除算処理２４、２５、２６を並列に行う。各受信多項式ブロックのデータを全て入力し終えた時点で、各除算処理２４〜２５の回路を構成するシフトレジスタの状態は、各ブロックの生成多項式ｇ（ｘ）による剰余を示しており、結果は式（４）で示す剰余ｚ_ｉ（ｘ）〔ｚ_０（ｘ）２７、ｚ_１（ｘ）２８、ｚ_２（ｘ）２９〕として読み出す。
【００２６】
第三行程．
第二行程で求めた剰余ｚ_ｉ（ｘ）に対し、次数を合わせるためにｙ（ｘ）３０との乗算処理３１、３２、３３を式（７）に従って行う。ｙ（ｘ）３０は受信多項式の１ブロックの大きさＮが決まれば求めることができるので、予め計算しておく。
【００２７】
本来、シフトレジスタでｆ_ｉ（ｘ）・ｘ^ｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第二行程の演算ではＮ回分の演算しか行っていないため、剰余ｚ_ｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘ^Ｎの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）３０を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚ_ｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）３０を剰余ｚ_ｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００２８】
第四行程．
最後に、第三行程で行ったすべての乗算の結果を、式（７）に示すように加算処理３４を行えば、式（２）に示すＣＲＣ演算結果３５であるｚ（ｘ）を得ることができる。
【００２９】
以上説明したように、この実施の形態１によれば、除算処理を分割して並列に行うことにより、低次の受信多項式ブロックは高次ブロックの除算の終了を待つ必要がなく、処理を高速化し、各復号において受信多項式が高次より順に出力されるならば、各結果を逐次除算回路に入力することで、復号と同時にＣＲＣ演算を行うことも可能にする効果がある。
【００３０】
また、各受信多項式ブロックに対し、先に除算を行ってから乗算を行うために、乗算は生成多項式の次数未満の多項式の乗算となり、各受信多項式ブロックの大きさが大きい場合や変化する場合などにも大きなメモリや回路を必要とせず、回路規模を小さくできる効果がある。
【００３１】
実施の形態２．
この発明に係る実施の形態２について、図３および図４を参照して説明する。なお、図３は実施の形態２に係るＣＲＣ演算装置２の回路構成を示す図であり、図４はこのＣＲＣ演算装置２の動作を示すブロック図である。
【００３２】
実施の形態２は実施の形態１とは異なり、受信多項式を分割することでＣＲＣ演算を並列化することを目的としている。図３は実施の形態２のＣＲＣ演算装置２を示しており、受信多項式を３分割した場合の構成例である。受信多項式を式（３）に従って複数ブロックに分割する分割処理部４１と、ＣＲＣ生成多項式に基づいた除算を行う除算処理部４２、４３、４４と、除算結果である剰余に対し、次数調整の乗算を行う乗算処理部４５、４６と、それらの加算を行う加算処理部４７を備えている。実施の形態２は、入力された受信多項式を複数ブロックに分割し、夫々に除算処理を行い、結果に乗算および加算を行うことで、ＣＲＣ結果を得るＣＲＣ演算装置である。
【００３３】
なお、受信多項式を分割する際にはメモリから読み出すアドレスを分割に応じて制御し、各除算処理部４２〜４４の除算回路はシフトレジスタで構成し、乗算器は排他的論理和回路を用いた生成多項式を法とするＧＦ（２）上の乗算回路を備えている。
【００３４】
次にＣＲＣ演算装置２の動作について説明する。図４はＣＲＣ演算装置２の動作を示すブロック図であり、例として符号が３分割されている場合を示している。この動作は大略次の５つの行程で行われる。
【００３５】
第一行程．
複数の除算回路を備えた装置に受信多項式ｆ（ｘ）５１を入力し、除算回路の個数と同数となるように式（３）に応じて分割処理５２をする。
【００３６】
第二行程．
分割された受信多項式ｆ_０（ｘ）５３、ｆ_１（ｘ）５４、ｆ_２（ｘ）５５を、夫々の除算回路に並列に入力する。
【００３７】
第三行程．
各受信多項式ｆ_０（ｘ）５３、ｆ_１（ｘ）５４、ｆ_２（ｘ）５５を夫々の高次から順に除算回路に入力することで、各除算処理５６、５７、５８を並列に行う。各受信多項式ブロックのデータを全て入力し終えた時点で、各除算処理５６〜５８の回路を構成するシフトレジスタの状態は、各ブロックの生成多項式ｇ（ｘ）による剰余を示しており、結果は式（４）で示す剰余ｚ_ｉ（ｘ）〔ｚ_０（ｘ）５９、ｚ_１（ｘ）６０、ｚ_２（ｘ）６１〕として読み出す。
【００３８】
第四行程．
第三行程で求めた剰余ｚ_ｉ（ｘ）に対し、次数を合わせるためにｙ（ｘ）６２との乗算処理６３、６４、６５を式（７）に従って行う。ｙ（ｘ）６２は受信多項式の１ブロックの大きさＮが決まれば求めることができるので、予め計算しておく。
【００３９】
本来、シフトレジスタでｆ_ｉ（ｘ）・ｘ^ｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第三行程の演算ではＮ回分の演算しか行っていないため、剰余ｚ_ｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘ^Ｎの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）６２を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚ_ｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）６２を剰余ｚ_ｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００４０】
第五行程．
最後に、第四行程で行ったすべての乗算の結果を、式（７）に示すように加算処理６６を行えば、式（２）に示すＣＲＣ演算結果６７であるｚ（ｘ）を得ることができる。
【００４１】
以上説明したように、この実施の形態２によれば、入力された受信多項式を分割して除算を行い、分割された低次の受信多項式ブロックに関するＣＲＣ演算を高次の演算が終わるのを待つ必要がないことから、演算を高速処理できる効果がある。
【００４２】
実施の形態３．
この発明に係る実施の形態３について、図５〜図７を参照して説明する。なお、図５は実施の形態３に係るＣＲＣ演算装置３の回路構成を示す図であり、図６はこのＣＲＣ演算装置３で用いるターボ復号部の構成を示す図であり、図７はこのＣＲＣ演算装置３の動作を示す図である。
【００４３】
実施の形態３のＣＲＣ演算装置３は、複数ある受信系列に対しターボ復号を並列に行って、その後ＣＲＣで残留誤りを検出する場合に演算の高速化を目的としている。図５はＣＲＣ演算装置３の構成図で、２つに並列化した場合を例に示しており、ターボ復号を行うターボ復号部７１、７２と、ＣＲＣ生成多項式に基づく除算を行う除算処理部７３、７４と、各除算結果に次数調整の乗算を行う乗算処理部７５と、それらの加算を行う加算処理部７６を備えている。
【００４４】
なお、除算処理部７３、７４を構成する除算回路はシフトレジスタで構成し、乗算器は排他的論理和回路を用いた生成多項式を法とするＧＦ（２）上の乗算回路を備えている。
【００４５】
また、ターボ復号には復号演算順序を入れ替えたターボ復号方法を用いれば、さらに高速に演算処理することができる。順序を入れ替えたターボ復号とは、インターリーブした受信系列の尤度を計算する第二要素復号器の演算を先に、インターリーブしていない受信系列の尤度を計算する第一要素復号器の演算を後から行い、各要素復号器における情報ビット数ｎに対するパスメトリック計算を、時点ｎから１に向かう後向きパスメトリック計算を先に、時点１からｎに向かう前向きパスメトリック計算を後から行うターボ復号方法である。
【００４６】
このターボ復号方法は、図６に示す通り、まず、入力データをインターリーバ８１でインターリーブしてから第二要素復号器８４で復号し、次にデインターリーバ８７でデインターリーブして第一要素復号器８９で復号する。この処理を第一要素復号器９１まで行うことで、ターボ復号の繰り返し演算の最終回がインターリーブされていない状態の時点１からｎに向かってパスメトリックを計算するために、復号結果が受信多項式の高次より出力されることである。こうすることで、復号結果は受信多項式の高次より降順に出力されることとなり、結果を随時ＣＲＣ演算部９２へ入力することが可能となる。
【００４７】
なお、図６において、第二要素復号器８４〜８６の記号「％」はインターリーブした系列の復号処理を表し、第一要素復号器８９〜９１の記号「♯」はインターリーブされていない系列の復号処理を表し、記号「％」および「♯」に続く数字はターボ復号繰り返し数を表す。例えば♯２はターボ復号繰り返しが２回目で、インターリーブされていない系列の復号処理を表している。
【００４８】
次にＣＲＣ演算装置３の動作について説明する。図７はＣＲＣ演算装置３の動作を示すブロック図であり、例として２分割されている場合を示している。この動作は大略次の４つの行程で行われる。
【００４９】
第一行程．
受信系列を第一ターボ復号器１０１、および第二ターボ復号器１０２に入力して、並列に復号を行う。順序を入れ替えたターボ復号方法を用いている場合には、復号結果は受信多項式ｆ_０（ｘ）１０３、ｆ_１（ｘ）１０４の高次より降順に復号結果が１ビットずつ出力される。
【００５０】
第二行程．
第一行程で高次より１ビットずつ出力される受信多項式ｆ_０（ｘ）１０３、ｆ_１（ｘ）１０４を夫々除算回路１０５、除算回路１０６に随時、入力することで、各除算を並列処理する。さらにターボ復号結果をすぐに除算回路に入力することから、ターボ復号の最終回と除算も並列化することができる。ターボ復号が終わり、各受信多項式ブロックを全て入力し終えた時点で、各除算回路１０５、１０６を構成するシフトレジスタの状態は、各ブロックの生成多項式ｇ（ｘ）による剰余を示している。つぎに式（４）に示す剰余ｚ_ｉ（ｘ）〔ｚ_０（ｘ）１０７、ｚ_１（ｘ）１０８〕を読み出す。
【００５１】
第三行程．
第二行程で求めた剰余ｚ_ｉ（ｘ）に対し、次数を合わせるためにｙ（ｘ）１０９との乗算処理１１０を式（７）に従って行う。ｙ（ｘ）１０９は受信多項式の１ブロックの大きさＮが決まれば求めることができるので、予め計算しておく。
【００５２】
本来、シフトレジスタでｆ_ｉ（ｘ）・ｘ^ｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第二行程の演算ではＮ回分の演算しか行っていないため、剰余ｚ_ｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘ^Ｎの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）１０９を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚ_ｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）１０９を剰余ｚ_ｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００５３】
第四行程．
最後に、第三行程で行ったすべての乗算の結果を、式（７）に示すように加算処理１１１を行えば、式（２）に示すＣＲＣ演算結果１１２であるｚ（ｘ）を得ることができる。
【００５４】
以上説明したように、この実施の形態３によれば、並列化したＣＲＣ演算と復号順序を入れ替えたターボ復号方法を組み合わせることで、複数入力の受信多項式に対し、ターボ復号最終回のインターリーブしていない場合の復号とＣＲＣ演算が同時に行えることになり、ＣＲＣ演算による遅延時間を大幅に削減可能で、ターボ復号終了後、次数調整の乗算と加算による遅延時間のみでＣＲＣ結果を得ることができ、演算を高速処理できる効果がある。
【００５５】
実施の形態４．
この発明に係る実施の形態４について、図８〜図１０を参照して説明する。なお、図８は実施の形態４に係るＣＲＣ演算装置４の構成を示すブロック図であり、図９は図８に示すＣＲＣ結果算出部の構成を示す図であり、図１０はこのＣＲＣ演算装置４の動作の流れを示すフローチャートである。
【００５６】
実施の形態４のＣＲＣ演算装置４は、図８および図９に示すように、複数ある受信系列に対しターボ復号を並列に行いながらＣＲＣ演算を行い、ターボ復号繰り返し回数を制御する場合である。ＣＲＣ演算装置４は２つに並列化した場合を例に示しており、ターボ復号を行う第一ターボ復号器１２１、および第二ターボ復号器１２２で構成する。また、第一ターボ復号器１２１の出力からＣＲＣ生成多項式に基づいて剰余ｚ_０（ｘ）１２５を算出する除算回路１２３、第二ターボ復号器１２２の出力から剰余ｚ_１（ｘ）１２６を算出する除算回路１２４が備わり、さらに、剰余ｚ_１（ｘ）１２６に次数調整の乗算処理１２９を行い、この処理結果と剰余ｚ_０（ｘ）１２５を加算処理１３０してＣＲＣ結果を算出し、このＣＲＣ結果に基づいて誤り判定を行うＣＲＣ結果算出部１２７が備わる。ＣＲＣ結果算出部１２７には誤り判定部１３１が備わり、誤り判定部１３１によってＣＲＣ結果から誤りの有無を判定し、判定後ターボ復号繰り返し演算の制御信号を出すものである。
【００５７】
ターボ復号には順序を入れ替えたターボ復号を適用すると、処理をさらに高速化することができる。順序を入れ替えたターボ復号とは、インターリーブした受信系列の尤度を計算する第二要素復号器８４の演算を先に、インターリーブしていない受信系列の尤度を計算する第一要素復号器８９の演算を後から行い、第二要素復号器８４、および第一要素復号器８９における情報ビット数ｎに対するパスメトリック計算を、時点ｎから１に向かう後向きパスメトリック計算を先に、時点１からｎに向かう前向きパスメトリック計算を後から行うターボ復号方法である。
【００５８】
なお、ＣＲＣ結果算出部１２７はＣＲＣ演算結果から、誤りの有無を判定して繰り返し制御信号を出す。繰り返し制御信号はターボ復号繰り返し演算に反映され、誤りがなければ復号を止め、あれば繰り返し復号を続ける。また、除算回路１２３、および除算回路１２４はシフトレジスタで構成し、ＣＲＣ結果算出部１２７は乗算器として排他的論理和回路を用いた生成多項式を法とするＧＦ（２）上の乗算回路を備えている。
【００５９】
次にＣＲＣ演算装置４の動作について説明する。図１０はＣＲＣ演算装置４の動作の流れを示すフローチャートであり、例として２分割されている場合を示している。この動作は大略次の４つの行程で行われる。
【００６０】
第一行程．
受信系列を第一ターボ復号器１２１と第二ターボ復号器１２２に夫々入力する（ステップＳＴ１０１、ステップＳＴ１０２）。
【００６１】
第二行程．
つぎに第一ターボ復号器１２１による復号とＣＲＣ演算の一部である除算を行い（ステップＳＴ１０３）、第二ターボ復号器１２２による復号とＣＲＣ演算の一部である除算を行う（ステップＳＴ１０４）。復号と除算は同時に行うため、図１０のフローチャートでは合わせて記している。また、ステップＳＴ１０３とステップＳＴ１０４は同時に行われる。
【００６２】
第一ターボ復号器１２１と第二ターボ復号器１２２では、まずインターリーブした状態の復号を行い、次にインターリーブされていない状態の復号を行う。インターリーブされていない状態の復号結果は、受信多項式の高次より降順に出力されるため、その結果を随時、除算回路１２３、除算回路１２４へ入力する。復号結果を随時除算回路へ入力することで除算とターボ復号を並列に行うことができ、復号が終了すれば除算も終了することになる。
【００６３】
第三行程．
除算回路１２３、１２４を構成するシフトレジスタの状態は、各ブロックの生成多項式ｇ（ｘ）による剰余を示しており、その結果、式（４）で表すに示すｚ_ｉ（ｘ）［ｚ_０（ｘ）１２５、ｚ_１（ｘ）１２６］を読み出し、ＣＲＣ結果算出部１２７へ入力する。ＣＲＣ結果算出部１２７では、第二行程で求めた各除算結果ｚ_ｉ（ｘ）に対し、剰余の次数を合わせるために式（５）で示すｙ（ｘ）１２８との乗算と加算を行ってＣＲＣ結果を算出し（ステップＳＴ１０５）、誤り判定部１３１で誤りの有無を判断して（ステップＳＴ１０６）、ターボ復号繰り返し演算の制御信号を出す。この間に要する処理時間は乗算と加算、誤りを判定する数クロックのみである。なお、ｙ（ｘ）１２８は１つの受信多項式ブロックの大きさＮが決まれば、求めることができるので、予め計算しておく。
【００６４】
本来、シフトレジスタでｆ_ｉ（ｘ）・ｘ^ｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第二行程の演算ではＮ回分の演算しか行っていないため、剰余ｚ_ｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘ^Ｎの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）１２８を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚ_ｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）１２８を剰余ｚ_ｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００６５】
第四行程．
ステップＳＴ１０６で誤りがあればステップＳＴ１０３、ステップＳＴ１０４からターボ復号を繰り返し、一方、誤りがなければ復号結果を出力する（ステップＳＴ１０７）。なお、繰り返しの最大回数を設定しておき、繰り返し演算を所定回数で打ち切るようにしておいてもよい。
【００６６】
以上説明したように、この実施の形態４によれば、ターボ復号繰り返し回数をＣＲＣ演算結果から制御する場合に、ＣＲＣ演算並列化と復号順序を入れ替えたターボ復号方法を組み合わせることにより、ＣＲＣ演算による遅延時間を受信多項式ブロックの次数を調整する乗算と加算および誤り判定のみにし、従来よりも短い遅延時間で繰り返し回数制御を行うことが可能となり、制御を高速にできる効果がある。
【００６７】
実施の形態５．
この発明に係る実施の形態５について、図１１および図１２を参照して説明する。なお、図１１は実施の形態５に係るＣＲＣ演算装置５の回路構成を示す図であり、図１２はこのＣＲＣ演算装置５の動作を示すブロック図である。
【００６８】
実施の形態５のＣＲＣ演算装置５は、高速にＣＲＣ検査ビットを得ることを目的としている。図１１は実施の形態５のＣＲＣ演算装置５の構成を示しており、３分割した場合の例であって、情報系列を式（３）に従って複数ブロックに分割する分割処理部１４１、ＣＲＣ生成多項式による除算を行う除算処理部１４２、１４３、１４４、式（７）に従い剰余の次数を調整する乗算を行う乗算処理部１４５、１４６、それらの加算を行う加算処理部１４７を備えている。情報系列を入力して分割し、夫々の情報系列に対し除算を並列に処理して、乗算、加算を行うことでＣＲＣ検査ビットを生成するＣＲＣ演算装置である。
【００６９】
次にＣＲＣ演算装置５の動作について説明する。図１２はＣＲＣ演算装置５を示すブロック図であり、例として３分割した場合を示している。この動作は大略次の５つの行程で行われる。
【００７０】
第一行程．
複数の除算回路を備えた装置に情報系列ｆ（ｘ）１５１を入力し、除算回路の個数と同数に式（３）に応じて分割処理１５２する。
【００７１】
第二行程．
分割された情報系列ブロックｆ_０（ｘ）１５３、ｆ_１（ｘ）１５４、ｆ_２（ｘ）１５５を、夫々の情報系列ブロックの高次より順に入力する。
【００７２】
第三行程．
各情報系列ブロックｆ_０（ｘ）１５３、ｆ_１（ｘ）１５４、ｆ_２（ｘ）１５５を夫々の高次から順に除算回路に入力することで、各除算処理１５６、１５７、１５８を並列に行う。各情報系列ブロックのデータを全て入力し終えた時点で、各除算処理１５６〜１５８の回路を構成するシフトレジスタの状態は、各ブロックの生成多項式ｇ（ｘ）による剰余を示しており、結果は式（４）で示す剰余ｚ_ｉ（ｘ）〔ｚ_０（ｘ）１５９、ｚ_１（ｘ）１６０、ｚ_２（ｘ）１６１〕として読み出す。
【００７３】
第四行程．
第三行程で求めた剰余ｚ_ｉ（ｘ）に対し、次数を合わせるためにｙ（ｘ）１６２との乗算処理１６３、１６４、１６５を式（７）に従って行う。ｙ（ｘ）１６２は情報系列ブロックの１ブロックの大きさＮが決まれば求めることができるので、予め計算しておく。
【００７４】
本来、シフトレジスタでｆ_ｉ（ｘ）・ｘ^ｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第三行程の演算ではＮ回分の演算しか行っていないため、剰余ｚ_ｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘ^Ｎの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）１６２を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚ_ｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）１６２を剰余ｚ_ｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００７５】
第五行程．
最後に、第四行程で行ったすべての乗算の結果を、式（７）に示すように加算処理１６６を行えば、ＣＲＣ検査ビット１６７であるｚ（ｘ）を得ることができる。
【００７６】
以上説明したように、この実施の形態５によれば、ＣＲＣ検査ビットを付加する処理を分割して並列化して行うことにより、演算を高速処理できる効果がある。
【００７７】
実施の形態６．
この発明に係る実施の形態６について、図１３〜図１５を参照して説明する。なお、図１３は実施の形態６に係るＣＲＣ演算装置６の回路構成を示す図であり、図１４は図１３のＣＲＣ検査ビット生成部の構成を示す図であり、図１５はこのＣＲＣ演算装置６の一部を示す構成図である。
【００７８】
実施の形態６は、情報系列からＣＲＣ検査ビットを生成し、ＣＲＣ検査ビットを付加した情報系列に対して符号分割を行い、分割された夫々の系列に対して別々にターボ符号化する場合を仮定している。実施の形態６のＣＲＣ演算装置６は上記の場合に、ＣＲＣ検査ビット生成および符号化の処理を高速化することを目的としている。図１３は実施の形態６の構成図を示しており、情報系列を符号分割の規則に従って分割する分割処理部１７１と、各分割符号に対し除算を行う除算処理部１７２、除算処理部１７３と、除算結果に対し乗算と加算を行ってＣＲＣ検査ビットを生成するＣＲＣ検査ビット生成部１７４と、ターボ符号化するターボ符号化部１７５、ターボ符号化部１７６を備えている。このＣＲＣ演算装置６は情報系列を符号分割の規則に従って分割し、除算を並列して行い、剰余からＣＲＣ検査ビットを算出して付加するＣＲＣ演算装置である。なお、除算処理部１７２、１７３の除算回路はシフトレジスタで構成し、乗算器は排他的論理和回路を用いた生成多項式を法とするＧＦ（２）上の乗算回路を備えている。
【００７９】
次にＣＲＣ演算装置６の動作について説明する。ここでは、例として２分割されている場合を示している。この動作は大略次の４つの行程で行われる。
【００８０】
第一行程．
まず、図１３に示すように情報系列を分割処理部１７１に入力し、符号分割の規則に従って分割処理を行う。本来、ＣＲＣ検査ビットを付加してから符号分割を行うため、図１５に示すようにＣＲＣ検査ビット長を含めた大きさで分割する必要がある。このときに、符号分割における調整ビット１９６は付加しておき、ＣＲＣ検査ビット１９３は空けておくことになる。
【００８１】
図１５に示す分割処理部１７１は情報長ｎの情報系列１９１が入力されると、ＣＲＣ検査ビット１９３長を考慮した、除算処理部１７２の除算回路１９４に入力される情報系列ブロックｆ_０（ｘ）となる情報系列１９２と、調整ビット１９６が付加され、除算処理部１７３の除算回路１９７に入力される情報系列ブロックｆ_１（ｘ）となる情報系列１９５とに分割される。
【００８２】
第二行程．
第一行程で分割された各情報系列ブロックｆ_０（ｘ）、ｆ_１（ｘ）を夫々除算処理部１７２、除算処理部１７３へ入力して、各除算を並列処理し、式（４）に示す剰余ｚ_ｉ（ｘ）〔ｚ_０（ｘ）、ｚ_１（ｘ）〕を求める。この場合、ｆ_０（ｘ）の除算はＣＲＣ検査ビット分だけ早く終える。
【００８３】
第三行程．
第二行程で求めた剰余ｚ_ｉ（ｘ）を図１４に示すＣＲＣ検査ビット生成部１７４に入力し、ＣＲＣ検査ビット１９３を求める。ＣＲＣ検査ビット生成部１７４では、まず剰余の次数を合わせるためにｙ（ｘ）１８１との乗算処理１８２を式（７）に従って行う。ｙ（ｘ）１８１は情報系列ブロックの１ブロックの大きさＮが決まれば求めることができるので、予め計算しておく。
【００８４】
本来、シフトレジスタでｆ_ｉ（ｘ）・ｘ^ｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第二行程の演算ではＮ回分の演算しか行っていないため、剰余ｚ_ｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘ^Ｎの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）１８１を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚ_ｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）１８１を剰余ｚ_ｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。
【００８５】
第四行程．
最後に第三行程で得た、ＣＲＣ検査ビット１９３を付加した情報系列ブロックｆ_０（ｘ）をターボ符号化部１７５で符号化を行い、調整ビット１９６を付加した情報系列ブロックｆ_１（ｘ）をターボ符号化部１７６で符号化を行って出力する。ＳＷ１７７はＣＲＣ検査ビット生成部１７４の結果に基づいて情報系列ブロックｆ_０（ｘ）の符号化を制御する。
【００８６】
以上説明したように、この実施の形態６によれば、ＣＲＣ演算を並列化して行うことで、ＣＲＣ検査ビット生成処理を高速化することができ、本来ＣＲＣ演算を並列化するために必要であった情報系列の分割処理を符号分割処理で行うことにより、ＣＲＣ並列化のための分割処理がなくなり、演算を高速処理できる効果がある。
【００８７】
実施の形態７．
この発明に係る実施の形態７について、図１６および図１７を参照して説明する。なお、図１６は実施の形態７に係るＣＲＣ演算装置７の回路構成を示す図であり、図１７はこのＣＲＣ演算装置７の一部を示す構成図である。
【００８８】
実施の形態７は、情報系列からＣＲＣ検査ビットを生成し、ＣＲＣ検査ビットを付加した情報系列に対して符号分割を行い、分割された夫々の系列に対して別々に畳込み符号化する場合を仮定している。実施の形態７のＣＲＣ演算装置７は上記の場合に、ＣＲＣ検査ビット生成および符号化の処理を高速化することを目的としている。図１６は実施の形態７の構成図を示しており、情報系列を符号分割の規則に従って分割する分割処理部２０１と、各分割符号に対し除算を行う除算処理部２０２、除算処理部２０３と、除算結果に対し乗算と加算を行ってＣＲＣ検査ビットを生成するＣＲＣ検査ビット生成部２０４と、畳込み符号化する畳込み符号化部２０５、畳込み符号化部２０６を備えている。ＣＲＣ演算装置は情報系列を符号分割の規則に従って分割し、除算を並列して行い、剰余からＣＲＣ検査ビットを算出して付加するＣＲＣ演算装置である。
【００８９】
なお、各除算処理部２０２、２０３の除算回路はシフトレジスタで構成し、乗算器は排他的論理和回路を用いた生成多項式を法とするＦＧ（２）上の乗算回路を備えている。
【００９０】
次にＣＲＣ演算装置７の動作について説明する。ここでは、例として２分割されている場合を示している。この動作は大略次の４つの行程で行われる。
【００９１】
第一行程．
まず、図１６に示すように情報系列を分割処理部２０１に入力し、符号分割の規則に従って分割処理を行う。本来、ＣＲＣ検査ビットを付加してから符号分割を行うため、図１７に示すようにＣＲＣ検査ビット長を含めた大きさで分割する必要がある。このときに、符号分割における調整ビット１９６は付加しておき、ＣＲＣ検査ビット１９３は空けておくことになる。
【００９２】
図１７に示す分割処理部２０１は情報長ｎの情報系列２１１が入力されると、ＣＲＣ検査ビット２１３長を考慮した、除算処理部２０２の除算回路２１４に入力される情報系列ブロックｆ_０（ｘ）となる情報系列２１２と、調整ビット２１７が付加され、除算処理部２０３の除算回路２１８に入力される情報系列ブロックｆ_１（ｘ）となる情報系列２１６とに分割される。
【００９３】
第二行程．
第一行程で分割された式（３）で示す各情報系列ブロックｆ_０（ｘ）、ｆ_１（ｘ）を夫々除算処理部２０２、除算処理部２０３へ入力して、各除算を並列処理し、式（４）に示す剰余ｚ_ｉ（ｘ）〔ｚ_０（ｘ）、ｚ_１（ｘ）〕を求める。この場合、ｆ_０（ｘ）の除算はＣＲＣ検査ビット分だけ早く終える。
【００９４】
また、除算回路２１４、２１８へ入力したビットは夫々同時に畳込み符号器２１５、畳込み符号器２１９へ入力し、除算と並列して畳込み符号化を行う。ただし、ｆ_０（ｘ）におけるＣＲＣ検査ビット部分の畳込み符号化は、次の第三行程の処理を終えてから、ＣＲＣ検査ビットを入力して行う。
【００９５】
第三行程．
第二行程で求めた剰余ｚ_ｉ（ｘ）からＣＲＣ検査ビット２１３を求めるが、これは実施の形態６で図１４を参照して説明したことと同様である。
【００９６】
本来、シフトレジスタでｆ_ｉ（ｘ）・ｘ^ｉ・Ｎの生成多項式ｇ（ｘ）による剰余を求める場合に、（ｉ＋１）Ｎ回のクロックを要するが、第二行程の演算ではＮ回分の演算しか行っていないため、剰余ｚ_ｉ（ｘ）は要求している次数まで除算が進んでいない。そこで、ｘ^Ｎの生成多項式ｇ（ｘ）による剰余である、式（５）に示すｙ（ｘ）を、生成多項式ｇ（ｘ）を法としてＧＦ（２）上で、剰余ｚ_ｉ（ｘ）に乗算することで、シフトレジスタによる残りの演算をした結果と同じ結果を得ることができる。シフトレジスタによる演算がｉ・Ｎ回足りなければｙ（ｘ）を剰余ｚ_ｉ（ｘ）にｉ回乗算することで、すべての次数を調整することができる。全情報系列ｆ（ｘ）に対する剰余を得るために、第三行程で行った全ての乗算結果の加算を式（７）に従って行えば、ＣＲＣ検査ビットであるｚ（ｘ）を得ることができる。
【００９７】
第四行程．
最後にＣＲＣ検査ビット２１３を付加した情報系列ブロックｆ_０（ｘ）を畳込み符号化部２０５の畳込み符号器２１５で符号化を行い、調整ビット２１７を付加した情報系列ブロックｆ_１（ｘ）を畳込み符号化部２０６の畳込み符号器２１９で符号化を行って出力する。ＳＷ２０７はＣＲＣ検査ビット生成部２０４の結果に基づいて多項式ｆ_０（ｘ）の符号化を制御する。
【００９８】
以上説明したように、この実施の形態７によれば、符号分割のある場合のＣＲＣ演算と畳込み符号化を並列して行うことで、ＣＲＣ演算による遅延時間が削減し、ＣＲＣ演算並列化のための分割処理を符号分割処理で行うことで、ＣＲＣ演算並列化のための分割処理がなくなり、符号化処理を高速処理できるという効果がある。
【００９９】
【発明の効果】
以上のように、この発明によれば、除算処理を分割して並列に行うことにより、低次の受信多項式ブロックは高次ブロックの除算の終了を待つ必要がなく、処理を高速化することが可能であり、また、回路規模を小さくできる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＣＲＣ演算装置の回路構成を示す図である。
【図２】本発明の実施の形態１に係るＣＲＣ演算装置の動作を示すブロック図である。
【図３】本発明の実施の形態２に係るＣＲＣ演算装置の回路構成を示す図である。
【図４】本発明の実施の形態２に係るＣＲＣ演算装置の動作を示すブロック図である。
【図５】本発明の実施の形態３に係るＣＲＣ演算装置の回路構成を示す図である。
【図６】本発明の実施の形態３に係るＣＲＣ演算装置で用いるターボ復号部の構成を示す図である。
【図７】本発明の実施の形態３に係るＣＲＣ演算装置の動作を示すブロック図である。
【図８】本発明の実施の形態４に係るＣＲＣ演算装置の構成を示すブロック図である。
【図９】図８のＣＲＣ結果算出部の構成を示す図である。
【図１０】本発明の実施の形態４に係るＣＲＣ演算装置の動作の流れ示すフローチャートである。
【図１１】本発明の実施の形態５に係るＣＲＣ演算装置の回路構成を示す図である。
【図１２】本発明の実施の形態５に係るＣＲＣ演算装置の動作を示すブロック図である。
【図１３】本発明の実施の形態６に係るＣＲＣ演算装置の回路構成を示す図である。
【図１４】図１３のＣＲＣ検査ビット生成部の構成を示す図である。
【図１５】本発明の実施の形態６に係るＣＲＣ演算装置の一部を示す構成図である。
【図１６】本発明の実施の形態７に係るＣＲＣ演算装置の回路構成を示す図である。
【図１７】本発明の実施の形態７に係るＣＲＣ演算装置の一部を示す構成図である。
【符号の説明】
１，２，３，４，５，６，７ ＣＲＣ演算装置、１１，１２，１３，４２，４３，４４，７３，７４，１４２，１４３，１４４，１７２，１７３，２０２，２０３ 除算処理部、１４，１５，４５，４６，７５，１４５，１４６ 乗算処理部、１６，４７，７６，１４７ 加算処理部、２１，５３，１０３ 受信多項式ｆ_０（ｘ）、２２，５４，１０４ 受信多項式ｆ_１（ｘ）、２３，５５ 受信多項式ｆ_２（ｘ）、２４，２５，２６，５６，５７，５８，１５６，１５７，１５８除算処理、２７，５９，１０７，１２５，１５９ 剰余ｚ_０（ｘ）、２８，６０，１０８，１２６，１６０ 剰余ｚ_１（ｘ）、２９，６１，１６１ 剰余ｚ_２（ｘ）、３０，６２，１０９，１２８，１６２，１８１ 剰余ｙ（ｘ）、３１，３２，３３，６３，６４，６５，１１０，１２９，１６３，１６４，１６５，１８２ 乗算処理、３４，６６，１１１，１３０，１６６，１８３ 加算処理、３５，６７，１１２ ＣＲＣ演算結果ｚ（ｘ）、４１，１４１，１７１，２０１ 分割処理部、５１ 受信多項式ｆ（ｘ）、５２，１５２ 分割処理、７１，７２ターボ復号部、８１，８２，８３ インターリーバ、８４，８５，８６ 第二要素復号器、８７，８８ デインターリーバ、８９，９０，９１ 第一要素復号器、９２ ＣＲＣ演算部、１０１，１２１ 第一ターボ復号器、１０２，１２２第二ターボ復号器、１０５，１０６，１２３，１２４，１９４，１９７，２１４，２１８ 除算回路、１２７ ＣＲＣ結果算出部、１３１ 誤り判定部、１５１ 情報系列ｆ（ｘ）、１５３ 情報系列ｆ_０（ｘ）、１５４ 情報系列ｆ_１（ｘ）、１５５ 情報系列ｆ_２（ｘ）、１６７ ＣＲＣ検査ビット、１７４，２０４ ＣＲＣ検査ビット生成部、１７５，１７６ タ−ボ符号化部、１７７，２０７ ＳＷ、１９１，１９２，１９５，２１１，２１２，２１６ 情報系列、１９３，２１３ ＣＲＣ検査ビット用マージン、１９６，２１７ 調整ビット、２０５，２０６ 畳込み符号化部、２１５，２１９ 畳込み符号器。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a CRC calculation method and a CRC calculation device related to CRC (Cyclic Redundancy Check) calculation for detecting an error in digital information.
[0002]
[Prior art]
The CRC code is generated by adding a remainder of the information sequence i (x) by the generating polynomial g (x) to the information sequence. To add an n-bit CRC check bit, an n-th generation polynomial g (x) is prepared, a remainder v (x) of g (x) of i (x) is obtained, and v (x) is used as a check bit. Append.
[0003]
When performing error detection, i (x) · x ⁿ The remainder z (x) is obtained from the generating polynomial g (x) of the receiving polynomial f (x) corresponding to + v (x). If there is no error in the reception polynomial r (x), r (x) = i (x) · x ⁿ + V (x) is divisible by the generator polynomial g (x), and the remainder z (x) is 0. If there is an error, it is not divisible and 0, so it is possible to detect an error (for example, non-patent Reference 1).
[0004]
Since the CRC operation for generating and checking the CRC check bits is division based on a generator polynomial, it can be configured using a shift register. Further, it is possible to speed up the calculation by reading and calculating the data polynomial in a plurality of bits in parallel.
[0005]
A conventional speeding-up method by parallelizing CRC operations is described in Patent Document 1. The basic calculation method realizes parallelization by multiplying data input in parallel by a power to adjust the degree of the data polynomial in advance, dividing the result, and adding the remainder. For example, a polynomial is expanded by equation (1), and f ₁ (X) and f ₃ X in (x) ³² , The remainder from each generator polynomial g (x) is obtained, and each is added. A feature is that division is performed after multiplication in advance.
[Expression 1]

[0006]
[Non-Patent Document 1]
"Code Theory" IEICE (p.118)
[Patent Document 1]
JP-A-8-330976
[0007]
[Problems to be solved by the invention]
In the conventional CRC calculation, since the reception polynomial is input to the division circuit in order from the higher order, the number of steps for the code length is required for processing, and there is a problem that the delay time is large. Further, when division is performed on a plurality of reception polynomial blocks, it is necessary to perform division from a higher order of the reception polynomial, and therefore, a lower order reception polynomial block cannot be started unless the higher order calculation is completed. Therefore, the processing delay for performing the CRC operation on the received signal is required for the division for all the codes.
[0008]
Therefore, a method has been proposed in which CRC operations are parallelized to increase the operation speed, but this is a method of multiplying a received polynomial block in advance and then performing a division process. Since it is difficult to multiply the data due to restrictions such as the above, it is difficult to cope with a case where the size of one block to be divided is limited and the size of one block changes. Conversely, when one block is made small, the number of parallelization increases when the code length is long, and the circuit scale becomes large. Further, when a polynomial for performing CRC calculation is input in parallel bit by bit, it is necessary to hold information up to the data size unit to be read.
[0009]
In addition, when a concatenated code of a turbo code and a CRC code is used and there are a plurality of reception polynomials, it is necessary to rearrange the data polynomial at the end of the turbo decoding operation. If decoding for all data is not completed, the CRC operation is performed. Cannot start. Even if turbo decoding with a reversed decoding order is applied, if there are multiple reception polynomials, division for low-order reception polynomials must wait for the completion of high-order computation, and only the division for all codes is processed. There was a problem of taking time.
[0010]
The present invention has been made to solve the above-described problems. After performing a division operation based on a CRC generator polynomial on data input in parallel to each input data, multiplication and addition of degree adjustment are performed. The purpose of this is to speed up the computation.
[0011]
[Means for Solving the Problems]
In the CRC calculation method according to the present invention, the reception polynomial is divided into a plurality of blocks and input in parallel, and a division operation based on the CRC generation polynomial is performed in parallel on each reception polynomial, and the result of the division operation is received. After performing multiplication for adjusting the order of the polynomial block, each of the multiplication results is added to obtain a CRC result for the reception polynomial.
[0012]
In the CRC calculation method according to the present invention, the reception polynomial is divided into a plurality of reception polynomial blocks, division operations based on the CRC generation polynomial are performed in parallel, and the order of the reception polynomial block is adjusted to the result of the division operation. After multiplication, each of the multiplication results is added to obtain a CRC result for all reception polynomials.
[0013]
In the CRC calculation apparatus according to the present invention, a plurality of division circuits based on a CRC generation polynomial, a multiplier that performs multiplication for adjusting the order of the remainder, and addition are performed in accordance with received data input in parallel And an adder.
[0014]
In the CRC calculation method according to the present invention, an information sequence is divided into a plurality of blocks and input in parallel, and a division operation based on a CRC generator polynomial is performed on each information sequence block in parallel, and the result of the division operation is obtained. After performing multiplication for adjusting the order of the information sequence block, each of the multiplication results is added to generate a CRC check bit.
[0015]
In the CRC calculation method according to the present invention, an information sequence is divided into a plurality of blocks, division operations based on a CRC generator polynomial are performed in parallel, and multiplication and addition are performed to match the degree of each block to the remainder of the division operation. Thus, a CRC check bit is obtained.
[0016]
A CRC calculation apparatus according to the present invention includes a division processing unit that divides an information sequence into a plurality of blocks, a plurality of division units based on a CRC generator polynomial, a multiplication unit that performs multiplication for adjusting a degree of a remainder, and the multiplication Adding means for adding multiplication results by the means.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
Embodiment 1 FIG.
Embodiment 1 according to the present invention will be described with reference to FIG. 1 and FIG. FIG. 1 is a diagram showing a circuit configuration of the CRC computing device 1 according to the first embodiment, and FIG. 2 is a block diagram showing an operation of the CRC computing device 1.
[0018]
The parallelization of CRC calculation by the CRC calculation method of the present invention is based on the following polynomial division method. The value to be obtained by the CRC calculation is a remainder z (x) by the generator polynomial g (x) with respect to the polynomial f (x) and can be expressed by Expression (2).
[Expression 2]

Here, the polynomial f (x) is expanded as shown in Equation (3).
[Equation 3]

[0019]
Expression (3) can also be regarded as dividing the polynomial f (x) into m, and the size of one divided block is N. Furthermore, the polynomial block f _i (X) and power x ^N When the remainder by the generator polynomial g (x) is expressed by Equation (4) and Equation (5)
[Expression 4]

[Equation 5]

The remainder of the generator polynomial g (x) of Expression (3) can be expressed as Expression (6) using Expression (4) and Expression (5), and the remainder z (x) of the polynomial f (x) is (7)
[Formula 6]

[Expression 7]

[0020]
From equation (7), each remainder z of the divided polynomial block _i It can be seen that the remainder z (x) of the generator polynomial g (x) of the total polynomial f (x) is obtained by multiplying (x) by y (x) for adjusting the order and adding them.
[0021]
Next, the above will be applied to CRC calculation, and a specific example will be described. The first embodiment is intended to perform division on received data input in parallel in parallel. The CRC calculation device 1 shown in FIG. 1 is a configuration example in which three reception polynomial inputs are arranged in parallel, and division processing units 11, 12, 13 that perform division based on the CRC generation polynomial for each input reception polynomial. The multiplication processing units 14 and 15 that perform multiplication for adjusting the order of the reception polynomial are added to the remainders that are the respective division results, and the addition processing unit 16 that performs addition of the remainders after the order adjustment.
[0022]
The CRC calculation apparatus 1 according to the first embodiment performs a division process on each of a plurality of input reception polynomial blocks in parallel, and multiplies and adds the results to obtain a CRC calculation result. It is. The division circuit constituting each division processing unit 11 to 13 is constituted by a shift register, and the multiplier constituting the multiplication processing units 14 and 15 is GF (2) modulo a generator polynomial using an exclusive OR circuit. ) The above multiplication circuit is provided.
[0023]
Next, the operation of the CRC calculation device 1 will be described. FIG. 2 is a block diagram showing the operation of the CRC calculation device 1, and shows a case where the code is divided into three as an example. This operation is generally performed in the following four steps.
[0024]
First step.
Divided reception polynomial f ₀ (X) 21, f ₁ (X) 22, f ₂ (X) 23 is input to the CRC calculation device 1 in parallel. Each receiving polynomial f ₀ (X) 21, f ₁ (X) 22, f ₂ The relationship between (x) 23 and the total reception polynomial is expressed by equation (3).
[0025]
Second stroke.
Each receiving polynomial f ₀ (X) 21, f ₁ (X) 22, f ₂ (X) 23 is input to the division circuit in order from each higher order, whereby division processing 24, 25, and 26 are performed in parallel. When all the data of each reception polynomial block has been input, the state of the shift register that constitutes the circuit of each division process 24-25 indicates the remainder by the generator polynomial g (x) of each block, and the result is Remainder z shown in equation (4) _i (X) [z ₀ (X) 27, z ₁ (X) 28, z ₂ (X) 29].
[0026]
Third process.
Remainder z obtained in the second process _i In order to match the degree to (x), multiplication processes 31, 32, and 33 with y (x) 30 are performed according to equation (7). Since y (x) 30 can be obtained if the size N of one block of the reception polynomial is determined, it is calculated in advance.
[0027]
Originally f is a shift register _i (X) x ^{i ・ N} (I + 1) N clocks are required to obtain the remainder using the generator polynomial g (x), but the remainder z has only N computations, so the remainder z _i In (x), the division has not progressed to the requested order. So x ^N Y (x) 30 shown in the equation (5), which is a remainder of the generator polynomial g (x), is represented on the GF (2) modulo the generator polynomial g (x). _i By multiplying (x), it is possible to obtain the same result as the result of the remaining calculation by the shift register. If the operation by the shift register is not i · N times, y (x) 30 is the remainder z _i All orders can be adjusted by multiplying (x) i times.
[0028]
Fourth process.
Finally, if all the multiplication results performed in the third step are subjected to addition processing 34 as shown in equation (7), z (x) which is the CRC calculation result 35 shown in equation (2) is obtained. Can do.
[0029]
As described above, according to the first embodiment, the division process is divided and performed in parallel, so that the low-order reception polynomial block does not need to wait for the completion of the division of the high-order block, and the process is performed at high speed. If the reception polynomial is output in order from the higher order in each decoding, it is possible to perform CRC calculation simultaneously with decoding by inputting each result to the sequential division circuit.
[0030]
In addition, since each reception polynomial block is first divided and then multiplied, multiplication is performed by a polynomial less than the order of the generator polynomial, and the size of each reception polynomial block is large or changes. In addition, there is an effect that the circuit scale can be reduced without requiring a large memory or circuit.
[0031]
Embodiment 2. FIG.
A second embodiment according to the present invention will be described with reference to FIGS. 3 is a diagram showing a circuit configuration of the CRC calculation device 2 according to the second embodiment, and FIG. 4 is a block diagram showing an operation of the CRC calculation device 2.
[0032]
The second embodiment is different from the first embodiment in that the CRC calculation is parallelized by dividing the reception polynomial. FIG. 3 shows the CRC calculation device 2 according to the second embodiment, which is a configuration example when the reception polynomial is divided into three. Division processing unit 41 that divides the reception polynomial into a plurality of blocks according to Equation (3), division processing units 42, 43, and 44 that perform division based on the CRC generation polynomial, and multiplication of degree adjustment for the remainder that is the division result Multiplication processing units 45 and 46 for performing the above and an addition processing unit 47 for performing the addition thereof. The second embodiment is a CRC arithmetic unit that obtains a CRC result by dividing an input reception polynomial into a plurality of blocks, performing division processing on each block, and performing multiplication and addition on the result.
[0033]
When dividing the reception polynomial, the address read from the memory is controlled according to the division, the division circuit of each division processing unit 42 to 44 is configured by a shift register, and the multiplier uses an exclusive OR circuit. A multiplication circuit on GF (2) modulo the generator polynomial is provided.
[0034]
Next, the operation of the CRC calculation device 2 will be described. FIG. 4 is a block diagram showing the operation of the CRC calculation device 2, and shows a case where the code is divided into three as an example. This operation is generally performed in the following five steps.
[0035]
First step.
A receiving polynomial f (x) 51 is input to an apparatus having a plurality of division circuits, and division processing 52 is performed according to the equation (3) so that the number is equal to the number of division circuits.
[0036]
Second stroke.
Divided reception polynomial f ₀ (X) 53, f ₁ (X) 54, f ₂ (X) 55 is input in parallel to the respective divider circuits.
[0037]
Third process.
Each receiving polynomial f ₀ (X) 53, f ₁ (X) 54, f ₂ By inputting (x) 55 to the division circuit in order from each higher order, each division processing 56, 57, 58 is performed in parallel. When all the data of each reception polynomial block has been input, the state of the shift register that constitutes the circuit of each division process 56 to 58 indicates the remainder by the generator polynomial g (x) of each block, and the result is Remainder z shown in equation (4) _i (X) [z ₀ (X) 59, z ₁ (X) 60, z ₂ (X) 61].
[0038]
Fourth process.
Remainder z obtained in the third process _i In order to match the order to (x), multiplication processes 63, 64, and 65 with y (x) 62 are performed according to equation (7). Since y (x) 62 can be obtained if the size N of one block of the reception polynomial is determined, it is calculated in advance.
[0039]
Originally f is a shift register _i (X) x ^{i ・ N} (I + 1) N clocks are required to obtain the remainder using the generator polynomial g (x), but since the operation in the third step only performs N operations, the remainder z _i In (x), the division has not progressed to the requested order. So x ^N Y (x) 62 shown in the equation (5), which is a remainder of the generator polynomial g (x), is represented on the GF (2) modulo the generator polynomial g (x). _i By multiplying (x), it is possible to obtain the same result as the result of the remaining calculation by the shift register. If the operation by the shift register is not i · N times, y (x) 62 is the remainder z _i All orders can be adjusted by multiplying (x) i times.
[0040]
5th process.
Finally, if all the multiplication results performed in the fourth step are subjected to addition processing 66 as shown in equation (7), z (x) which is a CRC calculation result 67 shown in equation (2) is obtained. Can do.
[0041]
As described above, according to the second embodiment, the received reception polynomial is divided and divided, and the CRC calculation related to the divided low-order reception polynomial block is waited for the completion of the high-order calculation. Since it is not necessary, there is an effect that processing can be performed at high speed.
[0042]
Embodiment 3 FIG.
Embodiment 3 according to the present invention will be described with reference to FIGS. 5 is a diagram illustrating a circuit configuration of the CRC calculation device 3 according to the third embodiment, FIG. 6 is a diagram illustrating a configuration of a turbo decoding unit used in the CRC calculation device 3, and FIG. FIG. 6 is a diagram illustrating an operation of the arithmetic device 3.
[0043]
The CRC calculation device 3 according to the third embodiment aims at speeding up calculation when turbo decoding is performed in parallel on a plurality of received sequences and a residual error is detected by CRC thereafter. FIG. 5 is a configuration diagram of the CRC calculation device 3 and shows an example in which two are parallelized. Turbo decoding units 71 and 72 that perform turbo decoding and a division processing unit 73 that performs division based on a CRC generation polynomial. 74, a multiplication processing unit 75 for multiplying each division result by degree adjustment, and an addition processing unit 76 for adding them.
[0044]
The division circuit constituting the division processing units 73 and 74 is formed of a shift register, and the multiplier includes a multiplication circuit on GF (2) modulo a generator polynomial using an exclusive OR circuit.
[0045]
In addition, if a turbo decoding method in which the decoding calculation order is changed is used for turbo decoding, calculation processing can be performed at higher speed. The turbo decoding whose order has been changed is the operation of the first element decoder for calculating the likelihood of the non-interleaved received sequence, first the operation of the second element decoder for calculating the likelihood of the interleaved received sequence. A turbo decoding method which is performed later, and performs path metric calculation for the number of information bits n in each element decoder, first performing backward path metric calculation from time point n to 1, and later performing forward path metric calculation from time point 1 to n It is.
[0046]
In this turbo decoding method, as shown in FIG. 6, first, input data is interleaved by an interleaver 81, then decoded by a second element decoder 84, and then deinterleaved by a deinterleaver 87 to be first element decoded. Decoder 89 decodes the data. By performing this processing up to the first element decoder 91, in order to calculate the path metric from the time point 1 to n in the state where the final iteration of the turbo decoding is not interleaved, the decoding result is It is output from higher order. By doing so, the decoding results are output in descending order from the higher order of the reception polynomial, and the results can be input to the CRC calculation unit 92 at any time.
[0047]
In FIG. 6, the symbol “%” of the second element decoders 84 to 86 represents the decoding process of the interleaved sequence, and the symbol “#” of the first element decoders 89 to 91 represents the decoding of the sequence that has not been interleaved. The number following the symbols “%” and “#” represents the number of turbo decoding iterations. For example, # 2 represents the decoding process of the sequence that is the second time the turbo decoding iteration is repeated and is not interleaved.
[0048]
Next, the operation of the CRC calculation device 3 will be described. FIG. 7 is a block diagram showing the operation of the CRC calculation device 3, and shows a case where it is divided into two as an example. This operation is generally performed in the following four steps.
[0049]
First step.
The received sequence is input to the first turbo decoder 101 and the second turbo decoder 102 to perform decoding in parallel. When the turbo decoding method with the order changed is used, the decoding result is the reception polynomial f. ₀ (X) 103, f ₁ (X) The decoding results are output bit by bit from the higher order of 104 in descending order.
[0050]
Second stroke.
Reception polynomial f that is output bit by bit from the higher order in the first step ₀ (X) 103, f ₁ (X) 104 is input to the dividing circuit 105 and the dividing circuit 106 as needed, so that each division is processed in parallel. Further, since the turbo decoding result is immediately input to the division circuit, the final round of turbo decoding and the division can be parallelized. When turbo decoding is completed and all the reception polynomial blocks have been input, the state of the shift register that constitutes each of the division circuits 105 and 106 indicates a remainder from the generation polynomial g (x) of each block. Next, the remainder z shown in equation (4) _i (X) [z ₀ (X) 107, z ₁ (X) 108] is read out.
[0051]
Third process.
Remainder z obtained in the second process _i In order to match the degree to (x), multiplication processing 110 with y (x) 109 is performed according to the equation (7). Since y (x) 109 can be obtained if the size N of one block of the reception polynomial is determined, it is calculated in advance.
[0052]
Originally f is a shift register _i (X) x ^{i ・ N} (I + 1) N clocks are required to obtain the remainder using the generator polynomial g (x), but the remainder z has only N computations, so the remainder z _i In (x), the division has not progressed to the requested order. So x ^N Y (x) 109 shown in the equation (5), which is a remainder by the generator polynomial g (x) of, modulo the generator polynomial g (x) on GF (2), and the remainder z _i By multiplying (x), it is possible to obtain the same result as the result of the remaining calculation by the shift register. If the operation by the shift register is not i · N times, y (x) 109 is the remainder z _i All orders can be adjusted by multiplying (x) i times.
[0053]
Fourth process.
Finally, if all the results of multiplication performed in the third step are subjected to addition processing 111 as shown in equation (7), z (x) which is the CRC calculation result 112 shown in equation (2) is obtained. Can do.
[0054]
As described above, according to the third embodiment, by combining a parallel CRC calculation and a turbo decoding method in which the decoding order is switched, a multi-input reception polynomial is interleaved in the final round of turbo decoding. When there is no decoding, the CRC calculation can be performed at the same time, the delay time by the CRC calculation can be greatly reduced, and after the turbo decoding is finished, the CRC result can be obtained only by the delay time by the multiplication and addition of the order adjustment, There is an effect that processing can be performed at high speed.
[0055]
Embodiment 4 FIG.
Embodiment 4 according to the present invention will be described with reference to FIGS. 8 is a block diagram showing the configuration of the CRC calculation device 4 according to Embodiment 4, FIG. 9 is a diagram showing the configuration of the CRC result calculation unit shown in FIG. 8, and FIG. 10 is this CRC calculation device. 4 is a flowchart showing a flow of operation of FIG.
[0056]
As shown in FIGS. 8 and 9, the CRC calculation device 4 according to the fourth embodiment is a case in which CRC calculation is performed while turbo decoding is performed in parallel on a plurality of received sequences to control the number of turbo decoding iterations. The CRC calculation device 4 is shown as an example in which the CRC calculation device 4 is parallelized, and includes a first turbo decoder 121 and a second turbo decoder 122 that perform turbo decoding. Further, the remainder z is obtained from the output of the first turbo decoder 121 based on the CRC generator polynomial. ₀ (X) Divide circuit 123 for calculating 125 and the remainder z from the output of second turbo decoder 122 ₁ (X) A division circuit 124 for calculating 126 is provided, and the remainder z ₁ (X) 126 is subjected to degree adjustment multiplication processing 129, and the processing result and the remainder z ₀ (X) A CRC result calculation unit 127 is provided that calculates the CRC result by adding 130 and performs error determination based on the CRC result. The CRC result calculation unit 127 includes an error determination unit 131. The error determination unit 131 determines the presence / absence of an error from the CRC result, and outputs a control signal for post-determination turbo decoding repetition calculation.
[0057]
If turbo decoding with a reversed order is applied to turbo decoding, the processing can be further speeded up. The turbo decoding whose order has been changed is that the operation of the second element decoder 84 for calculating the likelihood of the interleaved received sequence is performed first, and the likelihood of the received sequence not interleaved is calculated by the first element decoder 89. The calculation is performed later, the path metric calculation for the number of information bits n in the second element decoder 84 and the first element decoder 89 is performed, the backward path metric calculation from time n to 1 is performed first, and from time 1 to n This is a turbo decoding method in which a forward path metric calculation is performed later.
[0058]
The CRC result calculation unit 127 determines the presence or absence of an error from the CRC calculation result and repeatedly outputs a control signal. The repetitive control signal is reflected in the turbo decoding iterative calculation. If there is no error, the decoding is stopped, and if it is, the repetitive decoding is continued. The division circuit 123 and the division circuit 124 are configured by shift registers, and the CRC result calculation unit 127 includes a multiplication circuit on GF (2) modulo a generator polynomial using an exclusive OR circuit as a multiplier. ing.
[0059]
Next, the operation of the CRC calculation device 4 will be described. FIG. 10 is a flowchart showing the flow of the operation of the CRC arithmetic unit 4, and shows a case where it is divided into two as an example. This operation is generally performed in the following four steps.
[0060]
First step.
The received sequence is input to first turbo decoder 121 and second turbo decoder 122, respectively (step ST101 and step ST102).
[0061]
Second stroke.
Next, decoding by the first turbo decoder 121 and division that is part of the CRC calculation are performed (step ST103), and decoding by the second turbo decoder 122 and division that is part of the CRC calculation are performed (step ST104). Since decoding and division are performed simultaneously, they are shown together in the flowchart of FIG. Step ST103 and step ST104 are performed simultaneously.
[0062]
The first turbo decoder 121 and the second turbo decoder 122 first perform decoding in an interleaved state, and then perform decoding in a non-interleaved state. Since the decoding results in the non-interleaved state are output in descending order from the higher order of the reception polynomial, the results are input to the dividing circuit 123 and the dividing circuit 124 as needed. By inputting the decoding result to the division circuit as needed, division and turbo decoding can be performed in parallel. When decoding is completed, division is also completed.
[0063]
Third process.
The state of the shift register that constitutes the division circuits 123 and 124 indicates the remainder by the generator polynomial g (x) of each block, and as a result, z shown in Expression (4) _i (X) [z ₀ (X) 125, z ₁ (X) 126] is read out and input to the CRC result calculation unit 127. In the CRC result calculation unit 127, each division result z obtained in the second step _i In order to match the degree of the remainder to (x), the CRC result is calculated by multiplying and adding y (x) 128 shown in Expression (5) (step ST105), and the error determination unit 131 determines whether there is an error. Is determined (step ST106), and a control signal for iterative decoding of turbo decoding is output. The processing time required during this time is only several clocks for judging multiplication, addition and error. Since y (x) 128 can be obtained once the size N of one reception polynomial block is determined, it is calculated in advance.
[0064]
Originally f is a shift register _i (X) x ^{i ・ N} (I + 1) N clocks are required to obtain the remainder using the generator polynomial g (x), but the remainder z has only N computations, so the remainder z _i In (x), the division has not progressed to the requested order. So x ^N Y (x) 128 shown in the equation (5), which is a remainder of the generator polynomial g (x), is represented on the GF (2) modulo the generator polynomial g (x). _i By multiplying (x), it is possible to obtain the same result as the result of the remaining calculation by the shift register. If the operation by the shift register is not i · N times, y (x) 128 is the remainder z _i All orders can be adjusted by multiplying (x) i times.
[0065]
Fourth process.
If there is an error in step ST106, the turbo decoding is repeated from step ST103 and step ST104. On the other hand, if there is no error, the decoding result is output (step ST107). Note that the maximum number of repetitions may be set, and the repetition calculation may be terminated at a predetermined number of times.
[0066]
As described above, according to the fourth embodiment, when the number of iterations of turbo decoding is controlled from the CRC calculation result, the CRC calculation is performed by combining the CRC calculation parallelization and the turbo decoding method in which the decoding order is switched. The delay time is limited only to multiplication, addition and error determination for adjusting the order of the reception polynomial block, and it is possible to perform the number of repetitions control with a delay time shorter than the conventional one, and there is an effect that the control can be performed at high speed.
[0067]
Embodiment 5 FIG.
Embodiment 5 according to the present invention will be described with reference to FIGS. FIG. 11 is a diagram showing a circuit configuration of the CRC calculation device 5 according to the fifth embodiment, and FIG. 12 is a block diagram showing an operation of the CRC calculation device 5.
[0068]
The CRC computing device 5 according to the fifth embodiment is intended to obtain CRC check bits at high speed. FIG. 11 shows the configuration of the CRC calculation device 5 according to the fifth embodiment, which is an example in the case of division into three, a division processing unit 141 that divides an information sequence into a plurality of blocks according to equation (3), and a CRC generator polynomial. Division processing units 142, 143, 144 that perform division by, multiplication processing units 145, 146 that perform multiplication for adjusting the degree of the remainder in accordance with Expression (7), and an addition processing unit 147 that performs addition thereof. It is a CRC arithmetic unit that generates a CRC check bit by inputting and dividing an information sequence, processing division in parallel for each information sequence, and performing multiplication and addition.
[0069]
Next, the operation of the CRC calculation device 5 will be described. FIG. 12 is a block diagram showing the CRC calculation device 5, and shows a case where it is divided into three as an example. This operation is generally performed in the following five steps.
[0070]
First step.
The information series f (x) 151 is input to a device having a plurality of division circuits, and the division processing 152 is performed according to the equation (3) to the same number as the number of division circuits.
[0071]
Second stroke.
Divided information sequence block f ₀ (X) 153, f ₁ (X) 154, f ₂ (X) 155 is input in order from the higher order of each information sequence block.
[0072]
Third process.
Each information series block f ₀ (X) 153, f ₁ (X) 154, f ₂ (X) Each division process 156, 157, 158 is performed in parallel by inputting 155 to the division circuit in order from each higher order. At the time when all the data of each information series block has been input, the state of the shift register constituting the circuit of each of the division processes 156 to 158 indicates the remainder by the generator polynomial g (x) of each block, and the result is Remainder z shown in equation (4) _i (X) [z ₀ (X) 159, z ₁ (X) 160, z ₂ (X) 161].
[0073]
Fourth process.
Remainder z obtained in the third process _i In order to match the order to (x), multiplication processing 163, 164, and 165 with y (x) 162 is performed according to Expression (7). Since y (x) 162 can be obtained if the size N of one block of the information sequence block is determined, it is calculated in advance.
[0074]
Originally f is a shift register _i (X) x ^{i ・ N} (I + 1) N clocks are required to obtain the remainder using the generator polynomial g (x), but since the operation in the third step only performs N operations, the remainder z _i In (x), the division has not progressed to the requested order. So x ^N Y (x) 162 shown in the equation (5), which is a remainder of the generator polynomial g (x), is represented on the GF (2) modulo the generator polynomial g (x). _i By multiplying (x), it is possible to obtain the same result as the result of the remaining calculation by the shift register. If the operation by the shift register is not i · N times, y (x) 162 is the remainder z _i All orders can be adjusted by multiplying (x) i times.
[0075]
5th process.
Finally, if all the multiplication results performed in the fourth step are subjected to addition processing 166 as shown in equation (7), z (x) which is a CRC check bit 167 can be obtained.
[0076]
As described above, according to the fifth embodiment, the processing for adding the CRC check bit is divided and performed in parallel, so that the operation can be processed at high speed.
[0077]
Embodiment 6 FIG.
Embodiment 6 according to the present invention will be described with reference to FIGS. 13 is a diagram illustrating a circuit configuration of the CRC calculation device 6 according to the sixth embodiment, FIG. 14 is a diagram illustrating a configuration of the CRC check bit generation unit in FIG. 13, and FIG. 15 is a diagram illustrating the CRC calculation device. 6 is a configuration diagram showing a part of FIG.
[0078]
In the sixth embodiment, it is assumed that CRC check bits are generated from an information sequence, code division is performed on the information sequence to which the CRC check bit is added, and each divided sequence is separately turbo-encoded. is doing. The CRC computing device 6 of the sixth embodiment aims to speed up the CRC check bit generation and encoding processing in the above case. FIG. 13 shows a configuration diagram of the sixth embodiment. A division processing unit 171 that divides an information sequence according to a code division rule, a division processing unit 172 that divides each divided code, a division processing unit 173, A CRC check bit generation unit 174 that performs multiplication and addition on the division result to generate a CRC check bit, a turbo encoding unit 175 that performs turbo encoding, and a turbo encoding unit 176 are provided. The CRC arithmetic unit 6 is a CRC arithmetic unit that divides an information sequence according to a code division rule, performs division in parallel, and calculates and adds a CRC check bit from the remainder. The division circuits of the division processing units 172 and 173 are constituted by shift registers, and the multiplier includes a multiplication circuit on GF (2) modulo a generator polynomial using an exclusive OR circuit.
[0079]
Next, the operation of the CRC calculation device 6 will be described. Here, the case where it is divided into two is shown as an example. This operation is generally performed in the following four steps.
[0080]
First step.
First, as shown in FIG. 13, an information series is input to the division processing unit 171 and division processing is performed according to the code division rule. Originally, since code division is performed after the CRC check bit is added, it is necessary to divide the code including the CRC check bit length as shown in FIG. At this time, the adjustment bit 196 in the code division is added, and the CRC check bit 193 is left empty.
[0081]
When the information sequence 191 having the information length n is input to the division processing unit 171 illustrated in FIG. 15, the information sequence block f input to the division circuit 194 of the division processing unit 172 in consideration of the CRC check bit 193 length. ₀ An information sequence 192 to be (x) and an adjustment bit 196 are added, and an information sequence block f input to the division circuit 197 of the division processing unit 173 ₁ It is divided into information series 195 that becomes (x).
[0082]
Second stroke.
Each information sequence block f divided in the first step ₀ (X), f ₁ (X) is input to the division processing unit 172 and the division processing unit 173, respectively, and each division is processed in parallel, and the remainder z shown in Expression (4) is obtained. _i (X) [z ₀ (X), z ₁ (X)] is obtained. In this case, f ₀ The division of (x) is completed earlier by the CRC check bit.
[0083]
Third process.
Remainder z obtained in the second process _i (X) is input to the CRC check bit generation unit 174 shown in FIG. 14, and the CRC check bit 193 is obtained. The CRC check bit generation unit 174 first performs a multiplication process 182 with y (x) 181 in accordance with Expression (7) in order to match the degree of the remainder. Since y (x) 181 can be obtained if the size N of one block of the information sequence block is determined, it is calculated in advance.
[0084]
Originally f is a shift register _i (X) x ^{i ・ N} (I + 1) N clocks are required to obtain the remainder using the generator polynomial g (x), but the remainder z has only N computations, so the remainder z _i In (x), the division has not progressed to the requested order. So x ^N Y (x) 181 shown in the equation (5), which is a remainder by the generator polynomial g (x) of, and a remainder z on GF (2) modulo the generator polynomial g (x) _i By multiplying (x), it is possible to obtain the same result as the result of the remaining calculation by the shift register. If the operation by the shift register is not i · N times, y (x) 181 is the remainder z _i All orders can be adjusted by multiplying (x) i times.
[0085]
Fourth process.
Finally, information sequence block f with CRC check bit 193 added in the third step f ₀ (X) is encoded by a turbo encoding unit 175, and an information sequence block f to which an adjustment bit 196 is added ₁ (X) is encoded by the turbo encoding unit 176 and output. The SW 177 determines the information sequence block f based on the result of the CRC check bit generation unit 174. ₀ Control the encoding of (x).
[0086]
As described above, according to the sixth embodiment, the CRC check bit generation process can be speeded up by performing the CRC calculation in parallel, which is originally necessary for parallelizing the CRC calculation. By performing the information sequence division processing by code division processing, there is no division processing for CRC parallelization, and there is an effect that computation can be performed at high speed.
[0087]
Embodiment 7 FIG.
A seventh embodiment according to the present invention will be described with reference to FIGS. 16 is a diagram showing a circuit configuration of the CRC calculation device 7 according to the seventh embodiment, and FIG. 17 is a configuration diagram showing a part of the CRC calculation device 7.
[0088]
In the seventh embodiment, a CRC check bit is generated from an information sequence, code division is performed on the information sequence to which the CRC check bit is added, and convolutional coding is separately performed on each divided sequence. Assumes. The CRC computing device 7 of the seventh embodiment aims to speed up the CRC check bit generation and encoding processing in the above case. FIG. 16 shows a configuration diagram of Embodiment 7, in which a division processing unit 201 that divides an information sequence according to a code division rule, a division processing unit 202 that divides each divided code, a division processing unit 203, A CRC check bit generation unit 204 that performs multiplication and addition on the division result to generate a CRC check bit, a convolutional coding unit 205 that performs convolutional coding, and a convolutional coding unit 206 are provided. The CRC arithmetic unit is a CRC arithmetic unit that divides an information sequence according to a code division rule, performs division in parallel, and calculates and adds a CRC check bit from the remainder.
[0089]
Note that the division circuit of each division processing unit 202, 203 is configured by a shift register, and the multiplier includes a multiplication circuit on FG (2) modulo a generator polynomial using an exclusive OR circuit.
[0090]
Next, the operation of the CRC calculation device 7 will be described. Here, the case where it is divided into two is shown as an example. This operation is generally performed in the following four steps.
[0091]
First step.
First, as shown in FIG. 16, an information series is input to the division processing unit 201, and division processing is performed according to the code division rule. Originally, since code division is performed after the CRC check bit is added, it is necessary to divide the code including the CRC check bit length as shown in FIG. At this time, the adjustment bit 196 in the code division is added, and the CRC check bit 193 is left empty.
[0092]
When the information sequence 211 having the information length n is input to the division processing unit 201 illustrated in FIG. 17, the information sequence block f input to the division circuit 214 of the division processing unit 202 in consideration of the CRC check bit 213 length. ₀ An information sequence 212 f to which (x) and an adjustment bit 217 are added and input to the division circuit 218 of the division processing unit 203 ₁ It is divided into information series 216 that becomes (x).
[0093]
Second stroke.
Each information series block f shown by Formula (3) divided | segmented at the 1st process ₀ (X), f ₁ (X) is input to the division processing unit 202 and the division processing unit 203, respectively, and each division is processed in parallel, and the remainder z shown in Expression (4) is obtained. _i (X) [z ₀ (X), z ₁ (X)] is obtained. In this case, f ₀ The division of (x) is completed earlier by the CRC check bit.
[0094]
The bits input to the division circuits 214 and 218 are simultaneously input to the convolutional encoder 215 and the convolutional encoder 219, respectively, and are subjected to convolutional encoding in parallel with the division. Where f ₀ The convolutional encoding of the CRC check bit part in (x) is performed by inputting the CRC check bit after finishing the processing of the next third step.
[0095]
Third process.
Remainder z obtained in the second process _i The CRC check bit 213 is obtained from (x), which is the same as that described with reference to FIG. 14 in the sixth embodiment.
[0096]
Originally f is a shift register _i (X) x ^{i ・ N} (I + 1) N clocks are required to obtain the remainder using the generator polynomial g (x), but the remainder z has only N computations, so the remainder z _i In (x), the division has not progressed to the requested order. So x ^N Y (x) shown in Expression (5), which is a remainder from the generator polynomial g (x), is represented on GF (2) modulo the generator polynomial g (x), and the remainder z _i By multiplying (x), it is possible to obtain the same result as the result of the remaining calculation by the shift register. If the operation by the shift register is not i · N times, y (x) is the remainder z _i All orders can be adjusted by multiplying (x) i times. In order to obtain the remainder for all information series f (x), if all the multiplication results performed in the third step are added according to equation (7), z (x) which is a CRC check bit can be obtained.
[0097]
Fourth process.
Information sequence block f with CRC check bit 213 added at the end ₀ (X) is encoded by the convolutional encoder 215 of the convolutional encoding unit 205, and the information sequence block f to which the adjustment bit 217 is added ₁ (X) is encoded by the convolutional encoder 219 of the convolutional encoding unit 206 and output. The SW 207 calculates the polynomial f based on the result of the CRC check bit generation unit 204. ₀ Control the encoding of (x).
[0098]
As described above, according to the seventh embodiment, by performing CRC calculation and convolutional coding in the case of code division in parallel, the delay time by CRC calculation is reduced, and CRC calculation parallelization is performed. By performing the division processing for the code division processing, there is no division processing for CRC calculation parallelization, and the coding processing can be performed at high speed.
[0099]
【The invention's effect】
As described above, according to the present invention, the division process is divided and performed in parallel, so that the low-order reception polynomial block does not need to wait for the completion of the division of the high-order block, and the processing can be speeded up. This is possible and has the effect of reducing the circuit scale.
[Brief description of the drawings]
FIG. 1 is a diagram showing a circuit configuration of a CRC calculation apparatus according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing an operation of the CRC calculation apparatus according to the first embodiment of the present invention.
FIG. 3 is a diagram showing a circuit configuration of a CRC calculation apparatus according to a second embodiment of the present invention.
FIG. 4 is a block diagram showing an operation of a CRC calculation apparatus according to Embodiment 2 of the present invention.
FIG. 5 is a diagram showing a circuit configuration of a CRC calculation apparatus according to a third embodiment of the present invention.
FIG. 6 is a diagram showing a configuration of a turbo decoding unit used in a CRC calculation apparatus according to Embodiment 3 of the present invention.
FIG. 7 is a block diagram showing an operation of a CRC calculation apparatus according to Embodiment 3 of the present invention.
FIG. 8 is a block diagram showing a configuration of a CRC calculation apparatus according to Embodiment 4 of the present invention.
FIG. 9 is a diagram illustrating a configuration of a CRC result calculation unit in FIG. 8;
FIG. 10 is a flowchart showing a flow of operation of the CRC calculation apparatus according to the fourth embodiment of the present invention.
FIG. 11 is a diagram showing a circuit configuration of a CRC calculation apparatus according to a fifth embodiment of the present invention.
FIG. 12 is a block diagram showing an operation of the CRC calculation apparatus according to the fifth embodiment of the present invention.
FIG. 13 is a diagram showing a circuit configuration of a CRC calculation apparatus according to a sixth embodiment of the present invention.
14 is a diagram illustrating a configuration of a CRC check bit generation unit in FIG. 13;
FIG. 15 is a configuration diagram showing a part of a CRC calculation apparatus according to a sixth embodiment of the present invention.
FIG. 16 is a diagram showing a circuit configuration of a CRC calculation apparatus according to a seventh embodiment of the present invention.
FIG. 17 is a configuration diagram showing a part of a CRC calculation apparatus according to a seventh embodiment of the present invention.
[Explanation of symbols]
1, 2, 3, 4, 5, 6, 7 CRC arithmetic unit, 11, 12, 13, 42, 43, 44, 73, 74, 142, 143, 144, 172, 173, 202, 203 Division processing unit, 14, 15, 45, 46, 75, 145, 146 Multiplication processing unit, 16, 47, 76, 147 Addition processing unit, 21, 53, 103 Reception polynomial f ₀ (X), 22, 54, 104 Reception polynomial f ₁ (X), 23,55 Reception polynomial f ₂ (X), 24, 25, 26, 56, 57, 58, 156, 157, 158 division processing, 27, 59, 107, 125, 159 remainder z ₀ (X), 28, 60, 108, 126, 160 Remainder z ₁ (X), 29, 61, 161 Remainder z ₂ (X), 30, 62, 109, 128, 162, 181 Remainder y (x), 31, 32, 33, 63, 64, 65, 110, 129, 163, 164, 165, 182 Multiplication processing, 34, 66 , 111, 130, 166, 183 addition processing, 35, 67, 112 CRC calculation result z (x), 41, 141, 171, 201 division processing unit, 51 reception polynomial f (x), 52, 152 division processing, 71 , 72 turbo decoding unit, 81, 82, 83 interleaver, 84, 85, 86 second element decoder, 87, 88 deinterleaver, 89, 90, 91 first element decoder, 92 CRC calculation unit, 101, 121 1st turbo decoder, 102, 122 2nd turbo decoder, 105, 106, 123, 124, 194, 197, 214, 218 Division circuit, 127 CRC result calculation Department, 131 error determination section, 151 information sequence f (x), 153 information sequence f ₀ (X), 154 information series f ₁ (X) 155 information series f ₂ (X), 167 CRC check bit, 174, 204 CRC check bit generation unit, 175, 176 Turbo coding unit, 177, 207 SW, 191, 192, 195, 211, 212, 216 Information series, 193, 213 CRC check bit margin, 196, 217 adjustment bit, 205, 206 convolutional coding unit, 215, 219 convolutional encoder.

Claims (9)

The reception polynomial is divided into a plurality of blocks and input in parallel. A division operation based on the CRC generation polynomial is performed in parallel on each reception polynomial, and a multiplication for adjusting the order of the reception polynomial block is performed on the result of the division operation. A CRC calculation method characterized by adding each of the multiplication results to obtain a CRC result for the reception polynomial. The reception polynomial is divided into a plurality of reception polynomial blocks, a division operation based on the CRC generation polynomial is performed in parallel, and the result of the division operation is multiplied to adjust the order of the reception polynomial block, and then the multiplication result A CRC calculation method characterized in that a CRC result for all reception polynomials is obtained by adding each of the above. Based on the CRC generator polynomial for each polynomial block, when the reception polynomial that is turbo-coded for each division is received and turbo decoding of each reception polynomial is performed in parallel, the data with the CRC check bit added is divided The CRC calculation method according to claim 1 or 2, wherein the division is performed in parallel, and the CRC result for all received polynomials is obtained by performing multiplication and addition to match the degree of the polynomial block to each division result. . Corresponding to received data input in parallel, a plurality of division circuits based on a CRC generator polynomial, a multiplier that performs multiplication for adjusting the order of the remainder, and an adder that performs addition are provided. CRC arithmetic unit. An information sequence is divided into a plurality of blocks and input in parallel, a division operation based on a CRC generator polynomial is performed on each information sequence block in parallel, and a multiplication that adjusts the order of the information sequence block to the result of the division operation A CRC calculation method characterized by adding each of the multiplication results to generate a CRC check bit. A CRC check bit is obtained by dividing an information sequence into a plurality of blocks, performing a division operation based on a CRC generator polynomial in parallel, and performing multiplication and addition to match the order of each block to the remainder of the division operation. CRC calculation method characterized by this. When the CRC check bit is added to the information sequence, code division is performed, and turbo coding is performed for each divided block, the information sequence is subjected to code division, division by division code, and multiplication for adjusting the order of the remainder and 7. The CRC calculation method according to claim 5, wherein a CRC check bit is obtained by performing addition and turbo coding processing is performed. When CRC check bits are added to an information sequence, code division is performed, and convolutional coding is performed for each divided block. In addition, convolutional coding is performed while dividing an information sequence into a plurality of blocks and performing individual divisions in parallel. 7. The CRC calculation method according to claim 5 or 6, wherein the CRC calculation method is performed simultaneously, performing multiplication and addition for adjusting the order of each division code after completion of division, generating a CRC check bit and performing convolutional encoding. Division processing means for dividing an information sequence into a plurality of blocks, a plurality of division means based on a CRC generator polynomial, a multiplication means for performing multiplication for adjusting the degree of the remainder, and an addition for adding multiplication results by the multiplication means And a CRC operation device.

Images