JP2004537890A

JP2004537890A - デジタル信号処理システムの待ち時間を最小にする方法及び装置

Info

Publication number: JP2004537890A
Application number: JP2003509821A
Authority: JP
Inventors: ファンシアロイン; キースエルデイヴィス; マーティンアールジョンソン
Original assignee: ソニックイノヴェイションズインコーポレイテッド
Priority date: 2001-06-26
Filing date: 2002-06-25
Publication date: 2004-12-16
Also published as: EP1417860A2; US6717537B1; CN1541496A; WO2003003789A2; WO2003003789A3; CA2451999A1

Abstract

デジタル信号処理経路において待ち時間を最小にする方法及び装置。その一例は、能動的なノイズ打消し装置である。このシステムは、順方向経路及びフィードバック経路を有するデジタル閉フィードバックループを備えている。順方向経路は、補償フィルタと、デジタル／アナログコンバータと、出力トランスジューサとを備えている。フィードバック経路は、入力トランスジューサと、フィードバックデルタ−シグマ変調器と、フィードバックサンプリングレートコンバータとを備えている。入力信号は、多数の方法の１つにおいて、予め選択された中間サンプリングレートを有する処理されたデジタル入力信号へと処理される。フィードバック経路を経て、アナログ出力信号は、実質的に同じ予め選択された中間サンプリングレートを有するデジタルフィードバック信号へと処理される。処理されたデジタル入力信号及びデジタルフィードバック信号は、順方向経路を経て結合され処理されて、障害防止信号を発生し、これが障害信号と結合されて、アナログ出力信号が形成される。

Description

【技術分野】
【０００１】
この非プロビジョナルな特許出願は、２００１年６月２６日に出願された米国プロビジョナル特許出願第６０／３０１，３０８号の利益を請求するものである。
本発明は、一般に、デジタル信号処理に係る。より詳細には、本発明は、デジタル制御ループを含む信号処理経路においてシステム待ち時間（レイテンシ）を最小にすることに係る。
【背景技術】
【０００２】
ケーブル及び衛星送信システムのような通信システムにデジタル信号処理を使用することは、長年知られている。現在、これらのデジタル通信は、２つ以上の通信装置が互いに高いクオリティで通信することが必要な場合にほぼ全ての形式の通信装置間にリンクを確立するのに広く利用されている。その結果、これらのシステムは、各メンバーが他のメンバー及び他の装置と通信することのできる精巧な通信アプリケーションを利用することができる。このようなデジタル信号処理装置は、種々様々な電子−光学製造及び回路設計構成において意図された用途に基づいて開発されている。通信システムに今日使用されているデジタル信号処理装置の一形式は、能動的なノイズ打消し（ＡＮＣ）装置である。このＡＮＣ装置は、ほとんどの場合、希望の信号又はターゲット信号を不明瞭にする傾向のある障害信号又はノイズ信号が１つ以上存在する音響環境に使用される。従来のＡＮＣ装置は、一般に、フィードバック回路を備えていて、これは、マイクロホンのような入力トランスジューサを使用して周囲ノイズを検出すると共に、スピーカ又は受信器のような出力トランスジューサを使用して、その周囲ノイズを打消すノイズ防止信号を発生し、且つ希望の信号を供給する。特定の回路素子は、実施によって相違する。
【０００３】
現在、ＡＮＣは、打消しのためのノイズ防止信号を導入することによりアナログ形態で達成されている。実際のノイズは、１つ以上のマイクロホンにより検出される。振幅が同じで且つ位相が逆のノイズ防止信号が発生され、実際のノイズと結合される。適切に行われた場合には、これが両ノイズを打消さねばならない。ノイズ打消しの量は、発生されるノイズ防止信号の振幅及び位相の精度に依存する。ＡＮＣは、低周波数ノイズを減衰する効果的な方法であり、これは、受動的なノイズ制御技術を使用して制御することが非常に困難で且つ経費がかかると分かっている。
【０００４】
先ず、図１を参照すれば、米国特許第４，４５５，６７５号及び第４，６４４，５８１号に開示されたような第１の公知のフィードバック能動的ノイズ打消しシステム１０が示されている。このシステム１０は、希望の信号及びノイズ信号を入力として有し、そして出力信号を発生する。説明上、希望の信号は、入力音声（Ｖ_in）信号であり、出力信号は、出力音声（Ｖ_out）信号であると仮定する。ノイズ信号は、音響環境において希望の信号以外の障害信号であると考える。Ｖ_out信号は、Ｖ_in信号と、ノイズ信号と、システム１０により発生されたノイズ防止信号とを結合したものである。上述したように、理論的には、ノイズ防止信号がノイズ信号を厳密に打消し、Ｖ_in信号だけを、減衰せずにＶ_out信号として残す。実際には、常にこのような結果になるのではない。システム１０は、システムの安定性を維持しながら、所定の周波数レンジ内で全ループにできるだけ高い利得を得るように試みる。システム１０の順方向経路は、圧縮装置１２と、補償装置１４と、電力増幅器１６と、受信器１８とを備えている。例えば、受信器１８は、スピーカを含む出力トランスジューサである。システム１０のフィードバック経路は、入力トランスジューサとしてのマイクロホン２０と、マイクロホン前置増幅器２２とを備えている。Ｖ_in信号及びフィードバック経路信号は、第１の加算ノード２４において合成される。順方向経路信号及びノイズ信号は、第２の加算ノード２６において合成される。
【０００５】
図２を参照すれば、米国特許第５，１８２，７７４号に開示されたような第２の公知のフィードバック能動的ノイズ打消しシステム３０がブロック図で示されている。このシステム３０は、図１のシステム１０と同様であるが、その順方向経路は、ハイパスフィルタ３２と、ローパスフィルタ３４と、中間レンジフィルタ３６を受信器１８と組み合せて備えている。更に、そのフィードバック経路は、マイクロホン２０及びマイクロホン前置増幅器２２にハイパスフィルタ３８を追加している。
【０００６】
図３を参照すれば、米国特許第５，６０４，８１３号に開示されたような第３の公知のフィードバック能動的ノイズ打消しシステム４０がブロック図で示されている。この場合に、希望の信号をイコライズするために、閉ループの外側即ち第１加算ノード２４の前にブースト回路４２が追加されている。このシステム４０のフィードバック経路は、マイクロホン２０と、複数のバンドパスフィルタ４４と、ローパスフィルタ４６とを含む。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
システムのノイズを減少するための従来のアナログ解決策は、その分野で広く利用されているが、問題がないわけではない。ＡＮＣシステムは、理論的には、位相反転されたノイズ防止信号を発生することによりノイズをゼロにすることができるが、実際上の問題として、入力及び出力トランスジューサのようなシステムの種々の要素が、幾つかの望ましからぬ遅延を導入する。これらの遅延は、ノイズを打消すことのできる周波数レンジ、ノイズを打消すことのできる程度、及びノイズ打消しシステムの安定性に悪影響を及ぼす。それ故、回路の関連遅延を最小にすることが望ましい。又、同様に、回路を調整して、要素の変化や製造公差及び使用条件を補償し、ノイズ打消し周波数レンジ及びノイズ打消し比を最大にできることも望まれる。このような調整は、アナログ技術を使用したのでは困難である。アナログドメインでは困難であると分かっている別の望ましい機能は、その後の処理機能により生じる周波数依存減衰に対して信号をイコライズすることである。
【課題を解決するための手段】
【０００８】
デジタル信号処理経路において待ち時間を最小にする方法及び装置が開示される。その一例は、能動的なノイズ打消し装置である。このシステムは、順方向経路及びフィードバック経路を有するデジタル閉フィードバックループを備えている。順方向経路は、補償フィルタと、デジタル／アナログコンバータと、出力トランスジューサとを備えている。フィードバック経路は、入力トランスジューサと、フィードバックデルタ−シグマ変調器と、フィードバックサンプリングレートコンバータとを備えている。入力信号は、多数の方法の１つにおいて、予め選択された中間サンプリングレートを有する処理されたデジタル入力信号へと処理される。フィードバック経路を経て、アナログ出力信号は、実質的に同じ予め選択された中間サンプリングレートを有するデジタルフィードバック信号へと処理される。処理されたデジタル入力信号及びデジタルフィードバック信号は、順方向経路を経て結合され処理されて、障害防止信号を発生し、これが障害信号と結合されて、アナログ出力信号が形成される。
【発明を実施するための最良の形態】
【０００９】
本明細書の一部を構成する添付図面を参照して、本発明の原理及び１つ以上の実施形態を詳細に説明する。
デジタル信号処理経路における待ち時間を最小にするための方法及び装置について本発明の種々の実施形態を説明する。当業者であれば、本発明の以下の詳細な説明は、単なる例示に過ぎず、本発明を何ら限定するものでないことが明らかであろう。この開示の利益を得る当業者にとって本発明の他の実施形態も容易に示唆されよう。添付図面に示された本発明の実施形態を詳細に説明する。同じ又は同様の部分を指すために添付図面及び以下の詳細な説明において同じ参照指示を使用する。
【００１０】
明瞭化のために、ここに述べる実施形態の全てのありきたりの特徴を図示して説明するものではない。当然、このような実施形態の開発においては、開発者の特定の目標、例えば、アプリケーション及びビジネスに関連した制約との適合性を達成するために、実施形態特有の多数の判断を行わねばならず、そしてこれらの特定の目標は、実施形態ごとに及び開発者ごとに異なるものであることが明らかであろう。更に、このような開発努力は複雑で且つ時間のかかるものであるが、この開示の利益を得る当業者にとっては処理ルーチンに過ぎないことが明らかであろう。
【００１１】
本発明によれば、要素、プロセスステップ及び／又はデータ構造は、種々の形式のオペレーティングシステム、計算プラットホーム、コンピュータプログラム、及び／又は汎用マシンを使用して実施することができる。更に、当業者であれば、ここに開示する本発明概念の範囲及び精神から逸脱せずに、ハードウェア装置、現場でプログラム可能なゲートアレー（ＦＰＧＡ）、アプリケーション特有の集積回路（ＡＳＩＣ）等の汎用性の低い装置も使用できることが明らかであろう。
【００１２】
図４を参照すれば、本発明によるフィードバック能動的ノイズ打消しシステム５０の実施形態がブロック図で示されている。閉ループの外側で、システム５０は、入力プロセッサ５２を備えている。この入力プロセッサ５２の詳細は、以下に説明する。一般に、入力プロセッサ５２は、アナログ又はデジタルのいずれかの「入力」信号を取り上げ、ＩとＦ_Sの積に等しい中間（Ｉ）サンプリングレートを有する処理されたデジタル入力信号を発生する。但し、Ｉは、１より大きな値を有し、そしてＦ_Sは、「入力」信号のナイキストレート（Ｆ_max）の２倍のサンプリングレートである。順方向経路は、補償フィルタ５４、デジタル／アナログコンバータ（ＤＡＣ）５６及び出力トランスジューサ５８を備えている。順方向経路の結果は、アナログ順方向経路信号である。フィードバック経路は、入力トランスジューサ６０、フィードバックデルタ−シグマ変調器６２及びフィードバックサンプリングレートコンバータ６４を備えている。フィードバックデルタ−シグマ変調器６２の出力は、ＮとＦ_Sの積に等しいサンプリングレートを有する。但し、Ｎは、１より大きい。又、Ｎは、Ｉより大きい。しかしながら、ＩＦ_Sは、希望のサンプリングレートであるから、出力ＮＦ_Sを、フィードバックサンプリングレートコンバータ６４により低いレートにダウンサンプリングする必要はない。その結果、処理されたデジタル入力信号と同じサンプリングレートを有するデジタルフィードバック信号が得られる。中間サンプリングレートは、フィードバック経路に受け入れられる低い遅延を生じるように選択される。回路の複雑さ及びコストの増加とで妥協がなされる。デジタルフィードバック信号は、第１加算ノード６６において、処理されたデジタル入力信号から減算される。又、フィードバックデルタ−シグマ変調器６２とフィードバックサンプリングレートコンバータ６４を、ＩＦ_Sの出力レートをもつフィードバックアナログ／デジタルコンバータ（ＡＤＣ）へと結合することもできる。アナログ順方向経路信号は、第２の加算ノード６８においてアナログ「障害」信号と結合される。第２の加算ノード６８の出力は、フィードバック経路の入力であると共にシステム５０の出力であり、アナログ音響出力信号（Ｙ_OUT）である。
【００１３】
図５を参照すれば、本発明によるフィードバック能動的ノイズ打消しシステム７０の別の実施形態がブロック図で示されている。このシステム７０は、図４のシステム５０と本質的に同じであるが、補償フィルタ５４が、図示されたように、順方向経路からフィードバック経路へ移動されている。ブロック図の全配列の操作が可能であり、当業者に良く知られている。このような操作により生じる実施形態は、図４及び５に例示されたように本発明の範囲内であると考えられる。更に、このような実施形態は、明瞭化のため、詳細に示さない。
【００１４】
図６を参照すれば、図４及び５の入力プロセッサ５２の実施形態がブロック図で示されている。入力プロセッサ５２は、アナログ又はデジタルのいずれかの「入力」信号を取り上げ、中間サンプリングレート（ＩＦ_S）を有する処理されたデジタル入力信号を発生することを上記説明から想起されたい。入力プロセッサ５２の要素は、「入力」信号の特性に一部依存する。これら要素の種々の組合せを一例として以下に示すが、設計選択及び環境に応じて他の組み合わせも考えられる。例示された要素は、「入力」信号がアナログ信号（Ｘ_in）であることを仮定している。入力プロセッサの要素は、入力デルタ−シグマ変調器７２、第１入力サンプリングレートコンバータ７４、イコライザ７６及び第２入力サンプリングレートコンバータ７８を備えている。入力デルタ−シグマ変調器７２の出力は、ＭとＦ_Sの積に等しいサンプリングレートを有し、但し、Ｍは、１より大きく、Ｉより大きい。この出力は、次いで、第１サンプリングレートコンバータ７４により、ＫとＦ_Sの積に等しいレートにダウンサンプリングされる。Ｋは、１以上であり、Ｉ未満である。従って、第１サンプリングレートコンバータ７４の出力は、後で、第２入力サンプリングレートコンバータ７８により、中間サンプリングレート（ＩＦ_S）までアップサンプリングされねばならない。上記と同様に、入力デルタ−シグマ変調器７２と第１入力サンプリングレートコンバータ７４を、ＫＦ_Sの出力レートをもつ入力ＡＤＣへと結合することもできる。Ｍ、Ｎ及びＫは、必ずしも互いに関係がないが、ＫはＭより小さいと仮定することに注意されたい。Ｍは、Ｎに等しくてもよいし、等しくなくてもよい。又、イコライザ７６は、重要な遅延経路にはなく、即ち閉ループの外側にあることにも注意されたい。その結果、高次の有限インパルス応答（ＦＩＲ）又は無限インパルス応答（ＩＩＲ）フィルタを使用して、良好なイコライゼーションを達成することができる。図示された例に対する変形として、第１サンプリングレートコンバータ７４は、これ単独で又は入力ＡＤＣの一部分として、中間サンプリングレートに等しい出力レートを有することも考えられる。このような場合には、第２の入力サンプリングレートコンバータ７８を排除することができる。この後者の場合には、イコライザ７６も排除し、入力デルタ−シグマ変調器７２及び第１入力サンプリングレートコンバータ７４のみを残すことができる。入力デルタ−シグマ変調器７２及び第１入力サンプリングレートコンバータ７４は、入力ＡＤＣに置き換えてもよいことを想起されたい。そのようにした場合には、これは、入力ＡＤＣを入力プロセッサ５２の唯一の要素として残す。
【００１５】
ここで、アナログ信号ではなく、「入力」信号がデジタル信号（Ｄ_in）であると仮定する。このような場合には、図示された入力デルタ−シグマ変調器７２及び第１入力サンプリングレートコンバータ７４は不要である。これらを排除することができる。これは、イコライザ７６及び第２入力サンプリングレートコンバータ７８を残す。もちろん、ここでは、１つしかないので、第２という語を削除して、入力サンプリングレートコンバータ７８のみを残す。状況に応じて、これら残りの２つの要素は、一方、他方、両方又はいずれでもないという４つの構成の１つで現われる。デジタル信号のサンプリングレートが既に中間レートである場合には、サンプリングレートコンバータ７８は不要となる。サンプリングレートが中間レートに等しくないときには、入力サンプリングレートコンバータ７８により、状況に応じて、アップサンプリング又はダウンサンプリングが必要となる。同様に、状況に応じて、イコライゼーションが必要又は要望されることがあってもなくてもよく、そうでないときには、イコライザ７６を排除してもよい。それ故、デジタルの場合には、入力プロセッサ５２は、信号を、変換せずに、図４及び５の第１加算ノード６６へ通すだけのことも考えられる。それでも、均一性のために、信号は、変換を必要としてもしなくてもよい一般化された「入力」信号から区別するために、処理されたデジタル入力信号と称される。
【００１６】
本発明の他の実施形態は、プログラム可能な又は適応式のイコライザ及び補償フィルタ、ＦＩＲ及びＩＩＲ、並びにこれを達成するための関連ハードウェア及びソフトウェア能力を組み込むことを含むが、これに限定されない。上述した実施形態の種々の特徴は、説明を明瞭化するだけのために個別に説明したが、これら特徴の幾つか又は全部を有する本発明の１つの実施形態にそれら全部を又はその一部分を組み込んでもよいことに注意されたい。又、本発明は、能動的なノイズ打消しに限定されず、望ましからぬ待ち時間を有する通信システムのような他の信号処理装置に関連して容易に使用できることにも注意されたい。
【００１７】
当業者であれば、本発明の他の実施形態、特徴及び効果が、以上の説明を検討することから、そして本発明の実施を通して、又はここに開示する別の実施形態及び方法から明らかとなろう。それ故、上述した特定の実施形態は、本発明を単に例示するものに過ぎず、本発明の真の範囲及び精神は、特許請求の範囲のみによって限定されることを強調しておく。
【図面の簡単な説明】
【００１８】
【図１】第１の公知のフィードバック能動的ノイズ打消しシステムを示すブロック図である。
【図２】第２の公知のフィードバック能動的ノイズ打消しシステムを示すブロック図である。
【図３】第３の公知のフィードバック能動的ノイズ打消しシステムを示すブロック図である。
【図４】本発明によるフィードバック能動的ノイズ打消しシステムの実施形態を示すブロック図である。
【図５】本発明によるフィードバック能動的ノイズ打消しシステムの別の実施形態を示すブロック図である。
【図６】本発明による図４及び５の入力プロセッサの実施形態を示すブロック図である。

Claims

入力、出力、第１加算ノード及び第２加算ノードを有し、処理されたデジタル入力信号が上記第１加算ノードの第１入力に供給され、上記処理されたデジタル入力信号は、中間サンプリングレートを有し、そして障害信号が上記第２加算ノードの第１入力に供給されるようなデジタル閉フィードバックループにおいて、
上記第１加算ノードの出力に接続された入力を有する補償フィルタと、
上記補償フィルタの出力に接続された入力を有するデジタル／アナログコンバータと、
上記デジタル／アナログコンバータの出力に接続された入力、及び上記第２加算ノードの第２入力に接続された出力を有する出力トランスジューサと、
上記第２加算ノードの出力に接続された入力を有する入力トランスジューサと、
上記入力トランスジューサの出力に接続された入力を有するデルタ−シグマ変調器であって、その出力信号が、上記中間サンプリングレートより高い第１サンプリングレートを有しているデルタ−シグマ変調器と、
上記デルタ−シグマ変調器の出力に接続された入力、及び上記第１加算ノードの第２入力に接続された出力を有するフィードバックサンプリングレートコンバータであって、上記デルタ−シグマ変調器の出力信号を上記第１サンプリングレートから上記中間サンプリングレートへとダウンサンプリングするようなフィードバックサンプリングレートコンバータと、
を備えたデジタル閉フィードバックループ。
入力信号を上記処理されたデジタル入力信号へと変換するための入力プロセッサを更に備えた請求項１に記載のデジタル閉フィードバックループ。
上記入力プロセッサは、更に、
上記入力信号を受信する入力を有した入力デルタ−シグマ変調器であって、上記入力信号を、上記中間サンプリングレートより高い第２サンプリングレートへと変調するような入力デルタ−シグマ変調器と、
上記入力デルタ−シグマ変調器の出力に接続された入力を有する第１入力サンプリングレートコンバータであって、上記第２サンプリングレートを第３サンプリングレートへとダウンサンプリングするような第１入力サンプリングレートコンバータと、
上記第１入力サンプリングレートコンバータの出力に接続された入力を有するイコライザと、
を備えた請求項２に記載のデジタル閉フィードバックループ。
上記第３サンプリングレートは、上記中間サンプリングレートに等しく、そして上記イコライザの出力からの出力信号は、上記処理されたデジタル入力信号である請求項３に記載のデジタル閉フィードバックループ。
上記第３サンプリングレートは、上記中間サンプリングレート未満であり、そして上記入力プロセッサは、更に、
上記イコライザの出力に接続された入力を有する第２入力サンプリングレートコンバータであって、上記第３サンプリングレートを上記中間サンプリングレートへとアップサンプリングする第２入力サンプリングレートコンバータを備え、該第２入力サンプリングレートコンバータの出力からの出力信号は、上記処理されたデジタル入力信号である請求項３に記載のデジタル閉フィードバックループ。
上記入力プロセッサは、更に、
上記入力信号を受信する入力を有した入力デルタ−シグマ変調器であって、上記入力信号を、上記中間サンプリングレートより高い第２サンプリングレートへと変調するような入力デルタ−シグマ変調器と、
上記入力デルタ−シグマ変調器の出力に接続された入力を有する入力サンプリングレートコンバータであって、上記第２サンプリングレートを上記中間サンプリングレートへとダウンサンプリングし、その出力からの出力信号が上記処理されたデジタル入力信号となるような入力サンプリングレートコンバータと、
を備えた請求項２に記載のデジタル閉フィードバックループ。
上記入力プロセッサは、更に、
上記入力信号を受信する入力、及び上記処理されたデジタル入力信号のソースである出力を有したイコライザを備えた請求項２に記載のデジタル閉フィードバックループ。
上記入力プロセッサは、更に、
上記入力信号を受信する入力を有するイコライザと、
上記イコライザの出力に接続された入力を有する入力サンプリングレートコンバータであって、上記入力信号を第２サンプリングレートから上記中間サンプリングレートへと変換し、その出力からの出力信号が上記処理されたデジタル入力信号となるような入力サンプリングレートコンバータと、
を備えた請求項２に記載のデジタル閉フィードバックループ。
上記入力プロセッサは、更に、
上記入力信号を受信する入力、及び上記処理されたデジタル入力信号のソースである出力を有する入力サンプリングレートコンバータであって、上記入力信号を第２サンプリングレートから上記中間サンプリングレートへと変換する入力サンプリングレートコンバータを備えた請求項２に記載のデジタル閉フィードバックループ。
入力、出力、第１加算ノード及び第２加算ノードを有し、処理されたデジタル入力信号が上記第１加算ノードの第１入力に供給され、上記処理されたデジタル入力信号は、中間サンプリングレートを有し、そして障害信号が上記第２加算ノードの第１入力に供給されるようなデジタル閉フィードバックループにおいて、
上記第１加算ノードの出力に接続された入力を有するデジタル／アナログコンバータと、
上記デジタル／アナログコンバータの出力に接続された入力、及び上記第２加算ノードの第２入力に接続された出力を有する出力トランスジューサと、
上記第２加算ノードの出力に接続された入力を有する入力トランスジューサと、
上記入力トランスジューサの出力に接続された入力を有するデルタ−シグマ変調器であって、その出力信号が、上記中間サンプリングレートより高い第１サンプリングレートを有しているデルタ−シグマ変調器と、
上記デルタ−シグマ変調器の出力に接続された入力を有するフィードバックサンプリングレートコンバータであって、上記デルタ−シグマ変調器の出力信号を上記第１サンプリングレートから上記中間サンプリングレートへとダウンサンプリングするようなフィードバックサンプリングレートコンバータと、
上記フィードバックサンプリングレートコンバータの出力に接続された入力、及び上記第１加算ノードの第２入力に接続された出力を有する補償フィルタと、
を備えたデジタル閉フィードバックループ。
入力信号を上記処理されたデジタル入力信号へと変換するための入力プロセッサを更に備えた請求項１０に記載のデジタル閉フィードバックループ。
上記入力プロセッサは、更に、
上記入力信号を受信する入力を有した入力デルタ−シグマ変調器であって、上記入力信号を、上記中間サンプリングレートより高い第２サンプリングレートへと変調するような入力デルタ−シグマ変調器と、
上記入力デルタ−シグマ変調器の出力に接続された入力を有する第１入力サンプリングレートコンバータであって、上記第２サンプリングレートを第３サンプリングレートへとダウンサンプリングするような第１入力サンプリングレートコンバータと、
上記第１入力サンプリングレートコンバータの出力に接続された入力を有するイコライザと、
を備えた請求項１１に記載のデジタル閉フィードバックループ。
上記第３サンプリングレートは、上記中間サンプリングレートに等しく、そして上記イコライザの出力からの出力信号は、上記処理されたデジタル入力信号である請求項１２に記載のデジタル閉フィードバックループ。
上記第３サンプリングレートは、上記中間サンプリングレート未満であり、そして上記入力プロセッサは、更に、
上記イコライザの出力に接続された入力を有する第２入力サンプリングレートコンバータであって、上記第３サンプリングレートを上記中間サンプリングレートへとアップサンプリングする第２入力サンプリングレートコンバータを備え、該第２入力サンプリングレートコンバータの出力からの出力信号は、上記処理されたデジタル入力信号である請求項１２に記載のデジタル閉フィードバックループ。
上記入力プロセッサは、更に、
上記入力信号を受信する入力を有した入力デルタ−シグマ変調器であって、上記入力信号を、上記中間サンプリングレートより高い第２サンプリングレートへと変調するような入力デルタ−シグマ変調器と、
上記入力デルタ−シグマ変調器の出力に接続された入力を有する入力サンプリングレートコンバータであって、上記第２サンプリングレートを上記中間サンプリングレートへとダウンサンプリングし、その出力からの出力信号が上記処理されたデジタル入力信号となるような入力サンプリングレートコンバータと、
を備えた請求項１１に記載のデジタル閉フィードバックループ。
上記入力プロセッサは、更に、
上記入力信号を受信する入力、及び上記処理されたデジタル入力信号のソースである出力を有したイコライザを備えた請求項１１に記載のデジタル閉フィードバックループ。
上記入力プロセッサは、更に、
上記入力信号を受信する入力を有するイコライザと、
上記イコライザの出力に接続された入力を有する入力サンプリングレートコンバータであって、上記入力信号を第２サンプリングレートから上記中間サンプリングレートへと変換し、その出力からの出力信号が上記処理されたデジタル入力信号となるような入力サンプリングレートコンバータと、
を備えた請求項１１に記載のデジタル閉フィードバックループ。
上記入力プロセッサは、更に、
上記入力信号を受信する入力、及び上記処理されたデジタル入力信号のソースである出力を有する入力サンプリングレートコンバータであって、上記入力信号を第２サンプリングレートから上記中間サンプリングレートへと変換する入力サンプリングレートコンバータを備えた請求項１１に記載のデジタル閉フィードバックループ。
入力信号を、予め選択された中間サンプリングレートを有する処理されたデジタル入力信号へと処理し、
アナログ出力信号を、実質的に同じ予め選択された中間サンプリングレートを有するデジタルフィードバック信号へと変換し、
上記処理されたデジタル入力信号及び上記デジタルフィードバック信号を結合して、結合デジタル信号を形成し、
上記結合デジタル信号からデジタル障害防止信号を発生し、
上記デジタル障害防止信号をアナログ障害防止信号へと変換し、そして
上記アナログ障害防止信号を障害信号と結合してアナログ出力信号を形成する、
という段階を備えたデジタル閉フィードバックループ方法。