JP2004535682A - アナログ信号処理パラメータのセッティングに連係してインデザイン（設計中の）変更可能性を持つ固体回路レイアウトを生成するための方法および装置、および、そのような方法の適用によって生み出される集積回路設計および集積回路 - Google Patents

Abstract

【課題】最適化が、様々な範疇の利害関係者の間でバランスする設計プロセスにおいてもたらされ、そのプロセスにおいて、回路の最終的な固定が、デザイニングの終りの瞬間近くまで、あるいは、製造が完成してしまった後でさえ、比較的未決定のままであってもよく、そこにおいて、特定の変数が、種々のビルディングブロックに同時に連係付けられるのではなく、個々のビルディングブロックに連係付けられたままであることを可能にすること。
【解決手段】固体集積回路レイアウトが、予定された機能の一揃いを指定し、そして、前記機能の一揃いを種々の回路表現にトランスレートすることによって生成される。前記回路表現は、全体的な回路の回路アイテムに変換され、さらには、前記全体的な回路の内部で相互作用し合う回路アイテム間の第1のインターフェースと、さらに、そのような回路アイテムと外界との間の第2のインターフェースとの両方をあらかじめ定められたインターフェース仕様にしたがって配列する。特に、種々のそのような回路アイテムが、問題としている回路アイテムに基づいて指定されるそれぞれのアナログ値および／またはステップ化可能な値を表わす状況において、前記パラメータが、ビルディングブロックとしての単一のそのような回路アイテムに排他的に割り当てられる。前記問題としているビルディングブロックは、前記問題としているパラメータに対してあらかじめ指定された再規定可能値範囲にしたがって、十分な大きさのインデザインリサイザビリティおよび／またはオンチップムーバビリティが割り当てられる。
【選択図】図４

Description

【技術分野】
【０００１】
本発明は、請求項1の於て書きに記載されている方法に関する。
【背景技術】
【０００２】
デジタル回路のコンセプトの設計方法は、米国特許第5,005,136号に開示されている。同様の処置を、発振器、フィルタ、増幅器、および、他のアイテムなどに関係する、相当な量のアナログ回路のアイテムあるいはパラメータを持つ設計に対しても広く与えることができる。本発明者達は、アナログ回路の大多数の現在の設計アプローチが、ICメーカによって提供される固定した回路仕様から出発するということを認識している。後者は、一般に、設計を、チップエリアを小さく、また、収納密度を最大限にするという点に関して最適化する。しかしながら、そのようなアプローチは、機能またはスペックの再設計および修正を行うために、多くの時間および努力を付加することを必要とするであろう、高度に柔軟性がない解決に帰着する。さらに、その設計は、上述のようにエリア最小化に集中するために、一般に、ビルディングブロックの再使用の可能性をほとんど、あるいは、全く持たないという特色をなす。上記の問題は、市場投入までの時間(time-to-market)が非常にクリティカルであり、また、頻繁な再設計サイクルが普通である、大量生産品の設計の初期段階において特に重要性を持つ。
【０００３】
今日、一般に、全体的な機能設計は、概して、信号（単数または複数の）を処理するために、しばしば、シーケンシャルタイプの構成に配置される多数のビルディングブロックを有している。さらに、レトロカプリングループを使用することも、周知の特徴である。そのような設計の種々のビルディングブロックは、互いの間で、レイアウトビューサイズが10の数乗のみ異なり得る。
【０００４】
そのような概述の問題は、設計環境が、特に、その初期段階において、少なくとも3者、即ち、原則的に全員が最適設計プロセスによって利益を得なければならないICメーカ、セットメーカ、エンドユーザを持つ場合には、さらに悪化する。本発明は、特に、大量市場のためのデザイニングに焦点を当てている。これは、その特徴、動作性、および、価格に関して容易に受け入れられる製品に導かなければならない。市場投入までの時間は、一般に、最小でなければならない。
【０００５】
上述の問題は、電圧、周波数などのような種々のパラメータに関して、あらかじめ正確な最適値を指定することが困難であって、多かれ少なかれ広い範囲の値しか指示することができないから、アナログ指向の回路設計に非常に重要性をもっている。この不確実さは、しばしば、種々の相異なるパラメータに同時に当てはまり、それは、問題をさらに一層複雑にし、方針決定に関して、まったく不安定にすることもしばしばである。さらに、全体的な回路サイズが、ボンドパッドの数および配列に強く依存し、その結果、エリア最小化の長所が、限られたものに終わってしまうという意味で、その設計は、しばしば、ボンドパッドに制限される。
【０００６】
【特許文献１】
米国特許第5,005,136号
【発明の開示】
【課題を解決するための手段】
【０００７】
したがって、とりわけ、本発明の1つの目的は、最適化が、様々な範疇の利害関係者の間でバランスする設計プロセスにおいてもたらされ、そのプロセスにおいて、回路の最終的な固定が、デザイニングの終りの瞬間近くまで、あるいは、製造が完成してしまった後でさえ、比較的未決定のままであってもよく、そこにおいて、特定の変数が、種々のビルディングブロックに同時に連係付けられるのではなく、個々のビルディングブロックに連係付けられたままであることを可能にすることである。そのような多重連係は、実際、種々の、時には矛盾する、要件間にしばしば折衷を必要とする。
【０００８】
したがって、そのような観点の1つにしたがって、本発明は、請求項1の特徴部分を特徴とする。
【０００９】
用語「リサイザビリティスペース」は、単一回路アイテムに割り当てられる設計エリアの大きさを意味する、特徴をなす部分のキー要素を規定しており、そこにおいて、その回路アイテムに割り当てられたアナログパラメータあるいはステップ化可能なパラメータの値の変化の予定される範囲が、問題としている回路アイテムに起因するビルディングブロックに対する設計エリアの連係する使用量の大小を与える。特に、レイアウトにおいてアナログパラメータ値あるいはステップ化可能なパラメータ値を実現するために、(1) 問題としているパラメータが、回路ブロックにトランスレート（変換）されるべき単一回路アイテムに割り当てられ、(2) 問題としている回路ブロックが、問題としているパラメータの種々の値に対して設計を修正することを可能にするに十分なスペースを得る。その結果として、次の2つの相互に反対方向の因果律が存在する。
【００１０】
a. 全体的な機能から特定の回路ブロックに進むトップダウン設計。
b. 問題としている回路ブロック（単数あるいは複数の）を実現するために必要な最大エリアから集積回路の全体的な面積に進む、エリアのボトムアップ割り当て。
【００１１】
本質的に、パラメータのアナログ変化あるいは値ステップは、連係する回路ブロックに必要なエリアに、連係する変化あるいはステップを引き起こす。これは、本質的に、回路ブロックの全体的なサイズが常に固定されており、タップの位置しか修正できないポテンショメータおよびその他同種のものの設計と本質的に異なる。本発明に対する、この厚膜とみなし得る技術の他の1つの違いは、設計の新ラウンドが、依然として同じ大きなポテンショメータを必要とし、その結果として、サイズのさらなる減少が、全く不可能であるということである。さらに、本発明の原理は、本明細書において検討される様々の好ましい実施例によって実証されるように、はるかに広い適用可能性を持っている。特に、多くのそのような実施例の卓越した特徴は、問題にしている実施例において実際に用いられるよりも大きなサイズの、それに連係する回路ブロックとして当初予定される「空の」スペースの創出である。本発明の特別の1つの観点は、ある回路設計品質（最適エリア、即ち、最小エリアの視点から）が、回路設計のより速い実現そのものと交換されてもよいということである。もちろん、次の設計ラウンドでは、全体的な回路サイズを考慮した、さらなる最適化が、実現できる。
【００１２】
単にそのことのみについて言えば、IMP社およびHans KleinへのWO 95 32478が、プログラム可能なアナログ関数および連係するプログラミング技術を備えた集積回路について検討している。その動作は、第4頁、25-29行目に典型的に記述されており、配置ファイルが、様々なプログラム可能なオンチップファシリティを選択的にアクティブにするためにチップ上にロードされる。したがって、使われるかもしれないにしろ、使われないかもしれないにしろ、リサイザビリティスペースは、全く存在せず、種々の実際に存在する回路素子によって完全に占められる最大空間量が存在するのみであり、それは、実際、本発明の回路ブロックより低い構成レベルにある。本発明との違いは、本発明が、次の設計ラウンドにおける空間を縮小して、より安価となる解答を得ることのできる機能を達成するために、一時的により多くのスペースを用いるということである。この参照文献は、過度の空間をそのように連続して用いて、全体的な回路をよりコンパクトに具現するという視点に関して、全く言及していない。
【００１３】
本発明は、また、請求項1に請求されているような方法をインプリメントするように配置された装置、および、上述の方法を用いて実現される集積回路設計および集積回路に関するものでもある。一般に、問題にしている設計は、固体エリアを最小にする視点からは最適とはいえないだろうが、その代りに、これまで、それらの回路の高度のVLSIの複雑さにおいては達し得ないと考えられてきた程度まで柔軟性を持つものである。本発明のさらなる利点を有する観点が、従属請求項に列挙されている。
【発明を実施するための最良の形態】
【００１４】
本発明のこれらの、そして、さらなる観点および利点が、好適な実施例の開示を参照して、特に、添付された図を参照して、以下に、より詳細に検討される。
【００１５】
図1は、エンドユーザ、セットメーカ、および、ICメーカの間の多関係者境界の概念的なイメージを示している。図の内部領域20は、ここでは簡単のためにそれ以上に指定していない特定の固体回路製品の基本的な機能を図示している。レンズ形状の先端A, B, Cは、様々な利害関係者に直面する問題、必要条件、および、それらに連係する解決策をシンボル的に表わしている。最適の設計は、必要条件を、可能な限り最良に満たさなければならない。状況は、OEMが存在するような場合には、さらに複雑になりさえし得る。
【００１６】
ここで、顧客すなわちエンドユーザ(C)は、以下のような範疇の問題を体験するであろう。即ち、その回路は高価すぎ、その機能は適切ではなく、その性能は不十分であり、最終製品のサイズあるいは重量に関して問題があり、あるいは、マルチスタンダード環境での使用に対するあるいは地理的な相違を持つ標準に対する非互換性のために不便であるあるいは費用がかかる。
【００１７】
セットメーカ(B)は、以下のような範疇の問題を体験するであろう。即ち、その回路は高価すぎ、その機能は適切ではなく、その性能は不十分であり、最終製品のサイズおよび／あるいは重量に関して問題があり、設計終了は競争相手による行動を考えると遅すぎ、性能、価格、電力消費、サイズのようなキーパラメータ間になさなければならない複雑なトレードオフが存在し、その製品は、回路ブロック間の時間のかかりすぎるアライメントのために費用のかかる製造プロセスを必要とし、そして、特殊なコンポーネントを備えなければならない必要性によってロジスティックな（物流的な）複雑さがあるかもしれない。
【００１８】
ICメーカ(A)は、以下のような範疇の問題を体験するであろう。即ち、その製品は、特殊なコンポーネントあるいは配列の再プロセスなどが原因となって高価すぎ、その機能は、とりわけプログラム性不足、性能不足、競争相手の行動に対比しての設計終了の遅れのために適切ではなく、複雑なトレードオフが、性能、価格、電力消費、サイズのようなキーパラメータ間になさなければならず、その製品は、回路ブロック間の時間のかかりすぎるアライメントのために費用のかかる製造プロセスを必要とし、そして、特殊なコンポーネントを備えなければならない必要性によってロジスティックな複雑さを引き起こすかもしれない。一般に、最適の製品は，種々のトレードオフをなすことによってしか到達されない。
【００１９】
上記のことを考慮して、本発明は、高速設計され、かつ柔軟性のあるプロトタイプの集積回路として、アナログシリコンコンパイラ(ASiC)を提案する。ほとんどの場合、本発明によって生み出される設計は、first-time right（初回のテストで、的確な動作をする）であり、高水準の有用なプログラム性を持つ、証明済みのソフトウエアコンポーネントあるいはビルディングブロック(BB)を使用あるいは再使用することによって、高製造歩留りを提供する。そのようなビルディングブロックは、多くの場合、高速設計と最大限の柔軟性とを兼ね備える、2つの質的に異なる態様でプログラムできる。ビルディングブロックのハードウェアプログラム性が、基本的なアナログ信号処理条件を満たすために用いられる。ビルディングブロックのソフトウェアプログラム性は、製造歩留りを増加させ、アライメントポイントを統合し、そして、エンドユーザの要求に機能を適合させるために用いられる。
【００２０】
トップダウン仕様が、とりわけASiCの一般的な構造およびBBの一般的な構造を具体的に指定する、有用なプログラム性を有する仕様を与える。顧客／エンドユーザの問題は、とりわけ、個人的な好み、および、高水準の顧客満足に関するものである。セットメーカの問題は、迅速なデザインインおよび費用の少ない生産に関するものである。ICメーカの問題は、高速でかつfirst-time rightな設計および高製造歩留りに関するものである。
【００２１】
ASiC商品は、セットメーカおよびエンドユーザに付加価値を供給する、高速設計され、かつ、柔軟性のあるプロトタイプICである。総体的な製品の機能、特徴、および、原価に関して、仕様を正しく調整するために、セットメーカは、大きな柔軟性を備えたプロトタイプICを必要とする。同様の例として、PC産業において、基本モデルと、HDD、メモリ、ディスプレイ、マウスのような柔軟性のあるコンピュータ付属品とを区別して扱うことによって、柔軟性／パーソナライゼーション（個々の好みに合わせて変更できる設定）が導入されるであろう。第2の例として、パーソナルデジタルアシスタント産業において、ソフトウェアモジュールによるプログラム性の強化によって、柔軟性／パーソナライゼーションが導入されるであろう。
【００２２】
ASiC商品は、セットメーカとエンドユーザ両方に付加価値を与える、高速設計され、かつ、柔軟性のあるプロトタイプICを提供する。望ましい／有用なプログラム性は、例えば、AM放送のチャネル間距離が米国と欧州との間で異なっているというような、マルチ標準環境における使用のための標準に関するものである。ユーザインターフェースオリエンテーションのプログラム性は、FM受信機にグライドするステレオ装置を備えるなどによって、特定の状況に反応する。まだ完全にはマーケットテストされていない新しい特徴のプログラム性は、顧客満足度を上げるための試みとして、セットメーカに対して早めの店頭陳列を可能にする。
【００２３】
ASiC商品は、ICメーカに対して付加価値を持つ、高速設計され、柔軟性のあるプロトタイプICを供給する。仕様を正しく調整するために、ICメーカは、基本機能、特徴、供給電圧、供給電流、チップサイズ、ボンディングパッドの数、エンカプシュレーション、必要な外部コンポーネント等に関して、大きな柔軟性を備えたプロトタイプICを必要とする。さらなる観点は、以下の通りである。
【００２４】
外部制御のプログラム性。
高歩留まりと迅速な設計のための自動アライメント。
ICメーカが潜在的なセットメーカの数を増加させるために早めの店頭陳列を与える、まだ完全にはマーケットテストされていない新しい特徴のプログラム性。
【００２５】
ビルディングブロックの一般的な構造の仕様
・複合的なアナログアーキテクチャ内部の信号処理用のBBのアナログインターフェース。
・信号処理のために必要な、固定された、または、部分的にプログラム可能である（レイアウト）パラメータ用のBBのアナログインターフェース。
・自動アライメント、状況制御、個人の好みへの適合などのためのBBのデジタルインターフェース（例えば、バスプログラマブルな）。
【００２６】
BBの標準アナログインターフェース
・情報処理信号は、よりよいEMC性能のために、シングルエンドではなく、平衡型であるべき方が好ましい。
・最大信号レベルは、Vcc、温度、製造差等に依存するべきではない。
・AGC, AFC, PLLのような制御信号は、よりよいEMC性能を与えるために、シングルエンドではなく、平衡型であるべき方が好ましい。
・ユニバーサルDCレベルが、高速システム設計のために備わっているべきである（クリック）。
【００２７】
BBの一般的な構造の仕様
・BBのアナログインターフェースのDCリファランス電圧は、複合的なアナログアーキテクチャ内部の信号処理を可能にしなければならない。
・DCリファランス電圧電流源は、BBの電力消費およびインピーダンスレベルを制御することを可能にしなければならない。
【００２８】
BBの記述レベルは、以下のレベルであってもよい。
・数学レベル。
・標準回路シミュレータに使用可能な振る舞いモデル。
・回路モデル（標準回路シミュレータ）。
・寄生回路要素の付加効果を含むような、レイアウトモデル。
【００２９】
プロトタイプから大量生産品への高速で効率的な推移は、以下のことに連係する。
・Vccおよびダイナミックレンジなどの回路パラメータ、および、プロトタイプ設計中のレジスタ値およびキャパシタ値のような一定のアナログパラメータなどのレイアウトパラメータ。
・セットメーカの構内におけるプロトタイプの数値出し中のデジタル（バス）パラメータ、および、完全システムの最終仕様。
【００３０】
高速設計された大量生産品の仕様は、以下のことに連係する。
・プロトタイプ即ち製品の青写真から、クリティカルな性能／価格比を持つ、完全に仕様が指定された大量生産品への高速の推移が、以下のことに基づく：
・信号対雑音比およびTHD（全高調波ひずみ）のような性能、対、チップエリア、電流消費、あるいは、供給電圧などによって決定される原価の間の高速トレードオフ。
・最重要なトレードオフは、各BBに対する数学モデルとして利用可能である。
【００３１】
図2は、本発明で用いられる単一回路アイテムの線図を例示している。入力信号36を入力して、それによって出力信号38を生み出すアイテムの内部機能30は、簡略化するために、詳述されていない。回路アイテムは、要素32, 34によって、そのそれぞれに繋がれたプログラム性インターフェース37, 39を通して、プログラム可能である。そのプログラム性は、前に指定したような様々なアナログパラメータあるいはステップ化可能なパラメータに影響を及ぼすことができる。特に、要素32および34は、ハードウェアあるいはソフトウェアによってプログラム可能であってもよい。そのプログラム性は、回路アイテムをサイズ変更するレベルであってもよいし、また、ときには、全体的な回路レイアウトを通して回路アイテムの移動を引き起こしてもよい。他の1つの観点は、抵抗ラダーのステップの数、あるいは、フィルタの選択性に影響を及ぼすであろうフィルタリングオーダを修正するための多ステージフィルタのステージの数のような、多要素ファシリティの要素の数を修正するなどによって、動作を修正する個別要素を導入することである。後者においては、その追加あるいは除去が、抵抗バンクおよびキャパシタバンクの両方を持つことによってもたらされてもよい。その修正は、上述において描写した種々の場合に応じて、それぞれ、特定の接続をアクティブに、あるいは、非アクティブにすることによって、あるいは、特定の要素を切り詰めることによって行われてもよい。他の1つの方法は、製造の遅い段階まで回路特性を修正できるマスクプログラム性を導入することである。修正を一層さらに可能にするのは、制御レジスタをローディングするなどの、プログラム可能なハードウェアを持つことによってである。
【００３２】
図3は、複数の回路アイテム(40, 42, 44, 46)を特色とする、本発明による固体回路(48)設計の基本線図を例示している。回路アイテム46は、ラベル50によって表わされているように、4ステップで拡張可能であり、その結果、容量値のような、その特定のアナログ特性が、それにしたがって変化できる。同様の拡張性が、回路アイテム42, 44に関して表わされている。回路アイテム44および46は、インターフェース要素56, 58にそれぞれ終端するリード線54によって相互に接続して示されている。回路アイテム44は、ボンドパッドペア60にそれぞれ終端するリード線ペア52を通して外界にインターフェースしている。簡潔にするために、描写されている他の要素は、ラベルを付けられていない。図示されているようなサイズ変更を通しての回路のプログラミングと並んで、さらに、ソフトウェアによる内部プログラム性が、前のパラグラフに表わされているように備えられてもよい。特定の回路パラメータの値の修正、および、それに伴うレイアウトブロックのサイズ変更に続いて、都合の良い方角にブロック全体を移動させてもよい。例えば、回路ブロック46の拡張50が取り除かれれば、そのブロック全体を、右側に移動することができ、それによって、それに沿って、リード線54を短くできる。しかしながら、これは、レイアウトの全体的なサイズに直ちには影響を及ぼさないであろう。レイアウトサイズがボンドパッド制限されている場合には、そのようなことは、多くの場合、あまり有用でもないであろうから、周囲長は、とにかく固定しておかれるべきである。
【００３３】
設計プロセスにおいて、修正可能なパラメータ値は、適切な数学モデルによって記述されてもよい。パラメータ値の実際のセッティングは、外部マイクロプロセッサアイテムあるいは内部マイクロプロセッサアイテムへのインターフェースによってもたらされてもよい。周波数のような単一の動作パラメータ値のセッティングが、抵抗と容量との組み合わせのように、2つ以上の回路サイズパラメータを集合的に修正することによってもたらされてもよい。本発明の1つの利点を有する観点は、パラメータ値を、ビルディングブロックの設計と独立にしておくことができるということである。本発明をインプリメントすることによって生み出されるモデルは、製造のために直ちに用いてもよい。本発明を用いる他の1つの例は、予定された回路のシミュレーションモデルを提供することである。本発明は、より高いレベルの機能を特別に目的として、回路設計に用いられてもよい。回路のデザイニングにおいて、その出発点は、多くのパラメータを持つ数学モデルであってもよい。そのモデルは、技術的に最適の結果に到達することを可能にする。その後、その設計は、パラメータがより少なくなり、モデルの一部しか数学的でなく、残りは既に回路となっている振る舞いモデルに段階的に進む。最後に、そのモデルは、修正可能なパラメータの数が、一般に、さらに低くなるトランジスタレベルまで降りる。本発明を実現するために、種々のビルディングブロックが、パラメータ化可能である。さらに、その構造において、パラメータは、互いに分離されている。その設計は、それによって必要な機能に到達するためのビルディングブロックを概念的に定義することで始まる。続いて、その機能が、要求通りに複数のビルディングブロックにマップされる。
【００３４】
本発明の設計方法が実際に使われているということは、設計プロセスの種々の観点から、あるいは、特定の回路レイアウト例を生成するための設計を用いていることによって、効果的に検知できる。実際、設計者に対するユーザインターフェースは、しばしば、メニュー、ブロック表示、動作曲線、ならびに、他の多くのものを示すことなどを通して、本発明の種々のキー観点を明示する。基本的な1例として、位相同期ループおよび発振器を、多くの広範に異なる態様で設計し、テストすることが可能である。それの第1段階は、恐らく、ダイナミックレンジ（キャリア対雑音比：CNR）と回路エリアおよび／または電力消費とをトレードオフすることである。本発明のシリコンコンパイラの一部を構成するxls(EXCEL)プログラムモジュールを用いて、そうすることが可能である。その後、そのシステムは、様々な態様でテストすることができる。PLLについては、それらが、キャプチャレンジ、ロックレンジ、発振器周波数、および、他のパラメータなどによって、振る舞いモデル(BM)レベルで行われてもよい。この手続きは、トップダウン設計手続きの振る舞いモデルレベルから回路レベルへと続いて降りる。その後、このテストは、BMレベルで再開される。これは全て、従来技術で費やす、まさにその時間である。次に、レイアウトそのものが、最終テストにも同様に含まれる必要のある、一定の寄生値を生み出す。機能的な観点、経済的な観点（固体エリアのような）、マルチレベル観点（交互にBM観点と回路観点）、レイアウト観点（寄生回路素子のような）、接続性の評価を組み合わせる、このようなアプローチは、全ての先行技術アプローチにとって克服できない問題を描き出す。
【００３５】
図4は、本発明による設計プロセスの第1のフローチャートを例示している。本フローチャートは、比較的低いレベルに連係している。ブロック100において、設計プロセスが開始する。必要であれば、十分な量のハードウェアファシリティおよびソフトウェアファシリティが、サーバファシリティに位置するように割り当てられる。ブロック102において、増幅器、種々のタイプのフィルタ、位相同期ループ、ディスクリミネータのような、1セットの、あるいは、いろいろの機能アイテムが、設計される回路の全体的な機能を、それによって実現するために指定される。その回路は、デジタル機能とアナログ機能とを同時に有していてもよいが、本発明は、上述の回路アイテムのアナログ変数あるいはステップ化可能な観点をもたらすことに集中することが好ましい。
【００３６】
ブロック104において、そのように指定された種々のアイテムが、設計者によって特別に提供されてもよく、あるいは、ライブラリファシリティから検索されてもよく、あるいは、集合して、より高レベルのアイテムを構成する、より低レベルのアイテムに分解されていてもよい、適切な回路表現にマップされる。その後、これらのより低レベルの表現が、さらにマップされる。ブロック106において、種々のそのような表現が、最大化された回路アイテムにマップされる。これは、全体的な設計プロセスの種々のステップのうちのいずれもと同じに、単にそのことのみについて言えば、VLSI設計においてごく普通であるように、設計者あるいは開発者との対話を通じてもたらされてもよい。特に、そのような対話は、電気的仕様を考慮して、最終的な固体回路素子の最小許容レイアウトサイズにトランスレートするアナログパラメータ値を求めてもよい。ブロック108では、ブロック106の種々の回路アイテム間、および、それらのアイテムと、それらに連係がある限りの外界との間の両方のインターフェースが、指定される。これは、ラインバンドル幅、終端インピーダンス値、多回路素子木の配列、指定用ボンドパッド(specifying bondpads）、および、それらのみでVLSC設計において標準的になっている種々の他のメカニズムにトランスレートする。
【００３７】
ブロック110において、種々のアナログ値あるいはステップ化可能な値がセットされる。これは、抵抗値の指定によってのように直接に、あるいは、発振器回路の周波数の指定によってのように間接的に、もたらされてもよい。後者が、キャパシタ値と抵抗値との両方に依存する場合には、それら2つに対する適切な値が、組み合わせて選択されなければならないこともある。その結果、最終回路において、今や、テストの実行をなすことが現実となる。ブロック112において、そのようなテストが、シミュレーションなどによって実行される。ブロック114において、そのテストが、電流消費、安定度などのような、あらかじめ指定されたターゲット機能の見地から評価される。その評価は、肯定的な結果を持つかもしれないし、そうでないかもしれない。後者の場合には、プロセスが、さらなる（再）設計あるいは最適化のために、ブロック110に戻る。しかしながら、肯定的な場合には、プロセスは、次のブロック116のレベルに進み、そこで、あるインプリメンテーションレベルが、もたらされる。このインプリメンテーションは、ハードウェアプロトタイプの形式のような、あるいは、むしろ、次に高いレベルの回路に包括されるシミュレーションのような、種々の形式のうちの1つであってよい。後者は、結局は、図4に示されるのと同様の1つ以上のブロックであるが、他のレベルにマップする、それ自身の適切なテストを受けることになる。シミュレートされたプロトタイプの検査結果が利用できると、それらの結果は、上に検討されたセットメーカあるいはIC 製造者のような他の関係者に転送され（ブロック118）、その後、それらの関係者が、自分達が合意であるか否かを表明する。否定的であれば(N)、プロセスは、適切なアナログ値あるいはステップ化可能な値の調節のために、より初期のステージ(110)に戻る。肯定的であれば(Y)、ブロック120において、再度、顧客あるいは他の関係者が満足であるか否かをチェックするパイロットランが実行される。否定的であれば(N)、アナログ値が、再度調節されてもよい。肯定的であれば(Y)、次の産業カラム(industrial column)のステージが、例えば、市場における小規模な販売をインプリメントすることによって、始まる(124)。一般に、このプロセスには、後方への戻りを繰り返す可能性がある。テストされる観点の多くが、良品質／欠陥品質を持っているということではなくて、多かれ少なかれ、選択の問題であるという特質の方を重視することもあり得るということに注意されたい。一般に、複数の上記のサイクルの反復実行は、収束を生み出す。
【００３８】
図5は、図4よりも多少高いレベルの、設計プロセスの第2のフローチャートを例示している。そのプロセスは、ブロック126でスタートする。ブロック128において、ハードウェアオプションおよびソフトウェアオプションを持つプロトタイプが、生み出される。ブロック130において、それが、利害関係者(図1)にインターフェースされる。ブロック132において、満足か否かに関して、反応がチェックされる。否定的であれば(N)、プロセスは、ブロック128に戻る。肯定的であれば(Y)、プロセスは、小規模生産に進む(134)。ブロック136において、製造歩留まりが、チェックされる。満たしていなければ(N)、プロセスは、1つ以上の製造パラメータを修正するなどしてブロック134に、あるいは、必要であると考えられれば、さらにブロック128に、戻る。一般に、可能であれば、より短いステップの戻りの方が、より長いステップの戻りよりも優先権を持つ。満たしていれば(Y)、設計は、回路処理パラメータを修正できるために必要であると考えられる面積を保持しながら、最小のチップサイズに作り変えられる(138)。次に、ブロック140において、その回路が、大量生産で製造される。ブロック142において、その結果が、歩留まりターゲットを満たすか否かに関してチェックされる。満たしていなければ(N)、プロセスは、上に考察したように、ブロック138に、あるいは、必要であると考えられれば、ブロック134に戻る。まれには、その戻りが、ブロック128ほど遠くまで戻って延びる。しかしながら、そのチェックが、満たしていると判定すれば(Y)、プロセスは、ブロック144に進み、製造を継続する。ブロック146において、設計プロセスが、完了したとみなされる。ここにおいても、結局、収束する。
【００３９】
図6は、設計そのもの、即ち、図5のブロック128までに特に着目した、設計プロセスの第3のフローチャートを例示している。ブロック148において、プロセスが、開始する。ブロック150において、回路モデルが、EXCELモジュール中に指定され、最も重要な信号処理パラメータのような、そのキーパラメータと、チップエリアおよびボンディングパッドに基づく原価との関係を数学的表現によって表現する。ブロック152において、モデルが、正しい機能を満たしているか否かをチェックされる。満たしていなければ(N)、プロセスは、問題にしている回路表現を修正するために、ブロック150に戻る。しかしながら、満たしていれば(Y)、システムは、ブロック154に進み、そこで、回路が、前に検討したように基本モジュールに分解され、正しいマップ性を満たしている否かをチェックされる。満たしていなければ(N)、プロセスは、ビルディングブロックをさらに分解することによって、あるいは、その適切なライブラリにまだ存在していなかった新しいビルディングブロックを設計することによってなどで、問題にしている回路表現を修正するために、ブロック154に戻る。
【００４０】
しかしながら、満たしていれば(Y)、システムは、ブロック158に進み、そこで、全体的な回路が、基本モジュールから組み立てられ、そして、ブロック160において、シミュレーションなどによって、再度、正しい機能を満たしている否かをチェックされる。満たしていなければ(N)、システムは、ブロック158に戻り、そこで、回路が、特定のパラメータを新しい値にセットするなどによって修正される。しかしながら、満たしていれば(Y)、システムは、ブロック162に進み、そこで、回路が、一般的に、コンパクト性において最適化されておらず（種々の回路素子の相対的な位置が最適化されていない）、そして、さらに、パラメータ値を、それらの暫定的な割り当てと異なるものとしてセットすることが見越されているレイアウトにトランスレートされる。次に、ブロック164において、そのレイアウトが、正しい動作を満たすか否かをチェックされる。満たしていなければ(N)、システムは、レイアウトを修正するために、ブロック162に戻る。しかしながら、満たしていれば、システムは、ブロック166に進み、そこで、レイアウトが、抵抗および容量のような寄生回路要素を含むようにトランスレートされ、そして、前に検討した線に沿って、正しい動作を満たすか否かをチェックされる。満たしていなければ(N)、システムは、寄生そのものの修正などのような修正を行うために、ブロック166に戻る。しばしば、システムは、レイアウトを、さらには、より優れた回路性能を得ようと試みて回路マッピングを修正するために、ブロック162まで、さらには、カラムのさらに初期のブロックにさえ（図示されていない）、戻りさえする。しかしながら、満たしていれば、システムは、出力終端170に進み、そして、図5に関して検討されたような、さらなるプロセスに進む。
【００４１】
図7は、ビルディングブロックの再使用の概念的なイメージを例示している。ブロック80は、原初の機能82を備え、そして、実線で描かれたエリアによって定められるブロック84, 86に、それぞれ、連係する2つのパラメータ変数を含んでいる第1のビルディングブロックを表わしている。さらに、ブロック90は、上述のビルディングブロック80であるが、上述の2つのパラメータ変数の異なる値を持つ、ビルディングブロック80の再使用を表わしている。この再使用は、コピーブロック92上に、ブロック82を厳密なレプリカにトランスレートし、また、実線で描かれたパラメータ値ブロック94, 96を伴う。後者は、それぞれブロック84、86に連係している。図示されているように、ブロック94は、ブロック84と比べて水平方向には相対的に短いが、垂直方向には相対的に高い。他方、ブロック96は、ブロック86に比して水平方向に相対的に長く、垂直方向にブロック86に等しい。比較をより良好にするために、可変ブロックの実際の例が、実線で描かれており、一方、「他の」変数ブロックが、断続線として、その上に重ねられている。実際には、このハードウェアプログラミングのプログラム性の範囲は、10の何乗ものように、相当に大きくなることができる。1例として、例えば、値が、キャパシタなどの場合においては、カバーされているエリアにほぼ比例する。その関係は、抵抗などにおいては、より複雑になることができ、そこでは、パラメータ値は、長さに比例し、幅に反比例することができる。その関係は、フィルタバンクへの1ステージの追加が、フィルタ次数を1のみ増加させるようなところでは、ステップ状とすることができる。
【００４２】
図8は、本発明の方法によって生成された回路レイアウトを例示している。全体としての回路は、AM変調とFM変調との両方に使用するための、完全にシングルチップのオーディオチューナ／プリアンプシステムを表わしている。全体としての回路において、様々なビルディングブロックの輪郭が、描写され、強調されている。全体としての回路において、種々のビルディングブロックの輪郭が、描かれ、強調されている。さらに、フォーエッジボンドパッド構成が、明瞭に示されている。また、過密パッキングに伴う非柔軟性を防ぐために、特定の変数のインプリメンテーションに分配されたエリアを物理的に広げることを可能にできた、あるいは、いずれかのスペースは用いられていない、多数の空所が、見てとられる。明らかに、全体的なパッキングは、密集から程遠い。
【００４３】
種々のカテゴリーのビルディングブロックは、図示されている限りで、以下の通りである。アイテム202は、その実際の積分時間を決定する可変アイテム200を備えた同調増幅器発振器(resonance amplifier oscillator)である。アイテム204は、その内部の電流を決定するアイテム206を備えた位相同期ループである。ブロック208, 209, 212は、その積分時定数を決定するための、それぞれに連係する変数値を含んでいるブロック210（208, 212に関して）および216（209に関して）を備えた3つの自動利得制御要素である。アイテム214は、同調増幅器発振器である。アイテム220は、再び、連係する電流パラメータ値アイテム218を備えた位相同期ループである。ブロック222は、3つの同調増幅器である。アイテム224は、積分の時定数の可変決定アイテム226を備えた自動利得制御である。ブロック228は、デジタル制御の可変容量であり、また、ブロック230は、図9に関して、より詳細に検討されるデジタルインターフェースである。このサブシステムの実際的に関係する動作周波数は、MHz領域である。同様に、ブロック238は、デジタル制御の可変容量であり、また、ブロック240は、デジタルインターフェースである。このさらなるサブシステムの実際的に関係する動作周波数は、100MHz領域である。アイテム232は、再び、ブロック236に、それぞれに連係する時定数を決定する変数値を備えた、2つの自動利得制御ブロックである。ブロック234は、連係するしきい値を決定する変数値を含んでいる低域フィルタである。ブロック242は、ブロック214のような同調増幅器発振器である。一般に、レイアウトは、不規則なロジック即ち「乱雑な」ロジックと、抵抗や容量を規定する構造のような規則的な構造との間に明瞭な区別を示す。
【００４４】
上記において、同調増幅器および同調増幅器発振器は、例えば、ハードワイヤード抵抗および容量パラメータ値を用いて実行できる、上に図7に関して検討したような再使用可能なブロックを持っている。他方、デジタルインターフェースとデジタル制御の可変容量との組み合わせは、図8においても、本発明にしたがってセットできる値を持つ容量を効果的に組み立てる。問題にしている2つのサブブロックは、その正確な数が容量値を制御する複数のビットライン上で、互いにインターフェースしている。つまり、この数は、連係するパラメータ値をセットするために、ソフトウェアでプログラム可能である。前述のことから、同調増幅器は、2つの異なる態様：1つ以上の特定の回路要素のハードウェア範囲すなわちサイズに基づいて、そうでなければ、問題としている回路素子の実際の動作状態を管理するデジタル数のソフトウェアデジタルプログラミングに基づいて、のいずれかで選ばれた周波数を持つことができるということを理解されたい。数値が修正されるべき瞬間、および、様々な他の局面あるいは状況に依存して、2つの質的に完全に異なるアプローチ方法の一方あるいは他方が、最も好ましい解決を与えるであろう。そのプログラム性は、種々のビルディングブロックの決定に固有でありえる。
【００４５】
一般に、ビルディングブロックは、単純な設計を容易にするために、反復構造を持っている。ところで、上述したような機能を実現するための図8の回路の個々のセットアップは、上に描写した種々のビルディングブロックから組み立てられるから、当業者によって、単純に実現できる。さらに、細部の多くを、実際には、この全体的なイメージに示されるよりもずっと小規模にしか持たない、図面によるレイアウトを与えれば、実際のハードウェア実現にトランスレートすることは、半導体処理の当業者にとって単純なことである。
【００４６】
さて、種々のビルディングブロックに関する上述の検討は、それらのそれぞれのビルディングブロックに変数を割り当てる。さらに、種々のブロックが、さらなる反復内部構造を持っていることが、レイアウトから明らかなはずである。それらのあるものは、問題にしているビルディングブロックに固定されていてもよい。他の状況では、個々のビルディングブロックは、それ自体が、それに割り当てられ、そして、より高いレベルに関して前に検討したと同様にセットできる連係するパラメータ値（単数または複数）を持つ、1つ以上の変数を含んでいる下級すなわち階層的により低いビルディングブロックを含んでいてもよい。しかしながら、簡潔のために、そのより十分な検討は、省略する。
【００４７】
図9は、図8の一部、特に、デジタル制御のインターフェースとデジタル制御の可変容量との組み合わせの拡大イメージを例示している。その図は、図8中のアイテム228および230を効果的に引き伸ばしている。左側のアイテム250は、11ビットキャパシタバンク（したがって、1〜2¹¹の広さを持つ）を表わしている。アイテム252は、シリアル−パラレルコンバータであり、その11パラレルビットが、回路の残りの部分にインターフェースするキャパシタバンクを制御する。同様に、アイテム254は、キャパシタバンク制御のために11コントロールビットを蓄えるためのレジスタバンクである。最後に、アイテム256は、2つのデジタル−アナログコンバータDACを表わしている。全体的に見ると、この回路は、プログラム可能なキャパシタとして動作する。
【００４８】
図10は、図8, 9に示されるようなレイアウトを生成するための装置の概念的な配置を例示している。左側に、この回路の概念的な観点を生成するものが、シンボル的に示されている。メモリ260, 262は、それぞれ、数学表現と、それらの回路表現への変換を記憶し、その結果、ユーザインターフェース266上でそれらを選択することによって、図示されているビジュアルディスプレイの隣りにプリンタおよび同種のものを含んでいてもよいユーザ出力デバイス268上に、やや抽象的に回路表現を生み出す。反対側では、メモリ270が、種々の回路素子、および、そのような回路素子への寄生副成分のスケーラブルなレイアウトを含有しており、また、メモリ274は、設けられた回路あるいはサブ回路のアイテムの実際の振る舞いをチェックするためのシミュレーションプログラムを含有している。プロセッサ272は、前に検討した寄生要素を備えたレイアウトあるいは備えないレイアウトのいずれかで実現される回路のシミュレーションを走らせ、また、シンボル的に示されているキーボード以外の要素を含んでいてもよいインターフェース266へのユーザ入力の条件にしたがって、動作をチェックする。中央のプロセッサ264は、ユーザインターフェース、および、種々の他のサブシステムを制御し、そして、回路表現（図4のアイテム104）を構築することを可能にする。
【００４９】
図11は、プログラム可能なビルディングブロックの包括的構造を、抄録レベルで例示している。左手の列は、そのようなビルディングブロックの種々の部分をリストしており、右手の列は、それらの部分のそれぞれに連係する重要な観点をリストしている。先ず最初に、問題としているビルディングブロックの「アクティブ回路」即ち「コア」がある。このコアは、全体的な機能、および、この機能に対する限界を、特にRF性能および雑音によって、定める。製造技術に変化を与えることは、MOSからバイポーラに、あるいはその逆に、変化するなど、それらの性能限界に大きな変化を引き起こし得る。この最初のステージは、一般に、多くの設計努力を必要とする。次に、左側に、最終の設計において固定されるパッシブなパラメータ(R, C, L)がある。これらのパラメータの実現は、種々のオンチップ要素を必要とするかもしれないから、それらは、ある状況下では、比較的多くのチップエリアを必要とするかもしれない。これらのパラメータは、レイアウトにおいてしかプログラム可能でなく、したがって、一般に、技術の変化にほとんど影響を受けない。しかしながら、アナログ値あるいはステップ化可能な値の選択は、設計プロセスにおいて比較的初期に行われなければならない。最後に、左側に、パッシブなプログラム可能なパラメータがある。ここでも、パラメータ値をもたらす最大サイズは、チップ上で利用可能なものでなければならないが、パラメータは、制御情報を伝達するBUSあるいは他の転送メカニズムを介してプログラム可能である。この手続きは、製造工程の非常に遅い段階まで、動作の固定を遅らせることを可能にする。パラメータ値を達成することは、回路の価格の重要な決定要素である。
【００５０】
図12は、高度に相互作用する3つのレベルを持つASiCの包括的構造を例示している。トップレベルは、関係付けレベルであり、その特性観点は、種々の観点の性能と原価との間の関係に関するライブラリーである。さらに、新しい関係を生成するための規則がある。それらの規則は、次に検討されるビルディングブロックレベルとの相互作用を決定する。相互作用の第1のレベルにおいて、その規則は、定性的関係あるいは定量的関係によって明示的に表わすことができる。これらの規則を表わす他の1つの可能性は、回路の様々な例あるいは定量的な例を生成することを通してである。したがって、最終的な性能データおよび価格データの決定は、内挿法、外挿法、あるいは、単にそのことのみについて言えば、様々な部門の技術において広範に用いられているノモグラフのような技術によって、なすことができる。簡潔のために、これ以上の検討は、本明細書では与えられない。
【００５１】
性能および原価は、売り手−買い手関係におけるサポートを得、イマージング製品（新しく現れる製品）の位置決めを行い、そして、後の段階において、成熟製品を最適化するために、図の右側で用いられる。後者は、種々の態様で行われてよい。第1のものは、出現しない回路性能を除去することである。例えば、一連の回路機能において、全体としての性能は、「より弱い」機能によって決定されることが多い。そのような状況は、多くの場合、「より強い」回路機能として先在する設計を用いる結果である。したがって、それらの他の回路機能を、より低いS/N比のような、より低い性能に置き換えることは、全体としてはより低い価格でありながら、変わらない性能に導くことができる。他のタイプの1つの最適化は、電力消費の低下あるいは雑音の効果的な縮小など、いくつかの回路機能を改善することである。
【００５２】
図の次に低い回路レベルは、ビルディングブロック(BB)に関するものである。左側において、その特性観点は、BB回路のライブラリーと、さらに、新しいBBを定義するための規則である。右側において、これらのビルディングブロックの適用は、プログラム可能な設計を生成すること、および、さらに、first-time-right設計に到達する真の可能性を備えることをサポートすることである。図の次に低いレベルとの相互作用が、それらの相互作用が、寄生要素、および、種々のアクティブ回路素子、それらに連係するパラメータを伴うから、左側に示されている。
【００５３】
図の最も下のレベルは、レイアウトレベルである。左側において、特性観点は、ビルディングブロックのプログラム可能なレイアウトのライブラリー、および、新しいプログラム可能なレイアウトの定義のための規則である。右側のその適用は、最終回路のエンカプシュレーションに関する柔軟性のあるレイアウトをサポートし、また、十分な程度のテスタビリティ （テスト可能な範囲）を保証することである。
【００５４】
本発明を適用することによって、プログラム可能な回路要素を、first-time-rightである種々の電子アナログ回路設計のデザイニングに使用あるいは再使用するのが可能であることが見出された。また、極めて高速かつ平明に再設計および／または設計変更を実行するのが可能であること、さらには、解析的関わり手段(analytic-relationship tools）によって、あるいは、ノモグラフのようなアプローチによって、動作パラメータと価格との両方を、準瞬間的に示すことが常にできることが見出された。
【００５５】
本発明は、好適な実施例に関して、完全に記述されている。しかしながら、当業者であれば、それに対する種々の変形例および修正例を識別することができる。それらが、組み込まれている請求項に請求されている本発明の範囲を逸脱しない限り、それらは、したがって、本発明を形成する一部として解釈されるべきである。
【図面の簡単な説明】
【００５６】
【図１】様々な利害関係者、即ち、ICメーカ、セットメーカ、エンドユーザ間をインターフェースする概念的なイメージ。
【図２】本発明で用いるための単一回路アイテムの線図。
【図３】複数のビルディングブロックを持つ本発明の設計の線図。
【図４】設計プロセスの第1のフローチャート。
【図５】設計プロセスの第2のフローチャート。
【図６】設計プロセスの第3のフローチャート。
【図７】ビルディングブロックの再使用の概念的なイメージ。
【図８】本発明の方法にしたがって生成された回路レイアウト。
【図９】図8の一部の拡大イメージ。
【図１０】図8に示すレイアウトを生成するための装置の概念的な配置。
【図１１】プログラム可能なビルディングブロックの包括的構造。
【図１２】相互作用の3つのレベルを持つASiCの包括的構造。
【符号の説明】
【００５７】
30 内部機能
36 入力信号
37, 39 プログラム性インターフェース
38 出力信号
40, 42, 46 回路アイテム
48 固体回路
56 インターフェース要素
80, 90 ビルディングブロック
82 原初の機能
92 コピーブロック
94, 96 パラメータ値ブロック
218 電流パラメータ値アイテム
228, 238 デジタル制御の可変容量
230, 240 デジタルインターフェース
250 11ビットキャパシタバンク
252 シリアル−パラレルコンバータ
256 デジタル−アナログコンバータ
260, 262, 270, 274 メモリ
264, 272 プロセッサ
266 ユーザインターフェース

Claims (17)

1. 予定された機能の一揃いを指定するステップと、当該機能の一揃いを種々の回路表現にトランスレートするステップと、当該回路表現を全体的な回路の回路アイテムに変換するステップと、さらには、当該全体的な回路の内部で相互作用し合う回路アイテム間の第1のインターフェースと、さらに、そのような回路アイテムと外界との間の第2のインターフェースとの両方をあらかじめ定められたインターフェース仕様にしたがって配列するステップと、を用いて固体集積回路レイアウトを生成する方法であって、
   種々のそのような回路アイテムが、問題としている回路アイテムに基づいて指定されるパラメータのそれぞれのアナログ値および／またはステップ化可能な値を表わす状況において、前記パラメータが、ビルディングブロックとして実現される単一のそのような回路アイテムに排他的に割り当てられ、そして、前記問題としているビルディングブロックが、前記問題としているパラメータに対してあらかじめ指定された再規定可能値範囲にしたがって、十分な大きさのインデザインリサイザビリティスペース（設計中にサイズ変更可能なスペース）を割り当てられることを特徴とする方法。
2. 当該設計が、複数のサイクルにおいてもたらされ、そして、前記望みの機能の一揃いに到達するために、それぞれに割り当てられたインデザインスペースの内部の1つ以上の特定の回路アイテムのサイズを修正する、連続するそのようなサイクルを通じて、収束が達成される、請求項1に記載の方法。
3. そのようなビルディングブロックが、その規定において、問題としているビルディングブロックに割り当てられているパラメータに対して適用可能な値の範囲に関する、ハードウェアおよび／またはソフトウェアのプログラム性インターフェースを割り当てられる、請求項1に記載の方法。
4. 少なくとも1つのそのようなビルディングブロックが、それに対して、少なくとも2つのパラメータ値を割り当てる、請求項1に記載の方法。
5. 少なくとも2つのそのようなパラメータ値が、互いに対して階層構造に配列される、それぞれに連係するビルディングブロックにおいてプログラム可能である、請求項1に記載の方法。
6. 1つの機能性回路アイテムと1つ以上のパラメータとの組み合わせを表わす特定のビルディングブロックが、それぞれのそのような回路アイテム例と、場合に応じて、それぞれ異なるパラメータ値とに連係しているような設計に、2つ以上のバージョンで再使用される、請求項1に記載の方法。
7. 固体集積回路レイアウトを生成するための請求項1に記載の方法をインプリメントするように配置されており、指定された通りに予定された機能の一揃いを受信するための受信手段と、当該機能の一揃いを種々の回路表現にトランスレートするためのトランスレーティング手段と、当該回路表現を全体的な回路の回路アイテムに変換するための変換手段と、を持ち、そして、当該全体的な回路の内部で相互作用し合う回路アイテム間の第1のインターフェースと、さらに、そのような回路アイテムと外界との間の第2のインターフェースとの両方をあらかじめ定められたインターフェース仕様にしたがって配列するための配列手段を含む装置であって、
   種々のそのような回路アイテムが、問題としている回路アイテムに基づいて指定されるパラメータのそれぞれのアナログ値および／またはステップ化可能な値を表わす状況において、前記パラメータを、ビルディングブロックとして実現される単一のそのような回路アイテムに排他的に割り当て、そして、前記問題としているビルディングブロックに、前記問題としているパラメータに対してあらかじめ指定された再規定可能値範囲にしたがって、十分な大きさのインデザインリサイザビリティスペースを割り当てるための割り当て手段を持つことを特徴とする装置。
8. 前記割り当て手段が、そのようなビルディングブロックに、その規定において、問題としているビルディングブロックに割り当てられているパラメータに対して適用可能な値の範囲に関する、ハードウェアおよび／またはソフトウェアのプログラム性インターフェースを割り当てるために配置されている、請求項7に記載の方法。
9. 予定された機能の一揃いを指定するステップと、当該機能の一揃いを種々の回路表現にトランスレートするステップと、当該回路表現を全体的な回路の回路アイテムに変換するステップと、さらには、当該全体的な回路の内部で相互作用し合う回路アイテム間の第1のインターフェースと、さらに、そのような回路アイテムと外界との間の第2のインターフェースとの両方をあらかじめ定められたインターフェース仕様にしたがって配列するステップと、に基づいて、請求項1に記載の方法を用いてインプリメントされている固体集積回路設計であって、
   種々のそのような回路アイテムが、問題としている回路アイテムに基づいて指定されるパラメータのそれぞれのアナログ値および／またはステップ化可能な値を表わす状況において、前記パラメータが、ビルディングブロックとして実現される単一のそのような回路アイテムに排他的に割り当てられており、そして、前記問題としているビルディングブロックが、前記問題としているパラメータに対してあらかじめ指定された再規定可能値範囲にしたがって、十分な大きさのインデザインリサイザビリティスペースを割り当てられていることを特徴とする回路設計。
10. ビルディングブロックとして、高速設計と柔軟性とを兼ね備えるために少なくとも2つの定性的に異なる態様でプログラム可能な回路アイテムを備えた、請求項9に記載の集積回路設計。
11. 1つ以上の基本的なアナログ信号処理要求を満たすべく用いるために、ビルディングブロックのハードウェアプログラム性を備えた、請求項9に記載の集積回路設計。
12. 以下の観点：製造歩留りの上昇、アライメントポイントの統合、および、エンドユーザの要求への機能の適合の1つ以上に用いるために、ビルディングブロックのソフトウェアプログラム性を備えた、請求項9に記載の集積回路設計。
13. 予定された機能の一揃いを指定するステップと、当該機能の一揃いを種々の回路表現にトランスレートするステップと、当該回路表現を全体的な回路の回路アイテムに変換するステップと、さらには、当該全体的な回路の内部で相互作用し合う回路アイテム間の第1のインターフェースと、さらに、そのような回路アイテムと外界との間の第2のインターフェースとの両方をあらかじめ定められたインターフェース仕様にしたがって配列するステップと、に基づいて、請求項1に記載の方法を用いて設計されている集積回路であって、
    種々のそのような回路アイテムが、問題としている回路アイテムに基づいて指定されるパラメータのそれぞれのアナログ値および／またはステップ化可能な値を表わす状況において、前記パラメータが、ビルディングブロックとして実現される単一のそのような回路アイテムに排他的に割り当てられており、そして、前記問題としているビルディングブロックが、前記問題としているパラメータに対してあらかじめ指定された再規定可能値範囲にしたがって、十分な大きさのインデザインリサイザビリティスペースを割り当てられていることを特徴とする回路。
14. 請求項13に記載の集積回路であって、製造後に当該パラメータ値の少なくとも1つをプログラムするためのアナログおよび／またはデジタルのプログラミングファシリティを持っている集積回路。
15. 請求項1にしたがって、予定された機能の一揃いを指定するステップと、当該機能の一揃いを種々の回路表現にトランスレートするステップと、当該回路表現を全体的な回路の回路アイテムに変換するステップと、さらには、当該全体的な回路の内部で相互作用し合う回路アイテム間の第1のインターフェースと、さらに、そのような回路アイテムと外界との間の第2のインターフェースとの両方をあらかじめ定められたインターフェース仕様にしたがって配列するステップと、を用いて固体集積回路レイアウトを生成する方法であって、
    当該生成をトップダウン設計フローで実行する実行ステップであって、以下の設計レベル：
    a. 全体的な回路機能とキーパラメータのトレードオフを指定するレベルと、
    b. 当該全体的な回路機能を、複数のライブラリーレイアウトビルディングブロックに詳述するレベルと、
    c. 当該ライブラリーブロックに、種々の再プログラム可能なパラメータ値を（再び）割り当てるレベルと、
    d. 前記全体的な回路をターゲット性能に対してテストし、必要ならば、レベルcに戻るレベルと、
    e. 前記全体的な回路に連係する寄生値を、指定される通りに導入するレベルと、
    f. 寄生値を組み込んだ回路を、ターゲット性能に対してテストし、必要に応じ、レベルcに戻るレベルと、
    が実行される実行ステップを用いることを特徴とする方法。
16. 当該指定が、EXCELプログラムモジュールにおいてもたらされる、請求項15に記載の方法。
17. 少なくとも1つのビルディングブロックが、連係するさらなるパラメータ値としてソフトウェアプログラム可能な多値範囲を持つ、請求項15に記載の方法。

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