JP2004532457A - 伝送リンク層コア速度を高くするためのネットワーク - Google Patents
伝送リンク層コア速度を高くするためのネットワーク Download PDFInfo
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Abstract
【課題】
入出力インターフェースのための弾性型先入れ先出し（ＦＩＦＯ）バッファ・ネットワークを提供する。
【解決手段】
このネットワークは、これらの「並列・直列」高速リンク・インターフェースの伝送クロック周波数が一定である場合、より高いリンク層クロック周波数を可能にする。このネットワークは、特に、InfiniBand 型ハードウェアにおいて使用されるインターフェース・コンポーネントに適用可能である。
【選択図】図４
入出力インターフェースのための弾性型先入れ先出し（ＦＩＦＯ）バッファ・ネットワークを提供する。
【解決手段】
このネットワークは、これらの「並列・直列」高速リンク・インターフェースの伝送クロック周波数が一定である場合、より高いリンク層クロック周波数を可能にする。このネットワークは、特に、InfiniBand 型ハードウェアにおいて使用されるインターフェース・コンポーネントに適用可能である。
【選択図】図４
Description
【技術分野】
【０００１】
本発明は、概して言えば、入出力（Ｉ／Ｏ）データ伝送装置に関し、詳しく言えば、Ｉ／Ｏデータ伝送パスにおける先入れ先出し（ＦＩＦＯ）バッファ装置に関するものである。
【背景技術】
【０００２】
InfiniBand（米国オレゴン州ポートランドの theInfiniBand Trade Association の商標）アーキテクチャは、ハードウェア及びソフトウェア産業全体が採用し得るチャネル・ベースのスイッチ・ファブリック・テクノロジを配信するための新しい共通入出力仕様である。InfiniBandネットワーク１００と関連したネットワーク及びコンポーネントが図１に示される。InfiniBand ベースのネットワークは、インターネット上で音声、データ、及びビデオを結合するアプリケーションのような帯域幅ハングリ（bandwidth-hungry）ネットワーク・アプリケーションを満足するように設計される。InfiniBandアーキテクチャは、多くのハードウェア及びソフトウェア会社を含む the InfiniBand Trade Association によって開発されている。それの堅固な階層化設計は、多くのコンピュータ・システム及び周辺装置が単独の高パフォーマンス且つ高可用性のサーバとしてより容易に協働することを可能にする。
【０００３】
ファブリック中心のメッセージ・ベース・アーキテクチャであるInfiniBand は、様々なネットワーク・アプリケーションにおけるクラスタリング、入出力拡張、及び固有接続機構に理想的に適している。InfiniBand テクノロジは、リモート・カード・ケージ１５を構築するために、或いは付属のホスト３５、ルータ４０、又はディスク・アレー５０に接続するために使用され得る。更に、InfiniBandは、機能強化されたフォルト分離機能、冗長性サポート機能、及び組込みフェイルオーバ機能を特徴とし、高いネットワーク信頼性及び可用性を提供する。高パフォーマンス及び信頼性を特徴とするこれらの装置は、サーバ及びストレージ・エリア・ネットワークを含む或る範囲のネットワーク・インフラストラクチャ・コンポーネントに対する解決法を提供する。
【０００４】
図２には、図１に示されたネットワークの一部分におけるInfiniBand コンポーネントのブロック図が例示的形式で示される。これらのコンポーネントは入出力インターフェースを有し、各入出力インターフェースは、がターゲット・チャネル・アダプタ（ＴＣＡ）１０、ホスト・チャネル・アダプタ（ＨＣＡ）２０、相互接続スイッチ装置３０、及びルータ４０の部分を形成する。これらの各々は、InfiniBandテクノロジ・リンク・プロトコル・エンジン（ＩＢＴ−ＬＰＥ）コアを含む特定アプリケーション向け集積回路（ＡＳＩＣ）コア・インターフェースを有し、ＩＢＴ−ＬＰＥコアは、InfiniBandテクノロジ（ＩＢＴ）ネットワーク１００におけるリンク２５を介してこれらのコンポーネントの各々の間でＡＳＩＣを接続する。ＩＢＴ−ＬＰＥコアは、物理的層の上位レベル及び下位リンク層におけるすべてのＩＢＴ装置によって要求される或る範囲の機能をサポートする。それは、更に、毎秒２.５ギガビットで動作する４ワイド・リンクまでの及びそれを含む全範囲のＩＢＴ帯域幅要件を処理する。物理的層の上位レベルにおけるＩＢＴ−ＬＰＥコア（大きな集積回路設計）及びＡＳＩＣのリンク層コアは、ＩＢＴＡ１.０仕様（２００１）におけるInfiniBand Trade Association によって確立された標準に従う。そのようなアーキテクチャは、共用バスのロード及びストア・コンフィギュレーションよりもむしろチャネル・ベースのポイント・ツー・ポイント接続を使用することによって、Ｉ／Ｏサブシステムをメモリから分離する。
【０００５】
ＴＣＡ１０は、InfiniBand 型データ・ストレージ及び通信コンポーネントに対するインターフェースを提供する。InfiniBandアーキテクチャのパフォーマンス上の利点を強化する InfiniBand アダプタの作成は、InfiniBand 及びネイティブＩ／Ｏアダプタの設計に対する連携した共同処理方法を通して達成される。ＴＣＡ１０は、InfiniBandファブリックに対する高パフォーマンス・インターフェースを提供し、ホスト・チャネルは、キュー、共用メモリ・ブロック、及び呼び鈴（doorbell）から成る遥かに複雑性の低いインターフェースを使用して、ホスト・ベースのＩ／Ｏコントローラとコミュニケーションを行う。全体的には、ＴＣＡ及びＩ／Ｏコントローラは、InfiniBandＩ／Ｏチャネル・ディープ・アダプタとして機能する。ＴＣＡは、キュー相互間でデータを移動させるために及びホスト・バスにおけるメモリ及び InfiniBand ネットワークにおいてパケットを共用するために必要な機構全体をハードウェアで実装する。最適化されたキューイングによるハードウェア・ベースのデータ移動と、ホスト・ベースのＩ／Ｏコントローラ機能に平行して作用する相互接続スイッチ優先順位アービトレーションとの結合は、InfiniBandアダプタのパフォーマンスを最大にする。
【０００６】
ＨＣＡ２０は、ホスト・バスからデュアル１Ｘ又は４ＸInfiniBand ネットワークへの接続を可能にする。これは、既存のサーバが InfiniBand ネットワークに接続されること及び InfiniBand ファブリックにおける他のノードとコミュニケーションを行うことを可能にする。InfiniBandＨＣＡへのホスト・バスは、デュアル InfiniBand インターフェース・アダプタ（物理的リンク及びトランスポート・レベル）、ホスト・バス・インターフェース、ダイレクト・メモリ・アクセス（ＤＭＡ）エンジン、及び管理サポートを統合する。それは、ＨＣＡに直接接続されたチャネル・オン・デバイス・メモリ又はチャネル・オフ・デバイス・メモリに接続関連情報が記憶される階層メモリ構造を実装する。それは、両方向におけるアダプタ・パイプライン・ヘッダ及びデータ処理を特徴とする。２つの組み込まれたInfiniBand マイクロプロセッサ及び分離したダイレクト・メモリ・アクセス（ＤＭＡ）エンジンが同時受信及び送信データ・パスの処理を可能にする。
【０００７】
相互接続スイッチ３０は、８個の InfiniBand ポート及び管理インターフェースを組み込んだ８ポート４Ｘスイッチであってもよい。各ポートは、ＴＣＡ１０又はＨＣＡ２０を他のスイッチに接続することができ、高パフォーマンスのInfiniBand ベースのネットワークにおいて協働する複数のサーバ及び周辺装置のというコンフィギュレーションを可能にする。相互接続スイッチ３０は、各ポートに対する物理及びリンク層を統合し、フィルタリング機能、マッピング機能、及びアービトレーション機能を遂行する。それは、マルチキャスト・サポート並びにパフォーマンス及びエラー・カウンタを含む。管理インターフェースは、コンフィギュレーション及び制御機能を遂行する管理プロセッサに接続している。相互接続スイッチ３０は、典型的には、６４ギガビットの最大総チャネル・スループットを提供し得るし、バッファ・メモリを統合し、１つのポート当たり４つまでのデータ仮想レーン（ＶＬ）及び１つの管理ＶＬをサポートする。
【０００８】
図３は、InfiniBand 伝送媒体２８０（図２に示されたリンク２５）を特定アプリケーション向け集積回路（ＡＳＩＣ）２４０（例えば、図２に示されたようなＴＣＡ１０、ＨＣＡ２０、スイッチ３０、ルータ４０等）に接続するコア・ロジック２１０を示す。図３に示されたコア・ロジック２１０は、後述の本発明を使用して改良される。図３に示されたコア・ロジック２１０は、必ずしも従来技術ではなく、本願の出願時に当業者に一般的に知られていたわけではない。コア・ロジック２１０は、当業者に知られているように、図３におけるＡＳＩＣ２４０から分離しているものとして示されるけれども、そのコア・ロジックは、一般に、ＡＳＩＣの一部である。
【０００９】
受信及び送信データ伝送媒体クロック２８０は、異なる周波数で動作し得る（例えば、受信パスでは２５０ＭＨｚ＋／−１００万分の１００及びコア・ロジック２１０の送信データ・パスは２５０ＭＨｚで動作し得る）。更に、コア・ロジック２１０は、ＡＳＩＣ２４０のクロック速度（例えば、３１２ＭＨｚ）に比べると異なる周波数で動作し得る。
【００１０】
データ信号が処理される種々の速度に適応するために、コア・ロジック２１０は、直列化／非直列化ユニット（RX SERDES、TX SERDES）２２５、２２７を含む直列化部分２７０を含む。そのような直列化／非直列化ユニットの構造及びオペレーションは当業者には周知であり、従って、そのようなことは、本発明の顕著な特徴を不必要に不明瞭にしないために、本願では詳細に検討されないであろう。
【００１１】
InfiniBand 伝送媒体２８０は、リンク２５を形成する多数の直列伝送レーンから成る。直列化／非直列化ユニット２２５は、伝送媒体２８０からの信号を非直列化し、周波数を、コア・ロジック２１０にとって受け入れ可能なものに減少させるに十分な変換を行う。例えば、直列化／非直列化ユニット２２５が一時に１０ビットを非直列化するように動作する場合、伝送媒体２８０における毎秒２.５ギガビットの速度を、コア・ロジック２１０にとって受け入れ可能な２５０ＭＨｚの周波数に減少させる１０対１の減少が生じる。
【００１２】
コア・ロジック２１０は、更に、周波数修正ユニット２６０を含む。伝送媒体２８０に沿って伝播する信号の周波数は常にこの回線速度であるわけでなく、所望の周波数からわずかに大きいか又は小さい（例えば、１００万分の１００くらいまでの）ことがある。周波数におけるこの不整合は、直列化／非直列化ユニット２２５を通して転送される。周波数修正ユニット２６０は、一様な２５０ＭＨｚの周波数における信号を上位リンク層ロジック２５０に供給するよう直列化／非直列化ユニット２２５によって出力される信号をバッファするＦＩＦＯバッファ２６１を含む。
【００１３】
上位リンク層ロジック２５０は、周波数修正ユニット２６０から出力された信号の周波数をＡＳＩＣ２４０にとって受け入れ可能な周波数に変換する更なるＦＩＦＯバッファ２５１を含む。ＡＳＩＣ２４０から伝送媒体２８０への信号の伝送中、プロセスは反転され、上位リンク層ロジック２５０は異なるＦＩＦＯバッファ２５３を利用する。同様に、直列化部分２７０は別の直列化／非直列化ユニット２２７を使用する。ＡＳＩＣ２４０は、一般に、修正される必要のない信号を生成するので、伝送媒体２８０に伝送されつつある信号に対する周波数修正ユニット２６２による修正は必要とされないということに留意してほしい。
【００１４】
図３に示されたコア・ロジック２１０の１つの欠点は、上位リンク層ロジック２５０及び周波数修正ユニット２６０によって多数のバッファ２５１，２５３、２６１が必要とされることがある。これらのバッファは、かなりの回路電力を使用し、コア・ロジック２１０を介して処理されるデータの動作速度を減少させる。従って、この電力使用を減少させ且つ処理速度を高めるために、コア・ロジック２１０におけるバッファの数を少なくする必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記の問題点に鑑み、本発明がなされた。本発明の目的は、伝送媒体と、コアによってその伝送媒体に接続された少なくとも１つのプロセッサとを含む並列／直列アーキテクチャ・ネットワークを提供することにある。コアは、伝送媒体とプロセッサとの間のコミュニケーションを行う。
【課題を解決するための手段】
【００１６】
コアは、プロセッサに接続されたロジック層、そのロジック層を伝送媒体に接続するシリアル・レーン、並びにそのシリアル・レーン内の送信及び受信バッファを含む。受信バッファは、送信媒体における不安定を修正し、シリアル・レーンに沿って処理される信号の周波数を変更する。
【００１７】
本発明は、シリアル・レーン内にシリアライザ／デシリアライザを含み得る。受信バッファ及び送信バッファは、弾性（elastic）先入れ先出し（ＦＩＦＯ）バッファであることが望ましく、しかも、受信バッファ及び送信バッファは共にロジック層の外にある。送信バッファは、ロジック層から伝送媒体に転送される信号の周波数を変更し、一方、受信バッファは、伝送媒体からロジック層に転送される信号を処理する。「プロセッサ」は、ホスト・チャネル・アダプタ、ターゲット・チャネル・アダプタ、又はネットワークの相互接続スイッチであってもよい。
【００１８】
本発明の場合、受信バッファは、図３に示された構造におけるＦＩＦＯバッファ２５１及びＦＩＦＯバッファ２６１によって前に実行された機能を実行する。従って、本発明は、コア・ロジック２１０におけるバッファの数を減少させる。コア・ロジック２１０におけるバッファ数のこの減少は、電力消費を下げ、処理速度を高め、コア・ロジック２１０によって消費されるチップ領域（例えば、フットプリント（専有面積））を減少させる。
【００１９】
周波数修正プロセス及び周波数調節プロセスを入力受信の弾性ＦＩＦＯ２２０に統合することは、上位層ロジック２５０が、それに接続された外部コンポーネントよりも大きいクロック周波数を持つことも可能にする。従って、本発明は、図３に示された構造に比べて、クロック・ドメイン変換を下位のロジック・レベルに移動する。
【発明を実施するための最良の形態】
【００２０】
上述のように、コア・ロジック２１０におけるバッファの数を少なくするという要求が存在する。図４に示された本発明の第１実施例は、バッファ２５１，２６１（図３）のオペレーションを結合すること、及びバッファ２５１，２５３を上位リンク層ロジック２５０から除去することによってコア２１０におけるバッファの数を減少させる。更に詳しく言えば、図４に示されるように、弾性バッファ２２０、２３０が、上位リンク層ロジック２５０と直列化部分２７０との間にある。周波数修正部分２６０（図３に示される）が、図４に示された構造から除去されている。
【００２１】
弾性受信ＦＩＦＯバッファ２２０は、今や、周波数修正部分２６０の機能を遂行し、伝送媒体に沿って生じ得る如何なる周波数の狂いも修正する。しかし、ＦＩＦＯバッファ２２０は、信号の周波数を、ＡＳＩＣが希望した周波数に修正する。なお、それは、図２に示されたＦＩＦＯバッファ２５１によって別個に実行された機能である。
【００２２】
従って、ＦＩＦＯバッファ２２０は、以前には、図３に示されたＦＩＦＯバッファ２５１及び２６１によって実行された機能を実行し、それによって、コア・ロジック２１０におけるバッファの数を減少させる。コア・ロジック２１０におけるバッファの数の減少は電力消費を減少させ、処理速度を高め、コア・ロジック２１０によって消費されるチップ領域を少なくする。弾性送信ＦＩＦＯバッファ２３０は、図３に示された送信ＦＩＦＯ２５３と同じ機能を実行する。
【００２３】
周波数修正プロセス及び周波数調節プロセスを入力受信弾性ＦＩＦＯ２２０に統合することは、上位層リンク・ロジック２５０が、それに接続された外部コンポーネントよりも大きいクロック周波数を持つことを可能にする。例えば、上位リンク層ロジック２５０は、２５０ＭＨｚよりも大きい速度を持ち得るし、一方、バッファ２２０、２３０及び直列化部分２７０は約２５０ＭＨｚで動作し得る（図４に示されたネットワークは、クロック・ドメイン変換を、図３に示されたものに比べて低いロジック・レベルに移動す）。
【００２４】
上述のように、InfiniBand ネットワークにおける或るハードウェアは、種々の標準に対処するために種々の速度で動作するコンポーネントを有する。例えば、２５０ＭＨｚで動作するInfiniBand ネットワークにおける或るデバイスは、３１２ＭＨｚで動作する「ファイバ・チャネル」ベースのコンポーネントのような非 InfiniBand インターフェース・コンポーネントとコミュニケーションを行わなければならない。これら種々な速度の相違が本発明によって調停される。Ｉ／Ｏコンポーネントの低レベル受信ロジック・セクションによって使用される本発明の弾性ＦＩＦＯ２２０において周波数修正ＦＩＦＯ２５１とクロック・ドメイン変換を行うために使用されるクロック補償ＦＩＦＯとを統合することによって、本発明は、そのデバイスを通過するデータの待ち時間を小さくしてネットワーク・パフォーマンスを改良する。
【００２５】
図５を参照すると、コア２１０に対する設計の更に詳細な概略図が示される。伝送媒体２８０（並列・直列高速物理層を通る）及び上位リンク層ロジック２５０の間における種々のクロック速度を可能にするために、バイト・ストライプ・シリアル送信レーン２００及びシリアライザ／デシリアライザ変換器（TX SERDES）を介してデータが伝送される。上位リンク層ロジック２５０を調歩するためのロジック・コントローラ回路がＦＩＦＯオーバフローを防ぐために組み込まれる。ロジック・コントローラ回路は、弾性ＦＩＦＯバッファ２２０、２３０がほとんど満杯であるときを検出し、しかる後、上位リンク層ロジック２５０のクロックを中断して、弾性ＦＩＦＯ２２０、２３０がほとんど満杯であるときのこれらＦＩＦＯへの過剰なデータ・フローを防ぐ。
【００２６】
当業者には周知であるように、そのような弾性ＦＩＦＯバッファ２２０、２３０の各々は、データが連続して入力される複数のメモリ・ロケーションを有する。それら弾性ＦＩＦＯは、それらが種々の量のデータを許容し得る（例えば、拡大可能である）ので、本発明において使用される望ましい形式のＦＩＦＯである。それとは別に、標準的な（例えば、非弾性的な）ＦＩＦＯが使用可能であるが、如何なる時点においても一定量のデータしか収納され得ないので制限が付く。データは、それが入力された順序と同じ連続した順序でＦＩＦＯから出力される。
【００２７】
更に、周知のように、現入力をラッチするように及びそれを次のメモリ・ロケーションに配置するようにＦＩＦＯバッファに命ずる制御手段が入力に存在する。更に、如何に多くのデータが現時点でその装置２２０、２３０内にあるかに関するその装置からの表示も存在する。データがその装置から排出される頻度は、ＦＩＦＯが信号の周波数を変換することを可能にするその装置にデータが入れられる頻度に必ずしも関係ない。しかし、その装置を制御するロジックは、その装置にデータが存在しないときに次のエントリに進むように出力に命じることを回避するように、及びその装置がデータで満杯であるときに次のエントリにデータを入れるように入力に命じることを回避するように、それを制御しなければならない。
【００２８】
上記の機能を達成するために、弾性ＦＩＦＯ２２０、２３０は、ＦＩＦＯレーンの各々に対して、データ・バイト信号２１１、ＦＩＦＯ満杯表示２１２、データ・ストローブ信号２１３、及び上位層クロック信号２１４のための接続線を含む。更に、データ・バイト出力信号２１６、データ獲得ストローブ信号２１７、及び媒体クロック信号２１８がデータ信号伝送制御のために使用される。
【００２９】
ＦＩＦＯ２３０は、データ・バイト獲得ストローブ信号２１７がそのＦＩＦＯにおけるエントリを解放するように及びそのエントリにおけるデータをそのＦＩＦＯの出力に配置するよう表明された媒体クロック信号２１８の各ラッチング・エッジを使用する。そのＦＩＦＯは、データ・ストローブ信号２１３がエントリをＦＩＦＯ内に配置するよう表明される上位層クロック信号２１４の各ラッチング・エッジを使用する。ＦＩＦＯは、データ・カウントに関して如何に多くのデータが現時点でＦＩＦＯにあるか関して表示する。この値は、データが挿入及び排出されるときに更新される。上位リンク層ロジック２５０は、ＦＩＦＯのステータスを監視するためにデータ・カウント出力を使用する。ＦＩＦＯにおけるすべてのエントリが使用される場合、上位リンク層ロジックは、使用可能なエントリが存在することをデータ・カウント値が表示するまで、データ・ストローブ信号２１３を再表明するであろう。上記のオペレーションが使用されるとき、上位リンク層ロジック２５０は高い周波数で動作し得るし、クロック・ドメイン変換が達成される。
【００３０】
上記のように、本発明によって、ＦＩＦＯバッファ２２０は、図２に示された構造におけるＦＩＦＯバッファ２５１及び２６１によって以前は別々に実行された機能を遂行し、それによって、コア・ロジック２１０におけるバッファの数を減少させる。コア・ロジック２１０におけるバッファの数の減少は電力消費を減少させ、処理速度を高くし、コア・ロジック２１０によって消費されるチップ領域を少なくする。周波数修正プロセス及び周波数調節プロセスを入力受信弾性ＦＩＦＯ２２０に統合することは、上位層ロジック２５０がそれに接続された外部コンポーネントよりも大きいクロック周波数を持つことを可能にする（例えば、上位リンク層ロジック２５０は２５０ＭＨｚよりも大きい速度を持ち得るし、一方、バッファ２２０、２３０及び直列化部分２７０は約２５０ＭＨｚで動作し得る）。従って、本発明は、クロック・ドメイン変換を、図３に示された構造に比べて低いロジック・レベルに移す。更に、本発明の望ましい構造が図４に示されたけれども、本発明は、指定されたオペレーション・モードにおいて必要とされるデータ入力又は出力プロセスとして排他的に使用され得る。
【００３１】
更に、本発明は、低い精度の（及び低いコストの）クロッキング装置が弾性ＦＩＦＯ２２０、２３０と共に使用されることを可能にする。更に詳しく言えば、上位リンク層ロジック２５０における装置は、非常に高いレベルの精度を有するクロック信号を必要とする。バッファ２２０、２３０を上位リンク層ロジック２５０から除去することによって、本発明は、コア・ロジック２１０が高い精度のクロック信号に対して行う要求を少なくする。低い精度のクロック信号がＦＩＦＯバッファ２２０、２３０に供給されることを可能にすることによって、本発明は、低い精度且つ低い費用のクロック信号生成装置がバッファ２２０、２３０に対して使用されることを可能にするという点で、コア・ロジック２１０のコストを減少させる。それとは反対に、図３に示されたＦＩＦＯバッファ２５１、２５３は、高い費用且つ高い精度のクロック信号生成装置に関する大きな要求を提起するであろう。
【００３２】
従って、本発明は、コア・ロジック２１０におけるＦＩＦＯバッファの数を減らすことによって、及び上位リンク層ロジック２５０からバッファを除去することによって、多くの節約を生じさせる。本発明は、高い処理速度及び小さいフットプリントを有し、従来の構造よりも廉価のコアを生成する。
【００３３】
本発明が望ましい実施例によって説明されたけれども、本発明が特許請求の範囲の精神及び技術的範囲内の修正によって実施され得ることは当業者には明らかであろう。
【図面の簡単な説明】
【００３４】
【図１】本発明が望ましく使用されるデータ伝送のための例示的InfiniBand ネットワークの概略図である。
【図２】インターフェース・コンポーネントを有する InfiniBand ネットワークの一部分を示すブロック図である。
【図３】ＡＳＩＣ及び伝送媒体の間で伝送を行うコアの概略図である。
【図４】ＡＳＩＣ及び伝送媒体の間で伝送を行うコアの概略図である。
【図５】図４に示されたコア・ロジックの一部分の更に詳細な概略図である。
【０００１】
本発明は、概して言えば、入出力（Ｉ／Ｏ）データ伝送装置に関し、詳しく言えば、Ｉ／Ｏデータ伝送パスにおける先入れ先出し（ＦＩＦＯ）バッファ装置に関するものである。
【背景技術】
【０００２】
InfiniBand（米国オレゴン州ポートランドの theInfiniBand Trade Association の商標）アーキテクチャは、ハードウェア及びソフトウェア産業全体が採用し得るチャネル・ベースのスイッチ・ファブリック・テクノロジを配信するための新しい共通入出力仕様である。InfiniBandネットワーク１００と関連したネットワーク及びコンポーネントが図１に示される。InfiniBand ベースのネットワークは、インターネット上で音声、データ、及びビデオを結合するアプリケーションのような帯域幅ハングリ（bandwidth-hungry）ネットワーク・アプリケーションを満足するように設計される。InfiniBandアーキテクチャは、多くのハードウェア及びソフトウェア会社を含む the InfiniBand Trade Association によって開発されている。それの堅固な階層化設計は、多くのコンピュータ・システム及び周辺装置が単独の高パフォーマンス且つ高可用性のサーバとしてより容易に協働することを可能にする。
【０００３】
ファブリック中心のメッセージ・ベース・アーキテクチャであるInfiniBand は、様々なネットワーク・アプリケーションにおけるクラスタリング、入出力拡張、及び固有接続機構に理想的に適している。InfiniBand テクノロジは、リモート・カード・ケージ１５を構築するために、或いは付属のホスト３５、ルータ４０、又はディスク・アレー５０に接続するために使用され得る。更に、InfiniBandは、機能強化されたフォルト分離機能、冗長性サポート機能、及び組込みフェイルオーバ機能を特徴とし、高いネットワーク信頼性及び可用性を提供する。高パフォーマンス及び信頼性を特徴とするこれらの装置は、サーバ及びストレージ・エリア・ネットワークを含む或る範囲のネットワーク・インフラストラクチャ・コンポーネントに対する解決法を提供する。
【０００４】
図２には、図１に示されたネットワークの一部分におけるInfiniBand コンポーネントのブロック図が例示的形式で示される。これらのコンポーネントは入出力インターフェースを有し、各入出力インターフェースは、がターゲット・チャネル・アダプタ（ＴＣＡ）１０、ホスト・チャネル・アダプタ（ＨＣＡ）２０、相互接続スイッチ装置３０、及びルータ４０の部分を形成する。これらの各々は、InfiniBandテクノロジ・リンク・プロトコル・エンジン（ＩＢＴ−ＬＰＥ）コアを含む特定アプリケーション向け集積回路（ＡＳＩＣ）コア・インターフェースを有し、ＩＢＴ−ＬＰＥコアは、InfiniBandテクノロジ（ＩＢＴ）ネットワーク１００におけるリンク２５を介してこれらのコンポーネントの各々の間でＡＳＩＣを接続する。ＩＢＴ−ＬＰＥコアは、物理的層の上位レベル及び下位リンク層におけるすべてのＩＢＴ装置によって要求される或る範囲の機能をサポートする。それは、更に、毎秒２.５ギガビットで動作する４ワイド・リンクまでの及びそれを含む全範囲のＩＢＴ帯域幅要件を処理する。物理的層の上位レベルにおけるＩＢＴ−ＬＰＥコア（大きな集積回路設計）及びＡＳＩＣのリンク層コアは、ＩＢＴＡ１.０仕様（２００１）におけるInfiniBand Trade Association によって確立された標準に従う。そのようなアーキテクチャは、共用バスのロード及びストア・コンフィギュレーションよりもむしろチャネル・ベースのポイント・ツー・ポイント接続を使用することによって、Ｉ／Ｏサブシステムをメモリから分離する。
【０００５】
ＴＣＡ１０は、InfiniBand 型データ・ストレージ及び通信コンポーネントに対するインターフェースを提供する。InfiniBandアーキテクチャのパフォーマンス上の利点を強化する InfiniBand アダプタの作成は、InfiniBand 及びネイティブＩ／Ｏアダプタの設計に対する連携した共同処理方法を通して達成される。ＴＣＡ１０は、InfiniBandファブリックに対する高パフォーマンス・インターフェースを提供し、ホスト・チャネルは、キュー、共用メモリ・ブロック、及び呼び鈴（doorbell）から成る遥かに複雑性の低いインターフェースを使用して、ホスト・ベースのＩ／Ｏコントローラとコミュニケーションを行う。全体的には、ＴＣＡ及びＩ／Ｏコントローラは、InfiniBandＩ／Ｏチャネル・ディープ・アダプタとして機能する。ＴＣＡは、キュー相互間でデータを移動させるために及びホスト・バスにおけるメモリ及び InfiniBand ネットワークにおいてパケットを共用するために必要な機構全体をハードウェアで実装する。最適化されたキューイングによるハードウェア・ベースのデータ移動と、ホスト・ベースのＩ／Ｏコントローラ機能に平行して作用する相互接続スイッチ優先順位アービトレーションとの結合は、InfiniBandアダプタのパフォーマンスを最大にする。
【０００６】
ＨＣＡ２０は、ホスト・バスからデュアル１Ｘ又は４ＸInfiniBand ネットワークへの接続を可能にする。これは、既存のサーバが InfiniBand ネットワークに接続されること及び InfiniBand ファブリックにおける他のノードとコミュニケーションを行うことを可能にする。InfiniBandＨＣＡへのホスト・バスは、デュアル InfiniBand インターフェース・アダプタ（物理的リンク及びトランスポート・レベル）、ホスト・バス・インターフェース、ダイレクト・メモリ・アクセス（ＤＭＡ）エンジン、及び管理サポートを統合する。それは、ＨＣＡに直接接続されたチャネル・オン・デバイス・メモリ又はチャネル・オフ・デバイス・メモリに接続関連情報が記憶される階層メモリ構造を実装する。それは、両方向におけるアダプタ・パイプライン・ヘッダ及びデータ処理を特徴とする。２つの組み込まれたInfiniBand マイクロプロセッサ及び分離したダイレクト・メモリ・アクセス（ＤＭＡ）エンジンが同時受信及び送信データ・パスの処理を可能にする。
【０００７】
相互接続スイッチ３０は、８個の InfiniBand ポート及び管理インターフェースを組み込んだ８ポート４Ｘスイッチであってもよい。各ポートは、ＴＣＡ１０又はＨＣＡ２０を他のスイッチに接続することができ、高パフォーマンスのInfiniBand ベースのネットワークにおいて協働する複数のサーバ及び周辺装置のというコンフィギュレーションを可能にする。相互接続スイッチ３０は、各ポートに対する物理及びリンク層を統合し、フィルタリング機能、マッピング機能、及びアービトレーション機能を遂行する。それは、マルチキャスト・サポート並びにパフォーマンス及びエラー・カウンタを含む。管理インターフェースは、コンフィギュレーション及び制御機能を遂行する管理プロセッサに接続している。相互接続スイッチ３０は、典型的には、６４ギガビットの最大総チャネル・スループットを提供し得るし、バッファ・メモリを統合し、１つのポート当たり４つまでのデータ仮想レーン（ＶＬ）及び１つの管理ＶＬをサポートする。
【０００８】
図３は、InfiniBand 伝送媒体２８０（図２に示されたリンク２５）を特定アプリケーション向け集積回路（ＡＳＩＣ）２４０（例えば、図２に示されたようなＴＣＡ１０、ＨＣＡ２０、スイッチ３０、ルータ４０等）に接続するコア・ロジック２１０を示す。図３に示されたコア・ロジック２１０は、後述の本発明を使用して改良される。図３に示されたコア・ロジック２１０は、必ずしも従来技術ではなく、本願の出願時に当業者に一般的に知られていたわけではない。コア・ロジック２１０は、当業者に知られているように、図３におけるＡＳＩＣ２４０から分離しているものとして示されるけれども、そのコア・ロジックは、一般に、ＡＳＩＣの一部である。
【０００９】
受信及び送信データ伝送媒体クロック２８０は、異なる周波数で動作し得る（例えば、受信パスでは２５０ＭＨｚ＋／−１００万分の１００及びコア・ロジック２１０の送信データ・パスは２５０ＭＨｚで動作し得る）。更に、コア・ロジック２１０は、ＡＳＩＣ２４０のクロック速度（例えば、３１２ＭＨｚ）に比べると異なる周波数で動作し得る。
【００１０】
データ信号が処理される種々の速度に適応するために、コア・ロジック２１０は、直列化／非直列化ユニット（RX SERDES、TX SERDES）２２５、２２７を含む直列化部分２７０を含む。そのような直列化／非直列化ユニットの構造及びオペレーションは当業者には周知であり、従って、そのようなことは、本発明の顕著な特徴を不必要に不明瞭にしないために、本願では詳細に検討されないであろう。
【００１１】
InfiniBand 伝送媒体２８０は、リンク２５を形成する多数の直列伝送レーンから成る。直列化／非直列化ユニット２２５は、伝送媒体２８０からの信号を非直列化し、周波数を、コア・ロジック２１０にとって受け入れ可能なものに減少させるに十分な変換を行う。例えば、直列化／非直列化ユニット２２５が一時に１０ビットを非直列化するように動作する場合、伝送媒体２８０における毎秒２.５ギガビットの速度を、コア・ロジック２１０にとって受け入れ可能な２５０ＭＨｚの周波数に減少させる１０対１の減少が生じる。
【００１２】
コア・ロジック２１０は、更に、周波数修正ユニット２６０を含む。伝送媒体２８０に沿って伝播する信号の周波数は常にこの回線速度であるわけでなく、所望の周波数からわずかに大きいか又は小さい（例えば、１００万分の１００くらいまでの）ことがある。周波数におけるこの不整合は、直列化／非直列化ユニット２２５を通して転送される。周波数修正ユニット２６０は、一様な２５０ＭＨｚの周波数における信号を上位リンク層ロジック２５０に供給するよう直列化／非直列化ユニット２２５によって出力される信号をバッファするＦＩＦＯバッファ２６１を含む。
【００１３】
上位リンク層ロジック２５０は、周波数修正ユニット２６０から出力された信号の周波数をＡＳＩＣ２４０にとって受け入れ可能な周波数に変換する更なるＦＩＦＯバッファ２５１を含む。ＡＳＩＣ２４０から伝送媒体２８０への信号の伝送中、プロセスは反転され、上位リンク層ロジック２５０は異なるＦＩＦＯバッファ２５３を利用する。同様に、直列化部分２７０は別の直列化／非直列化ユニット２２７を使用する。ＡＳＩＣ２４０は、一般に、修正される必要のない信号を生成するので、伝送媒体２８０に伝送されつつある信号に対する周波数修正ユニット２６２による修正は必要とされないということに留意してほしい。
【００１４】
図３に示されたコア・ロジック２１０の１つの欠点は、上位リンク層ロジック２５０及び周波数修正ユニット２６０によって多数のバッファ２５１，２５３、２６１が必要とされることがある。これらのバッファは、かなりの回路電力を使用し、コア・ロジック２１０を介して処理されるデータの動作速度を減少させる。従って、この電力使用を減少させ且つ処理速度を高めるために、コア・ロジック２１０におけるバッファの数を少なくする必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記の問題点に鑑み、本発明がなされた。本発明の目的は、伝送媒体と、コアによってその伝送媒体に接続された少なくとも１つのプロセッサとを含む並列／直列アーキテクチャ・ネットワークを提供することにある。コアは、伝送媒体とプロセッサとの間のコミュニケーションを行う。
【課題を解決するための手段】
【００１６】
コアは、プロセッサに接続されたロジック層、そのロジック層を伝送媒体に接続するシリアル・レーン、並びにそのシリアル・レーン内の送信及び受信バッファを含む。受信バッファは、送信媒体における不安定を修正し、シリアル・レーンに沿って処理される信号の周波数を変更する。
【００１７】
本発明は、シリアル・レーン内にシリアライザ／デシリアライザを含み得る。受信バッファ及び送信バッファは、弾性（elastic）先入れ先出し（ＦＩＦＯ）バッファであることが望ましく、しかも、受信バッファ及び送信バッファは共にロジック層の外にある。送信バッファは、ロジック層から伝送媒体に転送される信号の周波数を変更し、一方、受信バッファは、伝送媒体からロジック層に転送される信号を処理する。「プロセッサ」は、ホスト・チャネル・アダプタ、ターゲット・チャネル・アダプタ、又はネットワークの相互接続スイッチであってもよい。
【００１８】
本発明の場合、受信バッファは、図３に示された構造におけるＦＩＦＯバッファ２５１及びＦＩＦＯバッファ２６１によって前に実行された機能を実行する。従って、本発明は、コア・ロジック２１０におけるバッファの数を減少させる。コア・ロジック２１０におけるバッファ数のこの減少は、電力消費を下げ、処理速度を高め、コア・ロジック２１０によって消費されるチップ領域（例えば、フットプリント（専有面積））を減少させる。
【００１９】
周波数修正プロセス及び周波数調節プロセスを入力受信の弾性ＦＩＦＯ２２０に統合することは、上位層ロジック２５０が、それに接続された外部コンポーネントよりも大きいクロック周波数を持つことも可能にする。従って、本発明は、図３に示された構造に比べて、クロック・ドメイン変換を下位のロジック・レベルに移動する。
【発明を実施するための最良の形態】
【００２０】
上述のように、コア・ロジック２１０におけるバッファの数を少なくするという要求が存在する。図４に示された本発明の第１実施例は、バッファ２５１，２６１（図３）のオペレーションを結合すること、及びバッファ２５１，２５３を上位リンク層ロジック２５０から除去することによってコア２１０におけるバッファの数を減少させる。更に詳しく言えば、図４に示されるように、弾性バッファ２２０、２３０が、上位リンク層ロジック２５０と直列化部分２７０との間にある。周波数修正部分２６０（図３に示される）が、図４に示された構造から除去されている。
【００２１】
弾性受信ＦＩＦＯバッファ２２０は、今や、周波数修正部分２６０の機能を遂行し、伝送媒体に沿って生じ得る如何なる周波数の狂いも修正する。しかし、ＦＩＦＯバッファ２２０は、信号の周波数を、ＡＳＩＣが希望した周波数に修正する。なお、それは、図２に示されたＦＩＦＯバッファ２５１によって別個に実行された機能である。
【００２２】
従って、ＦＩＦＯバッファ２２０は、以前には、図３に示されたＦＩＦＯバッファ２５１及び２６１によって実行された機能を実行し、それによって、コア・ロジック２１０におけるバッファの数を減少させる。コア・ロジック２１０におけるバッファの数の減少は電力消費を減少させ、処理速度を高め、コア・ロジック２１０によって消費されるチップ領域を少なくする。弾性送信ＦＩＦＯバッファ２３０は、図３に示された送信ＦＩＦＯ２５３と同じ機能を実行する。
【００２３】
周波数修正プロセス及び周波数調節プロセスを入力受信弾性ＦＩＦＯ２２０に統合することは、上位層リンク・ロジック２５０が、それに接続された外部コンポーネントよりも大きいクロック周波数を持つことを可能にする。例えば、上位リンク層ロジック２５０は、２５０ＭＨｚよりも大きい速度を持ち得るし、一方、バッファ２２０、２３０及び直列化部分２７０は約２５０ＭＨｚで動作し得る（図４に示されたネットワークは、クロック・ドメイン変換を、図３に示されたものに比べて低いロジック・レベルに移動す）。
【００２４】
上述のように、InfiniBand ネットワークにおける或るハードウェアは、種々の標準に対処するために種々の速度で動作するコンポーネントを有する。例えば、２５０ＭＨｚで動作するInfiniBand ネットワークにおける或るデバイスは、３１２ＭＨｚで動作する「ファイバ・チャネル」ベースのコンポーネントのような非 InfiniBand インターフェース・コンポーネントとコミュニケーションを行わなければならない。これら種々な速度の相違が本発明によって調停される。Ｉ／Ｏコンポーネントの低レベル受信ロジック・セクションによって使用される本発明の弾性ＦＩＦＯ２２０において周波数修正ＦＩＦＯ２５１とクロック・ドメイン変換を行うために使用されるクロック補償ＦＩＦＯとを統合することによって、本発明は、そのデバイスを通過するデータの待ち時間を小さくしてネットワーク・パフォーマンスを改良する。
【００２５】
図５を参照すると、コア２１０に対する設計の更に詳細な概略図が示される。伝送媒体２８０（並列・直列高速物理層を通る）及び上位リンク層ロジック２５０の間における種々のクロック速度を可能にするために、バイト・ストライプ・シリアル送信レーン２００及びシリアライザ／デシリアライザ変換器（TX SERDES）を介してデータが伝送される。上位リンク層ロジック２５０を調歩するためのロジック・コントローラ回路がＦＩＦＯオーバフローを防ぐために組み込まれる。ロジック・コントローラ回路は、弾性ＦＩＦＯバッファ２２０、２３０がほとんど満杯であるときを検出し、しかる後、上位リンク層ロジック２５０のクロックを中断して、弾性ＦＩＦＯ２２０、２３０がほとんど満杯であるときのこれらＦＩＦＯへの過剰なデータ・フローを防ぐ。
【００２６】
当業者には周知であるように、そのような弾性ＦＩＦＯバッファ２２０、２３０の各々は、データが連続して入力される複数のメモリ・ロケーションを有する。それら弾性ＦＩＦＯは、それらが種々の量のデータを許容し得る（例えば、拡大可能である）ので、本発明において使用される望ましい形式のＦＩＦＯである。それとは別に、標準的な（例えば、非弾性的な）ＦＩＦＯが使用可能であるが、如何なる時点においても一定量のデータしか収納され得ないので制限が付く。データは、それが入力された順序と同じ連続した順序でＦＩＦＯから出力される。
【００２７】
更に、周知のように、現入力をラッチするように及びそれを次のメモリ・ロケーションに配置するようにＦＩＦＯバッファに命ずる制御手段が入力に存在する。更に、如何に多くのデータが現時点でその装置２２０、２３０内にあるかに関するその装置からの表示も存在する。データがその装置から排出される頻度は、ＦＩＦＯが信号の周波数を変換することを可能にするその装置にデータが入れられる頻度に必ずしも関係ない。しかし、その装置を制御するロジックは、その装置にデータが存在しないときに次のエントリに進むように出力に命じることを回避するように、及びその装置がデータで満杯であるときに次のエントリにデータを入れるように入力に命じることを回避するように、それを制御しなければならない。
【００２８】
上記の機能を達成するために、弾性ＦＩＦＯ２２０、２３０は、ＦＩＦＯレーンの各々に対して、データ・バイト信号２１１、ＦＩＦＯ満杯表示２１２、データ・ストローブ信号２１３、及び上位層クロック信号２１４のための接続線を含む。更に、データ・バイト出力信号２１６、データ獲得ストローブ信号２１７、及び媒体クロック信号２１８がデータ信号伝送制御のために使用される。
【００２９】
ＦＩＦＯ２３０は、データ・バイト獲得ストローブ信号２１７がそのＦＩＦＯにおけるエントリを解放するように及びそのエントリにおけるデータをそのＦＩＦＯの出力に配置するよう表明された媒体クロック信号２１８の各ラッチング・エッジを使用する。そのＦＩＦＯは、データ・ストローブ信号２１３がエントリをＦＩＦＯ内に配置するよう表明される上位層クロック信号２１４の各ラッチング・エッジを使用する。ＦＩＦＯは、データ・カウントに関して如何に多くのデータが現時点でＦＩＦＯにあるか関して表示する。この値は、データが挿入及び排出されるときに更新される。上位リンク層ロジック２５０は、ＦＩＦＯのステータスを監視するためにデータ・カウント出力を使用する。ＦＩＦＯにおけるすべてのエントリが使用される場合、上位リンク層ロジックは、使用可能なエントリが存在することをデータ・カウント値が表示するまで、データ・ストローブ信号２１３を再表明するであろう。上記のオペレーションが使用されるとき、上位リンク層ロジック２５０は高い周波数で動作し得るし、クロック・ドメイン変換が達成される。
【００３０】
上記のように、本発明によって、ＦＩＦＯバッファ２２０は、図２に示された構造におけるＦＩＦＯバッファ２５１及び２６１によって以前は別々に実行された機能を遂行し、それによって、コア・ロジック２１０におけるバッファの数を減少させる。コア・ロジック２１０におけるバッファの数の減少は電力消費を減少させ、処理速度を高くし、コア・ロジック２１０によって消費されるチップ領域を少なくする。周波数修正プロセス及び周波数調節プロセスを入力受信弾性ＦＩＦＯ２２０に統合することは、上位層ロジック２５０がそれに接続された外部コンポーネントよりも大きいクロック周波数を持つことを可能にする（例えば、上位リンク層ロジック２５０は２５０ＭＨｚよりも大きい速度を持ち得るし、一方、バッファ２２０、２３０及び直列化部分２７０は約２５０ＭＨｚで動作し得る）。従って、本発明は、クロック・ドメイン変換を、図３に示された構造に比べて低いロジック・レベルに移す。更に、本発明の望ましい構造が図４に示されたけれども、本発明は、指定されたオペレーション・モードにおいて必要とされるデータ入力又は出力プロセスとして排他的に使用され得る。
【００３１】
更に、本発明は、低い精度の（及び低いコストの）クロッキング装置が弾性ＦＩＦＯ２２０、２３０と共に使用されることを可能にする。更に詳しく言えば、上位リンク層ロジック２５０における装置は、非常に高いレベルの精度を有するクロック信号を必要とする。バッファ２２０、２３０を上位リンク層ロジック２５０から除去することによって、本発明は、コア・ロジック２１０が高い精度のクロック信号に対して行う要求を少なくする。低い精度のクロック信号がＦＩＦＯバッファ２２０、２３０に供給されることを可能にすることによって、本発明は、低い精度且つ低い費用のクロック信号生成装置がバッファ２２０、２３０に対して使用されることを可能にするという点で、コア・ロジック２１０のコストを減少させる。それとは反対に、図３に示されたＦＩＦＯバッファ２５１、２５３は、高い費用且つ高い精度のクロック信号生成装置に関する大きな要求を提起するであろう。
【００３２】
従って、本発明は、コア・ロジック２１０におけるＦＩＦＯバッファの数を減らすことによって、及び上位リンク層ロジック２５０からバッファを除去することによって、多くの節約を生じさせる。本発明は、高い処理速度及び小さいフットプリントを有し、従来の構造よりも廉価のコアを生成する。
【００３３】
本発明が望ましい実施例によって説明されたけれども、本発明が特許請求の範囲の精神及び技術的範囲内の修正によって実施され得ることは当業者には明らかであろう。
【図面の簡単な説明】
【００３４】
【図１】本発明が望ましく使用されるデータ伝送のための例示的InfiniBand ネットワークの概略図である。
【図２】インターフェース・コンポーネントを有する InfiniBand ネットワークの一部分を示すブロック図である。
【図３】ＡＳＩＣ及び伝送媒体の間で伝送を行うコアの概略図である。
【図４】ＡＳＩＣ及び伝送媒体の間で伝送を行うコアの概略図である。
【図５】図４に示されたコア・ロジックの一部分の更に詳細な概略図である。
Claims (20)
- 並列・直列アーキテクチャにおいて伝送媒体及びプロセッサの間でコミュニケーションを行うためのコアであって、
ロジック層と、
前記ロジック層を前記伝送媒体に接続する少なくとも１つのシリアル・レーンと、
各シリアル・レーンに介在する少なくとも１つのバッファと、
を含み、
各バッファが前記伝送媒体における変動を修正し、前記シリアル・レーンに沿って処理される信号の周波数を変更する、コア。 - 更に、前記伝送媒体及び各バッファの間に接続されたシリアライザ／デシリアライザを含む、請求項１に記載のコア。
- 前記バッファが弾性先入れ先出し（ＦＩＦＯ）バッファを含む、請求項１に記載のコア。
- 各バッファが前記ロジック層の外にある、請求項１に記載のコア。
- 前記バッファが複数のバッファを含み、
前記複数のバッファのうちの第１グループが、前記ロジック層から前記伝送媒体に転送される信号の周波数を変更する、
請求項１に記載のコア。 - 前記複数のバッファのうちの第２グループが、前記伝送媒体から前記ロジック層に転送される信号の周波数を変更する、請求項５に記載のコア。
- 前記プロセッサが、ホスト・チャネル・アダプタ、ターゲット・チャネル・アダプタ、及び相互接続スイッチから成るグループから選択されたユニットである、請求項１に記載のコア。
- 伝送媒体及び少なくとも１つのプロセッサを含み、前記プロセッサが請求項１に記載のコアによって前記伝送媒体に接続され、それによって、前記コアが前記伝送媒体及び前記プロセッサの間のコミュニケーションを行う、並列・直列アーキテクチャ・ネットワークであって、
前記コアが、
ロジック層と、
前記ロジック層を前記伝送媒体に接続する複数のシリアル・レーンと、
前記シリアル・レーンにおける複数の受信バッファ及び送信バッファと、
を含み、
前記受信バッファ及び前記送信バッファが、前記シリアル・レーンに沿って処理される信号の周波数を変更する、並列・直列アーキテクチャ・ネットワーク。 - 更に、前記シリアル・レーンにおいて複数のシリアライザ／デシリアライザを含む、請求項８に記載の並列・直列アーキテクチャ・ネットワーク。
- 前記受信バッファ及び前記送信バッファが先入れ先出し（ＦＩＦＯ）バッファを含む、請求項８に記載の並列・直列アーキテクチャ・ネットワーク。
- 前記受信バッファ及び前記送信バッファが前記ロジック層の外にある、請求項８に記載の並列・直列アーキテクチャ・ネットワーク。
- 前記送信バッファは、前記ロジック層から前記伝送媒体に転送される信号の周波数を変更する、請求項８に記載の並列・直列アーキテクチャ・ネットワーク。
- 前記受信バッファが前記伝送媒体から前記ロジック層に転送される信号を処理する、請求項８に記載の並列・直列アーキテクチャ・ネットワーク。
- 前記プロセッサがホスト・チャネル・アダプタ、ターゲット・チャネル・アダプタ、及び相互接続スイッチの１つを含む、請求項８に記載の並列・直列アーキテクチャ・ネットワーク。
- バイト・ストライピングされた並列・直列 InfiniBand アーキテクチャにおいて伝送媒体及びプロセッサの間のコミュニケーションを行うためのコアであって、
ロジック層と、
前記ロジック層を前記伝送媒体に接続する複数のシリアル・レーンと、
前記シリアル・レーンにおける複数の受信バッファ及び送信バッファと、
を含み、
前記受信バッファは、前記伝送媒体における変動を修正し、前記シリアル・レーンに沿って処理される信号の周波数を変更する、請求項１に記載のコア。 - 前記シリアル・レーンにおいて複数のシリアライザ／デシリアライザを含む、請求項１５に記載のコア。
- 前記受信バッファ及び前記送信バッファが弾性先入れ先出し（ＦＩＦＯ）バッファを含む、請求項１５に記載のコア。
- 前記受信バッファ及び前記送信バッファが前記ロジック層の外にある、請求項１５に記載のコア。
- 前記送信バッファは、前記ロジック層から前記伝送媒体に転送される信号の周波数を変更する、請求項１５に記載のコア。
- 前記受信バッファが前記伝送媒体から前記ロジック層に転送される信号を処理する、請求項１５に記載のコア。
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