【０００１】
【発明の属する技術分野】
本発明は、半導体素子のバンプ形成方法に関する。
【０００２】
【従来の技術】
半導体素子を基板に接続するには、ワイヤボンディング法、ＴＡＢ法の他、フリップ素子接続法が知られている。このフリップ素子接続は、接続点の多ピン化および信号伝播遅延時間の短縮化等の要求を満たすことができるので、次第に普及しつつある。フリップ素子接続用のバンプの形成方法としては、電気めっき法、真空蒸着法、ワイヤボンディングによるスタッドバンプ形成法等がある。
【０００３】
このうち電気めっき法によるのが簡易で、コスト的にも有利である。従来電気めっき法によりバンプを形成するには次のような方法によっていた（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平１０−２７５８１１号公報
【０００５】
まず、多数の素子の回路配線がなされたウェハ上にＴｉ／Ｃｕ、Ｃｒ／Ｃｕ、Ｃｒ／Ｎｉなどのアンダーバリアメタルと呼ばれる薄膜金属層をスパッタリングや無電解めっき等により全面に形成する。その上に厚さ５０μｍ程度のレジスト層を形成する。このレジスト層をフォトリソグラフィーにより処理して凹部を形成し、バンプを形成すべき薄膜金属層の部位を露出させる。
【０００６】
そして、電気めっき法により、薄膜金属層上にバンプを形成する。次いでレジスト層を除去し、バンプ形成部分を除く薄膜金属層をエッチングにより除去するのである。その後、ウェハをダイシングして、バンプを設けた半導体素子を得る。
図３（ａ）は、上記方法により形成した半導体素子７０のバンプ５４が、基板５２の電極端子５３と接続されている状態を示す概略図である。
この方法によると、レジスト層に設けられた凹部はストレートに形成されるので、バンプ５４は、凹部の形状に倣って半導体素子７０上に柱状に形成される。
【０００７】
【発明が解決しようとする課題】
ところで、最近の半導体装置の小型化、高集積化の流れの中で、バンプは、その間隔や径を小さくすることが望まれている。しかし、バンプの間隔を小さくすれば、これに対応して基板側の電極端子５３の間隔も小さくする必要があり、間隔の小さいもの同士（バンプ５４と電極端子５３）を接続するには、両者を高精度に位置合わせしなくてはならない。僅かでも両者の間に位置ズレが生じると、図３（ｂ）に示すように隣接するバンプ５４同士の短絡が発生してしまう。
【０００８】
そこで、本発明はこれらの課題を解決すべくなされたものであり、その目的とするところは、基板等と接続した際に、隣接するバンプ同士の短絡を発生させることなく、狭ピッチ化に対応可能な形状の半導体素子のバンプを、簡単に形成できるバンプ形成方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明者は、半導体素子を基板等と接続した際に、隣接するバンプ同士の短絡を発生させることなく、狭ピッチ化に対応可能な半導体素子のバンプ形状として、角錐台状、円錐台状等のように、半導体素子側との接続面よりも、先端面の方が面積の小さい形状が好適であること。
さらに、上記形状のバンプを形成するにあたり、レジスト層の膨潤する性質を好適に利用できることに注目し、本発明を完成した。
【００１０】
本発明は上記目的を達成するため次の構成を備える。
すなわち、本発明は、基板の電極端子等の他端子と接続する、所定高さのバンプを半導体素子上に形成する際に、前記半導体素子のバンプ形成面に形成した所定厚さのレジスト層に、該レジスト層を貫通する凹部を形成した後、前記凹部内にレジスト層よりも薄く金属を充填し、次いで、前記凹部が、断面形状が台形状で、底面面積よりも開口面積が小面積となるように、前記レジスト層をバンプ形成面から剥離することなく膨潤した後、前記断面形状が台形状の凹部内に金属を充填し、先端面が、半導体素子側に接続される接続面よりも小面積のバンプを形成することを特徴とする。
【００１１】
また、本発明は、レジスト層を、アクリル系樹脂を主成分とする樹脂によって形成することを特徴とする。
また、レジスト層の膨潤を、水に該レジスト層を浸漬して行うことを特徴とする。
また、膨潤する前のレジスト層の凹部内に充填される金属の厚さは、レジスト層の厚さの１／３〜１／２であることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面と共に詳細に説明する。
図２は、本発明のバンプ形成方法によって形成された半導体素子６０のバンプ１０が、基板５２の電極端子５３と接続されている状態を示す断面図である。
図に示されるようにバンプ１０は、断面形状が台形状の、円錐台状、角錐台状等に形成され、電極端子５３と接続される先端面１０ｂの面積が、半導体素子６０側に接続される接続面１０ａの面積よりも小さく形成されている。
これによると、半導体装置の小型化、高集積化に対応すべく、バンプ１０同士及び電極端子５３同士の間隔をそれぞれ狭くしても、先端面１０ｂが小さい分、バンプ１０と電極端子５３の位置ズレに対する許容範囲が大きくなる。従って、バンプ１０を狭ピッチ化しても、隣接するバンプ同士の短絡を防止することができる。
【００１３】
次に、ウェハに上記形状のバンプを形成する方法について説明する。
図１は、半導体素子のバンプ形成方法を示す工程図である。
ウェハ５１の一面には、複数の半導体素子の回路パターンが形成されると共に、図４に示されるように電極となる複数のパッド５５が形成されている。パッド５５は、アルミニウム等から形成される。また、パッドが形成された面には、ＳｉＯ２、ＳｉＮ又はポリイミド樹脂などからなるバッシベーション膜５６が形成されている。
【００１４】
このような構成のウェハ５１の、パッド５５が形成されている面（バンプ形成面）にまずＡｕ層からなるアンダーバリアメタルたる薄膜金属層５７をスパッタリングや無電解めっき等により形成する。
薄膜金属層５７は、Ｔｉ層／Ｃｕ層であってもよいし、Ｃｒ層／Ｃｕ層あるいはＣｒ層／Ｎｉ層であってもよい。さらにはこれらの最上層にＡｕ層を形成してもよいし、その他の金属層であってもよい。
【００１５】
次いで、図１（ａ）に示されるように、薄膜金属層５７上にドライフィルムからなるレジスト層１２を形成する。そして、レジスト層１２のバンプを形成すべき部位（パッドの上方）に、フォトグラフィーにより、レジスト層１２を貫通する凹部１１を形成し、凹部１１底面に薄膜金属層５７を露出させる。このとき、凹部１１は、略ストレートに形成される。
尚、図１では、パッド、バッシベーション膜及び薄膜金属層は、省略している。
ここで使用するドライフィルムとしては、アクリル系樹脂を主成分とする樹脂からなり、感光性を有するものが好適である。
レジスト層１２は、形成するバンプが要する所定高さに応じて、これと同一の厚さに形成するとよい。具体的には、５０μｍの高さのバンプを形成する場合は、５０μｍの厚さのレジスト層１２を形成する。
【００１６】
次に、凹部１１内の薄膜金属層５７上に金めっきを施す（図１（ｂ））。この金めっきの工程で形成される金めっき層１３の厚さは、レジスト層の厚さ（バンプの前記所定高さ）の、１／３〜１／２程度に形成すると良い。具体的には、レジスト層の厚さが５０μｍの場合、２０μｍ程度の厚さとなるよう金めっきを施すとよい。このとき形成される金めっき層１３は、上層と下層で形成されるバンプ１０の下層となる。
【００１７】
２０μｍ程度の厚さの金めっき層１３が形成されたところで、めっきを中断し、ウェハ５１ごと純水中に浸漬して、レジスト層１２を、ウェハ５１上に接着された状態のまま膨潤させる（図１（ｃ））。
アクリル系樹脂を主成分とするレジスト層１２は、純水に浸漬すると膨潤し、アルカリ性の強い剥離液に浸漬することで、完全にウェハから剥離する性質を有する。
この性質を利用して、レジスト層１２をウェハ５１から剥離させることなく膨潤させる。そのための膨潤の条件としては、純水は液温４０〜５０°、ｐＨ７．４〜８．２で、浸漬時間は３〜５分が好適である。
【００１８】
凹部１１の下部側は、既に金めっき層１３が充填されているので、レジスト層１２が膨潤しても形状は殆ど変化しない。しかし、レジスト層１２の膨潤を妨げるものがない凹部１１の上部側は、膨潤したレジスト層１２ａによって図１（ｃ）に示されるようにその空間が狭められる。
つまり、凹部の断面形状は台形状となって、凹部の開口部１１ａの面積（開口面積）が、金めっき層１３のウェハ側に接続される接続面１０ａ（凹部の底面）の面積よりも小さくなる。
【００１９】
このようにレジスト層が膨潤している状態で、凹部１１内に再度金めっきを施して、先行の金めっき層１３上に、３０μｍの厚さの金めっき層１４を追加し、両者合わせた全体の金めっき層の厚さを５０μｍとする。
こうして、先行して形成された金めっき層１３と、その後に追加されて形成された金めっき層１４が凹部内で層状に積み重ねられて、５０μｍの所定高さを有するバンプ１０が形成される（図１（ｄ）参照）。
【００２０】
その後、ウェハごと剥離液に浸漬することでレジスト層１２ａをウェーハから剥離し、バンプ１０が形成されている部位以外の薄膜金属層５７をエッチングにより除去する（図１（ｅ）参照）。これにより、上層（金めっき層１４）と下層（金めっき層１３）からなり、ウェハ表面から突出したバンプ１０が形成される。
その後、ウェハ５１をダイシングすることによりバンプ１０が設けられた個々の半導体素子６０に分離される。
【００２１】
上層を形成する金めっき層１４は、断面形状が台形状となった凹部の、上部側の形状に倣って形成される。従って、バンプ１０は、前述したように先端面１０ｂの面積が、接続面１０ａの面積よりも小さい形状に形成される。
上記のバンプ形成方法は、従来のバンプ形成方法に対して、ウェハを水に浸漬させる工程が増えるだけなので、複雑な工程や装置が不要であり簡単である。
【００２２】
以上、本発明につき好適な実施例を挙げて種々説明してきたが、本発明はこの実施例に限定されるものではなく、発明の精神を逸脱しない範囲内で多くの改変を施し得るのは勿論のことである。
例えば、レジスト層としては、ウェハから剥離することなく膨潤可能な性質を有するものであればよく、上記ドライフィルムの他に液状のフォトレジストを用いてもよい。
【００２３】
また、非感光性のレジスト層であってもよく、この場合はエッチングやエキシマレーザー等のレーザー光によって凹部を形成する。
さらに、レジスト層を膨潤させるための液も水に限られない。
また、バンプを形成する金属の層は、上記の金めっき層１３、１４に限定されず、銅等その他の金属であってもよい。さらに、バンプの下層と上層を異種金属によって構成してもよい。
また、ウェハをダイシングして個々の半導体素子とした後に、本発明の形成方法によって各々にバンプ１０を形成してもよい。
【００２４】
【発明の効果】
本発明によれば、基板等と接続した際に、隣接するバンプ同士の短絡を発生させることなく、狭ピッチ化に対応可能な形状の半導体素子のバンプを簡単に形成できる。
【図面の簡単な説明】
【図１】本発明に係るバンプ形成方法の工程図である。
【図２】本発明によって形成されたバンプと、基板側の端子の接続状態を示す断面図である。
【図３】従来のバンプと、基板側の電極端子の接続状態を示す断面図である。
【図４】ウェハにパッドが形成されている状態を説明する断面図である。
【符号の説明】
１０ バンプ
１１ 凹部
１２ レジスト層
５１ ウェハ
５２ 基板
５３ 電極端子
５４ 従来のバンプ
５５ パッド
５６ バッシベーション膜
５７ 薄膜金属層
６０ 半導体素子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for forming a bump of a semiconductor device.
[0002]
[Prior art]
In order to connect a semiconductor element to a substrate, a flip element connection method is known in addition to a wire bonding method and a TAB method. This flip element connection is gradually spreading because it can satisfy the requirements such as increasing the number of pins at the connection points and shortening the signal propagation delay time. Examples of a method for forming a bump for connecting a flip element include an electroplating method, a vacuum deposition method, and a stud bump forming method by wire bonding.
[0003]
Among them, the electroplating method is simple and advantageous in cost. Conventionally, the following method has been used to form bumps by electroplating (for example, see Patent Document 1).
[0004]
[Patent Document 1]
JP-A-10-275811
First, a thin metal layer called an under barrier metal such as Ti / Cu, Cr / Cu, or Cr / Ni is formed on the entire surface of a wafer on which circuit wiring of a large number of elements has been formed by sputtering, electroless plating, or the like. A resist layer having a thickness of about 50 μm is formed thereon. The resist layer is processed by photolithography to form a concave portion, exposing a portion of the thin film metal layer where a bump is to be formed.
[0006]
Then, bumps are formed on the thin film metal layer by electroplating. Next, the resist layer is removed, and the thin film metal layer excluding the bump formation portion is removed by etching. Thereafter, the wafer is diced to obtain semiconductor elements provided with bumps.
FIG. 3A is a schematic view showing a state in which the bumps 54 of the semiconductor element 70 formed by the above method are connected to the electrode terminals 53 of the substrate 52.
According to this method, since the concave portion provided in the resist layer is formed straight, the bump 54 is formed in a column shape on the semiconductor element 70 following the shape of the concave portion.
[0007]
[Problems to be solved by the invention]
By the way, in the recent trend of miniaturization and high integration of semiconductor devices, it is desired to reduce the interval and diameter of bumps. However, if the interval between the bumps is reduced, the interval between the electrode terminals 53 on the substrate side must be correspondingly reduced. Must be aligned with high precision. Even if there is a slight displacement between them, a short circuit between adjacent bumps 54 occurs as shown in FIG. 3B.
[0008]
Therefore, the present invention has been made to solve these problems, and an object thereof is to cope with a narrow pitch without causing a short circuit between adjacent bumps when connected to a substrate or the like. An object of the present invention is to provide a bump forming method capable of easily forming a bump of a semiconductor element having a possible shape.
[0009]
[Means for Solving the Problems]
The present inventor has proposed that, when a semiconductor element is connected to a substrate or the like, without causing a short circuit between adjacent bumps, the bump shape of the semiconductor element that can cope with a narrow pitch includes a truncated pyramid shape, a truncated cone shape, and the like. It is preferable that the tip end face has a smaller area than the connection face with the semiconductor element side.
Further, the present invention has been completed by noting that the swelling property of the resist layer can be suitably utilized in forming the bump having the above shape.
[0010]
The present invention has the following configuration to achieve the above object.
That is, the present invention relates to a method for forming a bump having a predetermined height on a semiconductor element to be connected to another terminal such as an electrode terminal of a substrate. After forming a recess penetrating the resist layer, filling the recess with a metal thinner than the resist layer, then, the recess has a trapezoidal cross-sectional shape, the opening area is smaller than the bottom area and the opening area is smaller. After swelling without peeling the resist layer from the bump formation surface, the cross-sectional shape is filled with metal in the trapezoidal concave portion, and the front end surface is larger than the connection surface connected to the semiconductor element side. It is characterized in that a small-area bump is formed.
[0011]
Further, the present invention is characterized in that the resist layer is formed of a resin containing an acrylic resin as a main component.
Further, the swelling of the resist layer is performed by immersing the resist layer in water.
Further, the thickness of the metal filled in the concave portion of the resist layer before swelling is 1/3 to 1/2 of the thickness of the resist layer.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 2 is a cross-sectional view showing a state in which the bump 10 of the semiconductor element 60 formed by the bump forming method of the present invention is connected to the electrode terminal 53 of the substrate 52.
As shown in the figure, the bump 10 has a trapezoidal cross section, a truncated cone shape, a truncated pyramid shape, or the like, and the tip surface 10 b connected to the electrode terminal 53 has an area connected to the semiconductor element 60 side. It is formed smaller than the area of the connection surface 10a.
According to this, even if the intervals between the bumps 10 and between the electrode terminals 53 are narrowed in order to cope with the miniaturization and high integration of the semiconductor device, the positions of the bumps 10 and the electrode terminals 53 are reduced by the small tip surface 10b. The tolerance for the displacement is increased. Therefore, even if the pitch of the bumps 10 is reduced, short-circuiting between adjacent bumps can be prevented.
[0013]
Next, a method for forming bumps having the above-described shape on a wafer will be described.
FIG. 1 is a process chart showing a method for forming a bump of a semiconductor element.
A circuit pattern of a plurality of semiconductor elements is formed on one surface of the wafer 51, and a plurality of pads 55 serving as electrodes are formed as shown in FIG. The pad 55 is formed of aluminum or the like. A passivation film 56 made of SiO2, SiN, polyimide resin, or the like is formed on the surface on which the pad is formed.
[0014]
First, a thin-film metal layer 57 as an under barrier metal made of an Au layer is formed on the surface of the wafer 51 having such a configuration on which the pads 55 are formed (bump forming surface) by sputtering, electroless plating, or the like.
The thin film metal layer 57 may be a Ti layer / Cu layer, or may be a Cr layer / Cu layer or a Cr layer / Ni layer. Further, an Au layer may be formed on these uppermost layers, or another metal layer may be used.
[0015]
Next, as shown in FIG. 1A, a resist layer 12 made of a dry film is formed on the thin film metal layer 57. Then, a concave portion 11 penetrating through the resist layer 12 is formed by photography at a portion of the resist layer 12 where a bump is to be formed (above the pad), and the thin film metal layer 57 is exposed on the bottom surface of the concave portion 11. At this time, the concave portion 11 is formed substantially straight.
In FIG. 1, the pads, the passivation film, and the thin film metal layer are omitted.
The dry film used here is preferably made of a resin containing an acrylic resin as a main component and having photosensitivity.
The resist layer 12 may be formed to have the same thickness as the predetermined height required for the bump to be formed. Specifically, when forming a bump having a height of 50 μm, the resist layer 12 having a thickness of 50 μm is formed.
[0016]
Next, gold plating is performed on the thin film metal layer 57 in the concave portion 11 (FIG. 1B). The thickness of the gold plating layer 13 formed in this gold plating process is preferably formed to be about １ ／ to の of the thickness of the resist layer (the predetermined height of the bump). Specifically, when the thickness of the resist layer is 50 μm, gold plating is preferably performed so as to have a thickness of about 20 μm. The gold plating layer 13 formed at this time becomes a lower layer of the bump 10 formed by the upper layer and the lower layer.
[0017]
When the gold plating layer 13 having a thickness of about 20 μm is formed, the plating is stopped, and the wafer 51 is immersed in pure water together with the wafer 51 to swell the resist layer 12 while being bonded to the wafer 51 ( FIG. 1 (c)).
The resist layer 12 containing an acrylic resin as a main component swells when immersed in pure water, and has a property of being completely peeled off from the wafer by being immersed in a strongly alkaline stripper.
Utilizing this property, the resist layer 12 is swollen without being separated from the wafer 51. The swelling conditions for this purpose are preferably such that the pure water has a liquid temperature of 40 to 50 °, a pH of 7.4 to 8.2, and a dipping time of 3 to 5 minutes.
[0018]
Since the lower side of the concave portion 11 is already filled with the gold plating layer 13, even if the resist layer 12 swells, the shape hardly changes. However, the space on the upper side of the concave portion 11 where there is no obstacle to the swelling of the resist layer 12 is narrowed by the swollen resist layer 12a as shown in FIG.
That is, the cross-sectional shape of the concave portion is trapezoidal, and the area (opening area) of the opening portion 11a of the concave portion is smaller than the area of the connection surface 10a (the bottom surface of the concave portion) connected to the wafer side of the gold plating layer 13. Become.
[0019]
In the state where the resist layer is swollen in this way, gold plating is again applied to the inside of the concave portion 11, and a gold plating layer 14 having a thickness of 30 μm is added on the preceding gold plating layer 13. Has a thickness of 50 μm.
Thus, the previously formed gold plating layer 13 and the subsequently added gold plating layer 14 are stacked in a layered manner in the concave portion to form the bump 10 having a predetermined height of 50 μm ( FIG. 1D).
[0020]
Thereafter, the resist layer 12a is peeled off from the wafer by immersing the wafer in a peeling solution, and the thin film metal layer 57 other than the portion where the bumps 10 are formed is removed by etching (see FIG. 1E). As a result, a bump 10 composed of an upper layer (gold plating layer 14) and a lower layer (gold plating layer 13) and protruding from the wafer surface is formed.
Thereafter, the wafer 51 is separated into individual semiconductor elements 60 on which the bumps 10 are provided by dicing.
[0021]
The gold plating layer 14 forming the upper layer is formed following the shape of the upper side of the concave portion having a trapezoidal cross-sectional shape. Therefore, as described above, the bump 10 is formed in a shape in which the area of the distal end face 10b is smaller than the area of the connection face 10a.
The above-described bump forming method is simpler than the conventional bump forming method, because it only requires an additional step of immersing the wafer in water, and therefore does not require complicated steps or equipment.
[0022]
As described above, the present invention has been described variously with reference to the preferred embodiments. However, the present invention is not limited to these embodiments, and it is needless to say that many modifications can be made without departing from the spirit of the invention. That is.
For example, as the resist layer, any material may be used as long as it has a property of swelling without peeling from the wafer, and a liquid photoresist may be used in addition to the dry film.
[0023]
Further, a non-photosensitive resist layer may be used. In this case, the concave portion is formed by laser light such as etching or excimer laser.
Further, the liquid for swelling the resist layer is not limited to water.
Further, the metal layer forming the bump is not limited to the gold plating layers 13 and 14, and may be other metal such as copper. Further, the lower layer and the upper layer of the bump may be made of different metals.
Further, after dicing the wafer into individual semiconductor elements, bumps 10 may be formed on each of them by the forming method of the present invention.
[0024]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to this invention, when connecting with a board | substrate etc., the bump of the semiconductor element of the shape which can respond | correspond to a narrow pitch can be easily formed, without generating a short circuit between adjacent bumps.
[Brief description of the drawings]
FIG. 1 is a process chart of a bump forming method according to the present invention.
FIG. 2 is a cross-sectional view showing a connection state between a bump formed according to the present invention and a terminal on a substrate side.
FIG. 3 is a cross-sectional view showing a connection state between a conventional bump and an electrode terminal on the substrate side.
FIG. 4 is a cross-sectional view illustrating a state where pads are formed on a wafer.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Bump 11 Concave part 12 Resist layer 51 Wafer 52 Substrate 53 Electrode terminal 54 Conventional bump 55 Pad 56 Passivation film 57 Thin metal layer 60 Semiconductor element
