JP2004354314A

JP2004354314A - Time information acquiring device, radio controlled timepiece with same, and electronic equipment

Info

Publication number: JP2004354314A
Application number: JP2003154698A
Authority: JP
Inventors: Hideyuki Nakamura; 秀行中村; Masayuki Takahashi; 正行高橋
Original assignee: Nippon Precision Circuits Inc; Seiko Clock Inc
Current assignee: Nippon Precision Circuits Inc; Seiko Time Creation Inc
Priority date: 2003-05-30
Filing date: 2003-05-30
Publication date: 2004-12-16
Anticipated expiration: 2023-05-30
Also published as: JP4283601B2

Abstract

<P>PROBLEM TO BE SOLVED: To efficiently decode time code information on the basis of a reception-detected signal of a standard radio wave, without increasing a burden in a micro processor (CPU) of a control circuit, by simple constitution. <P>SOLUTION: This time information acquiring device of the present invention includes a reception circuit 2, for reception-detecting the standard time radio wave to output the reception signal, a decoding circuit 4 for decoding a pulse width of the reception signal from the reception circuit to output time code information, and a control circuit 3 for acquiring, for control, the time code information output from the decoding circuit. The control circuit has a means 34 for receiving an input of the reception signal from the reception circuit, and for generating a decoding signal for the reception signal to be supplied to the decoding circuit, and the decoding circuit has a means 41 for outputting to the control circuit the time code information in which the pulse width of the reception signal is decoded, using the decoding signal. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、時刻情報取得装置、それを備えた電波修正時計及び電子機器に関する。
【０００２】
【従来の技術】
現在、標準時刻信号を含む標準電波、例えば、長波標準電波（ＪＪＹ）、を受信し検波して標準時刻を取得する時刻情報取得装置、取得した標準時刻に基づいて表示時刻を修正する電波修正時計等が知られている。この長波標準電波（ＪＪＹ）を受信検波することにより、図１０に示すような毎秒の開始に同期した１秒周期の矩形波信号が得られる。この矩形波信号は、３つの異なるパルス幅を有しており、その３つの異なるパルス幅、８００ｍ秒、５００ｍ秒及び２００ｍ秒により２進値信号“０”及び“１”とポジションマーカ信号“Ｐ”をそれぞれ表わし、日本標準時に基づく時刻情報（分、時、通算日、年、曜日など）を、毎分１周期６０秒の繰返しで送信している。ポジションマーカー信号“Ｐ０”乃至“Ｐ５”は、２進値信号“１”及び“０”の組合せにより表される、分、時、通算日、年、曜日等の時刻情報を分離する役割を持ち、それぞれ、毎分５９秒、９秒、１９秒、２９秒、３９秒、４９秒の開始と同期している。さらに、パルス幅２００ｍ秒の矩形波信号がマーカー信号“Ｍ”として、分の区切りを表わすためにゼロ秒（正分）の開始と同期して置かれている。この結果、１秒間隔で２つ連続したパルス幅２００ｍ秒の矩形波信号を用いて、後方のパルス幅２００秒の矩形波信号がマーカー信号“Ｍ”として毎分のゼロ秒（正分）の開始を表わす。
【０００３】
従って、標準電波から時刻コード情報をデコード（復号）するため、受信された標準電波の矩形波信号と秒信号の同期、矩形波信号のパルス幅の測定、その測定値に基づく２進値信号“１”及び“０”とポジションマーカ信号“Ｐ”の判定及びゼロ秒のマーカー信号“Ｍ”の検出が必要である。このための回路、すなわち、デコード（復号）回路が必要となる。
【０００４】
従来のデコード回路としては、特許文献１及び特許文献２に示されるものがある。特許文献１に示される従来のデコード回路は、電波修正時計において電波修正時計のマイクロプロセッサ（ＣＰＵ）からなる制御回路とは別途に設けられている。
【０００５】
一方、特許文献２に示されるものは、時計全体を制御するマイクロプロセッサ（ＣＰＵ）からなる制御回路自身でもって検波された矩形波信号を上記の通りデコードする構成が開示されている。
【０００６】
【特許文献１】
特開２００２−１８１９６３号公報（段落［０００９］及び図２中の制御回路２とデコード回路８）
【特許文献２】
特開２００２−２８６８７４号公報（段落［００１６］及び図１中の制御回路３中の時刻データ検出部３ｊ）
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載されたデコード回路では、このデコード回路で受信された矩形波信号を時刻コード情報にするため、上記のように矩形波信号と秒信号との同期、パルス幅測定及びその測定値に基づく２進値信号“１”及び“０”とポジションマーカ信号“Ｐ”及び“Ｍ”の判定とが必要であり、デコード回路自身により矩形波パルス幅の測定と秒信号同期をとらなければならず、デコード回路自体が複雑となってしまうという問題点がある。
【０００８】
一方、特許文献２に記載された構成では、電波修正時計全体を制御するマイクロプロセッサ（ＣＰＵ）からなる制御回路自身が、受信された矩形波信号の秒信号への同期と時刻コード情報へのデコードを実行せねばならず、受信回路の動作開始等の時計全体の制御、及び計時操作、表示操作、時刻修正やアラーム設定等を並列的に行なう制御回路への負担が大きくなり、処理能力の高い高価なマイクロプロセッサ（ＣＰＵ）が必要になるという問題点がある。
【０００９】
本発明は、上記した従来の問題点を解決するため、制御回路のマイクロプロセッサ（ＣＰＵ）の負担を大きくすること無く、受信された矩形波信号から時刻コード情報を簡潔な構成でもって効率的にデコード（復号）できる時刻情報取得装置、それを備えた電波修正時計及び電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の本発明によれば、標準時刻電波を受信して検波して受信信号を出力する受信回路と、当該受信回路からの前記受信信号のパルス幅をデコードして時刻コード情報を出力するデコード回路と、当該デコード回路から出力された時刻コード情報を制御のために取得する制御回路とを含み、前記制御回路が、前記受信回路からの前記受信信号の入力を受けると共に前記受信信号のデコード用信号を発生して前記デコード回路に供給する手段を有し、前記デコード回路が、前記デコード用信号を使用して前記受信信号のパルス幅をデコードした前記時刻コード情報を前記制御回路に出力する手段を有することを特徴とする時刻情報取得装置が提供される。
【００１１】
この請求項１の時刻情報取得装置によれば、制御回路が受信回路からの受信信号を受けると共にデコード用信号を発生して、受信回路からの受信信号のパルス幅をデコードして時刻コード情報を出力するデコード回路に供給する。デコード回路は制御回路からのデコード用信号を使用して受信信号のパルス幅をデコードした時刻コード情報を制御回路へ出力する。このように、本発明によれば制御回路とデコード回路が協力して受信信号から時刻コード情報を取得する構成のため、デコード回路を簡単な構成とすることができ、且つ、制御回路も処理能力の高いマイクロプロセッサ（ＣＰＵ）でなくともよい。
【００１２】
請求項２に記載の本発明によれば、前記デコード回路が、ロジック回路により構成されている請求項１に記載の時刻情報取得装置が提供される。
【００１３】
この請求項２の時刻情報取得装置によれば、制御回路から受信信号のパルス幅をデコードするに必要なデコード用信号（クロック信号等）が供給されるため、デコード回路を比較的単純なロジック回路だけで構成することができる。
【００１４】
請求項３に記載の本発明によれば、前記デコード用信号が前記受信信号に基づいて得られた秒同期信号であり、前記デコード回路がさらにデータ保持手段を有して前記秒同期信号を使用して前記受信信号のパルス幅データを前記データ保持手段に保持した後に前記制御回路からのシフトクロックに応じて前記パルス幅データを前記制御回路へ出力することを特徴とする請求項１又は２に記載の時刻情報取得装置が提供される。
【００１５】
この請求項３の時刻情報取得装置によれば、制御回路は受信信号の秒パルス信号に基づいて秒同期信号を発生する。これは制御回路自身がクロック信号をもっているからこれを適当に分周して、受信信号の秒パルス信号と同期した秒同期信号を発生する。デコード回路は制御回路が発生したこの秒同期信号を使用して受信信号のパルス幅データ（１つのパルス幅について２ビットのデータ）を順次にシフトレジスタ等のデータ保持手段に保持することができる。そして、デコード回路は制御回路からのシフトクロックに応じてデータ保持手段に保持されたパルス幅データを高速に制御回路へ出力することができる。
【００１６】
請求項４に記載の本発明によれば、前記データ保持手段の保持容量が前記受信信号の６０パルス分のパルス幅データであり、前記シフトクロックが６０Ｈｚ以上の周波数である請求項３に記載の時刻情報取得装置が提供される。
【００１７】
この請求項４の時刻情報取得装置によれば、１サイクルが１分間６０パルスの標準時刻コード情報をデータ保持手段が保持することができ且つこの１サイクルの標準時刻コード情報を６０Ｈｚ以上（１秒以内）の高速で制御回路に送ることができる。
【００１８】
請求項５に記載の本発明によれば、前記デコード用信号がさらに受信信号のパルス幅を計測するためのクロックを含み、当該計測のためのクロック周波数と上記シフトクロック周波数が同一周波数であることを特徴とする請求項３又は４に記載の時刻情報取得装置が提供される。
【００１９】
この請求項５に記載された時刻情報取得装置によれば、デコード用信号としてさらに制御回路が自らのクロック信号に基づいて受信信号のパルス幅を計測するための計測用のクロックを発生し、デコード回路がこの計測用のクロックを使用して受信信号のパルス幅をデコードしさらに計測用のクロックと同じ周波数のシフトクロック信号でもって制御回路へ時刻コード情報を送る。従って、デコード回路は受信信号のパルス幅（８００ｍ秒又は５００ｍ秒又は２００ｍ秒）を計測して２進値の“０”又は“１”又はポジションマーカー“Ｐ”又は“Ｍ”にデコードするための計測用クロックを発生する必要がなく簡単な構成で済む。さらに、計測用クロックとシフトクロックを同一周波数にすれば、制御回路が自らのクロック信号を分周して発生する際に１度で済み簡単である。
【００２０】
請求項６に記載の本発明によれば、請求項１乃至５のいずれかに記載された時刻情報取得装置と、時刻を計時する計時手段と、当該計時手段の時刻に基づいて駆動される駆動部とを含み、前記時刻情報取得装置の前記制御回路は前記駆動部を制御すると共に取得した前記時刻コード情報に基づき前記計時手段の時刻を修正することを特徴とする電波修正時計が提供される。
【００２１】
この請求項６の電波修正時計において、計時手段の時刻に基づいて駆動される駆動部とは、アナログ式時計の場合のモーターで駆動される時針、分針、秒針等の指針、デジタル式時計の場合の液晶又はＬＥＤ表示装置、又は時計のからくり機構などがある。この電波修正時計によれば、デコード回路及びマイクロプロセッサ（ＣＰＵ）からなる制御回路に比較的構造が簡単なものが使用でき、製造コストを下げることができる。
【００２２】
請求項７に記載の本発明によれば、請求項１乃至５のいずれかに記載された時刻情報取得装置と、時刻を計時する計時手段と、当該計時手段の時刻に基づいて駆動される駆動部とを含み、前記時刻情報取得装置の前記制御回路は前記駆動部を制御すると共に取得した前記時刻コード情報に基づき前記計時手段の時刻を修正することを特徴とする電子機器が提供される。
【００２３】
この請求項７の電子機器において、計時手段の時刻に基づいて駆動される駆動部とは、家電製品やパーソナルコンピュータなどの情報処理装置やファクシミリなどの通信装置などの内部時計、その他の時限装置（扉の施錠等）の駆動部などがある。この電子機器によれば、デコード回路及びマイクロプロセッサ（ＣＰＵ）からなる制御回路に比較的構造が簡単なものが使用でき、製造コストを下げることができる。
【００２４】
【発明の実施の形態】
以下、添付図面を参照して、本発明の好適な実施の形態について詳細に説明する。図１を参照すると、本発明の１つの実施の形態による時刻情報取得装置を含む電波修正時計１のブロック図が示されている。
【００２５】
電波修正時計１は、標準時刻情報を含む標準電波を受信して検波するアンテナを含む受信回路２と、制御回路３と、本実施の形態のデコード回路４と、時刻を表示するためのアナログ指針又は液晶ディスプレイを有する時刻表示部５とを含む。受信回路２は、従来と同じ回路構成を有し定期的又は電波修正時計のリセット時等に標準電波を受信検波して図１０に示す矩形波パルス列からなる受信信号（図２の最上段に一部が示される）を受信信号線２１上に出力して、デコード回路４と制御回路３とに供給する。この受信信号（図２の最上段）は、標準電波を受信検波した信号で日本標準電波の場合、図１０に示すように正秒に同期して電波は立ち上るが、検波した後の受信信号（図２の最上段に示す）は立ち下がる場合を示し、これは１Ｈｚ（１秒周期）の信号で、そのパルス幅（矩形波の底幅）が、２００ｍ秒、５００ｍ秒、８００ｍ秒の３種類があり、それぞれポジションマーカー“Ｐ”又は“Ｍ”、２進値“１”、“０”を意味する。
【００２６】
制御回路３は１つのマイクロプロセッサ（ＣＰＵ、図示しない）を主要部品として含み電波修正時計１全体の制御を行なう。制御回路３は、電源電池１０からの電力を標準電波の受信時にのみ電源制御線１１を介して受信回路２とデコード回路４に供給することで電力の節約を行なう。制御回路３はまた水晶発振子３０を含み、水晶発振子３０からの発振周波数を適当に分周して所定の周波数の駆動クロック信号（図２の上から３段目に示される）を発生する。制御回路３はこの駆動クロック信号により現在時刻を発生する計時部３１を有する。計時部３の現在時刻は表示部５の指針又はディスプレイにより表示される。
【００２７】
表示部５は、具体的には、液晶に代表されるデジタル表示や針式のアナログ表示である。特に、針式の場合、通常、秒針用、時分針用など複数個のステップモータを持ち、これらのモータ駆動パルスのタイミング、パルス幅もすべて制御回路３内部のソフトウェアによって作られている。また、ここに図示していないが、目ざまし時計の場合、アラーム時刻のセットやそのアラーム時刻を保持して現在時刻との一致でアラーム信号を出力したり、カラクリ時計では、所定の時刻毎に、メロデイ演奏信号を出力したり、人形や飾りを動かす信号を出力したりという事も、この制御回路３内のソフトウェアの機能として動作している。制御回路３はまたデコード回路４から標準時刻コード情報を含むデコード出力を取得する時刻情報取得部３２と、この取得した標準時刻コード情報に基づいて計時部３１の現在時刻を修正する時刻修正部３３を有する。
【００２８】
本実施の形態の制御回路３はさらに、受信回路２から受信信号（図２の最上段）を入力して標準時刻コードの毎秒開始に同期した秒同期信号（図２の上から２段目）を発生する秒同期信号生成部３４を有する。この秒同期信号生成部３４は、制御回路３の駆動クロック信号（図２の上から３段目）により駆動されて、受信信号（図２の最上段）の矩形波パルスの立ち下り端（毎秒開始時）と同期して立ち下がる１秒周期の秒同期信号（図２の上から２段目）を発生する。この秒同期信号は駆動クロック信号により駆動されるために実際は矩形波パルスの立下り端から若干送れて立ち下がるが、駆動クロック信号の周波数が十分高いので矩形波パルスと実質的に同期していると言える。この秒同期信号は制御回路３から秒同期信号線３５を介してデコード回路４に供給され。この秒同期信号はデコード回路４においてパルス幅を計測するため及び計測されたパルス幅データを保持するために使用される。
【００２９】
制御回路３は、さらに駆動クロック信号（図２の上から３段目）及びシフトクロック信号（図６の上から３段目）を発生する。駆動クロック信号とシフトクロック信号はそれぞれ駆動クロック信号線３６とシフトクロック信号線３７を介して制御回路３からデコード回路４に供給される。駆動クロック信号はデコード回路４においてパルス幅計測用クロックとして使用され、シフトクロック信号は読み出し（出力）クロック信号として使用される。これら駆動クロック信号とシフトクロック信号と秒同期信号が、デコード回路４において受信信号（図２の最上段）からパルス幅データ（図２の最下段）をデコードするために使用されるデコード用信号である。なお、シフトクロック信号として駆動クロック信号を分周しても、また、そのまま用いても良い。制御回路３はまた、リセット制御線３８を有し、制御回路３からデコード回路４をリセットすることができるようになっている。
【００３０】
デコード回路４は、パルス幅判定回路４１と、データ保持回路４２と、セレクタ回路４３とを含み、制御回路３からデコード用信号としての秒同期信号（図２の上から２段目）と駆動クロック信号（図２の上から３段目）とシフトクロック信号（図６の上から３段目）を受けて、受信回路２からの受信信号（図２の最上段）の矩形波のパルス幅データ（図２の最下段、図６の最上段、２ビット・データ）を含む時刻コード情報をデコード出力（図６の最下段）としてデコード出力線４４を介して制御回路３へ出力する。
【００３１】
図３を参照すると、本発明の１つの実施の形態によるデコーダ回路４のパルス幅判別回路４１が示されている。パルス幅判別回路４１には、受信回路２から標準電波を受信検波した後の矩形波パルス列の受信信号（図２の最上段）と、制御回路３から秒同期信号（図２の上から２段目）と駆動クロック信号（図２の上から３段目）が供給されている。パルス幅判別回路４１は、受信信号が“Ｌ”である時間だけ駆動クロック信号のパルス数を数えるカウンタ４０１を備えていて、秒同期信号によりリセットされるようになっている。すなわち、図３のパルス幅判別回路４１の受信信号（図２の最上段）の矩形波のパルス幅（矩形波の底幅）を計測する方法は、カウンタ４０１により秒同期信号（図２の上から２段目）の立下りから受信信号（図２の最上段）の立上りまでの時間を駆動クロック信号（図２の３段目）のカウント数で計測するものである。このため、駆動クロック信号がＡＮＤ回路４０５を介してカウンタ４０１に入力している。カウンタ４０１の入力に接続したこのＡＮＤ回路４０５の別の入力にはＤフリップフロップ回路４０６の出力が入力していて、受信信号がＮＯＴ回路４０７を経てこのＤフリップフロップ回路４０６のクロック信号として入力している。カウンタ４０１のリセット端子には別のＤフリップフロップ４０８の出力が入力している。この別のＤフリップフロップ４０８の出力はＤフリップフロップ４０６のリセット端子にも入力している。この別のＤフリップフロップ４０８には秒同期信号がクロック入力として入力していて、駆動クロック信号がリセット信号として入力している。
【００３２】
受信信号の矩形波のパルス幅は普通、受信信号にはゆらぎがあるために変動する。このため、各々のパルス幅２００ｍ秒、５００ｍ秒、８００ｍ秒に対して上限（Ｈ）と下限（Ｌ）とを設けて、上限（Ｈ）と下限（Ｌ）の間にカウント数が入ればそのパルス幅であると判定する。この場合、カウント数を必ずどれかのパルス幅の上下限値の間に入れていずれのパルス幅と認定してもよいし、又は、判別不可能な範囲も決めて、その範囲にカウント値がある場合は判別不可能というエラー判定を含めるようにしてもよい。このために、図３のパルス幅判別回路４１は、カウンタ４０１のカウント数と比較するための比較データ４０２と比較回路４０３と比較回路からの出力を、“０”、“１”、“Ｐ”、“エラー”のいずれかにデコードするデコーダ４０４を有する。デコーダ４０４の出力は、“０”、“１”、“Ｐ”、“エラー”のいずれかを示す２ビットである。このデコーダ出力は、秒同期信号がクロック入力として入力されているさらに他のＤフリップフロップ回路４０９、４１０をそれぞれ経由した後に２ビットのパルス幅データ（図２の最下段）として出力される。すなわち、図２の最上段の受信信号の矩形波パルスのパルス幅（底幅）が１秒後に、図２の最下段に２ビット値のパルス幅データとして出力される様子を示している。このようにＤフリップフロップ回路４０９、４１０は、パルス幅判別回路４１により判別された受信信号の直前の矩形波の２ビット値のパルス幅データを保持し、秒同期信号によって毎秒更新される。駆動クロック信号の周波数は、受信信号の矩形波のパルス幅をカウンタ４０１によりカウントして比較回路４０３で判別するために適した値に設定される。通常は、駆動クロック信号の周波数は、１００〜１ｋＨｚが適当である。
【００３３】
図４を参照すると、本発明の別の実施の形態によるパルス幅判別回路４１が示されている。このパルス幅判別回路４１には、図３と同様に受信回路２から標準電波を受信検波した後の矩形波パルス列の受信信号（図２の最上段）と、制御回路３から秒同期信号（図２の上から２段目）と駆動クロック信号（図２の上から３段目）が供給されている。図４のパルス判別回路４１は、秒同期信号による１秒周期の間に受信信号がＬｏｗレベルである時間を駆動クロック信号のパルス数でカウントする。図４のパルス幅判別回路４１では、カウンタ４０１の入力にはＡＮＤ回路４０５を介して駆動クロック信号と受信信号とが入力している。受信信号はＮＯＴ回路４０７を経由してＡＮＤ回路４０５へ入力する。カウンタ４０１のリセット入力にはＤフリップフロップ４０８の出力が入力している。Ｄフリップフロップ４０８のクロック入力には秒同期信号が入力していて、リセット入力には駆動クロック信号が入力している。カウンタ４０１の出力は図３と同様の回路に接続される。
【００３４】
次に、図５を参照すると、本発明の１つの実施の形態によるデコード回路４のデータ保持回路４２とセレクタ回路４３が示されている。データ保持回路４２は、上述のパルス幅判別回路４１から毎秒出力されるパルス幅データを秒同期信号に応答して保持する。セレクタ回路４３は、制御回路３からのシフトクロック信号及びシフト制御信号に応答してデータ保持回路４２に保持されているパルス幅データをデコード出力４４として制御回路３へ出力する。このために図５のデータ保持回路４２は２ビットのパルス幅データを保持するシフトレジスタ構成を有する。すなわち、データ保持回路４２は、それぞれ同じ数の複数、例えば６０個、のＤフリップフロップが直列に接続した構成５０１、５０２を上下２段に備えている。パルス幅データの１つのビットデータは上段のＤフリップフロップ列５０１に入力されており、パルス幅データの他のビットデータは下段のＤフリップフロップ列５０２に入力されている。秒同期信号が、各段のＤフリップフロップ列５０１、５０２のそれぞれのＤフリップフロップのクロック入力にＯＲ回路５０３とＡＮＤ回路５０４を介して入力している。ＡＮＤ回路５０４の別の入力にはシフト制御信号が入力している。ＯＲ回路５０３の別の入力には別のＡＮＤ回路５０５の出力が入力している。この別のＡＮＤ回路５０５にはシフトクロック信号が入力されている。この別のＡＮＤ回路５０５にはシフト制御信号もＮＯＴ回路５０６を介して入力している。これらＯＲ回路５０３、ＡＮＤ回路５０４、５０５、ＮＯＴ回路５０６はデータ保持回路４２の一部であると同時にセレクタ回路４３も構成している。
【００３５】
図６を参照して、図５のデータ保持回路４２とセレクタ回路４３の動作を説明する。例えば、図５のデータ保持回路４２の上下段のＤフリップフロップ列５０１、５０２にはそれぞれ６０個のＤフリップフロップが直列に接続されている。この結果、データ保持回路４２は上下段のＤフリップフロップ列５０１、５０２に１分間分の６０個に相当する受信信号の矩形波パルス幅データを保持することができる。今、図６に示すように、制御回路３からのシフト制御信号（図６中、上から２段目）が“Ｈ”であるとすると、秒同期信号をクロック信号としてパルス幅判別回路４１から受信信号の矩形波パルス幅を表わす２ビットのパルス幅データがデータ保持回路４２の上下段のＤフリップフロップ列５０１、５０２に順次に入力される。このようにして、秒同期信号により１分間分の受信信号のパルス幅データが上下段のＤフリップフロップ列５０１、５０２に順次保持される（図６中、最上段、数字は各秒のパルス幅データを示す）。次に、シフト制御信号が“Ｌ”になり秒同期信号による上下段のＤフリップフロップ列５０１、５０２にパルス幅データの入力が阻止され、そして、制御回路３からシフトクロック信号（図６中、上から３段目）により上下段のＤフリップフロップ列５０１、５０２からなるシフトレジスタが駆動されると、受信信号のパルス幅データを表わすデコード出力がデコード出力線４４上に順次に出力される（図６中、最下段、数字は各秒のパルス幅データを示す）。制御回路３からのシフトクロック信号は、上下段のＤフリップフロップ列５０１、５０２に含まれる１分間分の６０個のパルス幅データをデコード出力線４４上に出力するまで、セレクタ回路４３に入力される。デコード出力線４４上のデコード出力は制御回路３に入力され、時刻情報取得部３２により標準時刻コード情報が取り出されて、時刻修正部３３により計時部３１の現在時刻を修正するために使用される。
【００３６】
もし、シフトクロック信号周波数を６０Ｈｚ以上に選択した場合、１秒以内にそれぞれ上下段のＤフリップフロップ列５０１、５０２から１分間分のパルス幅データを読み出して、制御回路３に送ることかできる。すると、次ぎの６１秒目の間に直前の１分間分のパルス幅データを全て制御回路３へ送ることができる。
【００３７】
なお、シフトクロック周波数を駆動クロック周波数と同じにすることもできる。このようにすれば、シフトクロック発生回路を別に制御回路３に設ける必要がない上に、駆動クロック周波数と同じ速度でパルス幅データを読み出して制御回路３へ送ることができる。このようにすると駆動クロックに同期して、デコード出力が常に更新されて制御回路３に送られるが、その更新のタイミングを観測する事で、現在のデコード出力の判別は可能である。
【００３８】
なお、図５のそれぞれ上下段のＤフリップフロップ列５０１、５０２を６０段のシフトレジスタとして受信信号の１分間分のパルス幅データを保持する代わりに、これ以下の段数のシフトレジスタを用いることもできる。例えば、上下段のＤフリップフロップ列５０１、５０２としてそれぞれ１０個のＤフリップフロップを持つ１０段のシフトレジスタを使用すれば、制御回路３はデータ保持回路４２の上下段のＤフリップフロップ列５０１、５０２のデータがオーバフローする前、例えば、１０秒間隔でシフトクロック信号とシフト制御信号を動作させて、１０秒分のデータを読み出して制御回路３に送るようにする。このようにすれば、６０段のシフトレジスタを使用する必要はない。なお、以上の動作において、必要に応じて動作開始時に、制御回路３はリセット制御線３８によりシフトレジスタ内容等をリセット制御することで、データ保持回路４２中にあるデータを初期化することができる。
【００３９】
次に図７を参照すると、本発明の別の実施の形態によるデコード回路４のデータ保持回路４２とセレクタ回路４３が示されている。このデータ保持回路４２は２ビットのパルス幅データを秒同期信号に応答して保持するラッチ構成を有する。セレクタ回路４３はラッチ構成に保持された２ビットのパルス幅データをシフトクロック信号に応答して順次に選択して出力する構成を有する。すなわち、データ保持回路４２は、１対のＤフリップ・フロップ６０１を複数組、例えば、６０組、を縦に並べた列を有する。なお、簡潔さのために１対のＤフリップ・フロップ６０１の内の１方のみを図示して他方を省略している。２ビットパルス幅データの１ビットデータは１対のＤフリップフロップ６０１の一方に入力していて、２ビットパルス幅データの他のビットデータは１対のＤフリップフロップ６０１の図示しない他方に入力している。１対のＤフリップフロップ対６０１のクロック入力には各対にそれぞれ対応したＡＮＤ回路６０４を介して秒同期信号が入力している（１対のＤフリップフロップ６０１の他方は図示しない）。各ＡＮＤ回路６０４の別の入力端子はそれぞれデコーダ６０５に接続されている。このデコーダ６０５には、秒同期信号がＮＯＴ回路６０７とカウンタ６０６を介して入力していて、２ビットパルス幅データを順次Ｄフリップフロップ対６０１の上から下に保持するために、対応するＡＮＤ回路６０４を可能化する信号を順次出力する。
【００４０】
１対のＤフリップフロップ６０１の出力はそれぞれセレクタ回路４３に入力している（１対のＤフリップフロップ６０１の他方は図示しない）。セレクタ回路４３の出力は２ビットのデコード出力４４に接続されている。セレクタ回路４３はデコーダ６０２に接続されていて、各々のＤフリップフロップ対６０１からの出力をデコーダ６０２で選択して出力する。デコーダ６０２はシフトクロック信号が入力するカウンタ６０３の出力に接続されていて、シフトクロック信号に応答してセレクタ回路４３がＤフリップフロップ対６０１の列の上から下へＤフリップフロップ対６０１の出力を順次に１つづつ選択してデコード出力４４へ出力する信号を送る。
【００４１】
図８を参照して、図７のデータ保持回路４２とセレクタ回路４３の動作を説明する。例えば、図７のデータ保持回路４２のＤフリップフロップ対６０１にはＤフリップフロップが６０個が存在するとする。この結果、データ保持回路４２は１分間分に相当する受信信号の６０個の矩形波パルス幅データを保持することができる。図７及び図８に示すデータ保持回路４２とセレクタ回路４３及びその動作は、図５及び図６のシフト制御信号を必要としない点で異なる。しかし、その他の点は同じである。すなわち、秒同期信号をクロック信号としてパルス幅判別回路４１から受信信号の矩形波パルス幅を表わす２ビットのパルス幅データがデータ保持回路４２のＤフリップフロップ対６０１の上から下へ順次に入力される。このようにして、秒同期信号により１分間分の受信信号の６０個のパルス幅データがＤフリップフロップ対６０１に順次に上から下へ保持される。次に、６１秒目に、制御回路３からシフトクロック信号（図８中、上から２段目）が送られてＤフリップフロップ対６０１に保持された受信信号のパルス幅データを表わすデコード出力が上から下へ順次に出力される（図８中、最下段、数字は各秒のパルス幅データを示す）。制御回路３からのシフトクロック信号は、Ｄフリップフロップ対６０１に含まれる１分間分の６０個のパルス幅データをデコード出力線４４上に出力するまで、セレクタ回路４３に入力される。
【００４２】
もし、シフトクロック信号周波数を６０Ｈｚ以上に選択した場合、１秒以内にＤフリップフロップ対６０１から１分間分のパルス幅データを読み出して、制御回路３に送ることかできる。すなわち、次ぎの６１秒目の間に直前の１分間分のパルス幅データを全て制御回路３へ送ることができる。なお、図７のＤフリップフロップ対６０１を６０個のラッチとして受信信号の１分間分のパルス幅データを保持する代わりに、これ以下の数のラッチを使用することもできる。例えば、Ｄフリップフロップ対６０１を１０個とすれば、制御回路３はデータ保持回路４２のＤフリップフロップ対６０１のデータがオーバフローする前、すなわち、１０秒間隔でシフトクロック信号を動作させて、１０秒分のデータを読み出して制御回路３に送るようにする。このようにすれば、６０個のＤフリップフロップ対は必要ない。なお、以上の動作において、必要に応じて動作開始時に、制御回路３はリセット制御線３８によりラッチ内容等をリセット制御することで、データ保持回路４２中にあるデータを初期化することができる。
【００４３】
図９は、本発明の別の実施の形態による時刻情報取得装置を含む電波修正時計のブロック図を示す。図１の実施の形態と同じ構成には同じ参照番号を付して説明を省略する。図９の実施の形態では、デコード回路４がパルス幅判別回路４１のみを有する。制御回路３は、パルス幅判別回路４１からの２ビットのパルス幅データを毎秒、１回、デコード出力４４として読み込む。制御回路３は毎秒１回、２ビットのパルス幅データを読み込む必要があるが、パルス幅データの読み込みは１秒間の内の何時でも良いのでマイクロプロセッサから構成される制御回路３の大きな負担とはならない。しかも、この実施の形態によればデコード回路４の構成要素が図１の実施の形態と比較的して少なくなり従って製造コストも低減できる。
【００４４】
【発明の効果】
以上説明したように、本発明の時刻情報取得装置はその動作において、その制御回路の負荷としては、電源制御信号は動作の開始、停止時のみであり、秒同期信号は、１Ｈｚと変化が少なく、駆動クロック信号は、周波数としては、通常１０Ｈｚ以上が必要であるが、動作状態によらず一定の周波数で良いので、一般に制御回路を構成するマイクロプロセッサ（ＣＰＵ）からのハード的な出力が使え、ソフトの負荷無しでよく、シフトクロック信号は、動作のタイミングに自由度があるので、制御回路を構成するマイクロプロセッサ（ＣＰＵ）の動作に余裕が有る時、例えばモーターパルスなどの非出力時など、他に比べて優先度を低くして行える。
【００４５】
よって、本発明の時刻情報取得装置によれば、制御回路が同時に処理すべき負荷が低減されるので、制御回路に用いられるマイクロプロセッサ（ＣＰＵ）に求められる機能、性能が低くなり、処理速度の遅い、安価なマイクロプロセッサ（ＣＰＵ）で実現する事が可能である。具体的には、動作クロックの低いマイクロプロセッサ（ＣＰＵ）で済んだり、ツインクロック機能を持ったマイクロプロセッサ（ＣＰＵ）でも、低速のみで処理が可能であったりするのでコストや部品点数などの点で有効である。
【００４６】
また、本発明のデコード゛回路は、独立の回路でも可能であるが、より安価にする為に、電波受信回路、或いは、制御回路を構成するマイクロプロセッサ（ＣＰＵ）と一体化する事も可能である。
【００４７】
さらに、駆動クロックとシフトクロックを別々の信号とせずに共通にする事が可能であり、この場合、別にシフトクロックを発生する必要がなく構成が簡単となる。
【００４８】
さらに、図９に示す実施の形態の様に、デコード回路を、パルス幅判別回路のみで構成するとデコード回路の構成要素が低減されるので、安価に作れる可能性がある。
【００４９】
このように本発明の時刻情報取得装置、その装置を備えた電波修正時計及び電子機器によると、標準電波を受信検波した受信信号のパルス幅データを２進値“１”、“０”、及びポジションマーカ“Ｐ”にデコード（復号）するためのデコード回路をロジック回路として、デコード回路が使用するために必要なデコード用信号を制御回路が生成するようにしたので、デコード回路の簡略が図れ、制御回路に過度の負荷を強いることを回避可能となる。また、装置を制御する制御回路が同時に動作する負荷を低減できるので、同じ機能、性能のままでより安価なマイクロプロセッサ（ＣＰＵ）で装置の制御回路を構成可能となり、時刻情報取得装置、電波修正時計及び電子機器として、安価に出来るという効果を有する。
【図面の簡単な説明】
【図１】本発明の１つの実施の形態による時刻情報取得装置を含む電波修正時計のブロック図。
【図２】本発明の１つの実施の形態による標準電波を受信検波して得られる矩形波パルスの受信信号と制御回路が発生する秒同期信号と駆動クロック信号と受信信号をデコードして得られる標準時刻コードを表わすパルス幅データ列とのタイミングチャート。
【図３】本発明の１つの実施の形態によるデコード回路のパルス幅判別回路の回路図。
【図４】本発明の別の実施の形態によるデコード回路のパルス幅判別回路の回路図。
【図５】本発明の１つの実施の形態によるデコード回路のデータ保持回路とセレクタ回路の回路図。
【図６】本発明の１つの実施の形態による受信信号をデコードして得られる標準時刻コードを表わすパルス幅データ列とシフト制御信号とシフトクロック信号とデコード出力のタイミングチャート。
【図７】本発明の別の実施の形態によるデコード回路のデータ保持回路とセレクタ回路の回路図。
【図８】本発明の別の実施の形態による受信信号をデコードして得られる標準時刻コードを表わすパルス幅データ列とシフトクロック信号とデコード出力のタイミングチャート。
【図９】本発明の別の実施の形態による時刻情報取得装置を含む電波修正時計のブロック図。
【図１０】標準電波に含まれる標準時刻コード情報を表わす矩形波パルス列のタイムコード図。
【符号の説明】
１電波修正時計
２受信回路
３制御回路
４デコード回路
５時刻表示部
１０電源電池
１１電源制御線
２１受信信号線
３０水晶発振子
３１計時部
３２時刻情報取得部
３３時刻修正部
３４秒同期信号生成部
３５秒同期信号線
３６駆動クロック信号線
３７シフトクロック信号線
３８リセット制御線
４１パルス幅判別回路
４２データ保持回路
４３セレクタ回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a time information acquisition device, a radio-controlled timepiece including the same, and an electronic device.
[0002]
[Prior art]
Currently, a time information acquisition device that receives and detects a standard time signal including a standard time signal, for example, a long wave standard time signal (JJY), and obtains a standard time, and a radio-controlled timepiece that corrects a display time based on the obtained standard time Etc. are known. By receiving and detecting this long-wave standard radio wave (JJY), a rectangular wave signal having a one-second cycle synchronized with the start of every second as shown in FIG. 10 is obtained. This rectangular wave signal has three different pulse widths, and the three different pulse widths, 800 ms, 500 ms, and 200 ms, cause the binary signal “0” and “1” and the position marker signal “P”. , Respectively, and time information (minute, hour, total day, year, day of the week, etc.) based on Japan Standard Time is transmitted at a cycle of 60 seconds per minute. The position marker signals “P0” to “P5” have a role of separating time information such as minutes, hours, total days, years, and days of the week, which are represented by a combination of binary signals “1” and “0”. , 59 seconds, 9 seconds, 19 seconds, 29 seconds, 39 seconds, and 49 seconds per minute, respectively. Further, a square wave signal having a pulse width of 200 ms is placed as a marker signal "M" in synchronization with the start of zero seconds (minutes) to represent a minute break. As a result, a rectangular wave signal having a pulse width of 200 ms and two consecutive pulse waves having a pulse width of 200 ms are used as marker signals “M” at two second intervals of one second, and the rectangular signal having a pulse width of 200 ms is used. Indicates start.
[0003]
Therefore, in order to decode (decode) the time code information from the standard radio wave, synchronization of the rectangular wave signal and the second signal of the received standard radio wave, measurement of the pulse width of the rectangular wave signal, and a binary signal “ It is necessary to determine 1 and 0 and the position marker signal "P" and to detect the zero second marker signal "M". A circuit for this, that is, a decoding (decoding) circuit is required.
[0004]
2. Description of the Related Art Conventional decoding circuits are disclosed in Patent Documents 1 and 2. The conventional decoding circuit disclosed in Patent Document 1 is provided separately from a control circuit including a microprocessor (CPU) of a radio-controlled timepiece in a radio-controlled timepiece.
[0005]
On the other hand, Patent Document 2 discloses a configuration in which a control circuit itself including a microprocessor (CPU) for controlling the entire timepiece decodes a rectangular wave signal detected as described above.
[0006]
[Patent Document 1]
JP-A-2002-181963 (paragraph [0009] and control circuit 2 and decode circuit 8 in FIG. 2)
[Patent Document 2]
Japanese Unexamined Patent Application Publication No. 2002-286874 (paragraph [0016] and time data detection unit 3j in control circuit 3 in FIG. 1)
[0007]
[Problems to be solved by the invention]
However, in the decoding circuit described in Patent Document 1, in order to convert the rectangular wave signal received by the decoding circuit into time code information, the synchronization between the rectangular wave signal and the second signal, the pulse width measurement and the It is necessary to determine the binary value signals “1” and “0” and the position marker signals “P” and “M” based on the measured values, and the decoding circuit itself measures the rectangular pulse width and synchronizes the second signal. And the decoding circuit itself becomes complicated.
[0008]
On the other hand, in the configuration described in Patent Document 2, the control circuit itself including a microprocessor (CPU) that controls the entire radio-controlled timepiece synchronizes the received rectangular wave signal with the second signal and decodes the received rectangular wave signal into time code information. The load on the control circuit that controls the entire clock, such as the start of the operation of the receiving circuit, and performs the timekeeping operation, the display operation, the time correction, the alarm setting, and the like in parallel increases, and the processing performance is high. There is a problem that an expensive microprocessor (CPU) is required.
[0009]
SUMMARY OF THE INVENTION In order to solve the above-mentioned conventional problems, the present invention efficiently converts time code information from a received rectangular wave signal with a simple configuration without increasing the load on a microprocessor (CPU) of a control circuit. It is an object of the present invention to provide a time information acquisition device capable of decoding (decoding), a radio-controlled timepiece including the same, and an electronic device.
[0010]
[Means for Solving the Problems]
According to the first aspect of the present invention, a receiving circuit that receives and detects a standard time radio wave and outputs a received signal, and decodes a pulse width of the received signal from the receiving circuit to convert time code information A decoding circuit for outputting, and a control circuit for obtaining the time code information output from the decoding circuit for control, wherein the control circuit receives the input of the reception signal from the reception circuit and receives the reception signal. Means for generating and supplying the decoding signal to the decoding circuit, wherein the decoding circuit decodes the time code information obtained by decoding the pulse width of the reception signal using the decoding signal to the control circuit. There is provided a time information acquisition device having output means.
[0011]
According to the time information acquiring apparatus of the first aspect, the control circuit receives the received signal from the receiving circuit, generates a decoding signal, decodes the pulse width of the received signal from the receiving circuit, and converts the time code information. The output is supplied to the decoding circuit. The decoding circuit outputs the time code information obtained by decoding the pulse width of the received signal using the decoding signal from the control circuit to the control circuit. As described above, according to the present invention, since the control circuit and the decoding circuit cooperate to obtain the time code information from the received signal, the decoding circuit can have a simple configuration, and the control circuit also has a processing capability. It does not need to be a microprocessor (CPU) having a high speed.
[0012]
According to the second aspect of the present invention, there is provided the time information acquiring apparatus according to the first aspect, wherein the decoding circuit is configured by a logic circuit.
[0013]
According to the time information acquiring apparatus of the second aspect, a decoding signal (such as a clock signal) necessary for decoding the pulse width of the received signal is supplied from the control circuit, so that the decoding circuit can be a relatively simple logic circuit. It can be composed only.
[0014]
According to the third aspect of the present invention, the decoding signal is a second synchronization signal obtained based on the reception signal, and the decoding circuit further includes data holding means and uses the second synchronization signal. And holding the pulse width data of the reception signal in the data holding means and outputting the pulse width data to the control circuit in accordance with a shift clock from the control circuit. The time information acquisition device described above is provided.
[0015]
According to the time information acquiring device of the third aspect, the control circuit generates the second synchronization signal based on the second pulse signal of the received signal. Since the control circuit itself has a clock signal, it divides the clock signal appropriately to generate a second synchronization signal synchronized with the second pulse signal of the reception signal. The decoding circuit can use the second synchronization signal generated by the control circuit to sequentially hold the pulse width data (two bits of data for one pulse width) of the received signal in data holding means such as a shift register. Then, the decoding circuit can output the pulse width data held in the data holding means to the control circuit at high speed in accordance with the shift clock from the control circuit.
[0016]
According to the fourth aspect of the present invention, the holding capacity of the data holding means is pulse width data for 60 pulses of the received signal, and the shift clock has a frequency of 60 Hz or more. A time information acquisition device is provided.
[0017]
According to the time information acquisition device of the fourth aspect, the data holding means can hold the standard time code information of 60 pulses per minute for one cycle and store the standard time code information of one cycle at 60 Hz or more (1 second). ) Can be sent to the control circuit at high speed.
[0018]
According to the present invention, the decoding signal further includes a clock for measuring the pulse width of the received signal, and the clock frequency for the measurement and the shift clock frequency are the same frequency. The time information acquisition device according to claim 3 or 4, characterized in that:
[0019]
According to the time information acquisition device described in claim 5, the control circuit further generates a measuring clock for measuring the pulse width of the received signal based on its own clock signal as the decoding signal, and decodes the signal. The circuit decodes the pulse width of the received signal using the clock for measurement, and sends time code information to the control circuit with a shift clock signal having the same frequency as the clock for measurement. Accordingly, the decoding circuit measures the pulse width (800 ms, 500 ms, or 200 ms) of the received signal and decodes it into a binary value “0” or “1” or a position marker “P” or “M”. There is no need to generate a measurement clock, and a simple configuration is sufficient. Further, if the measurement clock and the shift clock are set to the same frequency, the control circuit only needs to generate the frequency by dividing its own clock signal once, which is simple.
[0020]
According to a sixth aspect of the present invention, there is provided the time information acquiring apparatus according to any one of the first to fifth aspects, a time keeping means for keeping time, and a drive driven based on the time of the time keeping means. And a control circuit of the time information obtaining apparatus, wherein the control circuit controls the drive unit and corrects the time of the time measuring means based on the obtained time code information. .
[0021]
In the radio-controlled timepiece according to the sixth aspect, the driving unit driven based on the time of the clock means is an hour hand, a minute hand, a second hand or the like driven by a motor in the case of an analog timepiece, or a digital timepiece. Liquid crystal or LED display device, or a clock mechanism. According to this radio-controlled timepiece, a relatively simple structure can be used for the control circuit including the decoding circuit and the microprocessor (CPU), and the manufacturing cost can be reduced.
[0022]
According to a seventh aspect of the present invention, there is provided the time information acquiring apparatus according to any one of the first to fifth aspects, a time keeping means for keeping time, and a drive driven based on the time of the time keeping means. And a control circuit of the time information acquisition device, wherein the control circuit controls the drive unit and corrects the time of the clock unit based on the acquired time code information.
[0023]
In the electronic device according to the seventh aspect, the driving unit driven based on the time of the clock means includes an internal clock such as an information processing device such as a home appliance or a personal computer, a communication device such as a facsimile, and other timed devices ( Door lock). According to this electronic device, a relatively simple structure can be used for the control circuit including the decoding circuit and the microprocessor (CPU), and the manufacturing cost can be reduced.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Referring to FIG. 1, a block diagram of a radio-controlled timepiece 1 including a time information acquisition device according to one embodiment of the present invention is shown.
[0025]
The radio-controlled timepiece 1 includes a receiving circuit 2 including an antenna for receiving and detecting a standard radio wave including standard time information, a control circuit 3, a decoding circuit 4 according to the present embodiment, and an analog pointer for displaying time. Or a time display unit 5 having a liquid crystal display. The receiving circuit 2 has the same circuit configuration as that of the related art, receives and detects a standard radio wave periodically or when the radio-controlled timepiece is reset, and performs a reception signal consisting of a rectangular pulse train shown in FIG. Is output on the reception signal line 21 and supplied to the decoding circuit 4 and the control circuit 3. This received signal (the uppermost stage in FIG. 2) is a signal obtained by detecting and detecting the standard radio wave. In the case of the Japanese standard radio wave, the radio wave rises in synchronization with the second as shown in FIG. 2 shows a falling edge, which is a signal of 1 Hz (1 second cycle), and whose pulse width (base width of the rectangular wave) is three types of 200 ms, 500 ms, and 800 ms. , Which means the position marker “P” or “M” and the binary values “1” and “0”, respectively.
[0026]
The control circuit 3 includes one microprocessor (CPU, not shown) as a main component and controls the entire radio-controlled timepiece 1. The control circuit 3 saves power by supplying power from the power supply battery 10 to the receiving circuit 2 and the decoding circuit 4 via the power supply control line 11 only when receiving the standard radio wave. The control circuit 3 also includes a crystal oscillator 30, and appropriately divides the oscillation frequency from the crystal oscillator 30 to generate a drive clock signal (shown in the third row from the top in FIG. 2) having a predetermined frequency. . The control circuit 3 has a clock section 31 for generating the current time in accordance with the drive clock signal. The current time of the clock unit 3 is displayed by a pointer or a display of the display unit 5.
[0027]
The display unit 5 is, specifically, a digital display represented by a liquid crystal or a needle type analog display. In particular, in the case of the hand type, a plurality of step motors are usually provided for the second hand, the hour and minute hands, and the timing and pulse width of these motor drive pulses are all created by software inside the control circuit 3. Also, although not shown here, in the case of an alarm clock, an alarm time is set and the alarm time is held and an alarm signal is output in accordance with the current time. The output of a melody performance signal and the output of a signal for moving a doll or decoration also operate as functions of software in the control circuit 3. The control circuit 3 also includes a time information acquisition unit 32 that acquires a decode output including the standard time code information from the decode circuit 4, and a time correction unit 33 that corrects the current time of the clock unit 31 based on the acquired standard time code information. Having.
[0028]
The control circuit 3 of the present embodiment further receives a received signal (the top row in FIG. 2) from the reception circuit 2 and synchronizes with the start of every second of the standard time code (second row from the top in FIG. 2). Is generated. The second synchronizing signal generator 34 is driven by the drive clock signal (third stage from the top in FIG. 2) of the control circuit 3, and generates the falling edge (per second) of the rectangular wave pulse of the received signal (the top stage in FIG. 2). A second synchronizing signal (second stage from the top in FIG. 2) having a one-second cycle and falling in synchronization with the start is generated. Since the second synchronization signal is driven by the driving clock signal and actually falls slightly from the falling edge of the rectangular pulse, it falls substantially in synchronism with the rectangular pulse because the frequency of the driving clock signal is sufficiently high. It can be said. The second synchronization signal is supplied from the control circuit 3 to the decoding circuit 4 via the second synchronization signal line 35. The second synchronization signal is used for measuring the pulse width in the decode circuit 4 and for holding the measured pulse width data.
[0029]
The control circuit 3 further generates a drive clock signal (third stage from the top in FIG. 2) and a shift clock signal (third stage from the top in FIG. 6). The drive clock signal and the shift clock signal are supplied from the control circuit 3 to the decode circuit 4 via the drive clock signal line 36 and the shift clock signal line 37, respectively. The drive clock signal is used as a pulse width measurement clock in the decode circuit 4, and the shift clock signal is used as a read (output) clock signal. These drive clock signal, shift clock signal and second synchronizing signal are decoding signals used for decoding pulse width data (bottom stage in FIG. 2) from the reception signal (top stage in FIG. 2) in the decoding circuit 4. is there. Note that the drive clock signal may be divided as the shift clock signal, or may be used as it is. The control circuit 3 also has a reset control line 38 so that the control circuit 3 can reset the decode circuit 4.
[0030]
The decoding circuit 4 includes a pulse width determination circuit 41, a data holding circuit 42, and a selector circuit 43. The control circuit 3 sends a second synchronizing signal (second stage from the top in FIG. 2) as a decoding signal and a driving clock. Receiving the signal (third stage from the top in FIG. 2) and the shift clock signal (third stage from the top in FIG. 6), the pulse width data of the rectangular wave of the reception signal from the reception circuit 2 (the top stage in FIG. 2) The time code information including (the lowermost stage in FIG. 2, the uppermost stage in FIG. 6, 2-bit data) is output to the control circuit 3 through the decode output line 44 as a decoded output (the lowermost stage in FIG. 6).
[0031]
Referring to FIG. 3, there is shown a pulse width determination circuit 41 of the decoder circuit 4 according to one embodiment of the present invention. The pulse width discriminating circuit 41 receives a rectangular wave pulse train reception signal (uppermost stage in FIG. 2) after receiving and detecting the standard radio wave from the receiving circuit 2 and a second synchronization signal (two upper stages from FIG. 2) from the control circuit 3. 2) and a drive clock signal (third stage from the top in FIG. 2). The pulse width determination circuit 41 includes a counter 401 that counts the number of pulses of the drive clock signal during a time when the reception signal is “L”, and is reset by a second synchronization signal. That is, the method of measuring the pulse width (bottom width of the rectangular wave) of the rectangular wave of the received signal (the uppermost stage in FIG. 2) of the pulse width determination circuit 41 in FIG. The time from the falling of the second stage to the rising of the received signal (the top stage in FIG. 2) is measured by the count number of the driving clock signal (the third stage in FIG. 2). Therefore, the drive clock signal is input to the counter 401 via the AND circuit 405. The output of the D flip-flop circuit 406 is input to another input of the AND circuit 405 connected to the input of the counter 401, and the received signal is input as the clock signal of the D flip-flop circuit 406 via the NOT circuit 407. ing. The output of another D flip-flop 408 is input to the reset terminal of the counter 401. The output of this other D flip-flop 408 is also input to the reset terminal of D flip-flop 406. A second synchronization signal is input as a clock input to this other D flip-flop 408, and a drive clock signal is input as a reset signal.
[0032]
The pulse width of a rectangular wave of a received signal usually fluctuates due to fluctuations in the received signal. For this reason, an upper limit (H) and a lower limit (L) are provided for each of the pulse widths of 200 ms, 500 ms, and 800 ms, and if the count number falls between the upper limit (H) and the lower limit (L), then It is determined that the pulse width is reached. In this case, the count number may be always inserted between the upper and lower limits of any pulse width to be recognized as any pulse width, or the range in which the count value cannot be determined is determined, and the count value is set in that range. In some cases, an error determination that determination is impossible may be included. For this purpose, the pulse width determination circuit 41 of FIG. 3 outputs the comparison data 402 for comparing with the count number of the counter 401, the output of the comparison circuit 403, and the output from the comparison circuit to "0", "1", "P". , "Error". The output of the decoder 404 is 2 bits indicating any one of “0”, “1”, “P”, and “error”. The decoder output is output as 2-bit pulse width data (the lowermost stage in FIG. 2) after passing through each of the other D flip-flop circuits 409 and 410 to which the second synchronization signal is input as a clock input. That is, a state is shown in which the pulse width (base width) of the rectangular wave pulse of the received signal at the top of FIG. 2 is output as 2-bit pulse width data at the bottom of FIG. 2 after one second. As described above, the D flip-flop circuits 409 and 410 hold the pulse width data of the 2-bit value of the rectangular wave immediately before the reception signal determined by the pulse width determination circuit 41, and are updated every second by the second synchronization signal. The frequency of the driving clock signal is set to a value suitable for counting the pulse width of the rectangular wave of the received signal by the counter 401 and determining by the comparison circuit 403. Normally, the frequency of the driving clock signal is suitably 100 to 1 kHz.
[0033]
Referring to FIG. 4, there is shown a pulse width determination circuit 41 according to another embodiment of the present invention. As in FIG. 3, the pulse width discriminating circuit 41 receives a rectangular wave pulse train reception signal after receiving and detecting a standard radio wave from the receiving circuit 2 (the uppermost stage in FIG. 2) and a second synchronization signal from the control circuit 3 (see FIG. 3). 2 and the drive clock signal (the third stage from the top in FIG. 2). The pulse discriminating circuit 41 shown in FIG. 4 counts the time during which the received signal is at the Low level during the one-second cycle of the second synchronization signal by the number of pulses of the drive clock signal. In the pulse width determination circuit 41 shown in FIG. 4, a drive clock signal and a reception signal are input to the input of the counter 401 via the AND circuit 405. The received signal is input to the AND circuit 405 via the NOT circuit 407. The output of the D flip-flop 408 is input to the reset input of the counter 401. The second synchronizing signal is input to the clock input of the D flip-flop 408, and the driving clock signal is input to the reset input. The output of the counter 401 is connected to the same circuit as in FIG.
[0034]
Next, FIG. 5 shows a data holding circuit 42 and a selector circuit 43 of the decoding circuit 4 according to one embodiment of the present invention. The data holding circuit 42 holds the pulse width data output every second from the above-described pulse width determination circuit 41 in response to a second synchronization signal. The selector circuit 43 outputs the pulse width data held in the data holding circuit 42 to the control circuit 3 as a decode output 44 in response to the shift clock signal and the shift control signal from the control circuit 3. For this purpose, the data holding circuit 42 of FIG. 5 has a shift register configuration for holding 2-bit pulse width data. That is, the data holding circuit 42 includes upper and lower two stages 501 and 502 each having the same number of, for example, 60 D flip-flops connected in series. One bit data of the pulse width data is input to the upper D flip-flop row 501, and the other bit data of the pulse width data is input to the lower D flip flop row 502. A second synchronization signal is input to the clock input of each D flip-flop of each of the D flip-flop arrays 501 and 502 via the OR circuit 503 and the AND circuit 504. A shift control signal is input to another input of the AND circuit 504. The output of another AND circuit 505 is input to another input of the OR circuit 503. The shift clock signal is input to the other AND circuit 505. The shift control signal is also input to the other AND circuit 505 via the NOT circuit 506. The OR circuit 503, the AND circuits 504, 505, and the NOT circuit 506 are part of the data holding circuit 42 and also constitute the selector circuit 43.
[0035]
The operation of the data holding circuit 42 and the selector circuit 43 of FIG. 5 will be described with reference to FIG. For example, 60 D flip-flops are respectively connected in series to the upper and lower D flip-flop rows 501 and 502 of the data holding circuit 42 in FIG. As a result, the data holding circuit 42 can hold the rectangular pulse width data of the received signal corresponding to 60 signals for one minute in the upper and lower D flip-flop arrays 501 and 502. Now, as shown in FIG. 6, assuming that the shift control signal (second stage from the top in FIG. 6) from the control circuit 3 is "H", the pulse width determination circuit 41 uses the second synchronization signal as a clock signal. Two-bit pulse width data representing the rectangular pulse width of the received signal is sequentially input to the upper and lower D flip-flop rows 501 and 502 of the data holding circuit 42. In this way, the pulse width data of the received signal for one minute is sequentially held in the upper and lower D flip-flop rows 501 and 502 by the second synchronization signal (the uppermost row in FIG. Data shown). Next, the shift control signal becomes “L”, the input of pulse width data to the upper and lower D flip-flop rows 501 and 502 by the second synchronization signal is prevented, and the shift clock signal (in FIG. When the shift register composed of the upper and lower D flip-flop rows 501 and 502 is driven by the (third stage from the top), decode outputs representing the pulse width data of the received signal are sequentially output on the decode output line 44 ( In FIG. 6, the numbers at the bottom indicate pulse width data for each second. The shift clock signal from the control circuit 3 is input to the selector circuit 43 until 60 pulse width data for one minute included in the upper and lower D flip-flop rows 501 and 502 are output on the decode output line 44. You. The decode output on the decode output line 44 is input to the control circuit 3, the standard time code information is extracted by the time information acquisition unit 32, and is used by the time adjustment unit 33 to adjust the current time of the clock unit 31. .
[0036]
If the shift clock signal frequency is selected to be 60 Hz or more, pulse width data for one minute can be read from the upper and lower D flip-flop rows 501 and 502 within one second and sent to the control circuit 3. Then, all the pulse width data for the immediately preceding minute can be sent to the control circuit 3 during the next 61 seconds.
[0037]
Note that the shift clock frequency may be the same as the drive clock frequency. With this configuration, it is not necessary to provide a separate shift clock generation circuit in the control circuit 3, and the pulse width data can be read out at the same speed as the drive clock frequency and sent to the control circuit 3. By doing so, the decode output is constantly updated and sent to the control circuit 3 in synchronization with the drive clock. By observing the timing of the update, the current decode output can be determined.
[0038]
It should be noted that instead of using the upper and lower D flip-flop arrays 501 and 502 in FIG. 5 as 60-stage shift registers to hold pulse width data for one minute of the received signal, a shift register having a smaller number of stages may be used. it can. For example, if a ten-stage shift register having ten D flip-flops is used as the upper and lower D flip-flop arrays 501 and 502, the control circuit 3 will use the upper and lower D flip-flop arrays 501 and Before the data 502 overflows, the shift clock signal and the shift control signal are operated at intervals of, for example, 10 seconds to read out the data for 10 seconds and send it to the control circuit 3. In this case, there is no need to use a 60-stage shift register. In the above operation, the control circuit 3 can initialize the data in the data holding circuit 42 by resetting the contents of the shift register and the like by the reset control line 38 at the start of the operation as necessary. .
[0039]
Referring next to FIG. 7, there is shown a data holding circuit 42 and a selector circuit 43 of a decoding circuit 4 according to another embodiment of the present invention. The data holding circuit 42 has a latch configuration for holding 2-bit pulse width data in response to a second synchronization signal. The selector circuit 43 has a configuration in which 2-bit pulse width data held in a latch configuration is sequentially selected and output in response to a shift clock signal. That is, the data holding circuit 42 has a column in which a plurality of pairs of D flip-flops 601 are arranged, for example, 60 pairs. For simplicity, only one of the pair of D flip-flops 601 is shown and the other is omitted. One bit data of the 2-bit pulse width data is input to one of the pair of D flip-flops 601, and the other bit data of the 2-bit pulse width data is input to the other (not shown) of the pair of D flip-flops 601. ing. A second synchronization signal is input to the clock input of the pair of D flip-flops 601 via AND circuits 604 corresponding to the respective pairs (the other of the pair of D flip-flops 601 is not shown). Another input terminal of each AND circuit 604 is connected to the decoder 605, respectively. The second synchronizing signal is input to the decoder 605 via the NOT circuit 607 and the counter 606. In order to sequentially hold the 2-bit pulse width data from the top to the bottom of the D flip-flop pair 601, a corresponding AND circuit is provided. The signals enabling 604 are sequentially output.
[0040]
The outputs of the pair of D flip-flops 601 are input to the selector circuit 43 (the other of the pair of D flip-flops 601 is not shown). The output of the selector circuit 43 is connected to a 2-bit decode output 44. The selector circuit 43 is connected to the decoder 602, and selects the output from each D flip-flop pair 601 by the decoder 602 and outputs the selected output. The decoder 602 is connected to the output of the counter 603 to which the shift clock signal is input. In response to the shift clock signal, the selector circuit 43 outputs the output of the D flip-flop pair 601 from the top to the bottom of the column of the D flip-flop pair 601. Signals are sequentially selected one by one and output to the decode output 44.
[0041]
The operation of the data holding circuit 42 and the selector circuit 43 of FIG. 7 will be described with reference to FIG. For example, it is assumed that there are 60 D flip-flops in the D flip-flop pair 601 of the data holding circuit 42 in FIG. As a result, the data holding circuit 42 can hold 60 rectangular pulse width data of the received signal corresponding to one minute. The data holding circuit 42 and the selector circuit 43 shown in FIGS. 7 and 8 and their operations are different in that the shift control signals of FIGS. 5 and 6 are not required. However, the other points are the same. In other words, 2-bit pulse width data representing the rectangular pulse width of the received signal is sequentially input from the top to the bottom of the D flip-flop pair 601 of the data holding circuit 42 from the pulse width determination circuit 41 using the second synchronization signal as a clock signal. You. In this manner, 60 pulse width data of the received signal for one minute is sequentially held in the D flip-flop pair 601 from top to bottom by the second synchronization signal. Next, at the 61st second, the shift clock signal (the second stage from the top in FIG. 8) is sent from the control circuit 3 and the decoded output representing the pulse width data of the received signal held in the D flip-flop pair 601 is output. It is output sequentially from top to bottom (in FIG. 8, the bottom row, the numbers indicate pulse width data for each second). The shift clock signal from the control circuit 3 is input to the selector circuit 43 until 60 pulse width data for one minute included in the D flip-flop pair 601 are output on the decode output line 44.
[0042]
If the shift clock signal frequency is selected to be 60 Hz or more, pulse width data for one minute can be read from the D flip-flop pair 601 within one second and sent to the control circuit 3. That is, all pulse width data for the immediately preceding one minute can be sent to the control circuit 3 during the next 61 seconds. Instead of using the D flip-flop pair 601 of FIG. 7 as 60 latches to hold the pulse width data for one minute of the received signal, a smaller number of latches may be used. For example, if the number of the D flip-flop pairs 601 is 10, the control circuit 3 operates the shift clock signal before the data of the D flip-flop pairs 601 of the data holding circuit 42 overflows, that is, at 10-second intervals, and Seconds of data are read and sent to the control circuit 3. In this way, 60 D flip-flop pairs are not required. In the above operation, the control circuit 3 can reset the data in the data holding circuit 42 by resetting the latch contents and the like by the reset control line 38 at the start of the operation as necessary.
[0043]
FIG. 9 is a block diagram of a radio-controlled timepiece including a time information acquisition device according to another embodiment of the present invention. The same components as those in the embodiment of FIG. 1 are denoted by the same reference numerals, and description thereof is omitted. In the embodiment of FIG. 9, the decoding circuit 4 has only the pulse width determination circuit 41. The control circuit 3 reads the 2-bit pulse width data from the pulse width determination circuit 41 once every second as a decode output 44. It is necessary for the control circuit 3 to read 2-bit pulse width data once per second, but reading of pulse width data can be performed at any time within one second. No. In addition, according to this embodiment, the number of components of the decoding circuit 4 is relatively smaller than that of the embodiment of FIG. 1, so that the manufacturing cost can be reduced.
[0044]
【The invention's effect】
As described above, in the operation of the time information acquisition apparatus of the present invention, as the load of the control circuit, the power supply control signal is only at the start and stop of the operation, and the second synchronization signal has a small change of 1 Hz. The driving clock signal usually needs to have a frequency of 10 Hz or more, but a constant frequency may be used irrespective of the operation state. Therefore, a hardware output from a microprocessor (CPU) constituting a control circuit can be generally used. There is no need to load software, and the shift clock signal has a certain degree of freedom in the operation timing. Therefore, when there is a margin for the operation of the microprocessor (CPU) constituting the control circuit, for example, when the motor pulse is not output. , With a lower priority than others.
[0045]
Therefore, according to the time information acquisition apparatus of the present invention, the load that the control circuit must simultaneously process is reduced, so that the functions and performance required of the microprocessor (CPU) used in the control circuit are reduced, and the processing speed is reduced. It can be realized with a slow, inexpensive microprocessor (CPU). Specifically, a microprocessor (CPU) having a low operation clock is sufficient, and a microprocessor (CPU) having a twin clock function can perform processing only at a low speed, so that cost and the number of parts are reduced. It is valid.
[0046]
Further, the decoding circuit of the present invention can be an independent circuit, but can be integrated with a radio wave receiving circuit or a microprocessor (CPU) constituting a control circuit in order to reduce the cost. is there.
[0047]
Further, it is possible to use a common drive clock and shift clock instead of separate signals. In this case, it is not necessary to generate a separate shift clock, and the configuration is simplified.
[0048]
Furthermore, as in the embodiment shown in FIG. 9, when the decoding circuit is constituted only by the pulse width discriminating circuit, the number of components of the decoding circuit is reduced, so that there is a possibility that the decoding circuit can be manufactured at low cost.
[0049]
As described above, according to the time information acquisition device, the radio-controlled timepiece and the electronic device including the device, the pulse width data of the received signal obtained by detecting and detecting the standard radio wave is converted into the binary values “1”, “0”, and The decoding circuit for decoding (decoding) the position marker "P" is a logic circuit, and the control circuit generates a decoding signal necessary for the decoding circuit to use. Therefore, the decoding circuit can be simplified. It is possible to avoid imposing an excessive load on the control circuit. In addition, since the control circuit that controls the device can reduce the load that operates simultaneously, the control circuit of the device can be configured with a less expensive microprocessor (CPU) while maintaining the same function and performance. This has the effect of being inexpensive as a watch and an electronic device.
[Brief description of the drawings]
FIG. 1 is a block diagram of a radio-controlled timepiece including a time information acquisition device according to one embodiment of the present invention.
FIG. 2 is a diagram illustrating a reception signal of a rectangular wave pulse obtained by receiving and detecting a standard radio wave, a second synchronization signal generated by a control circuit, a driving clock signal, and a reception signal according to an embodiment of the present invention. 6 is a timing chart with a pulse width data string representing a standard time code.
FIG. 3 is a circuit diagram of a pulse width determination circuit of a decoding circuit according to one embodiment of the present invention.
FIG. 4 is a circuit diagram of a pulse width determination circuit of a decoding circuit according to another embodiment of the present invention.
FIG. 5 is a circuit diagram of a data holding circuit and a selector circuit of a decoding circuit according to one embodiment of the present invention.
FIG. 6 is a timing chart of a pulse width data string representing a standard time code obtained by decoding a received signal, a shift control signal, a shift clock signal, and a decode output according to one embodiment of the present invention.
FIG. 7 is a circuit diagram of a data holding circuit and a selector circuit of a decoding circuit according to another embodiment of the present invention.
FIG. 8 is a timing chart of a pulse width data string representing a standard time code obtained by decoding a received signal, a shift clock signal, and a decode output according to another embodiment of the present invention.
FIG. 9 is a block diagram of a radio-controlled timepiece including a time information acquisition device according to another embodiment of the present invention.
FIG. 10 is a time code diagram of a rectangular wave pulse train representing standard time code information included in a standard radio wave.
[Explanation of symbols]
1 radio wave correction clock
2 Receiver circuit
3 Control circuit
4 Decoding circuit
5 Time display section
10 Power battery
11 Power supply control line
21 Receive signal line
30 crystal oscillator
31 Timing section
32 Time information acquisition unit
33 Time correction unit
34 second sync signal generator
35 seconds sync signal line
36 Drive clock signal line
37 shift clock signal line
38 Reset control line
41 Pulse width discrimination circuit
42 Data holding circuit
43 Selector circuit

Claims

A receiving circuit that receives and detects a standard time radio wave and outputs a received signal; a decoding circuit that decodes a pulse width of the received signal from the receiving circuit and outputs time code information; and a decoding circuit that outputs the time code information. A control circuit for obtaining the time code information for control,
The control circuit has means for receiving the input of the reception signal from the reception circuit, generating a signal for decoding the reception signal, and supplying the signal to the decoding circuit,
A time information acquisition apparatus, wherein the decoding circuit includes means for decoding the pulse width of the reception signal using the decoding signal and outputting the time code information to the control circuit.

The time information acquisition device according to claim 1, wherein the decoding circuit is configured by a logic circuit.

The decoding signal is a second synchronization signal obtained based on the reception signal, and the decoding circuit further includes a data holding unit and uses the second synchronization signal to convert the pulse width data of the reception signal into the data. 3. The time information obtaining apparatus according to claim 1, wherein the pulse width data is output to the control circuit in accordance with a shift clock from the control circuit after the time information is stored in a holding unit.

4. The time information acquiring apparatus according to claim 3, wherein the holding capacity of the data holding means is pulse width data for 60 pulses of the reception signal, and the shift clock has a frequency of 60 Hz or more.

5. The decoding signal according to claim 3, wherein the decoding signal further includes a clock for measuring a pulse width of a received signal, and a clock frequency for the measurement and the shift clock frequency are the same frequency. Time information acquisition device.

A time information acquisition device according to any one of claims 1 to 5, comprising a clock unit for measuring time, and a drive unit driven based on the time of the clock unit, and A radio-controlled timepiece, wherein the control circuit controls the drive unit and corrects the time of the time measuring means based on the acquired time code information.

A time information acquisition device according to any one of claims 1 to 5, comprising a clock unit for measuring time, and a drive unit driven based on the time of the clock unit, and An electronic device, wherein the control circuit controls the drive unit and corrects the time of the clock unit based on the acquired time code information.