JP2004348558A - 条件式命令を実行するプロセッサ及びその方法 - Google Patents
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Abstract
【課題】条件式命令を実行するプロセッサ及びその方法の提供。
【解決手段】プロセッサが実行する命令集はＭビット命令及びＮビット命令を含み、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、該プロセッサにおいて、命令キャプチャ装置が実行必要な命令をキャプチャし、命令デコード装置それをデコードし、命令実行装置が命令デコード装置の出力する命令を実行し、条件実行命令実行時、該条件実行命令の実行結果が条件成立か否により、フラグ状態が設定され命令キャプチャ装置のキャプチャした命令が平行条件実行命令の時、フラグ状態により、モード切り換え装置が該命令デコード装置を切り換えて該平行条件実行命令の第１Ｎビット命令或いは第２Ｎビット命令に対してデコードさせ、該命令実行装置にそれを実行させる。
【選択図】 図３
【解決手段】プロセッサが実行する命令集はＭビット命令及びＮビット命令を含み、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、該プロセッサにおいて、命令キャプチャ装置が実行必要な命令をキャプチャし、命令デコード装置それをデコードし、命令実行装置が命令デコード装置の出力する命令を実行し、条件実行命令実行時、該条件実行命令の実行結果が条件成立か否により、フラグ状態が設定され命令キャプチャ装置のキャプチャした命令が平行条件実行命令の時、フラグ状態により、モード切り換え装置が該命令デコード装置を切り換えて該平行条件実行命令の第１Ｎビット命令或いは第２Ｎビット命令に対してデコードさせ、該命令実行装置にそれを実行させる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は一種のプロセッサの技術領域に係り、特に条件式命令を実行するプロセッサに関する。
【０００２】
【従来の技術】
一般にプロセッサは一つの条件命令を実行する時、条件成立及び条件不成立の状況を発生し、その結果により分岐（ｂｒａｎｃｈ）或いはジャンプ（ｊｕｍｐ）命令を利用し後続のプログラムを実行する。このような状況は、分岐或いはジャンプ指令を使用して、すでにパイプライン（ｐｉｐｅｌｉｎｅ）中にある命令が刷新（ｒｅｆｒｅｓｈ）されるようにして分岐或いはジャンプ命令目的地の命令を読み取るが、このような方式は、パイプライン処理を行うプロセッサにとって効率的でない。
【０００３】
パイプライン処理を行うプロセッサが分岐或いはジャンプ命令を使用するため効率的でないという問題を解決するため、特許文献１では、命令エンコード時に４ビット（第３１から第２８ビット）の条件フィールド（ｃｏｎｄｉｔｉｏｎ
ｆｉｅｌｄ）及び２８ビット（第２７から第０ビット）の操作フィールド、使用し、条件試験装置（ｃｏｎｄｉｔｉｏｎ ｔｅｓｔｅｒ）でこの条件フィールドとプロセッサの四つのフラグ（Ｎ、Ｚ、Ｃ、Ｖ）を試験し、出力信号を発生してこの命令を放棄するか否かを決定する。その運転方式は図１に示されるようであり、図１はＣ言語プログラムコードで、図２は図１中のＣ言語プログラムをコンパイル（ｃｏｍｐｉｌｅ）及びアセンブル（ａｓｓｅｍｂｌｅ）した後の機械コード命令の表示図である。該プロセッサが命令（１）を実行する時、もしＲ１の保存する値が０の時、該プロセッサのＺフラグが設定され、プロセッサが命令（２）を実行する時、命令（２）の条件フィールドはＥＱとされ、条件試験装置が該条件フィールドとプロセッサのＺフラグが同じであると判断し、ゆえに出力信号を発生せず、これにより命令（２）が正常に該プロセッサにより実行される。該プロセッサが命令（６）を実行する時、命令（６）の条件フィールドはＮＥとされ、条件試験装置が該条件フィールドとプロセッサのＺフラグが同じでないと判断し、ゆえに出力信号を発生せず、ゆえに命令（６）はプロセッサにより実行されるが但しその結果は放棄される。
【０００４】
プロセッサが図１に示されるＣ言語プログラムコードを実行する時、命令（１）から命令（１０）を実行し、もしＲ１の保存する値が０であれば、命令（６）から命令（９）の結果は放棄され、もしＲ１の保存する値が０でなければ、命令（２）から命令（５）の結果が放棄される。
【０００５】
このような方法のプロセッサが条件命令を実行した後は、その結果に基づき分岐或いはジャンプ命令を用いて後続のプログラムを実行する必要がなく、それは分岐或いはジャンプ命令を使用してすでにパイプライン中にある命令を刷新（ｒｅｆｒｅｓｈ）する必要がなく、パイプライン処理を行うプロセッサの効率を高めることができる。
【０００６】
【特許文献１】
米国特許第５，９６１，６３３号明細書
【０００７】
【発明が解決しようとする課題】
しかし上述の特許文献１に記載の方法をプロセッサに採用すると、その命令エンコード時に４ビットの条件フィールドを使用しなければならず、１６ビット命令中、ただ残り１２ビットがエンコードのに使用され、一般の命令数の需要に符合しがたい。ゆえに１６ビット命令中にこのような条件フィールドの設計はなく、また条件命令の結果がどのようであっても、後続の命令はいずれも実行が必要で、一部の命令の結果が放棄されるだけであり、これはプロセッサの負担を増す。このため周知のプロセッサの条件命令処理方法の設計は多くの欠点があり、改善が求められている。
【０００８】
本発明は一種の条件式命令を実行するプロセッサ及びその方法を提供し、パイプライン処理を行うプロセッサにおける分岐或いはジャンプ命令の使用が効率的でない問題を解決する。本発明は並びに周知の技術が過多のエンコードフィールドを占用する問題、及び命令の実行不要時もパイプライン処理時間を占用する問題を解決し、プログラムコード密度と実行効率を高める目的を達成する。
【０００９】
【課題を解決するための手段】
請求項１の発明は、条件式命令を実行するプロセッサにおいて、該プロセッサが実行する命令集が、Ｍビット命令及びＮビット命令を含み、そのうちＭ、Ｎは正の整数でＭ＞Ｎであり、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、該プロセッサが、
フラグと、
実行が必要な少なくとも一つの命令をキャプチャする命令キャプチャ装置と、
キャプチャされた命令をデコードする命令デコード装置と、
命令デコード装置の出力する命令を実行し、条件実行命令を実行する時、該条件実行命令の実行結果が条件成立か否かにより、該フラグの状態を設定する命令実行装置と、
該命令キャプチャ装置がキャプチャした命令が平行条件実行命令である時、該フラグの表示する条件成立か不成立かの状態により、該命令デコード装置を切り換えて該平行条件実行命令の第１Ｎビット命令或いは第２Ｎビット命令をデコードさせ、命令実行装置にそれを実行させるモード切り換え装置と、
を具えたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項２の発明は、請求項１記載の条件式命令を実行するプロセッサにおいて、命令実行装置が条件実行命令を実行する時、条件成立であれば、フラグを第１ロジック状態に設定し、該命令実行装置が条件実行命令を実行する時、条件不成立であれば、フラグを第２ロジック状態に設定することを特徴とする、条件式命令を実行するプロセッサとしている。
請求項３の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、第１ロジック状態がロジック真とされ、第２ロジック状態がロジック偽とされたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項４の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、第１ロジック状態がロジック偽とされ、第２ロジック状態がロジック真とされたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項５の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、命令キャプチャ装置のキャプチャした命令が平行条件実行命令の時、且つフラグが第１ロジック状態であれば、モード切り換え装置が命令デコード装置を切り換えて平行条件実行命令の第１Ｎビット命令をデコードさせ、命令実行装置がこれにより該第１Ｎビット命令を実行することを特徴とする、条件式命令を実行するプロセッサとしている。
請求項６の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、命令キャプチャ装置のキャプチャした命令が平行条件実行命令の時、且つフラグが第２ロジック状態であれば、モード切り換え装置が命令デコード装置を切り換えて平行条件実行命令の第２Ｎビット命令をデコードさせ、命令実行装置がこれにより該第２Ｎビット命令を実行することを特徴とする、条件式命令を実行するプロセッサとしている。
請求項７の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、条件実行命令がＭビット命令とされたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項８の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、条件実行命令がＮビット命令とされたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項９の発明は、請求項１記載の条件式命令を実行するプロセッサにおいて、Ｍが３２、Ｎが１６とされたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項１０の発明は、プロセッサにおいて条件式命令を実行する方法において、該プロセッサの実行する命令集はＭビット命令及びＮビット命令を含み、そのうち、Ｍ、Ｎは正の整数でＭ＞Ｎとされ、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、この方法が、以下のステップ、即ち、
（Ａ）少なくとも一つの命令をキャプチャし、それをデコードし並びに実行するステップ、
（Ｂ）条件実行命令を実行する時、該条件実行命令の実行結果が条件成立であれば、フラグを第１ロジック状態に設定し、該条件実行命令の実行結果が条件不成立であれば、該フラグを第２ロジック状態に設定するステップ、
（Ｃ）キャプチャした命令が平行条件実行命令である時、該フラグが第１ロジック状態であれば、該平行条件実行命令の第１Ｎビット命令をデコードしそれを実行し、該フラグが第２ロジック状態であれば、該平行条件実行命令の第２Ｎビット命令をデコードしそれを実行するステップ、
以上を具えたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
請求項１１の発明は、請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、第１ロジック状態がロジック真とされ、第２ロジック状態がロジック偽とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
請求項１２の発明は、請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、第１ロジック状態がロジック偽とされ、第２ロジック状態がロジック真とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
請求項１３の発明は、請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、条件実行命令がＭビット命令とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
請求項１４の発明は、請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、条件実行命令がＮビット命令とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
請求項１５の発明は、請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、Ｍが３２、Ｎが１６とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
【００１０】
【発明の実施の形態】
本発明は条件式命令を実行するプロセッサを提供し、その実行する命令集はＭビット命令及びＮビット命令（Ｍ、Ｎは正の整数，Ｍ＞Ｎ）を含み、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、該プロセッサはフラグ、命令キャプチャ装置、命令デコード装置、命令実行装置及びモード切り換え装置を具え、該命令キャプチャ装置が実行必要な少なくとも一つの命令をキャプチャし、該命令デコード装置がキャプチャされた命令をデコードし、該命令実行装置が命令デコード装置の出力する命令を実行し、条件実行命令を実行する時、該条件実行命令の実行結果が条件成立か否により、該フラグの状態を設定し、該モード切り換え装置が該命令キャプチャ装置のキャプチャした命令が平行条件実行命令である時、フラグの表示する条件成立か否かの状態により、該命令デコード装置を切り換えて該平行条件実行命令の第１Ｎビット命令或いは第２Ｎビット命令に対してデコードさせ、該命令実行装置にそれを実行させる。
【００１１】
本発明はまたプロセッサにおいて条件式命令を実行する方法を提供し、該プロセッサの実行する命令集はＭビット命令及びＮビット命令（Ｍ、Ｎは正の整数，Ｍ＞Ｎ）を含み、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、この方法は、以下のステップ、即ち、（Ａ）少なくとも一つの命令をキャプチャし、それをデコードし並びに実行するステップ、（Ｂ）条件実行命令を実行する時、該条件実行命令の実行結果が条件成立であれば、フラグを作用状態に設定し、該条件実行命令の実行結果が条件不成立であれば、該フラグをクリア状態に設定するステップ、（Ｃ）キャプチャした命令が平行条件実行命令である時、該フラグが作用状態であれば、該平行条件実行命令の第１Ｎビット命令をデコードしそれを実行し、該フラグがクリア状態であれば、該平行条件実行命令の第２Ｎビット命令をデコードしそれを実行するステップ、以上を具えている。
【００１２】
【実施例】
図３は本発明の条件式命令を実行するプロセッサのブロック図であり、それは、フラグ３１０、命令キャプチャ装置３２０、命令デコード装置３３０、命令実行装置３４０及びモード切り換え装置３５０を具えている。該命令キャプチャ装置３２０が実行必要な少なくとも一つの命令をキャプチャする。そのうち、該プロセッサの実行する命令集は、Ｍビット命令及びＮビット命令（Ｍ、Ｎは正の整数，Ｍ＞Ｎ，例えばＭ＝３２且つＮ＝１６）を含み、該プロセッサの命令集に、一般性のＭビット命令とＮビット命令のほか、更にＮビット或いはＭビットの条件実行命令（例えば比較命令）、及びＭビットの平行条件実行命令があり、平行条件実行命令は少なくとも二つのＮビット命令を具えたＭビット命令とされ、図４に示されるようであり、３２ビットの平行条件実行命令は第１Ｎ（Ｎ＝１６）ビット命令と第２Ｎビット（Ｎ＝１６）命令を具え、条件実行命令の実行結果により第１Ｎビット命令或いは第２Ｎビット命令の実行が決定される。
【００１３】
該命令デコード装置３３０はキャプチャされた命令をデコードし、該命令実行装置３４０が命令デコード装置３３０の出力する命令を実行し、もし実行の命令がＮビット或いはＭビット条件実行命令であれば、該命令実行装置３４０が該条件実行命令の実行結果によりフラグ３１０の状態を設定し、即ち、該条件実行命令の実行結果が条件成立である時、フラグ３１０の状態を「真」に設定し、該条件実行命令の実行結果が条件不成立であれば、該フラグ３１０の状態を「偽」に設定する。
【００１４】
該モード切り換え装置３５０はプロセッサの平行条件実行命令実行時のモード切り換えを行う。そのうち、該命令キャプチャ装置３２０のキャプチャした命令が平行条件実行命令であれば、該モード切り換え装置３５０が該フラグ３１０の表示する条件成立か否かの状態により、該命令デコード装置３３０を切り換えて該平行条件実行命令の第１Ｎビット命令或いは第２Ｎビット命令に対してデコードさせ、即ち、フラグ３１０の状態が「真」である時、該命令デコード装置３３０が該平行条件実行命令の第１Ｎビット命令をデコードし、該命令実行装置３４０がこの第１Ｎビット命令を実行し、フラグ３１０の状態が「偽」である時、該命令デコード装置３３０が該平行条件実行命令の第２Ｎビット命令をデコードし、該命令実行装置３４０がこの第２Ｎビット命令を実行する。
【００１５】
図５は本発明の実施例を示し、それは図１のＣ言語プログラムコードをコンパイル及びアセンブルした後の機械コード命令の表示図である。そのうち、命令（１）はＭビット（Ｍ＝３２）の条件実行命令（比較命令）とされ、該プロセッサが命令（１）を実行する時、もしレジスタＲ１に保存された値が０であれば、比較の結果は同じで、このため、条件実行命令の実行結果が条件成立となり、ゆえに該フラグ３１０は真に設定され、該プロセッサが平行条件実行命令（２）を実行する時、該プロセッサが該フラグが真であると判別し、ゆえに第１Ｎビット命令〔ＭＯＶＥＱ Ｒ１，Ｒ５〕だけを実行し、第２Ｎビット命令〔ＭＯＶＥＱ
Ｒ４，Ｒ８〕は実行せず、同様に、その後の平行条件実行命令（３）〜（５）に対しても、フラグ３１０が既に真に設定されているため、該プロセッサは僅かに第１Ｎビット命令〔ＭＯＶＥＱ Ｒ２，Ｒ６〕、〔ＭＯＶＥＱ Ｒ３，Ｒ７〕、〔ＭＯＶＥＱ Ｒ４，Ｒ８〕のみを実行し、その後、すでに平行条件実行命令がないため、該プロセッサは続けて一般のＮビット命令（６）を実行する。
【００１６】
もし該プロセッサが命令（１）を実行する時、レジスタＲ１の保存する値が０でなければ、比較の結果が異なり、このため、条件実行命令の実行結果が条件不成立とされ、ゆえに該フラグ３１０が偽に設定され、これにより、該プロセッサが平行条件実行命令（２）〜（５）を実行する時、該プロセッサが該フラグが偽であることを判別し、ゆえに第２Ｎビット命令〔ＭＯＶＥＱ Ｒ１，Ｒ９〕、〔ＭＯＶＥＱ Ｒ１，Ｒ１０〕、〔ＭＯＶＥＱ Ｒ１，Ｒ１１〕、〔ＭＯＶＥＱ
Ｒ１，Ｒ１２〕のみを実行し、その後、すでに平行条件実行命令がないため、該プロセッサは続けて一般のＮビット命令（６）を実行する。
【００１７】
図６は本発明のもう一つの実施例の表示図である。そのうち、条件実行命令（命令（１））と平行条件実行命令（命令（３））の間にはフラグに影響を与えないその他の命令が存在し得て、該プロセッサが命令（１）を実行する時、その実行結果により該フラグ３１０が設定され、命令（２）は該フラグに影響を与えず、ゆえに該プロセッサは該フラグ３１０により平行条件実行命令（３）〜（６）中の第１Ｎビット命令或いは第２Ｎビット命令を選択実行できる。
【００１８】
図７は本発明のさらにもう一つの実施例の表示図である。そのうち、平行条件実行命令の間にはフラグに影響を与えないその他の命令が存在し得て、該プロセッサが命令（１）を実行する時、その実行結果により該フラグが設定され、命令（４）は該フラグに影響を与えず、ゆえに該プロセッサは該フラグにより平行条件実行命令（５）〜（６）中の第１Ｎビット命令〔ＭＯＶＥＱ Ｒ３，Ｒ７〕或いは第２Ｎビット命令〔ＭＯＶＥＱ Ｒ１，Ｒ１１〕を選択実行できる。
【００１９】
図８は本発明のさらに別の実施例の表示図であり、この実施例によると、条件実行命令がＮビット（Ｎ＝１６）命令であり、プロセッサが命令（１）中の条件実行命令〔ＣＭＰ Ｒ１，０〕を実行する時、その実行結果によりフラグを設定し、命令（１）中のその他の命令（ｏｔｈｅｒ ｉｎｓｔｒｕｃｔｉｏｎ）は並びに該フラグに影響を与えないため、該プロセッサは該フラグにより平行条件実行命令（２）〜（５）中の第１Ｎビット命令〔ＭＯＶＥＱ Ｒ１，Ｒ５〕或いは第２Ｎビット命令〔ＭＯＶＥＱ Ｒ１，Ｒ９〕を選択実行する。
【００２０】
【発明の効果】
以上の説明から分かるように、本発明の技術は従来の技術が４ビット条件フィールド（ｃｏｎｄｉｔｉｏｎ ｆｉｅｌｄ）を必要としたのとは異なり、多くの命令エンコード空間を浪費せず、さらに比較的短い命令コードにより条件命令の後続実行命令をエンコードし、プログラムコード密度（Ｃｏｄｅ Ｄｅｎｓｉｔｙ）を高める。本発明は図１のようなプログラムを実行する時、僅かに６個のクロックしか費やさず、周知の技術が１０個のクロックを必要としたのに較べて少なく、実行結果の命令を放棄するのに多くの命令サイクルを浪費することがなく、ゆえに従来の技術よりも実行機能が優れている。
【００２１】
総合すると、本発明はその目的、手段及び効果のいずれにおいても周知の技術の特徴とは異なり、極めて実用価値を有する発明である。なお、上述の実施例は本発明を説明するために提示したものであって、本発明の実施範囲を限定するものではなく、本発明に基づきなしうる細部の修飾或いはいずれも本発明の請求範囲に属するものとする。
【図面の簡単な説明】
【図１】周知のＣ言語プログラムである。
【図２】図１のＣ言語プログラムを周知の技術でコンパイル及びアセンブルした後の機械コード命令の表示図である。
【図３】本発明の条件式命令を実行するプロセッサの構造図である。
【図４】本発明の平行条件実行命令のフォーマットである。
【図５】図１のＣ言語プログラムを本発明の技術でコンパイル及びアセンブルした後の機械コード命令の表示図である。
【図６】本発明の別の実施例表示図である。
【図７】本発明のさらに別の実施例表示図である。
【図８】本発明のさらにまた別の実施例表示図である。
【符号の説明】
３１０ フラグ ３２０ 命令キャプチャ装置
３３０ 命令デコード装置 ３４０ 命令実行装置
３５０ モード切り換え装置
【発明の属する技術分野】
本発明は一種のプロセッサの技術領域に係り、特に条件式命令を実行するプロセッサに関する。
【０００２】
【従来の技術】
一般にプロセッサは一つの条件命令を実行する時、条件成立及び条件不成立の状況を発生し、その結果により分岐（ｂｒａｎｃｈ）或いはジャンプ（ｊｕｍｐ）命令を利用し後続のプログラムを実行する。このような状況は、分岐或いはジャンプ指令を使用して、すでにパイプライン（ｐｉｐｅｌｉｎｅ）中にある命令が刷新（ｒｅｆｒｅｓｈ）されるようにして分岐或いはジャンプ命令目的地の命令を読み取るが、このような方式は、パイプライン処理を行うプロセッサにとって効率的でない。
【０００３】
パイプライン処理を行うプロセッサが分岐或いはジャンプ命令を使用するため効率的でないという問題を解決するため、特許文献１では、命令エンコード時に４ビット（第３１から第２８ビット）の条件フィールド（ｃｏｎｄｉｔｉｏｎ
ｆｉｅｌｄ）及び２８ビット（第２７から第０ビット）の操作フィールド、使用し、条件試験装置（ｃｏｎｄｉｔｉｏｎ ｔｅｓｔｅｒ）でこの条件フィールドとプロセッサの四つのフラグ（Ｎ、Ｚ、Ｃ、Ｖ）を試験し、出力信号を発生してこの命令を放棄するか否かを決定する。その運転方式は図１に示されるようであり、図１はＣ言語プログラムコードで、図２は図１中のＣ言語プログラムをコンパイル（ｃｏｍｐｉｌｅ）及びアセンブル（ａｓｓｅｍｂｌｅ）した後の機械コード命令の表示図である。該プロセッサが命令（１）を実行する時、もしＲ１の保存する値が０の時、該プロセッサのＺフラグが設定され、プロセッサが命令（２）を実行する時、命令（２）の条件フィールドはＥＱとされ、条件試験装置が該条件フィールドとプロセッサのＺフラグが同じであると判断し、ゆえに出力信号を発生せず、これにより命令（２）が正常に該プロセッサにより実行される。該プロセッサが命令（６）を実行する時、命令（６）の条件フィールドはＮＥとされ、条件試験装置が該条件フィールドとプロセッサのＺフラグが同じでないと判断し、ゆえに出力信号を発生せず、ゆえに命令（６）はプロセッサにより実行されるが但しその結果は放棄される。
【０００４】
プロセッサが図１に示されるＣ言語プログラムコードを実行する時、命令（１）から命令（１０）を実行し、もしＲ１の保存する値が０であれば、命令（６）から命令（９）の結果は放棄され、もしＲ１の保存する値が０でなければ、命令（２）から命令（５）の結果が放棄される。
【０００５】
このような方法のプロセッサが条件命令を実行した後は、その結果に基づき分岐或いはジャンプ命令を用いて後続のプログラムを実行する必要がなく、それは分岐或いはジャンプ命令を使用してすでにパイプライン中にある命令を刷新（ｒｅｆｒｅｓｈ）する必要がなく、パイプライン処理を行うプロセッサの効率を高めることができる。
【０００６】
【特許文献１】
米国特許第５，９６１，６３３号明細書
【０００７】
【発明が解決しようとする課題】
しかし上述の特許文献１に記載の方法をプロセッサに採用すると、その命令エンコード時に４ビットの条件フィールドを使用しなければならず、１６ビット命令中、ただ残り１２ビットがエンコードのに使用され、一般の命令数の需要に符合しがたい。ゆえに１６ビット命令中にこのような条件フィールドの設計はなく、また条件命令の結果がどのようであっても、後続の命令はいずれも実行が必要で、一部の命令の結果が放棄されるだけであり、これはプロセッサの負担を増す。このため周知のプロセッサの条件命令処理方法の設計は多くの欠点があり、改善が求められている。
【０００８】
本発明は一種の条件式命令を実行するプロセッサ及びその方法を提供し、パイプライン処理を行うプロセッサにおける分岐或いはジャンプ命令の使用が効率的でない問題を解決する。本発明は並びに周知の技術が過多のエンコードフィールドを占用する問題、及び命令の実行不要時もパイプライン処理時間を占用する問題を解決し、プログラムコード密度と実行効率を高める目的を達成する。
【０００９】
【課題を解決するための手段】
請求項１の発明は、条件式命令を実行するプロセッサにおいて、該プロセッサが実行する命令集が、Ｍビット命令及びＮビット命令を含み、そのうちＭ、Ｎは正の整数でＭ＞Ｎであり、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、該プロセッサが、
フラグと、
実行が必要な少なくとも一つの命令をキャプチャする命令キャプチャ装置と、
キャプチャされた命令をデコードする命令デコード装置と、
命令デコード装置の出力する命令を実行し、条件実行命令を実行する時、該条件実行命令の実行結果が条件成立か否かにより、該フラグの状態を設定する命令実行装置と、
該命令キャプチャ装置がキャプチャした命令が平行条件実行命令である時、該フラグの表示する条件成立か不成立かの状態により、該命令デコード装置を切り換えて該平行条件実行命令の第１Ｎビット命令或いは第２Ｎビット命令をデコードさせ、命令実行装置にそれを実行させるモード切り換え装置と、
を具えたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項２の発明は、請求項１記載の条件式命令を実行するプロセッサにおいて、命令実行装置が条件実行命令を実行する時、条件成立であれば、フラグを第１ロジック状態に設定し、該命令実行装置が条件実行命令を実行する時、条件不成立であれば、フラグを第２ロジック状態に設定することを特徴とする、条件式命令を実行するプロセッサとしている。
請求項３の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、第１ロジック状態がロジック真とされ、第２ロジック状態がロジック偽とされたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項４の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、第１ロジック状態がロジック偽とされ、第２ロジック状態がロジック真とされたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項５の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、命令キャプチャ装置のキャプチャした命令が平行条件実行命令の時、且つフラグが第１ロジック状態であれば、モード切り換え装置が命令デコード装置を切り換えて平行条件実行命令の第１Ｎビット命令をデコードさせ、命令実行装置がこれにより該第１Ｎビット命令を実行することを特徴とする、条件式命令を実行するプロセッサとしている。
請求項６の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、命令キャプチャ装置のキャプチャした命令が平行条件実行命令の時、且つフラグが第２ロジック状態であれば、モード切り換え装置が命令デコード装置を切り換えて平行条件実行命令の第２Ｎビット命令をデコードさせ、命令実行装置がこれにより該第２Ｎビット命令を実行することを特徴とする、条件式命令を実行するプロセッサとしている。
請求項７の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、条件実行命令がＭビット命令とされたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項８の発明は、請求項２記載の条件式命令を実行するプロセッサにおいて、条件実行命令がＮビット命令とされたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項９の発明は、請求項１記載の条件式命令を実行するプロセッサにおいて、Ｍが３２、Ｎが１６とされたことを特徴とする、条件式命令を実行するプロセッサとしている。
請求項１０の発明は、プロセッサにおいて条件式命令を実行する方法において、該プロセッサの実行する命令集はＭビット命令及びＮビット命令を含み、そのうち、Ｍ、Ｎは正の整数でＭ＞Ｎとされ、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、この方法が、以下のステップ、即ち、
（Ａ）少なくとも一つの命令をキャプチャし、それをデコードし並びに実行するステップ、
（Ｂ）条件実行命令を実行する時、該条件実行命令の実行結果が条件成立であれば、フラグを第１ロジック状態に設定し、該条件実行命令の実行結果が条件不成立であれば、該フラグを第２ロジック状態に設定するステップ、
（Ｃ）キャプチャした命令が平行条件実行命令である時、該フラグが第１ロジック状態であれば、該平行条件実行命令の第１Ｎビット命令をデコードしそれを実行し、該フラグが第２ロジック状態であれば、該平行条件実行命令の第２Ｎビット命令をデコードしそれを実行するステップ、
以上を具えたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
請求項１１の発明は、請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、第１ロジック状態がロジック真とされ、第２ロジック状態がロジック偽とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
請求項１２の発明は、請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、第１ロジック状態がロジック偽とされ、第２ロジック状態がロジック真とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
請求項１３の発明は、請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、条件実行命令がＭビット命令とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
請求項１４の発明は、請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、条件実行命令がＮビット命令とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
請求項１５の発明は、請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、Ｍが３２、Ｎが１６とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法としている。
【００１０】
【発明の実施の形態】
本発明は条件式命令を実行するプロセッサを提供し、その実行する命令集はＭビット命令及びＮビット命令（Ｍ、Ｎは正の整数，Ｍ＞Ｎ）を含み、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、該プロセッサはフラグ、命令キャプチャ装置、命令デコード装置、命令実行装置及びモード切り換え装置を具え、該命令キャプチャ装置が実行必要な少なくとも一つの命令をキャプチャし、該命令デコード装置がキャプチャされた命令をデコードし、該命令実行装置が命令デコード装置の出力する命令を実行し、条件実行命令を実行する時、該条件実行命令の実行結果が条件成立か否により、該フラグの状態を設定し、該モード切り換え装置が該命令キャプチャ装置のキャプチャした命令が平行条件実行命令である時、フラグの表示する条件成立か否かの状態により、該命令デコード装置を切り換えて該平行条件実行命令の第１Ｎビット命令或いは第２Ｎビット命令に対してデコードさせ、該命令実行装置にそれを実行させる。
【００１１】
本発明はまたプロセッサにおいて条件式命令を実行する方法を提供し、該プロセッサの実行する命令集はＭビット命令及びＮビット命令（Ｍ、Ｎは正の整数，Ｍ＞Ｎ）を含み、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、この方法は、以下のステップ、即ち、（Ａ）少なくとも一つの命令をキャプチャし、それをデコードし並びに実行するステップ、（Ｂ）条件実行命令を実行する時、該条件実行命令の実行結果が条件成立であれば、フラグを作用状態に設定し、該条件実行命令の実行結果が条件不成立であれば、該フラグをクリア状態に設定するステップ、（Ｃ）キャプチャした命令が平行条件実行命令である時、該フラグが作用状態であれば、該平行条件実行命令の第１Ｎビット命令をデコードしそれを実行し、該フラグがクリア状態であれば、該平行条件実行命令の第２Ｎビット命令をデコードしそれを実行するステップ、以上を具えている。
【００１２】
【実施例】
図３は本発明の条件式命令を実行するプロセッサのブロック図であり、それは、フラグ３１０、命令キャプチャ装置３２０、命令デコード装置３３０、命令実行装置３４０及びモード切り換え装置３５０を具えている。該命令キャプチャ装置３２０が実行必要な少なくとも一つの命令をキャプチャする。そのうち、該プロセッサの実行する命令集は、Ｍビット命令及びＮビット命令（Ｍ、Ｎは正の整数，Ｍ＞Ｎ，例えばＭ＝３２且つＮ＝１６）を含み、該プロセッサの命令集に、一般性のＭビット命令とＮビット命令のほか、更にＮビット或いはＭビットの条件実行命令（例えば比較命令）、及びＭビットの平行条件実行命令があり、平行条件実行命令は少なくとも二つのＮビット命令を具えたＭビット命令とされ、図４に示されるようであり、３２ビットの平行条件実行命令は第１Ｎ（Ｎ＝１６）ビット命令と第２Ｎビット（Ｎ＝１６）命令を具え、条件実行命令の実行結果により第１Ｎビット命令或いは第２Ｎビット命令の実行が決定される。
【００１３】
該命令デコード装置３３０はキャプチャされた命令をデコードし、該命令実行装置３４０が命令デコード装置３３０の出力する命令を実行し、もし実行の命令がＮビット或いはＭビット条件実行命令であれば、該命令実行装置３４０が該条件実行命令の実行結果によりフラグ３１０の状態を設定し、即ち、該条件実行命令の実行結果が条件成立である時、フラグ３１０の状態を「真」に設定し、該条件実行命令の実行結果が条件不成立であれば、該フラグ３１０の状態を「偽」に設定する。
【００１４】
該モード切り換え装置３５０はプロセッサの平行条件実行命令実行時のモード切り換えを行う。そのうち、該命令キャプチャ装置３２０のキャプチャした命令が平行条件実行命令であれば、該モード切り換え装置３５０が該フラグ３１０の表示する条件成立か否かの状態により、該命令デコード装置３３０を切り換えて該平行条件実行命令の第１Ｎビット命令或いは第２Ｎビット命令に対してデコードさせ、即ち、フラグ３１０の状態が「真」である時、該命令デコード装置３３０が該平行条件実行命令の第１Ｎビット命令をデコードし、該命令実行装置３４０がこの第１Ｎビット命令を実行し、フラグ３１０の状態が「偽」である時、該命令デコード装置３３０が該平行条件実行命令の第２Ｎビット命令をデコードし、該命令実行装置３４０がこの第２Ｎビット命令を実行する。
【００１５】
図５は本発明の実施例を示し、それは図１のＣ言語プログラムコードをコンパイル及びアセンブルした後の機械コード命令の表示図である。そのうち、命令（１）はＭビット（Ｍ＝３２）の条件実行命令（比較命令）とされ、該プロセッサが命令（１）を実行する時、もしレジスタＲ１に保存された値が０であれば、比較の結果は同じで、このため、条件実行命令の実行結果が条件成立となり、ゆえに該フラグ３１０は真に設定され、該プロセッサが平行条件実行命令（２）を実行する時、該プロセッサが該フラグが真であると判別し、ゆえに第１Ｎビット命令〔ＭＯＶＥＱ Ｒ１，Ｒ５〕だけを実行し、第２Ｎビット命令〔ＭＯＶＥＱ
Ｒ４，Ｒ８〕は実行せず、同様に、その後の平行条件実行命令（３）〜（５）に対しても、フラグ３１０が既に真に設定されているため、該プロセッサは僅かに第１Ｎビット命令〔ＭＯＶＥＱ Ｒ２，Ｒ６〕、〔ＭＯＶＥＱ Ｒ３，Ｒ７〕、〔ＭＯＶＥＱ Ｒ４，Ｒ８〕のみを実行し、その後、すでに平行条件実行命令がないため、該プロセッサは続けて一般のＮビット命令（６）を実行する。
【００１６】
もし該プロセッサが命令（１）を実行する時、レジスタＲ１の保存する値が０でなければ、比較の結果が異なり、このため、条件実行命令の実行結果が条件不成立とされ、ゆえに該フラグ３１０が偽に設定され、これにより、該プロセッサが平行条件実行命令（２）〜（５）を実行する時、該プロセッサが該フラグが偽であることを判別し、ゆえに第２Ｎビット命令〔ＭＯＶＥＱ Ｒ１，Ｒ９〕、〔ＭＯＶＥＱ Ｒ１，Ｒ１０〕、〔ＭＯＶＥＱ Ｒ１，Ｒ１１〕、〔ＭＯＶＥＱ
Ｒ１，Ｒ１２〕のみを実行し、その後、すでに平行条件実行命令がないため、該プロセッサは続けて一般のＮビット命令（６）を実行する。
【００１７】
図６は本発明のもう一つの実施例の表示図である。そのうち、条件実行命令（命令（１））と平行条件実行命令（命令（３））の間にはフラグに影響を与えないその他の命令が存在し得て、該プロセッサが命令（１）を実行する時、その実行結果により該フラグ３１０が設定され、命令（２）は該フラグに影響を与えず、ゆえに該プロセッサは該フラグ３１０により平行条件実行命令（３）〜（６）中の第１Ｎビット命令或いは第２Ｎビット命令を選択実行できる。
【００１８】
図７は本発明のさらにもう一つの実施例の表示図である。そのうち、平行条件実行命令の間にはフラグに影響を与えないその他の命令が存在し得て、該プロセッサが命令（１）を実行する時、その実行結果により該フラグが設定され、命令（４）は該フラグに影響を与えず、ゆえに該プロセッサは該フラグにより平行条件実行命令（５）〜（６）中の第１Ｎビット命令〔ＭＯＶＥＱ Ｒ３，Ｒ７〕或いは第２Ｎビット命令〔ＭＯＶＥＱ Ｒ１，Ｒ１１〕を選択実行できる。
【００１９】
図８は本発明のさらに別の実施例の表示図であり、この実施例によると、条件実行命令がＮビット（Ｎ＝１６）命令であり、プロセッサが命令（１）中の条件実行命令〔ＣＭＰ Ｒ１，０〕を実行する時、その実行結果によりフラグを設定し、命令（１）中のその他の命令（ｏｔｈｅｒ ｉｎｓｔｒｕｃｔｉｏｎ）は並びに該フラグに影響を与えないため、該プロセッサは該フラグにより平行条件実行命令（２）〜（５）中の第１Ｎビット命令〔ＭＯＶＥＱ Ｒ１，Ｒ５〕或いは第２Ｎビット命令〔ＭＯＶＥＱ Ｒ１，Ｒ９〕を選択実行する。
【００２０】
【発明の効果】
以上の説明から分かるように、本発明の技術は従来の技術が４ビット条件フィールド（ｃｏｎｄｉｔｉｏｎ ｆｉｅｌｄ）を必要としたのとは異なり、多くの命令エンコード空間を浪費せず、さらに比較的短い命令コードにより条件命令の後続実行命令をエンコードし、プログラムコード密度（Ｃｏｄｅ Ｄｅｎｓｉｔｙ）を高める。本発明は図１のようなプログラムを実行する時、僅かに６個のクロックしか費やさず、周知の技術が１０個のクロックを必要としたのに較べて少なく、実行結果の命令を放棄するのに多くの命令サイクルを浪費することがなく、ゆえに従来の技術よりも実行機能が優れている。
【００２１】
総合すると、本発明はその目的、手段及び効果のいずれにおいても周知の技術の特徴とは異なり、極めて実用価値を有する発明である。なお、上述の実施例は本発明を説明するために提示したものであって、本発明の実施範囲を限定するものではなく、本発明に基づきなしうる細部の修飾或いはいずれも本発明の請求範囲に属するものとする。
【図面の簡単な説明】
【図１】周知のＣ言語プログラムである。
【図２】図１のＣ言語プログラムを周知の技術でコンパイル及びアセンブルした後の機械コード命令の表示図である。
【図３】本発明の条件式命令を実行するプロセッサの構造図である。
【図４】本発明の平行条件実行命令のフォーマットである。
【図５】図１のＣ言語プログラムを本発明の技術でコンパイル及びアセンブルした後の機械コード命令の表示図である。
【図６】本発明の別の実施例表示図である。
【図７】本発明のさらに別の実施例表示図である。
【図８】本発明のさらにまた別の実施例表示図である。
【符号の説明】
３１０ フラグ ３２０ 命令キャプチャ装置
３３０ 命令デコード装置 ３４０ 命令実行装置
３５０ モード切り換え装置
Claims (15)
- 条件式命令を実行するプロセッサにおいて、該プロセッサが実行する命令集が、Ｍビット命令及びＮビット命令を含み、そのうちＭ、Ｎは正の整数でＭ＞Ｎであり、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、該プロセッサが、
フラグと、
実行が必要な少なくとも一つの命令をキャプチャする命令キャプチャ装置と、
キャプチャされた命令をデコードする命令デコード装置と、
命令デコード装置の出力する命令を実行し、条件実行命令を実行する時、該条件実行命令の実行結果が条件成立か否かにより、該フラグの状態を設定する命令実行装置と、
該命令キャプチャ装置がキャプチャした命令が平行条件実行命令である時、該フラグの表示する条件成立か不成立かの状態により、該命令デコード装置を切り換えて該平行条件実行命令の第１Ｎビット命令或いは第２Ｎビット命令をデコードさせ、命令実行装置にそれを実行させるモード切り換え装置と、
を具えたことを特徴とする、条件式命令を実行するプロセッサ。 - 請求項１記載の条件式命令を実行するプロセッサにおいて、命令実行装置が条件実行命令を実行する時、条件成立であれば、フラグを第１ロジック状態に設定し、該命令実行装置が条件実行命令を実行する時、条件不成立であれば、フラグを第２ロジック状態に設定することを特徴とする、条件式命令を実行するプロセッサ。
- 請求項２記載の条件式命令を実行するプロセッサにおいて、第１ロジック状態がロジック真とされ、第２ロジック状態がロジック偽とされたことを特徴とする、条件式命令を実行するプロセッサ。
- 請求項２記載の条件式命令を実行するプロセッサにおいて、第１ロジック状態がロジック偽とされ、第２ロジック状態がロジック真とされたことを特徴とする、条件式命令を実行するプロセッサ。
- 請求項２記載の条件式命令を実行するプロセッサにおいて、命令キャプチャ装置のキャプチャした命令が平行条件実行命令の時、且つフラグが第１ロジック状態であれば、モード切り換え装置が命令デコード装置を切り換えて平行条件実行命令の第１Ｎビット命令をデコードさせ、命令実行装置がこれにより該第１Ｎビット命令を実行することを特徴とする、条件式命令を実行するプロセッサ。
- 請求項２記載の条件式命令を実行するプロセッサにおいて、命令キャプチャ装置のキャプチャした命令が平行条件実行命令の時、且つフラグが第２ロジック状態であれば、モード切り換え装置が命令デコード装置を切り換えて平行条件実行命令の第２Ｎビット命令をデコードさせ、命令実行装置がこれにより該第２Ｎビット命令を実行することを特徴とする、条件式命令を実行するプロセッサ。
- 請求項２記載の条件式命令を実行するプロセッサにおいて、条件実行命令がＭビット命令とされたことを特徴とする、条件式命令を実行するプロセッサ。
- 請求項２記載の条件式命令を実行するプロセッサにおいて、条件実行命令がＮビット命令とされたことを特徴とする、条件式命令を実行するプロセッサ。
- 請求項１記載の条件式命令を実行するプロセッサにおいて、Ｍが３２、Ｎが１６とされたことを特徴とする、条件式命令を実行するプロセッサ。
- プロセッサにおいて条件式命令を実行する方法において、該プロセッサの実行する命令集はＭビット命令及びＮビット命令を含み、そのうち、Ｍ、Ｎは正の整数でＭ＞Ｎとされ、該命令集が条件実行命令及びＭビットの平行条件実行命令を具え、該平行条件実行命令が第１Ｎビット命令と第２Ｎビット命令を具え、この方法が、以下のステップ、即ち、
（Ａ）少なくとも一つの命令をキャプチャし、それをデコードし並びに実行するステップ、
（Ｂ）条件実行命令を実行する時、該条件実行命令の実行結果が条件成立であれば、フラグを第１ロジック状態に設定し、該条件実行命令の実行結果が条件不成立であれば、該フラグを第２ロジック状態に設定するステップ、
（Ｃ）キャプチャした命令が平行条件実行命令である時、該フラグが第１ロジック状態であれば、該平行条件実行命令の第１Ｎビット命令をデコードしそれを実行し、該フラグが第２ロジック状態であれば、該平行条件実行命令の第２Ｎビット命令をデコードしそれを実行するステップ、
以上を具えたことを特徴とする、プロセッサにおいて条件式命令を実行する方法。 - 請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、第１ロジック状態がロジック真とされ、第２ロジック状態がロジック偽とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法。
- 請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、第１ロジック状態がロジック偽とされ、第２ロジック状態がロジック真とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法。
- 請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、条件実行命令がＭビット命令とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法。
- 請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、条件実行命令がＮビット命令とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法。
- 請求項１０に記載のプロセッサにおいて条件式命令を実行する方法において、Ｍが３２、Ｎが１６とされたことを特徴とする、プロセッサにおいて条件式命令を実行する方法。
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