JP2004336075A - Manufacturing method for semiconductor apparatus - Google Patents

Manufacturing method for semiconductor apparatus Download PDF

Info

Publication number
JP2004336075A
JP2004336075A JP2004220567A JP2004220567A JP2004336075A JP 2004336075 A JP2004336075 A JP 2004336075A JP 2004220567 A JP2004220567 A JP 2004220567A JP 2004220567 A JP2004220567 A JP 2004220567A JP 2004336075 A JP2004336075 A JP 2004336075A
Authority
JP
Japan
Prior art keywords
main surface
cutting
regions
substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004220567A
Other languages
Japanese (ja)
Inventor
Seiichi Tomihara
誠一 冨原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Renesas Semiconductor Package and Test Solutions Co Ltd
Original Assignee
Renesas Technology Corp
Renesas Northern Japan Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, Renesas Northern Japan Semiconductor Inc filed Critical Renesas Technology Corp
Priority to JP2004220567A priority Critical patent/JP2004336075A/en
Publication of JP2004336075A publication Critical patent/JP2004336075A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Injection Moulding Of Plastics Or The Like (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Dicing (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To improve a quality by preventing from a peeling between a molding resin and a substrate. <P>SOLUTION: A film substrate 2 deforms following a curing shrinkage of the molding resin and has a plurality of block-formed device areas. After a plurality of the device areas are one-shot-molded in a chip supporting face side of the film substrate 2, the film substrate 2 is divided into the device area unit by a down-cut method by entering a cutting blade 10 toward the one-shot molding portion 8 side from a back face 2b side of the film substrate 2 at dicing. The substrate peeling is prevented at dicing thereby. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体製造技術に関し、特に半導体装置の品質向上に適用して有効な技術に関する。   The present invention relates to a semiconductor manufacturing technique, and more particularly to a technique effective when applied to quality improvement of a semiconductor device.

従来の一括モールド方法を用いた半導体装置の製造方法では、樹脂封止する前に、素子搭載領域Ｓを区画する区画ラインＬに沿って基板１にスリット状の貫通穴２を形成しておき、素子搭載面ｆａ側を少なくとも２つ以上の素子搭載領域Ｓを一括に覆う状態で樹脂封止した後、複数の素子搭載領域Ｓを区画する区画ラインＬに沿って基板１を分割する（例えば、特許文献１参照）。   In a method of manufacturing a semiconductor device using a conventional batch molding method, a slit-shaped through hole 2 is formed in a substrate 1 along a division line L that divides an element mounting region S before resin sealing. After resin sealing is performed in such a manner that at least two or more element mounting regions S are collectively covered on the element mounting surface fa side, the substrate 1 is divided along a division line L that divides the plurality of element mounting regions S (for example, Patent Document 1).

また、半導体チップ１ｃが搭載されたＴＡＢテープ１のランド部１ｂ外周に形成されたＣｕ配線２の一部を利用し、そのＣｕ配線２で光反射させることにより、樹脂封止された半導体チップ１ｃのダイシングカット位置１１ａを明確に表示して切り出す（例えば、特許文献２参照）。
特開２０００−１２４１６３号公報（図２） 特開平１１−２１４５８８号公報（図２） Further, by utilizing a part of the Cu wiring 2 formed on the outer periphery of the land 1b of the TAB tape 1 on which the semiconductor chip 1c is mounted, light is reflected by the Cu wiring 2 so that the resin-sealed semiconductor chip 1c The dicing cut position 11a is clearly displayed and cut out (for example, see Patent Document 2).
JP 2000-124163 A (FIG. 2) JP-A-11-214588 (FIG. 2)

半導体集積回路が形成された半導体チップを有する半導体装置において、外部端子としてバンプ電極（例えば、半田ボール）が設けられ、かつ半導体チップを支持する配線基板を備えたものの一例として、ＣＳＰ（Chip Scale Package) やＢＧＡ（Ball Grid Array)などが知られている。   2. Description of the Related Art In a semiconductor device having a semiconductor chip on which a semiconductor integrated circuit is formed, a bump electrode (for example, a solder ball) is provided as an external terminal and a wiring board supporting the semiconductor chip is provided. ) And BGA (Ball Grid Array) are known.

そのうち、前記ＣＳＰは、チップサイズもしくは半導体チップより僅かに大きい程度の小形かつ薄形のものであるとともに、配線基板の一方の面すなわちチップ支持面に半導体チップが搭載され、かつこのチップ支持面側をモールドによって樹脂封止して、そこに封止部が形成される構造のものが開発されている。   The CSP is small and thin, having a chip size or slightly larger than a semiconductor chip, and has a semiconductor chip mounted on one surface of a wiring board, that is, a chip support surface. Has been developed with a structure in which is sealed with a resin to form a sealing portion.

ＣＳＰの生産効率を向上して低コスト化を図る技術として、一括モールド方法が考案されている。   A batch molding method has been devised as a technique for improving the CSP production efficiency and reducing the cost.

前記一括モールド方法は、薄膜配線基板に対応した複数のデバイス領域が区画されて連なって形成された多数個取り基板を用い、複数のデバイス領域を一括に覆う状態でモールドによって樹脂封止する方法であり、樹脂封止後、ダイシングを行ってデバイス領域単位に分割（個片化）するものである。   The batch molding method is a method in which a plurality of device regions corresponding to a thin film wiring substrate are partitioned and used in a multi-cavity substrate formed in a row, and a plurality of device regions are collectively sealed with a resin in a state of covering the plurality of device regions. Yes, after resin sealing, dicing is performed to divide (individualize) each device region.

ここで、前記特開２０００−１２４１６３号公報には、樹脂と基板との間に生じる内部応力による基板とモールド樹脂界面との剥離の対策について記載されている。   Here, Japanese Patent Application Laid-Open No. 2000-124163 describes a countermeasure against peeling between a substrate and a mold resin interface due to internal stress generated between the resin and the substrate.

前記公報にあるように、基板とモールド樹脂との熱膨張係数の差によって内部応力が発生する場合とは、モールド樹脂と基板の相対的な変形（体積変化の差）に抗する力が生じるほど、基板の強度が高いことが前提となる。   As described in the above publication, the case where the internal stress is generated due to the difference in the thermal expansion coefficient between the substrate and the mold resin means that the force that resists the relative deformation (difference in volume change) between the mold resin and the substrate is generated. It is assumed that the strength of the substrate is high.

モールド樹脂と基板との相対的な変形が生じる原因としては、前記熱膨張係数の差に起因するもの以外に、モールド樹脂の硬化収縮に起因するものがある。モールド樹脂の硬化収縮とは、樹脂を構成する重合体が加熱によって硬化する際に、架橋反応に伴う結合力によって体積の減少を生じるものである。   The cause of the relative deformation between the mold resin and the substrate is caused not only by the difference in the coefficient of thermal expansion but also by the shrinkage of the mold resin upon curing. The curing shrinkage of the mold resin is a phenomenon in which, when the polymer constituting the resin is cured by heating, the volume is reduced by the bonding force accompanying the crosslinking reaction.

このように、熱膨張係数の差や、樹脂の硬化収縮によってモールド樹脂と基板とは、相対的な変形を生じるものであるが、モールド樹脂の変形に追従することが可能な程度のフレキシブル性を持つ基板を採用することにより、基板とモールド樹脂との間の内部応力を非常に低く抑えることができる。   As described above, the mold resin and the substrate are relatively deformed due to the difference in the coefficient of thermal expansion and the curing and shrinkage of the resin, but the flexibility is sufficient to follow the deformation of the mold resin. By using a substrate having the same, the internal stress between the substrate and the mold resin can be kept very low.

また、基板として薄いフィルム基板を採用することは、半導体装置の薄形化を図ることができる。さらに、ポリイミドは、耐熱性、耐吸湿性およびモールド樹脂との密着性も優れており、半導体装置の基板材料としては非常に好適なものである。   Further, employing a thin film substrate as a substrate can reduce the thickness of a semiconductor device. Furthermore, polyimide has excellent heat resistance, moisture absorption resistance, and adhesion to a mold resin, and is very suitable as a substrate material for a semiconductor device.

ただし、基板材料としてフレキシブルなものを採用した故の問題点として、ダイシング時にブレードから受ける応力によって、基板とモールド樹脂との界面で剥離を生じ易いという問題点がある。   However, as a problem due to the use of a flexible substrate material, there is a problem that peeling is likely to occur at the interface between the substrate and the mold resin due to stress received from the blade during dicing.

特に、図１１の（ｄ）または（ｅ）に示すように、アッパーカットによる切断を行った場合には、切断部分のブレードによって、基板をモールド樹脂から引き剥がす方向に力が加わるため、基板剥がれの問題を生じやすい。   In particular, as shown in FIG. 11 (d) or (e), when cutting is performed by upper cutting, a force is applied in a direction in which the substrate is peeled from the mold resin by the blade at the cut portion. Problems are likely to occur.

また、ダイシングラインが交差するデバイス領域の角部においては、角の頂点部分に応力が集中し易い上に、角部周辺ではブレードから基板に対して２度のダメージが与えられるため、特に基板剥がれの問題を生じ易い場所である。   In addition, at the corners of the device region where the dicing lines intersect, stress tends to concentrate on the corners of the corners, and the blade is twice damaged by the blade around the corners. This is a place where problems are likely to occur.

本発明の目的は、モールド樹脂−基板間剥離を防止して、品質の向上を図ることができる半導体装置の製造方法を提供することにある。   An object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing the separation between a mold resin and a substrate and improving the quality.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。   The following is a brief description of an outline of typical inventions disclosed in the present application.

すなわち、本発明の半導体装置の製造方法は、主面と、前記主面の反対側の裏面と、前記主面の複数の装置領域と、前記装置領域のそれぞれの上に形成された複数の電極とを有するフレキシブル配線基板を準備する工程と、主面と、前記主面の反対側の裏面と、前記主面上に形成された複数の電極とをそれぞれが有する複数の半導体チップを準備する工程と、前記複数の装置領域に前記複数の半導体チップをそれぞれ搭載する工程と、前記複数の半導体チップの電極と、対応する装置領域上の電極とを導電体を介して電気的に接続する工程と、一括封止法によって形成された樹脂からなる封止部によって、前記複数の半導体チップと、前記複数の装置領域を封止する工程と、前記フレキシブル配線基板と、前記封止部とを、それぞれの装置領域の間で、切断用のブレードによって切断する工程とを有しており、前記切断工程において、前記切断用のブレードの回転軸上の回転軸が前記フレキシブル配線基板の裏面上に配置されており、前記フレキシブル配線基板と前記封止部を供給し、前記切断用のブレードの回転方向と同じ方向に前記切断用のブレードを移動させるものである。   That is, the method of manufacturing a semiconductor device according to the present invention includes a main surface, a back surface opposite to the main surface, a plurality of device regions on the main surface, and a plurality of electrodes formed on each of the device regions. Preparing a flexible wiring board having a main surface, a back surface opposite to the main surface, and preparing a plurality of semiconductor chips each having a plurality of electrodes formed on the main surface. And mounting the plurality of semiconductor chips on the plurality of device regions, respectively, and electrically connecting electrodes of the plurality of semiconductor chips and electrodes on the corresponding device regions via a conductor. A step of sealing the plurality of semiconductor chips and the plurality of device regions by a sealing portion made of a resin formed by a batch encapsulation method, the flexible wiring board, and the sealing portion, Equipment area And a step of cutting with a cutting blade, and in the cutting step, a rotation axis on a rotation axis of the cutting blade is arranged on a back surface of the flexible wiring board, The flexible wiring board and the sealing portion are supplied, and the cutting blade is moved in the same direction as the rotation direction of the cutting blade.

したがって、ダイシング時の封止部と配線基板との剥離、すなわちモールド樹脂−配線基板間剥離を防止することができ、その結果、半導体装置の品質の向上を図ることができる。   Therefore, peeling between the sealing portion and the wiring board during dicing, that is, peeling between the mold resin and the wiring board can be prevented, and as a result, the quality of the semiconductor device can be improved.

また、本発明の半導体装置の製造方法は、樹脂によって形成されており、主面と、前記主面の反対側の裏面と、ダイシングラインで規定された前記主面の複数の領域と、前記複数の領域のそれぞれの上に形成された複数の電極とを有する配線基板を準備する工程と、主面と、前記主面の反対側の裏面と、前記主面上に形成された複数の電極とをそれぞれが有する複数の半導体チップを準備する工程と、前記複数の領域に前記複数の半導体チップをそれぞれ搭載する工程と、前記複数の半導体チップの電極と、対応する領域上の電極とを導電体を介して電気的に接続する工程と、トランスファーモールドによって形成された樹脂からなる封止部によって、前記複数の半導体チップと、前記複数の領域を封止する工程と、前記配線基板と前記封止部とを、前記ダイシングラインに沿って、切断用のブレードによって切断し、それぞれが前記複数の半導体チップのうちの一部と、前記配線基板の一部と、前記封止部の一部を持つ複数の半導体パッケージに分割する工程とを有しており、前記切断工程において、前記切断用のブレードの回転軸が前記配線基板の裏面上に配置されており、かつ切断方向において、前記切断用のブレードのエッジが、前記配線基板の裏面から主面に向かって切り込むように切断を行うものである。   Further, in the method for manufacturing a semiconductor device according to the present invention, the main surface is formed of a resin, a main surface, a back surface opposite to the main surface, a plurality of regions of the main surface defined by dicing lines, Preparing a wiring substrate having a plurality of electrodes formed on each of the regions, a main surface, a back surface opposite to the main surface, and a plurality of electrodes formed on the main surface. Preparing a plurality of semiconductor chips each having: a step of mounting each of the plurality of semiconductor chips in the plurality of regions; and electrically connecting the electrodes of the plurality of semiconductor chips and the electrodes on the corresponding regions with a conductor. Electrically connecting the semiconductor chip and the plurality of regions by a sealing portion made of resin formed by transfer molding; and sealing the wiring substrate with the wiring substrate. Are cut by a cutting blade along the dicing line, each of which has a part of the plurality of semiconductor chips, a part of the wiring board, and a part having a part of the sealing portion. Dividing the semiconductor package into semiconductor packages, wherein in the cutting step, the rotation axis of the cutting blade is arranged on the back surface of the wiring board, and the cutting blade is arranged in the cutting direction. Is cut so that the edge of the substrate cuts from the back surface of the wiring substrate toward the main surface.

さらに、本発明の半導体装置の製造方法は、樹脂によって形成されており、主面と、前記主面の反対側の裏面と、ダイシングラインで規定された前記主面の複数の領域と、前記複数の領域のそれぞれの上に形成された複数の電極とを有する配線基板を準備する工程と、主面と、前記主面の反対側の裏面と、前記主面上に形成された複数の電極とをそれぞれが有する複数の半導体チップを準備する工程と、前記複数の領域に前記複数の半導体チップをそれぞれ搭載する工程と、前記複数の半導体チップの電極と、対応する領域上の電極とを導電体を介して電気的に接続する工程と、トランスファーモールドによって形成された樹脂からなる封止部によって、前記複数の半導体チップと、前記複数の領域を封止する工程と、前記配線基板と前記封止部とを、前記ダイシングラインに沿って、切断用のブレードによって切断し、それぞれが前記複数の半導体チップのうちの一部と、前記配線基板の一部と、前記封止部の一部を持つ複数の半導体パッケージに分割する工程とを有しており、前記切断工程において、前記切断用のブレードの回転軸が前記配線基板の裏面上に配置されており、かつ、前記切断用のブレードによる切断が進行する側において、前記切断用のブレードのエッジが、前記配線基板の裏面から主面に向かって切り込むように切断を行うものである。   Further, in the method of manufacturing a semiconductor device according to the present invention, the semiconductor device is formed of a resin, and has a main surface, a back surface opposite to the main surface, a plurality of regions of the main surface defined by dicing lines, Preparing a wiring substrate having a plurality of electrodes formed on each of the regions, a main surface, a back surface opposite to the main surface, and a plurality of electrodes formed on the main surface. Preparing a plurality of semiconductor chips each having: a step of mounting each of the plurality of semiconductor chips in the plurality of regions; and electrically connecting the electrodes of the plurality of semiconductor chips and the electrodes on the corresponding regions with a conductor. A step of electrically connecting the wiring board, a step of sealing the plurality of semiconductor chips and the plurality of regions by a sealing portion made of resin formed by transfer molding, Part, along the dicing line, is cut by a cutting blade, each having a part of the plurality of semiconductor chips, a part of the wiring board, and a part of the sealing part. Dividing the package into a plurality of semiconductor packages, wherein in the cutting step, a rotation axis of the cutting blade is arranged on a back surface of the wiring board, and the cutting by the cutting blade is performed. The cutting is performed so that the edge of the cutting blade cuts from the back surface of the wiring board toward the main surface on the side where the movement proceeds.

また、本発明の半導体装置の製造方法は、樹脂によって形成されており、主面と、前記主面の反対側の裏面と、ダイシングラインで規定された前記主面の領域と、前記領域の上に形成された複数の電極とを有する配線基板を準備する工程と、主面と、前記主面の反対側の裏面と、前記主面上に形成された複数の電極とを有する半導体チップを準備する工程と、前記領域に前記半導体チップをそれぞれ搭載する工程と、前記半導体チップの電極と、前記領域上の電極とを導電体を介して電気的に接続する工程と、トランスファーモールドによって形成された樹脂からなる封止部によって、前記半導体チップと、前記領域を封止する工程と、前記配線基板と前記封止部とを、前記ダイシングラインに沿って、切断用のブレードによって切断し、前記半導体チップと、前記配線基板の一部と、前記封止部の一部を持つ半導体パッケージにする工程とを有しており、前記切断工程において、前記切断用のブレードの回転軸が前記配線基板の裏面上に配置されており、かつ、前記切断用のブレードのエッジの、前記配線基板の裏面から主面に向かって切り込む側によって、切断を進行させるものである。   Further, in the method for manufacturing a semiconductor device according to the present invention, the semiconductor device is formed of a resin, and has a main surface, a back surface opposite to the main surface, a region of the main surface defined by a dicing line, and an upper surface of the region. Preparing a wiring substrate having a plurality of electrodes formed on the substrate; and preparing a semiconductor chip having a main surface, a back surface opposite to the main surface, and a plurality of electrodes formed on the main surface. Forming the semiconductor chip in the region, electrically connecting the electrode of the semiconductor chip to the electrode on the region via a conductor, and forming the semiconductor chip by transfer molding. A step of sealing the semiconductor chip and the region by a sealing portion made of a resin, and cutting the wiring substrate and the sealing portion along a dicing line by a cutting blade; Forming a semiconductor package having a semiconductor chip, a part of the wiring board, and a part of the sealing portion, wherein in the cutting step, the rotation axis of the cutting blade is And the cutting is advanced by the side of the edge of the cutting blade that cuts from the back surface of the wiring substrate toward the main surface.

さらに、本発明の半導体装置の製造方法は、樹脂によって形成されており、主面と、前記主面の反対側の裏面と、ダイシングラインで規定された前記主面の複数の領域と、前記複数の領域のそれぞれの上に形成された複数の電極とを有する配線基板を準備する工程と、主面と、前記主面の反対側の裏面と、前記主面上に形成された複数の電極とをそれぞれが有する複数の半導体チップを準備する工程と、前記複数の領域に前記複数の半導体チップをそれぞれ搭載する工程と、前記複数の半導体チップの電極と、対応する領域上の電極とを導電体を介して電気的に接続する工程と、トランスファーモールドによって形成された樹脂からなる封止部によって、前記複数の半導体チップと、前記複数の領域を封止する工程と、前記配線基板と前記封止部とを、前記ダイシングラインに沿って、切断用のブレードによって切断し、それぞれが前記複数の半導体チップのうちの一部と、前記配線基板の一部と、前記封止部の一部を持つ複数の半導体パッケージに分割する工程とを有しており、前記切断工程において、前記切断は、前記切断用のブレードによる切断が進行する側において、前記切断用のブレードのエッジが前記配線基板を封止部側に押し付けるように回転、進入、進行するように行われるものである。   Further, in the method of manufacturing a semiconductor device according to the present invention, the semiconductor device is formed of a resin, and has a main surface, a back surface opposite to the main surface, a plurality of regions of the main surface defined by dicing lines, Preparing a wiring substrate having a plurality of electrodes formed on each of the regions, a main surface, a back surface opposite to the main surface, and a plurality of electrodes formed on the main surface. Preparing a plurality of semiconductor chips each having: a step of mounting each of the plurality of semiconductor chips in the plurality of regions; and electrically connecting the electrodes of the plurality of semiconductor chips and the electrodes on the corresponding regions with a conductor. A step of electrically connecting the wiring board, a step of sealing the plurality of semiconductor chips and the plurality of regions by a sealing portion made of resin formed by transfer molding, Part, along the dicing line, is cut by a cutting blade, each having a part of the plurality of semiconductor chips, a part of the wiring board, and a part of the sealing part. Dividing the semiconductor device into a plurality of semiconductor packages, and in the cutting step, the edge of the cutting blade seals the wiring board on the side where the cutting by the cutting blade proceeds. The rotation, the approach, and the advance are performed so as to be pressed against the stop portion side.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。   The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.

（１）．半導体装置において薄膜配線基板の周縁部に切り欠き部が形成され、この切り欠き部に封止部の封止端部が配置されることにより、一括モールド後のダイシング時に、ブレードが主にモールド樹脂を切断することになる。したがって、ダイシング時のモールド樹脂−薄膜配線基板間剥離を防止することができ、半導体装置の品質向上を図ることができる。   (1). In a semiconductor device, a notch is formed at a peripheral portion of a thin film wiring board, and a sealing end portion of a sealing portion is arranged in the notch. Will be cut. Therefore, peeling between the mold resin and the thin film wiring substrate during dicing can be prevented, and the quality of the semiconductor device can be improved.

（２）．薄膜配線基板の角部に切り欠き部が形成され、この切り欠き部に封止部の封止端部が配置されることにより、ダイシング時に基板剥離が発生し易い角部においてブレードがモールド樹脂のみを切断することになる。したがって、ダイシング時の角部におけるモールド樹脂−薄膜配線基板間剥離の発生を無くすことができ、その結果、半導体装置の品質向上を図ることができる。   (2). A notch is formed at the corner of the thin film wiring board, and the sealing end of the sealing portion is arranged at the notch, so that the blade is formed of only the mold resin at the corner where the substrate is likely to peel during dicing. Will be cut. Therefore, it is possible to eliminate the occurrence of peeling between the mold resin and the thin film wiring substrate at the corners during dicing, and as a result, it is possible to improve the quality of the semiconductor device.

（３）．半導体装置の製造において、モールド樹脂の硬化収縮に追従して変形可能な複数の薄膜配線基板を有した多数個取り基板を用い、ダイシング時にダウンカット方式でデバイス領域単位に分割することにより、ダイシング時のモールド樹脂−薄膜配線基板間剥離を防止することができる。その結果、半導体装置の品質向上を図ることができる。   (3). In the manufacture of semiconductor devices, a multi-cavity substrate having a plurality of thin film wiring substrates that can be deformed following the curing shrinkage of the mold resin is used. Of the thin film wiring board can be prevented. As a result, the quality of the semiconductor device can be improved.

（４）．半導体装置において薄膜配線基板の周縁部に切り欠き部が形成され、かつこの切り欠き部に封止部の封止端部が配置されるとともに、薄膜配線基板の周縁部に凹部または凸部の少なくとも一方が形成されてこれと封止端部とが接合していることにより、封止端部と薄膜配線基板の接合力を高めることができ、かつ基板剥離が発生した際に前記凹部または凸部によって応力を分散することができる。これにより、基板剥離の進行を抑えることができる。したがって、ワイヤと薄膜配線基板の電極との接合部へのダメージを無くすことができ、その結果、半導体装置の品質向上を図ることができる。   (4). In the semiconductor device, a notch is formed in a peripheral portion of the thin film wiring substrate, and a sealing end of the sealing portion is disposed in the notch, and at least a concave portion or a convex portion is formed in the peripheral portion of the thin film wiring substrate. By forming one of them and joining the sealing end with the sealing end, it is possible to increase the bonding force between the sealing end and the thin film wiring board, and when the substrate peels off, the concave or convex portion is formed. Can disperse the stress. Thereby, the progress of the substrate peeling can be suppressed. Therefore, damage to the joint between the wire and the electrode of the thin film wiring board can be eliminated, and as a result, the quality of the semiconductor device can be improved.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted.

（実施の形態）
図１は本発明の実施の形態の半導体装置（ＣＳＰ）の構造の一例を示す図であり、（ａ）は側面図、（ｂ）は底面図、図２は図１（ｂ）のＡ−Ａ線に沿う断面の構造を示す断面図、図３は図１に示すＣＳＰの製造に用いられる多数個取り基板の構造の一例を示す拡大部分平面図、図４は図３のＢ部に示す給電ラインの樹脂封止後の構造を示す拡大部分平面図であり、（ａ）は本実施の形態の給電ラインの図、（ｂ）は変形例の給電ラインの図、図５はダイボンディング状態の一例を示す断面図、図６はワイヤボンディング状態の一例を示す断面図、図７は一括モールド状態の一例を示す断面図、図８はボール付け状態の一例を示す断面図、図９はダイシング状態の一例を示す断面図、図１０はダイシングによって個片化されたＣＳＰの構造の一例を示す側面図、図１１は本発明の実施の形態の半導体装置（ＣＳＰ）の製造方法におけるダイシング方法の一例を示す図であり、（ａ）は多数個取り基板におけるダイシングラインを示す部分平面図、（ｂ）はダウンカット方式を示す図、（ｃ）は（ｂ）のＣ部を示す拡大部分側面図、（ｄ）はアッパーカット方式を示す図、（ｅ）は（ｄ）のＣ部を示す拡大部分側面図、図１２は図１１に示すダイシングにおけるブレードの移動軌跡の一例を示す図であり、（ａ）は１段階めを示す部分平面図、（ｂ）は２段階めを示す部分平面図、図１３は図１に示すＣＳＰの反り許容範囲の一例を示す側面図、図１４（ａ) は変形例の多数個取り基板の構造を示す部分平面図、（ｂ）は（ａ）のＤ部を示す拡大部分平面図、図１５（ａ) は変形例の多数個取り基板の構造を示す部分平面図、（ｂ）は（ａ）のＥ−Ｅ線に沿う拡大断面図、図１６は変形例のＣＳＰの構造を示す図であり、（ａ）は側面図、（ｂ）は底面図、図１７はＣＳＰの構造を示す図であり、（ａ）は底面図、（ｂ）は（ａ）のＦ−Ｆ線に沿う断面図、図１８は図１７（ｂ）に示すＧ部の構造を示す拡大部分断面図であり、（ａ）は凸部の構造を示す図、（ｂ）は凹部の構造を示す図、図１９はボール付け状態の変形例を示す平面図、図２０は図１９に示すボール付け状態の変形例を示す図であり、（ａ）は図１９のＡ−Ａ線に沿う断面図、（ｂ）は図１９のＢ−Ｂ線に沿う断面図、図２１は本発明の実施の形態の半導体装置（ＣＳＰ）を実装基板上に実装した側面図である。 (Embodiment)
1A and 1B show an example of the structure of a semiconductor device (CSP) according to an embodiment of the present invention. FIG. 1A is a side view, FIG. 1B is a bottom view, and FIG. FIG. 3 is an enlarged partial plan view showing an example of the structure of a multi-piece substrate used for manufacturing the CSP shown in FIG. 1, and FIG. It is an enlarged partial plan view showing the structure of the power supply line after resin sealing, (a) is a view of the power supply line of the present embodiment, (b) is a view of the power supply line of the modified example, and FIG. 5 is a die bonding state. 6 is a cross-sectional view showing an example of a wire bonding state, FIG. 7 is a cross-sectional view showing an example of a collectively molded state, FIG. 8 is a cross-sectional view showing an example of a ball-attached state, and FIG. 9 is dicing. FIG. 10 is a cross-sectional view showing an example of a state, and FIG. FIG. 11 is a side view showing an example, and FIG. 11 is a view showing an example of a dicing method in a method of manufacturing a semiconductor device (CSP) according to an embodiment of the present invention. FIG. 1B is a diagram showing a down-cut method, FIG. 2C is an enlarged partial side view showing a portion C of FIG. 2B, FIG. 2D is a diagram showing an upper-cut method, and FIG. FIG. 12 is a view showing an example of the movement locus of the blade in the dicing shown in FIG. 11; FIG. 12A is a partial plan view showing the first step; FIG. 13 is a side view showing an example of a warp allowable range of the CSP shown in FIG. 1, FIG. 14A is a partial plan view showing a structure of a multi-cavity substrate according to a modification, and FIG. 15A is an enlarged partial plan view showing a portion D, and FIG. FIG. 16B is a partial plan view showing the structure of the individual substrate, FIG. 16B is an enlarged sectional view taken along line EE in FIG. 16A, FIG. 16 is a diagram showing the structure of a CSP of a modified example, and FIG. , (B) is a bottom view, FIG. 17 is a view showing the structure of the CSP, (a) is a bottom view, (b) is a cross-sectional view taken along line FF of (a), and FIG. It is an expanded partial sectional view which shows the structure of G part shown to b), (a) is a figure which shows the structure of a convex part, (b) is a figure which shows the structure of a recessed part, FIG. 19: shows the modification of the ball attachment state. FIG. 20 is a diagram showing a modification of the ball-attached state shown in FIG. 19, wherein FIG. 20A is a cross-sectional view taken along line AA of FIG. 19, and FIG. 20B is a line BB of FIG. 21 is a side view of the semiconductor device (CSP) according to the embodiment of the present invention mounted on a mounting substrate.

図１、図２に示す本実施の形態の半導体装置は、半導体チップ１を支持する薄膜配線基板がフィルム基板２であり、ここでは、このフィルム基板２のチップ支持面２ａ側において半導体チップ１がモールドによって樹脂封止されたチップサイズもしくはそれより若干大きい程度の半導体パッケージであるＣＳＰ９を取り上げて説明する。   In the semiconductor device of the present embodiment shown in FIGS. 1 and 2, the thin film wiring substrate supporting the semiconductor chip 1 is a film substrate 2, and here, the semiconductor chip 1 is mounted on the chip supporting surface 2a side of the film substrate 2. The CSP 9 which is a semiconductor package of a chip size or slightly larger than a chip size sealed with a resin by a mold will be described.

また、フィルム基板２のチップ支持面２ａと反対側の面（以降、裏面２ｂという）には、図１（ａ),（ｂ）に示すように、外部端子として複数の半田ボール（バンプ電極）３がマトリクス配置で設けられており、このような構造の半導体装置をエリアアレイタイプの半導体装置と呼ぶ。   As shown in FIGS. 1A and 1B, a plurality of solder balls (bump electrodes) are provided on the surface of the film substrate 2 opposite to the chip supporting surface 2a (hereinafter referred to as a back surface 2b) as external terminals. 3 are provided in a matrix arrangement, and a semiconductor device having such a structure is called an area array type semiconductor device.

なお、本実施の形態のＣＳＰ９は、図３に示すような多数個取り基板７を用いて複数のデバイス領域７ｃを一括に覆う状態で樹脂モールドし（以降、これを一括モールドという）、これによって形成された図７に示す一括モールド部８を、モールド後にダイシングして個片化したものである。   The CSP 9 of the present embodiment performs resin molding using the multi-piece substrate 7 as shown in FIG. 3 so as to collectively cover a plurality of device regions 7c (hereinafter referred to as collective molding). The formed collective mold section 8 shown in FIG. 7 is diced into individual pieces after molding.

また、フィルム基板２は、ＣＳＰ９の薄形化、モールド樹脂との密着性、耐熱性および耐吸湿性などを考慮したものが好ましく、例えば、ポリイミドテープなどからなる薄膜の配線基板である。   Further, the film substrate 2 is preferably one in which the thickness of the CSP 9 is reduced, adhesion with a mold resin, heat resistance, moisture absorption resistance, and the like are taken into consideration. For example, the film substrate 2 is a thin film wiring substrate made of a polyimide tape or the like.

したがって、フィルム基板２は、モールド樹脂の硬化収縮に追従して変形可能な可撓性を有したフレキシブルなものであり、製造時にパッケージ内で発生する内部応力を緩和可能なものである。   Therefore, the film substrate 2 is flexible with flexibility that can be deformed following the curing shrinkage of the mold resin, and can relieve internal stress generated in the package during manufacturing.

これにより、フィルム基板２は、ＣＳＰ９における所定量の反り（図１３に示すＬ）を許容するものである。   Thus, the film substrate 2 allows a predetermined amount of warpage (L shown in FIG. 13) in the CSP 9.

本実施の形態のＣＳＰ９の構造を説明すると、半導体チップ１を支持し、かつ周縁部の４つの角部に図１（ｂ）に示す円弧状の切り欠き部２ｄが形成されたフィルム基板２と、図２に示す半導体チップ１の表面電極であるパッド１ａとこれに対応するフィルム基板２の接続端子２ｃとを接続するワイヤ（導通部材）４と、モールド樹脂からなるとともに半導体チップ１およびワイヤ４を樹脂封止し、かつフィルム基板２のチップ支持面２ａに形成される封止本体部６ａとフィルム基板２の切り欠き部２ｄに配置される封止端部６ｂとを有する封止部６と、フィルム基板２の裏面２ｂに外部端子としてマトリクス配置で設けられた複数のバンプ電極である半田ボール３とから構成されている。   The structure of the CSP 9 according to the present embodiment will be described. The film substrate 2 supports the semiconductor chip 1 and has an arc-shaped notch 2d shown in FIG. 2, a wire (conductive member) 4 for connecting a pad 1a which is a surface electrode of the semiconductor chip 1 and a corresponding connection terminal 2c of the film substrate 2 with the semiconductor chip 1 and the wire 4 And a sealing portion 6 having a sealing body portion 6a formed on the chip supporting surface 2a of the film substrate 2 and a sealing end portion 6b disposed on the cutout portion 2d of the film substrate 2. And solder balls 3 as a plurality of bump electrodes provided on the back surface 2b of the film substrate 2 as external terminals in a matrix arrangement.

したがって、フィルム基板２は、図１（ｂ）に示すように、その裏面２ｂが露出するとともに、裏面２ｂの４つの角部の円弧状の切り欠き部２ｄに封止端部６ｂが接合した状態で配置されて露出している。   Therefore, as shown in FIG. 1B, the back surface 2b of the film substrate 2 is exposed, and the sealing end 6b is joined to the arc-shaped notch 2d at the four corners of the back surface 2b. It is arranged and exposed.

これにより、一括モールドによって図７に示す一括モールド部８を形成した後のダイシング時に、多数個取り基板７のそれぞれのデバイス領域７ｃの角部にはモールド樹脂からなる封止端部６ｂしか存在しないため、図９に示すブレード１０によって前記角部でモールド樹脂のみを切断することとなり、かつ、フレキシブルなフィルム基板２が反ることによって内部応力は発生しないため、したがって、フィルム基板２の封止部６からの剥離である基板剥離の発生を無くすことができる。   As a result, at the time of dicing after the collective molding section 8 shown in FIG. 7 is formed by the collective molding, only the sealing end 6b made of the molding resin is present at the corner of each device region 7c of the multi-piece substrate 7. Therefore, only the mold resin is cut at the corners by the blade 10 shown in FIG. 9, and since the flexible film substrate 2 is not warped, no internal stress is generated. The occurrence of substrate peeling, which is peeling from substrate 6, can be eliminated.

なお、一括モールドに用いられるモールド樹脂は、例えば、熱硬化性のエポキシ樹脂などであり、封止本体部６ａと封止端部６ｂとは一体となってモールド時に封止部６として形成される。   The molding resin used for the batch molding is, for example, a thermosetting epoxy resin, and the sealing body 6a and the sealing end 6b are integrally formed as the sealing portion 6 during molding. .

また、半導体チップ１は、例えば、シリコンなどによって形成され、かつその主面１ｂに半導体集積回路が形成されるとともに、主面１ｂの周縁部には表面電極である複数のパッド１ａが形成されている。   The semiconductor chip 1 is formed of, for example, silicon or the like, has a main surface 1b on which a semiconductor integrated circuit is formed, and has a plurality of pads 1a serving as surface electrodes formed on a peripheral portion of the main surface 1b. I have.

なお、図２に示すように、半導体チップ１は、エポキシ系の接着材などのダイボンド材５によってフィルム基板２のチップ支持面２ａのほぼ中央付近に固着されている。   As shown in FIG. 2, the semiconductor chip 1 is fixed to the vicinity of the center of the chip supporting surface 2a of the film substrate 2 by a die bonding material 5 such as an epoxy adhesive.

また、ワイヤボンディングによって接続されたワイヤ４は、例えば、金線などであり、半導体チップ１のパッド１ａとこれに対応するフィルム基板２の接続端子２ｃとを接続している。   The wire 4 connected by wire bonding is, for example, a gold wire, and connects the pad 1a of the semiconductor chip 1 and the corresponding connection terminal 2c of the film substrate 2.

さらに、フィルム基板２の接続端子２ｃに導通して接続された外部端子である複数の半田ボール３がフィルム基板２の裏面２ｂにマトリクス配置で設けられており、したがって、半導体チップ１のパッド１ａとこれに対応する外部端子である半田ボール３とがワイヤ４および接続端子２ｃさらに基板内配線を介して接続されている。   Further, a plurality of solder balls 3, which are external terminals electrically connected to the connection terminals 2c of the film substrate 2, are provided on the back surface 2b of the film substrate 2 in a matrix arrangement. Corresponding external terminals, ie, solder balls 3, are connected via wires 4, connection terminals 2 c, and wiring in the substrate.

なお、フィルム基板２の角部の円弧状にカットされて形成された切り欠き部２ｄは、図３に示す多数個取り基板７において、四角形の各デバイス領域７ｃのそれぞれの角部に円形の貫通孔７ｅが形成され、一括モールド後のダイシング時に、この貫通孔７ｅに沿って切断を行ったことにより形成されたものである。   The notch 2d formed by cutting the corner of the film substrate 2 into an arc shape is formed in the multi-piece substrate 7 shown in FIG. Holes 7e are formed and formed by cutting along the through holes 7e during dicing after batch molding.

次に、本実施の形態の半導体装置であるＣＳＰ９の製造方法について説明する。   Next, a method for manufacturing the CSP 9, which is the semiconductor device of the present embodiment, will be described.

なお、本実施の形態のＣＳＰ９の製造方法は、複数のフィルム基板２がマトリクス配置で繋がって形成された図３に示す多数個取り基板７を用い、区画形成された複数のデバイス領域であるデバイス領域７ｃを一括に覆う状態で樹脂モールドして、その後、ダイシングによって個片化してＣＳＰ９を製造するものである。   Note that the method of manufacturing the CSP 9 according to the present embodiment uses a multi-cavity substrate 7 shown in FIG. 3 in which a plurality of film substrates 2 are connected in a matrix arrangement to form a plurality of device regions partitioned and formed. The CSP 9 is manufactured by resin molding in a state where the region 7c is collectively covered, and then singulated by dicing.

また、フィルム基板２は、モールド樹脂の硬化収縮に追従して変形可能な薄膜の配線基板である。   The film substrate 2 is a thin-film wiring substrate that can be deformed following the curing shrinkage of the mold resin.

まず、主面１ｂに所望の半導体集積回路が形成された半導体チップ１を準備する。   First, a semiconductor chip 1 having a desired semiconductor integrated circuit formed on the main surface 1b is prepared.

一方、図３に示す多数個取り基板７を準備する。ここで、多数個取り基板７は、それぞれのデバイス領域７ｃに対応してある纏まった数（本実施の形態では９個であるが、その数は特に限定されるものではない）の薄膜配線基板であるフィルム基板２がマトリクス配置で区画形成されたフィルムベース基板７ｂと、このフィルムベース基板７ｂを支持するフレーム枠部７ａとからなる。   On the other hand, a multi-piece substrate 7 shown in FIG. 3 is prepared. Here, the multiple-piece substrate 7 has a total number of thin-film wiring boards corresponding to each device region 7c (the number is not particularly limited, but is nine in this embodiment). A film base substrate 7b in which the film substrate 2 is partitioned in a matrix arrangement, and a frame 7a supporting the film base substrate 7b.

つまり、本実施の形態の多数個取り基板７は、銅などからなるフレーム枠部７ａに、それぞれに９つのフィルム基板２が３行×３列のマトリクス配置でダイシングライン（区画ライン）７ｄによって区画形成された複数のフィルムベース基板７ｂが貼り付けられたものであり、多数個取り基板７においてこのフィルムベース基板７ｂごとに一括モールドが行われてそれぞれのフィルムベース基板７ｂに対応した図７に示す一括モールド部８が形成される。   In other words, the multi-piece substrate 7 of the present embodiment is configured such that nine film substrates 2 are divided by dicing lines (partition lines) 7d in a matrix arrangement of 3 rows × 3 columns in a frame section 7a made of copper or the like. A plurality of formed film base substrates 7b are adhered, and collective molding is performed for each of the film base substrates 7b in the multi-cavity substrate 7 as shown in FIG. 7 corresponding to each film base substrate 7b. A collective molding section 8 is formed.

なお、フィルムベース基板７ｂは、例えば、薄膜のポリイミドテープなどによって形成されており、したがって、十分なフレキシブル性を有しているため、製造の際に発生する所望の反りを許容するものである。   The film base substrate 7b is formed of, for example, a thin polyimide tape or the like, and therefore has sufficient flexibility, so that a desired warpage generated at the time of manufacturing is allowed.

また、フィルムベース基板７ｂにおいて、区画形成された四角形のデバイス領域７ｃである各フィルム基板２のそれぞれの角部には、円形の貫通孔７ｅが形成されており、さらに、この貫通孔７ｅには、図４（ａ）に示すように、給電ライン７ｇが十字形に露出している。   In the film base substrate 7b, a circular through-hole 7e is formed at each corner of each film substrate 2 which is a rectangular device region 7c which is defined and formed. As shown in FIG. 4A, the power supply line 7g is exposed in a cross shape.

なお、給電ライン７ｇは、フィルムベース基板７ｂ製造時の配線めっき時に通電が行われる銅配線からなるものであり、フィルム基板２の配線パターンに対してめっき形成終了後は不必要となるものであり、図４（ａ）に示す給電ライン７ｇの場合、図３に示すダイシングライン７ｄに沿って形成されているため、一括モールド後のダイシング時に切断除去される。   The power supply line 7g is made of copper wiring that is energized at the time of wiring plating at the time of manufacturing the film base substrate 7b, and becomes unnecessary after plating of the wiring pattern of the film substrate 2 is completed. In the case of the power supply line 7g shown in FIG. 4A, since it is formed along the dicing line 7d shown in FIG. 3, it is cut and removed during dicing after batch molding.

また、図４（ａ）に示す給電ライン７ｇの場合、一括モールド時に、フィルムベース基板７ｂの貫通孔７ｅにおける十字形の給電ライン７ｇ周囲の隙間から貫通孔７ｅにモールド樹脂が入り込み、貫通孔７ｅにも封止部６が形成され、したがって、ダイシングによって個片化された際に、この封止部６が封止端部６ｂとなる。   In the case of the power supply line 7g shown in FIG. 4A, at the time of collective molding, the molding resin enters the through-hole 7e from a gap around the cross-shaped power supply line 7g in the through-hole 7e of the film base substrate 7b, and the through-hole 7e Also, the sealing portion 6 is formed, and therefore, when individualized by dicing, this sealing portion 6 becomes a sealing end 6b.

なお、図４（ｂ）は、給電ライン７ｇの変形例の形状を示すものであり、貫通孔７ｅの周囲にこれと少し距離をおいて円弧状の給電ライン７ｇを形成したものである。   FIG. 4B shows the shape of a modified example of the power supply line 7g, in which an arc-shaped power supply line 7g is formed around the through hole 7e at a slight distance therefrom.

図４（ｂ）に示す変形例の給電ライン７ｇの場合、この給電ライン７ｇが貫通孔７ｅには配置されないため、一括モールド時に、貫通孔７ｅにはモールド樹脂のみが入り込んでそこに封止部６が形成され、ダイシングによって個片化された際に、この封止部６が封止端部６ｂとなる。したがって、個片化されたＣＳＰ９においてその角部には貫通孔７ｅで硬化したモールド樹脂の一部が封止端部６ｂとして形成されるが、その僅かに内側に円弧状の給電ライン７ｇのみが残留することになる。   In the case of the power supply line 7g of the modification shown in FIG. 4B, since the power supply line 7g is not arranged in the through-hole 7e, only the molding resin enters the through-hole 7e during the batch molding, and the sealing portion 6 is formed, and when it is singulated by dicing, the sealing portion 6 becomes a sealing end 6b. Therefore, in the individualized CSP 9, a part of the mold resin cured by the through hole 7e is formed as a sealing end 6b at the corner thereof, but only the arc-shaped power supply line 7g is provided slightly inside thereof. Will remain.

このように、貫通孔７ｅの周囲に円弧状の給電ライン７ｇを配置した場合には、円弧状の給電ライン７ｇと貫通孔７ｅとの間の領域に、フィルム基板２と封止部６が直接接着する接着力が強い樹脂−樹脂接着領域を確保することができるため、ダイシングライン７ｄと、貫通孔７ｅの端部が交差する部分に給電ライン７ｇが配置され、樹脂−金属−樹脂接着が形成される図４（ａ）の場合と比較して、基板剥がれの耐性はより向上している。   As described above, when the arc-shaped power supply line 7g is arranged around the through-hole 7e, the film substrate 2 and the sealing portion 6 are directly connected to the region between the arc-shaped power supply line 7g and the through-hole 7e. Since a resin-resin bonding area having a strong bonding strength can be secured, a power supply line 7g is arranged at a portion where the dicing line 7d and the end of the through hole 7e intersect, thereby forming a resin-metal-resin bond. 4A, the resistance of the substrate to peeling is further improved.

なお、給電ライン７ｇは、図１９に示すように、電解メッキ給電用電極７ｊと接続している。   The power supply line 7g is connected to the electrolytic plating power supply electrode 7j as shown in FIG.

また、フィルムベース基板７ｂにおいて、それぞれのデバイス領域７ｃには、図２に示す半田ボール３を搭載可能な複数のバンプランド７ｆがマトリクス配置で設けられている。   In the film base substrate 7b, a plurality of bump lands 7f on which the solder balls 3 shown in FIG. 2 can be mounted are provided in a matrix arrangement in each device region 7c.

続いて、多数個取り基板７におけるフィルムベース基板７ｂの各デバイス領域７ｃを有するフィルム基板２のほぼ中央部に図２に示すダイボンド材５を塗布し、図５に示す半導体チップ１の搭載であるダイボンディング（チップマウントともいう）を行う。   Subsequently, the die bonding material 5 shown in FIG. 2 is applied to substantially the center of the film substrate 2 having the respective device regions 7c of the film base substrate 7b in the multi-piece substrate 7, and the semiconductor chip 1 shown in FIG. 5 is mounted. Die bonding (also called chip mounting) is performed.

ここでは、ダイボンド材５上に半導体チップ１を載置し、加熱などを行って、ダイボンド材５と半導体チップ１の裏面１ｃとを接合する。   Here, the semiconductor chip 1 is placed on the die bonding material 5 and heating or the like is performed to join the die bonding material 5 to the back surface 1c of the semiconductor chip 1.

その後、半導体チップ１の主面１ｂの周縁部に設けられた表面電極であるパッド１ａ（図２参照）と、これに対応するフィルム基板２に形成された図２に示す接続端子２ｃ（電極）とを、図６に示すように、金線などのワイヤ４（導通部材）を用いたワイヤボンディングによって接続する。   Thereafter, a pad 1a (see FIG. 2) which is a surface electrode provided on a peripheral portion of the main surface 1b of the semiconductor chip 1 and a corresponding connection terminal 2c (electrode) formed on the film substrate 2 shown in FIG. Are connected by wire bonding using a wire 4 (conductive member) such as a gold wire as shown in FIG.

ワイヤボンディング後、トランスファーモールドの一括モールドによる樹脂封止を行って図７に示す一括モールド部８を形成する。   After wire bonding, resin encapsulation is performed by transfer molding batch molding to form a batch molding portion 8 shown in FIG.

すなわち、多数個取り基板７のフィルム基板２のチップ支持面２ａ側において、図３に示す複数のデバイス領域７ｃを一括に覆う状態でモールド樹脂を硬化させて一括モールド部８を形成して、半導体チップ１とワイヤ４を樹脂封止する。   That is, on the chip supporting surface 2a side of the film substrate 2 of the multi-piece substrate 7, the molding resin is cured in such a manner as to collectively cover the plurality of device regions 7c shown in FIG. The chip 1 and the wires 4 are sealed with resin.

なお、前記モールド樹脂として、例えば、エポキシ系の熱硬化性樹脂などを用いる。   As the mold resin, for example, an epoxy-based thermosetting resin is used.

モールドの際には、まず、図３に示す多数個取り基板７をモールド金型にセットし、前記モールド金型のキャビティに前記モールド樹脂を供給して前記キャビティ内に前記モールド樹脂を充填させる。   At the time of molding, first, the multi-piece substrate 7 shown in FIG. 3 is set in a mold, and the mold resin is supplied to the cavity of the mold to fill the cavity with the mold resin.

その際、多数個取り基板７の各デバイス領域７ｃの角部に設けられた貫通孔７ｅに前記モールド樹脂が入り込み、図４に示すように貫通孔７ｅ内にも封止部６を形成する。   At this time, the molding resin enters the through holes 7e provided at the corners of each device region 7c of the multi-piece substrate 7, and the sealing portion 6 is formed in the through holes 7e as shown in FIG.

これにより、多数個取り基板７のフィルム基板２の裏面２ｂ側においては、貫通孔７ｅに形成された封止部６が露出した状態となる。   Thereby, on the back surface 2b side of the film substrate 2 of the multi-cavity substrate 7, the sealing portion 6 formed in the through hole 7e is exposed.

なお、貫通孔７ｅにモールド樹脂による封止部６が形成されることにより、モールド樹脂とフィルム基板２との接合力を高めることができる。   In addition, since the sealing portion 6 made of the mold resin is formed in the through hole 7e, the joining force between the mold resin and the film substrate 2 can be increased.

その後、図８に示すように、多数個取り基板７の各フィルム基板２の裏面２ｂに外部端子である半田ボール３を取り付ける。   Thereafter, as shown in FIG. 8, solder balls 3 as external terminals are attached to the back surface 2b of each film substrate 2 of the multi-piece substrate 7.

すなわち、図３に示す各フィルム基板２のバンプランド７ｆに半田ボール３を、例えば、転写法などによって取り付ける。   That is, the solder balls 3 are attached to the bump lands 7f of each film substrate 2 shown in FIG. 3 by, for example, a transfer method.

なお、半田ボール３の取り付けについては、一括モールド後のダイシング前に行ってもよいし、あるいは、ダイシング後に行ってもよい。   Note that the solder balls 3 may be attached before the dicing after the collective molding or after the dicing.

ダイシング前に半田ボール付けを行う手順によれば、複数のバンプランド７ｆに対して一括して半田ボール付けできるため、半田ボール付け工程の時間短縮を図ることができるとともに、ダイシング前に半田ボール付けを行うため、バンプランド７ｆが汚れることを防止でき、その結果、バンプランド７ｆと半田ボール３との接合部に異物が混入することを防止できる。   According to the procedure of soldering before dicing, solder balls can be collectively applied to a plurality of bump lands 7f, so that the time of the solder ball attaching process can be shortened and the solder ball attaching before dicing can be performed. Therefore, it is possible to prevent the bump land 7f from being contaminated, and as a result, it is possible to prevent foreign matter from entering the joint between the bump land 7f and the solder ball 3.

一方、ダイシング後に半田ボール付けを行う場合には、一括モールド後、多数個取り基板７の裏面２ｂに、例えば、フィルムシートなどを貼り付け、バンプランド７ｆを汚さないようにしてダイシングを行い、その後、前記フィルムシートを剥がして前記転写法などによって半田ボール付けを行う。   On the other hand, in the case of performing solder ball attachment after dicing, after collective molding, for example, a film sheet or the like is attached to the back surface 2b of the multi-piece substrate 7, and dicing is performed so as not to stain the bump land 7f. Then, the film sheet is peeled off, and solder balls are attached by the transfer method or the like.

したがって、ダイシング後に半田ボール付けを行う手順によれば、半田ボール３が汚れないため、半田ボール３取り付け後のボール洗浄工程を削除または簡略化できる。   Therefore, according to the procedure of performing solder ball attachment after dicing, since the solder balls 3 are not stained, the ball cleaning step after the solder balls 3 are attached can be eliminated or simplified.

その後、図９に示すように、ダイシング工程において多数個取り基板７のフィルム基板２の裏面２ｂ側を上方に向けて一括モールド部８をブレード１０によって切断して個片化を行う。   Thereafter, as shown in FIG. 9, in the dicing process, the collectively molded portion 8 is cut by the blade 10 with the back surface 2 b side of the film substrate 2 of the multi-piece substrate 7 facing upward to be separated into individual pieces.

なお、ダイシングの際には、図１１（ｂ),（ｃ）に示すように、多数個取り基板７の表裏面のうち、一括モールド部８側からではなく、多数個取り基板７のフィルム基板２の裏面２ｂ側から切断用のブレード１０を進入させてダウンカット方式でデバイス領域７ｃ（図３参照）単位に多数個取り基板７を分割する（個片化する）ことが好ましい。   At the time of dicing, as shown in FIGS. 11B and 11C, the film substrate of the multi-piece substrate 7 is not used on the front and back surfaces of the multi-piece board 7 but from the collective molding portion 8 side. It is preferable that the multi-cavity substrate 7 is divided (individualized) into the device region 7c (see FIG. 3) by the down-cut method by entering the cutting blade 10 from the back surface 2b side of 2.

また、ブレード１０の切断中の移動は、フィルムベース基板７ｂの区画ラインであるダイシングライン７ｄに沿い、かつデバイス領域７ｃの角部に設けられた貫通孔７ｅを通過させて行う。   The movement of the blade 10 during cutting is performed along a dicing line 7d, which is a division line of the film base substrate 7b, and through a through hole 7e provided at a corner of the device region 7c.

ここで、前記ダウンカット方式は、図１１（ｂ）中、ブレード１０が上から下に向かって移動する場合であり、ブレード１０の回転方向（Ｐ）と進入側と進行方向（Ｑ）とが、多数個取り基板７のフィルムベース基板７ｂを一括モールド部８側に押し付けるようにブレード１０を回転・進入・進行させて切断する方式である。   Here, the downcut method is a case where the blade 10 moves from top to bottom in FIG. 11B, and the rotation direction (P) of the blade 10 and the approach side and the traveling direction (Q) are different. In this method, the blade 10 is rotated / entered / progressed so as to press the film base substrate 7b of the multi-cavity substrate 7 toward the collective molding section 8 and cut.

したがって、前記ダウンカット方式の反対であるアッパーカット方式は、図１１（ｄ),（ｅ）中、多数個取り基板７のフィルムベース基板７ｂを一括モールド部８側と反対側にはね上げるようにブレード１０を回転・進入・進行させて切断する方式である。   Therefore, the upper cut method, which is the opposite of the down cut method, is such that the film base substrate 7b of the multi-piece substrate 7 is flipped up to the side opposite to the collective molding section 8 in FIGS. In this method, the blade 10 is rotated, entered, advanced, and cut.

なお、図１１（ａ）に示すように、フィルムベース基板７ｂのダイシングライン７ｄに沿って前記ダウンカット方式で切断を行うことにより、ダイシング時の基板剥離すなわちフィルム基板２と封止部６（一括モールド部８）との剥離を防止できる。   In addition, as shown in FIG. 11A, by performing cutting by the down-cut method along the dicing line 7d of the film base substrate 7b, the substrate is peeled during dicing, that is, the film substrate 2 and the sealing portion 6 (collectively). Separation from the mold portion 8) can be prevented.

また、ブレード１０の切断中の移動を、ダイシングライン７ｄに沿うとともにデバイス領域７ｃの角部に設けられた貫通孔７ｅに通過させて行うことにより、図４に示す給電ライン７ｇを除去できる。加えて、図１のＣＳＰ９に示すように、フィルム基板２の角部に円弧状の切り欠き部２ｄが形成されるとともに、ＣＳＰ９の周縁部の角部に、フィルム基板２の切り欠き部２ｄと接合し、かつ封止部６と一体になった封止端部６ｂを配置できる。   In addition, the power supply line 7g shown in FIG. 4 can be removed by moving the blade 10 during cutting along the dicing line 7d and passing it through the through hole 7e provided at the corner of the device region 7c. In addition, as shown in the CSP 9 of FIG. 1, an arc-shaped notch 2 d is formed at the corner of the film substrate 2, and the notch 2 d of the film substrate 2 is formed at the corner of the peripheral edge of the CSP 9. The sealing end 6b joined and integrated with the sealing portion 6 can be arranged.

ダイシング終了後、所定の検査を行うことにより、図１０に示すようなＣＳＰ９の製造を完了することができる。   After the dicing is completed, by performing a predetermined inspection, the manufacture of the CSP 9 as shown in FIG. 10 can be completed.

なお、ダイシング前に半田ボール付けを行った場合には、ダイシング後、個片化された状態で半田ボール３の洗浄を行う。   When solder balls are attached before dicing, the solder balls 3 are washed in a state of individual pieces after dicing.

本実施の形態の半導体装置（ＣＳＰ９）およびその製造方法によれば、以下のような作用効果が得られる。   According to the semiconductor device (CSP9) of the present embodiment and the method of manufacturing the same, the following operation and effect can be obtained.

すなわち、図１および図２に示すＣＳＰ９において、フィルム基板２の周縁部の角部に切り欠き部２ｄが形成され、この切り欠き部２ｄに封止部６の封止端部６ｂが配置されることにより、ＣＳＰ９の角部すなわちフィルムベース基板７ｂにおけるデバイス領域７ｃの角部には、封止部６の一部である封止端部６ｂが配置されるため、ダイシング時に基板剥離が発生し易い角部においてブレード１０がフィルムベース基板７ｂを切断することなくモールド樹脂のみを切断することになる（ただし、一部フレーム枠部７ａを切断する箇所もある）。   That is, in the CSP 9 shown in FIGS. 1 and 2, a notch 2 d is formed at a corner of the peripheral edge of the film substrate 2, and the sealing end 6 b of the sealing portion 6 is disposed in the notch 2 d. Since the sealing end 6b, which is a part of the sealing portion 6, is disposed at the corner of the CSP 9, that is, at the corner of the device region 7c in the film base substrate 7b, the substrate is easily peeled during dicing. At the corner, the blade 10 cuts only the mold resin without cutting the film base substrate 7b (however, there are some places where the frame 7a is cut).

したがって、ダイシング時のフィルムベース基板７ｂのデバイス領域７ｃの角部における基板剥離すなわちモールド樹脂−薄膜配線基板間剥離の発生を無くすことができ、その結果、ＣＳＰ９の品質の向上を図ることができる。   Therefore, it is possible to eliminate the occurrence of substrate peeling at the corners of the device region 7c of the film base substrate 7b during dicing, that is, the occurrence of peeling between the mold resin and the thin film wiring substrate, and as a result, the quality of the CSP 9 can be improved.

また、ＣＳＰ９の製造において、モールド樹脂の硬化収縮に追従して変形可能な複数のフィルム基板２を有した多数個取り基板７を用い、ダイシング時に、この一括モールド部８側からではなく多数個取り基板７の裏面２ｂ側から切断用のブレード１０を進入させてダウンカット方式のみでデバイス領域７ｃ単位に分割することにより、フィルム基板２を封止部６に押し付けながら切断することになり、したがって、前記同様、ダイシング時のモールド樹脂−薄膜配線基板間剥離を防止することができる。   In the manufacture of the CSP 9, a multi-cavity substrate 7 having a plurality of film substrates 2 which can be deformed following the curing shrinkage of the mold resin is used. By cutting the blade 10 into the device region 7c unit only by the down-cut method by entering the cutting blade 10 from the back surface 2b side of the substrate 7, the film substrate 2 is cut while being pressed against the sealing portion 6, so that As described above, peeling between the mold resin and the thin-film wiring board during dicing can be prevented.

その結果、ＣＳＰ９の品質と歩留りの向上を図ることができる。   As a result, the quality and yield of the CSP 9 can be improved.

なお、本実施の形態のＣＳＰ９は、半導体チップ１を支持する配線基板として、ポリイミドからなるフレキシブルな薄膜配線基板であるフィルム基板２を用いた場合であり、したがって、フィルム基板２がある許容範囲で反ることを前提としている。   Note that the CSP 9 of the present embodiment is a case where the film substrate 2 which is a flexible thin film wiring substrate made of polyimide is used as the wiring substrate for supporting the semiconductor chip 1, and therefore, the film substrate 2 is within a certain allowable range. It is assumed that it warps.

ここで、図１３を用いて本実施の形態のＣＳＰ９の反りの許容範囲について説明する。   Here, the allowable range of warpage of the CSP 9 according to the present embodiment will be described with reference to FIG.

例えば、半田ボール３の取り付けピッチを0.８ｍｍとし、ボール直径を0.５ｍｍとすると、図１３に示すように、ＣＳＰ９の反りによって発生する最も高い位置の半田ボール３と最も低い位置の半田ボール３との高さの差（Ｌ）の許容値すなわち反り量は、８０μｍ程度である。反り量が８０μｍ以上になると、半田リフロー工程による半導体装置の実装時に、溶融した半田が半田ボール３から離れてしまい、実装基板１２（図２１参照）と半導体装置との電気的な接続が確保されない実装不良を発生させる可能性が高くなるからである。   For example, assuming that the mounting pitch of the solder balls 3 is 0.8 mm and the ball diameter is 0.5 mm, as shown in FIG. 13, the solder ball 3 at the highest position and the solder ball at the lowest position generated by the warpage of the CSP 9. The allowable value of the difference (L) from the height 3, ie, the amount of warpage is about 80 μm. If the warpage is 80 μm or more, the molten solder separates from the solder balls 3 when the semiconductor device is mounted by the solder reflow process, and electrical connection between the mounting board 12 (see FIG. 21) and the semiconductor device cannot be secured. This is because the possibility of causing a mounting defect increases.

すなわち、本実施の形態のＣＳＰ９は、フィルム基板２の反り量としては、半田ボール３の取り付けピッチが0.８ｍｍで、ボール直径が0.５ｍｍの場合、８０μｍ程度までを許容するものである。   That is, the CSP 9 of the present embodiment allows the warpage of the film substrate 2 up to about 80 μm when the mounting pitch of the solder balls 3 is 0.8 mm and the ball diameter is 0.5 mm.

ただし、前記反り量は、半田ボール３の取り付けピッチとボール直径との関係で、種々変わるものである。   However, the amount of warpage changes variously depending on the relationship between the mounting pitch of the solder balls 3 and the ball diameter.

したがって、ＣＳＰ９では、フィルム基板２が反ることが可能であり、かつモールド樹脂の硬化収縮に追従可能であるため、内部応力によるパッケージ剥離は発生しない。   Therefore, in the CSP 9, since the film substrate 2 can warp and follow the curing shrinkage of the mold resin, the package does not peel due to internal stress.

次に、図１２（ａ),（ｂ）に示す変形例のフィルム基板２を用いたＣＳＰ９の製造方法について説明する。   Next, a method of manufacturing the CSP 9 using the film substrate 2 of the modified example shown in FIGS. 12A and 12B will be described.

図１２（ａ),（ｂ）に示す変形例は、デバイス領域７ｃの角部のフィルム基板２に貫通
孔７ｅを有さない場合でも、フィルム基板２の剥離を防止できる方法を示すものである。 The modified example shown in FIGS. 12A and 12B shows a method that can prevent peeling of the film substrate 2 even when the film substrate 2 at the corner of the device region 7c does not have the through hole 7e. .

この変形例におけるフィルム基板２の剥離防止は、図１２（ａ),（ｂ）に示すように、ブレード１０による切断を、多数個取り基板７におけるデバイス領域７ｃの一方の配列方向に平行な方向に切断を行う第１の段階と、前記第１の段階終了後、前記一方の配列方向に直角な方向に切断を行う第２の段階とに分けて切断を行う場合に、少なくとも第２の段階の切断はダウンカット方式によって行うことを限定するものである。   As shown in FIGS. 12A and 12B, in order to prevent the peeling of the film substrate 2 in this modification, the cutting by the blade 10 is performed in a direction parallel to one of the arrangement directions of the device regions 7c in the multi-piece substrate 7. When the cutting is performed in a first step of performing cutting in a direction perpendicular to the one arrangement direction after the first step, and at least a second step of performing cutting in a direction perpendicular to the one arrangement direction, Is limited by the down-cut method.

まず、図１２（ａ）に示す切断の１段階めでは、図中、デバイス領域７ｃ（図３参照）の縦の配列方向に平行な方向にブレード１０を往復移動させ、これにより、ブレード１０の切断最中の移動軌跡１１（ダイシングルート）を多数個取り基板７のフィルムベース基板７ｂに対して一筆書き移動とし、フィルムベース基板７ｂに対して両方向（例えば、図中、上からと下からの両方向）から切断するものである。   First, in the first stage of the cutting shown in FIG. 12A, the blade 10 is reciprocated in a direction parallel to the vertical arrangement direction of the device regions 7c (see FIG. 3) in the figure. The moving trajectory 11 (dicing route) during cutting is moved in a single stroke with respect to the film base substrate 7b of the multi-piece substrate 7, and moved in two directions with respect to the film base substrate 7b (for example, from above and below in the drawing). (In both directions).

すなわち、図１２（ａ）に示すように、１段階めの切断では、ダウンカット方式（Ｄ）とアッパーカット方式（Ｕ）とを交互に行う。   That is, as shown in FIG. 12A, in the first-stage cutting, the down-cut method (D) and the upper-cut method (U) are alternately performed.

これは、第１段階めでの切断においては、比較的基板剥離が発生しにくいため、ダウンカット方式（Ｄ）とアッパーカット方式（Ｕ）とを交互に行うことによって多数個取り基板７とブレード１０との相対的な移動距離を短くし、ダイシングのスループットの向上を図るものである。   This is because, in the cutting at the first stage, the peeling of the substrate is relatively unlikely to occur, so that the multi-cavity substrate 7 and the blade 10 are alternately performed by the downcut method (D) and the uppercut method (U). In this case, the relative moving distance of the dicing is shortened to improve the dicing throughput.

続いて、図１２（ｂ）に示す切断の２段階めでは、図中、デバイス領域７ｃ（図３参照）の横の配列方向に平行な方向にブレード１０を反復移動させ、これにより、ブレード１０の切断最中の移動軌跡１１（ダイシングルート）を多数個取り基板７のフィルムベース基板７ｂに対して一方向移動とし、フィルムベース基板７ｂに対して一方向（例えば、図中、右から左への一方向）から切断するものである。   Subsequently, in the second stage of cutting shown in FIG. 12B, the blade 10 is repeatedly moved in a direction parallel to the arrangement direction next to the device region 7c (see FIG. 3) in the drawing, whereby the blade 10 Is moved in one direction with respect to the film base substrate 7b of the multi-piece substrate 7, and is moved in one direction with respect to the film base substrate 7b (for example, from right to left in the drawing). From one direction).

つまり、まず、フィルムベース基板７ｂに対してブレード１０を右から左に移動させてダウンカットを行い、その後、一度、ブレード１０をフィルムベース基板７ｂから離脱させて再びフィルムベース基板７ｂの右側に配置して、再度、フィルムベース基板７ｂに対してブレード１０を右から左に移動させてダウンカットを行うものであり、このブレード１０の動作を繰り返す。   In other words, first, the blade 10 is moved from right to left with respect to the film base substrate 7b to perform a down cut, and then the blade 10 is once separated from the film base substrate 7b and placed again on the right side of the film base substrate 7b. Then, the blade 10 is again moved down from the right to the left with respect to the film base substrate 7b to perform the downcut, and the operation of the blade 10 is repeated.

この場合、図１２（ｂ）に示すように、２段階めの切断を全てダウンカット方式（Ｄ）で行うことができる。   In this case, as shown in FIG. 12B, the cutting in the second stage can be all performed by the downcut method (D).

これは、第１段階めのダイシングによって、フィルム基板２と封止部６との界面にダメージが加えられた状態で、第２段階めのダイシングが、第１段階めのダイシングライン７ｄに交差して行われることによって、ダイシングライン７ｄの交差部分で比較的基板剥離が発生し易くなるため、第２段階めのダイシングを全てダウンカット方式とすることにより、フィルム基板２の剥離の発生を防止するものである。   This is because the second-stage dicing crosses the first-stage dicing line 7d while the interface between the film substrate 2 and the sealing portion 6 is damaged by the first-stage dicing. Is performed, the peeling of the substrate is relatively easy to occur at the intersection of the dicing lines 7d. Therefore, the second-stage dicing is all performed by the down-cut method, thereby preventing the peeling of the film substrate 2 from occurring. Things.

したがって、ダイシング時のフィルムベース基板７ｂの切断を、図１２（ａ),（ｂ）に示すような制御で２段階に分けることにより、ダイシングのスループットを差程低下させることなく、基板剥離の発生を防ぐことができる。   Therefore, by dividing the cutting of the film base substrate 7b at the time of dicing into two stages under the control as shown in FIGS. 12A and 12B, the occurrence of substrate peeling can be reduced without reducing the dicing throughput by a small degree. Can be prevented.

次に、図１４に示す変形例の多数個取り基板７を用いた場合のＣＳＰ９の製造について説明する。   Next, the manufacture of the CSP 9 using the multi-piece substrate 7 of the modification shown in FIG. 14 will be described.

図１４（ａ）に示す変形例の多数個取り基板７は、ダイシング時のダイシングライン７ｄとして、フィルムベース基板７ｂに図１４（ｂ）に示すような切断しろ７ｈを設けたものであり、この切断しろ７ｈの幅すなわちダイシング幅をブレード１０の幅とほぼ同じにするものであり、例えば、ブレード１０の幅が２００μｍ（0.２ｍｍ）の場合、切断しろ７ｈの幅（ダイシング幅）も２００μｍとするものである。   The multi-piece substrate 7 of the modification shown in FIG. 14A has a film base substrate 7b provided with a cutting margin 7h as shown in FIG. 14B as a dicing line 7d at the time of dicing. The width of the cutting margin 7h, that is, the dicing width is made substantially the same as the width of the blade 10. For example, when the width of the blade 10 is 200 μm (0.2 mm), the width (dicing width) of the cutting margin 7h is also 200 μm. Is what you do.

これにより、ダイシング時に、この切断しろ７ｈに沿ってブレード１０を移動してデバイス領域７ｃ単位にフィルムベース基板７ｂを分割する。   Thus, at the time of dicing, the blade 10 is moved along the cutting margin 7h to divide the film base substrate 7b into units of the device region 7c.

なお、デバイス領域７ｃを一括してモールドしない従来の個別式のモールドの場合には、前記切断しろ７ｈが、モールド金型の押さえしろとなり、前記押さえしろは、５〜１０ｍｍであるため、その場合、フィルムベース基板７ｂにおけるデバイス領域７ｃの数が４個程度となる。   In the case of a conventional individual mold that does not collectively mold the device region 7c, the cutting margin 7h becomes a pressing margin of a mold, and the pressing margin is 5 to 10 mm. The number of device regions 7c on the film base substrate 7b is about four.

したがって、図１４に示すような多数個取り基板７を用いる場合、フィルムベース基板７ｂにおけるデバイス領域７ｃの数を９個とすることができるため、ＣＳＰ９の製造効率を大幅に向上できるとともに、基板材料費の低減化を図ることができる。   Therefore, when the multi-piece substrate 7 as shown in FIG. 14 is used, the number of the device regions 7c in the film base substrate 7b can be set to nine, so that the manufacturing efficiency of the CSP 9 can be greatly improved and the substrate material can be improved. Costs can be reduced.

また、図１５（ａ）に示す変形例の多数個取り基板７は、フィルムベース基板７ｂのデバイス領域７ｃの周縁部のダイシングライン７ｄをその他の箇所より薄くして薄肉部７ｉを形成したものであり、図１５（ｂ）に示すように、フィルムベース基板７ｂのフィルム基板２の裏面２ｂ側におけるダイシングライン７ｄに薄肉部７ｉを形成するとともに、この薄肉部７ｉを面取り加工によってテーパ形状としたものである。   The multi-piece substrate 7 of the modified example shown in FIG. 15A has a thin portion 7i formed by making the dicing line 7d on the peripheral portion of the device region 7c of the film base substrate 7b thinner than other portions. As shown in FIG. 15B, a thin portion 7i is formed in a dicing line 7d on the back surface 2b side of the film substrate 2 of the film base substrate 7b, and the thin portion 7i is tapered by chamfering. It is.

したがって、ダイシングの際には、この薄肉部７ｉに沿ってブレード１０を移動させることにより、切断時のブレード１０によるフィルム基板２の蹴り上げの際のフィルム基板２とブレード１０との接触面積を減らすことができ、その結果、ダイシング時のブレード１０にかかる応力を低減できる。   Therefore, at the time of dicing, by moving the blade 10 along the thin portion 7i, the contact area between the film substrate 2 and the blade 10 when the film substrate 2 is kicked up by the blade 10 at the time of cutting is reduced. As a result, the stress applied to the blade 10 during dicing can be reduced.

これにより、フィルム基板２の剥離応力を減らすことができ、その結果、基板剥離を低減できる。   Thereby, the peeling stress of the film substrate 2 can be reduced, and as a result, the substrate peeling can be reduced.

なお、ダイシングライン７ｄに沿って薄肉部７ｉをダイシング幅より広い幅で形成しておくことにより、ダイシング後に、ＣＳＰ９のフィルム基板２の周縁部にはこの薄肉部７ｉが残留する。   By forming the thin portion 7i with a width larger than the dicing width along the dicing line 7d, the thin portion 7i remains on the peripheral portion of the film substrate 2 of the CSP 9 after dicing.

これにより、ＣＳＰ９におけるその周縁部の基板剥離を低減でき、ＣＳＰ９の信頼性を向上できる。   Thereby, the peeling of the substrate at the peripheral portion of the CSP 9 can be reduced, and the reliability of the CSP 9 can be improved.

また、図１６に示す変形例のＣＳＰ９は、図３に示す多数個取り基板７のフィルムベース基板７ｂにおいて各デバイス領域７ｃの周縁部に設けられる貫通孔７ｅを角部だけでなく、図１６（ｂ）に示すようにデバイス領域７ｃの周縁部全体に亘って複数設けた場合である。   The CSP 9 of the modified example shown in FIG. 16 has not only the corners but also the through holes 7e provided in the peripheral portion of each device region 7c in the film base substrate 7b of the multi-piece substrate 7 shown in FIG. This is a case where a plurality of device regions are provided over the entire peripheral portion of the device region 7c as shown in FIG.

したがって、ダイシング時に、このダイシングライン７ｄに形成された複数の貫通孔７ｅに沿ってブレード１０を移動させてダイシングを行うことにより、ダイシング時のブレード１０とフィルムベース基板７ｂとの接触面積を大幅に低減することができ、その結果、ダイシング時の基板剥離の発生をさらに防止できる。   Therefore, at the time of dicing, by performing the dicing by moving the blade 10 along the plurality of through holes 7e formed in the dicing line 7d, the contact area between the blade 10 and the film base substrate 7b at the time of dicing is greatly reduced. As a result, the occurrence of substrate peeling during dicing can be further prevented.

すなわち、図１６に示す変形例のＣＳＰ９においては、フィルム基板２の周縁部に複数の円弧状の切り欠き部２ｄが形成され、図１６（ａ）に示すように、この複数の円弧状の切り欠き部２ｄのそれぞれに封止部６の封止端部６ｂが配置される。   That is, in the CSP 9 of the modified example shown in FIG. 16, a plurality of arc-shaped notches 2d are formed in the peripheral portion of the film substrate 2, and as shown in FIG. The sealing end 6b of the sealing portion 6 is arranged in each of the notches 2d.

これにより、ＣＳＰ９の周縁部には、封止部６の一部である封止端部６ｂが主として配置されるため、一括モールド後のダイシング時に、ブレード１０が主にモールド樹脂を切断することになる。   As a result, the sealing end 6b, which is a part of the sealing portion 6, is mainly disposed at the peripheral edge of the CSP 9, so that the blade 10 mainly cuts the molding resin during dicing after batch molding. Become.

したがって、ダイシング時のモールド樹脂からなる封止部６とフィルムベース基板７ｂとの剥離、すなわちモールド樹脂−フィルム基板２間剥離を防止することができる。   Therefore, peeling of the sealing portion 6 made of the mold resin and the film base substrate 7b during dicing, that is, peeling between the mold resin and the film substrate 2 can be prevented.

その結果、ＣＳＰ９の品質の向上を図ることができる。   As a result, the quality of the CSP 9 can be improved.

また、図１７（ａ),（ｂ）に示す変形例のＣＳＰ９は、図１７（ａ) に示すように、フィルム基板２の４つの角部に円弧状の切り欠き部２ｄが形成され、かつこの切り欠き部２ｄに接合する封止端部６ｂが形成されるとともに、図１８（ａ）に示すように、フィルム基板２のチップ支持面２ａの周縁部に絶縁性の凸部２ｅが形成され、この凸部２ｅと封止端部６ｂとが接合しているものである。   In the CSP 9 of the modified example shown in FIGS. 17A and 17B, as shown in FIG. 17A, arc-shaped notches 2d are formed at four corners of the film substrate 2, and A sealing end 6b joined to the cutout 2d is formed, and as shown in FIG. 18A, an insulating convex portion 2e is formed on the periphery of the chip supporting surface 2a of the film substrate 2. The projection 2e and the sealing end 6b are joined.

なお、この凸部２ｅは、例えば、絶縁性のレジスト膜などである。   The projection 2e is, for example, an insulating resist film.

また、図１８（ｂ）は、図１７に示す変形例のＣＳＰ９において、フィルム基板２のチップ支持面２ａの周縁部に凹部２ｆが形成され、この凹部２ｆと封止端部６ｂとが接合しているものである。   FIG. 18B shows a modified example of the CSP 9 shown in FIG. 17, in which a concave portion 2f is formed in the peripheral portion of the chip supporting surface 2a of the film substrate 2, and the concave portion 2f and the sealing end 6b are joined. Is what it is.

図１７に示す変形例のＣＳＰ９によれば、フィルム基板２の周縁部に切り欠き部２ｄが形成され、かつこの切り欠き部２ｄに封止部６の封止端部６ｂが配置されるとともに、フィルム基板２の周縁部に凹部２ｆまたは凸部２ｅの少なくとも何れか一方が形成され、これと封止端部６ｂとが接合していることにより、封止端部６ｂを含む封止部６とフィルム基板２との接合力を高めることができる。   According to the CSP 9 of the modified example shown in FIG. 17, a notch 2d is formed in the peripheral edge of the film substrate 2, and the sealing end 6b of the sealing portion 6 is arranged in the notch 2d. At least one of the concave portion 2f and the convex portion 2e is formed in the peripheral portion of the film substrate 2, and this is joined to the sealing end 6b, so that the sealing portion 6 including the sealing end 6b and The bonding force with the film substrate 2 can be increased.

さらに、凹部２ｆまたは凸部２ｅの少なくとも一方が形成されたことにより、基板剥離が発生した際にも、凹部２ｆまたは凸部２ｅによって応力を分散して緩和することができ、その結果、基板剥離の進行を抑えることができる。   Further, since at least one of the concave portion 2f and the convex portion 2e is formed, even when the substrate is peeled, the stress can be dispersed and relieved by the concave portion 2f or the convex portion 2e. Progress can be suppressed.

したがって、ダイシング時のモールド樹脂−フィルム基板２間剥離を防止するとともに、ワイヤ４とフィルム基板２の接続端子２ｃとの接合部へのダメージを無くすことができ、その結果、ＣＳＰ９の品質向上を図ることができる。   Therefore, peeling between the mold resin and the film substrate 2 during dicing can be prevented, and damage to the joint between the wire 4 and the connection terminal 2c of the film substrate 2 can be eliminated. As a result, the quality of the CSP 9 is improved. be able to.

また、図１９、図２０（ａ),（ｂ）に示す変形例のボール付け状態は、バンプランド７ｆおよびそれに接続するバンプ電極をデバイス領域７ｃの周辺に配置するバンプ周辺配置タイプのＣＳＰ９である。バンプ周辺配置タイプとすることにより、フィルム基板２および実装基板１２（図２１参照）での配線の引きまわしを容易にできる。   The ball-attached state of the modified example shown in FIGS. 19 and 20A and 20B is a bump peripheral arrangement type CSP 9 in which the bump land 7f and the bump electrode connected thereto are arranged around the device region 7c. . By using the bump peripheral arrangement type, it is possible to easily route the wiring on the film substrate 2 and the mounting substrate 12 (see FIG. 21).

さらに、半導体チップ１とフィルム基板２との間を、例えば、ソルダレジスト膜２ｇなどの絶縁膜によって絶縁することにより、チップ裏面がフィルム基板２上の配線と接触することを防げる。   Further, by insulating the semiconductor chip 1 and the film substrate 2 with an insulating film such as a solder resist film 2g, the chip back surface can be prevented from contacting the wiring on the film substrate 2.

また、図２１は、本発明の実施の形態の半導体装置（ＣＳＰ９）を、実装基板上に実装した形態を示すである。実装工程としては、実装用のランド１２ａを有する実装基板１２を準備する工程と、ランド１２ａ上に半田ペーストを塗布する工程と、半田ボール３（図１参照）が前記半田ペーストを介してランド１２ａ上に配置するようにＣＳＰ９を配置する工程と、リフロー炉に入れて半田ボール３および前記半田ペーストをリフローし、ＣＳＰ９と実装基板１２上のランド１２ａとを電気的に接続する工程とを有する。   FIG. 21 shows an embodiment in which the semiconductor device (CSP9) according to the embodiment of the present invention is mounted on a mounting board. As a mounting step, a step of preparing a mounting substrate 12 having a mounting land 12a, a step of applying a solder paste on the land 12a, and a step of applying a solder ball 3 (see FIG. 1) to the land 12a via the solder paste The method includes a step of disposing the CSP 9 so as to be disposed thereon, and a step of reflowing the solder balls 3 and the solder paste in a reflow furnace to electrically connect the CSP 9 and the lands 12 a on the mounting board 12.

なお、実装基板１２を構成する絶縁物として、ガラス入りエポキシ樹脂など、半導体チップ１と比較して熱膨張係数が非常に大きなものを使用する場合には、フィルム基板２としてエポキシ樹脂などフレキシブル性を持つものを使用することにより、半導体チップ１と実装基板１２との熱膨張係数の差によって生じる応力を緩和することができ、前記応力による半田フィレット１３の破断などの不良の発生を防ぐことができる。   When an insulating material constituting the mounting substrate 12, such as an epoxy resin containing glass, having a very large coefficient of thermal expansion as compared with the semiconductor chip 1 is used, the film substrate 2 may have flexibility such as an epoxy resin. By using a material having the same, it is possible to alleviate the stress caused by the difference in the thermal expansion coefficient between the semiconductor chip 1 and the mounting board 12, and to prevent the failure such as the breakage of the solder fillet 13 due to the stress. .

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As described above, the invention made by the inventor has been specifically described based on the embodiment of the invention. However, the invention is not limited to the embodiment of the invention, and various modifications may be made without departing from the gist of the invention. It goes without saying that it is possible.

例えば、前記実施の形態では、フィルムベース基板７ｂに設けられた複数の貫通孔７ｅが円形の場合を説明したが、前記貫通孔７ｅは、円形に限らず四角形などの他の多角形などであってもよい。   For example, in the above-described embodiment, the case where the plurality of through-holes 7e provided in the film base substrate 7b is circular has been described, but the through-hole 7e is not limited to a circle but may be another polygon such as a quadrangle. You may.

また、前記実施の形態では、フィルムベース基板７ｂが、ポリイミドなどの薄膜の配線基板からなる場合を説明したが、フィルムベース基板７ｂは、フレキシブル性を有した薄膜の配線基板であれば、ポリイミド以外の他の材質のものであってもよい。   Further, in the above-described embodiment, the case where the film base substrate 7b is formed of a thin film wiring substrate such as polyimide is described. However, if the film base substrate 7b is a thin film wiring substrate having flexibility, other than polyimide. Other materials may be used.

さらに、前記実施の形態では、ダイシング時に、ダウンカット方式とアッパーカット方式とを組み合わせて行う場合について説明したが、ダイシングは、全てダウンカット方式で行ってもよい。   Further, in the above-described embodiment, a case has been described where the downcut method and the uppercut method are performed in combination at the time of dicing. However, all dicing may be performed by the downcut method.

また、前記実施の形態では、半導体装置がＣＳＰ９の場合について説明したが、前記半導体装置は、複数の薄膜配線基板を有する多数個取り基板７を用いて一括モールド後に、ダイシングされて個片化されるタイプの半導体装置であれば、ＣＳＰ９以外のＢＧＡなどの他の半導体装置であってもよい。   Further, in the above embodiment, the case where the semiconductor device is the CSP 9 has been described. Any other type of semiconductor device such as a BGA other than the CSP 9 may be used.

本発明は、半導体製造技術に好適である。   The present invention is suitable for semiconductor manufacturing technology.

（ａ),（ｂ）は本発明の実施の形態の半導体装置（ＣＳＰ）の構造の一例を示す図であり、（ａ）は側面図、（ｂ）は底面図である。(A), (b) is a figure which shows an example of the structure of the semiconductor device (CSP) of embodiment of this invention, (a) is a side view, (b) is a bottom view. 図１（ｂ）のＡ−Ａ線に沿う断面の構造を示す断面図である。It is sectional drawing which shows the structure of the cross section along the AA of FIG.1 (b). 図１に示すＣＳＰの製造に用いられる多数個取り基板の構造の一例を示す拡大部分平面図である。FIG. 2 is an enlarged partial plan view showing an example of a structure of a multi-piece substrate used for manufacturing the CSP shown in FIG. 1. （ａ),（ｂ）は図３のＢ部に示す給電ラインの樹脂封止後の構造を示す拡大部分平面図であり、（ａ）は本実施の形態の給電ラインの図、（ｂ）は変形例の給電ラインの図である。(A), (b) is an enlarged partial plan view showing the structure of the power supply line shown in B part of FIG. 3 after resin sealing, (a) is a diagram of the power supply line of the present embodiment, (b) FIG. 9 is a diagram of a power supply line according to a modified example. 本発明の実施の形態の半導体装置（ＣＳＰ）の製造方法におけるダイボンディング状態の一例を示す断面図である。FIG. 4 is a cross-sectional view showing an example of a die bonding state in the method for manufacturing a semiconductor device (CSP) according to the embodiment of the present invention. 本発明の実施の形態の半導体装置（ＣＳＰ）の製造方法におけるワイヤボンディング状態の一例を示す断面図である。FIG. 4 is a cross-sectional view illustrating an example of a wire bonding state in a method for manufacturing a semiconductor device (CSP) according to an embodiment of the present invention. 本発明の実施の形態の半導体装置（ＣＳＰ）の製造方法における一括モールド状態の一例を示す断面図である。FIG. 4 is a cross-sectional view showing an example of a collectively molded state in a method for manufacturing a semiconductor device (CSP) according to an embodiment of the present invention. 本発明の実施の形態の半導体装置（ＣＳＰ）の製造方法におけるボール付け状態の一例を示す断面図である。FIG. 4 is a cross-sectional view illustrating an example of a ball-attached state in a method for manufacturing a semiconductor device (CSP) according to an embodiment of the present invention. 本発明の実施の形態の半導体装置（ＣＳＰ）の製造方法におけるダイシング状態の一例を示す断面図である。FIG. 5 is a cross-sectional view showing an example of a dicing state in the method for manufacturing a semiconductor device (CSP) according to the embodiment of the present invention. 図９に示すダイシングによって個片化されたＣＳＰの構造の一例を示す側面図である。FIG. 10 is a side view showing an example of the structure of the CSP singulated by dicing shown in FIG. 9. （ａ),（ｂ),（ｃ),（ｄ),（ｅ）は本発明の実施の形態の半導体装置（ＣＳＰ）の製造方法におけるダイシング方法の一例を示す図であり、（ａ）は多数個取り基板におけるダイシングラインを示す部分平面図、（ｂ）はダウンカット方式を示す図、（ｃ）は（ｂ）のＣ部を示す拡大部分側面図、（ｄ）はアッパーカット方式を示す図、（ｅ）は（ｄ）のＣ部を示す拡大部分側面図である。(A), (b), (c), (d), and (e) are diagrams illustrating an example of a dicing method in a method for manufacturing a semiconductor device (CSP) according to an embodiment of the present invention. Partial plan view showing a dicing line in a multi-cavity substrate, (b) is a diagram showing a down-cut method, (c) is an enlarged partial side view showing a C portion of (b), and (d) is an upper-cut method. FIG. 7E is an enlarged partial side view showing a portion C in FIG. （ａ),（ｂ) は図１１に示すダイシングにおけるブレードの移動軌跡の一例を示す図であり、（ａ）は１段階めを示す部分平面図、（ｂ）は２段階めを示す部分平面図である。(A), (b) is a figure which shows an example of the movement locus of the blade in the dicing shown in FIG. 11, (a) is a partial plan view which shows the 1st step, (b) is a partial plane which shows the 2nd step FIG. 図１に示すＣＳＰの反り許容範囲の一例を示す側面図である。FIG. 2 is a side view illustrating an example of a warp allowable range of the CSP illustrated in FIG. 1. （ａ) は本発明の実施の形態の半導体装置（ＣＳＰ）の製造方法に用いられる多数個取り基板の変形例の構造を示す部分平面図、（ｂ）は（ａ）のＤ部を示す拡大部分平面図である。(A) is a partial plan view showing the structure of a modification of the multi-piece substrate used in the method of manufacturing a semiconductor device (CSP) according to the embodiment of the present invention, and (b) is an enlarged view showing a D portion of (a). It is a partial plan view. （ａ) は本発明の実施の形態の半導体装置（ＣＳＰ）の製造方法に用いられる多数個取り基板の変形例の構造を示す部分平面図、（ｂ）は（ａ）のＥ−Ｅ線に沿う拡大断面図である。(A) is a partial plan view showing the structure of a modified example of a multi-piece substrate used in the method of manufacturing a semiconductor device (CSP) according to the embodiment of the present invention, and (b) is a line EE in (a). It is an expanded sectional view along. （ａ),（ｂ）は本発明の実施の形態の半導体装置（ＣＳＰ）の変形例のＣＳＰの構造を示す図であり、（ａ）は側面図、（ｂ）は底面図である。(A), (b) is a figure which shows the structure of the CSP of the modification of the semiconductor device (CSP) of embodiment of this invention, (a) is a side view, (b) is a bottom view. （ａ),（ｂ）は本発明の実施の形態の半導体装置（ＣＳＰ）の変形例のＣＳＰの構造を示す図であり、（ａ）は底面図、（ｂ）は（ａ）のＦ−Ｆ線に沿う断面図である。(A), (b) is a figure which shows the structure of the CSP of the modification of the semiconductor device (CSP) of embodiment of this invention, (a) is a bottom view, (b) is F- of (a). It is sectional drawing which follows the F line. （ａ),（ｂ）は図１７（ｂ）に示すＧ部の構造を示す拡大部分断面図であり、（ａ）は凸部の構造を示す図、（ｂ）は凹部の構造を示す図である。(A), (b) is an enlarged partial sectional view showing a structure of a G portion shown in FIG. 17 (b), (a) is a diagram showing a structure of a convex portion, and (b) is a diagram showing a structure of a concave portion. It is. ボール付け状態の変形例を示す平面図である。It is a top view which shows the modification of a ball attachment state. （ａ),（ｂ）は図１９に示すボール付け状態の変形例を示す図であり、（ａ）は図１９のＡ−Ａ線に沿う断面図、（ｂ）は図１９のＢ−Ｂ線に沿う断面図である。(A), (b) is a figure which shows the modification of the ball attachment state shown in FIG. 19, (a) is sectional drawing which follows the AA line of FIG. 19, (b) is BB of FIG. It is sectional drawing which follows a line. 本発明の実施の形態の半導体装置（ＣＳＰ）を実装基板上に実装した側面図である。1 is a side view of a semiconductor device (CSP) according to an embodiment of the present invention mounted on a mounting substrate.

符号の説明Explanation of reference numerals

１ 半導体チップ
１ａ パッド（表面電極）
１ｂ 主面
１ｃ 裏面
２ フィルム基板（薄膜配線基板）
２ａ チップ支持面
２ｂ 裏面（反対側の面）
２ｃ 接続端子（電極）
２ｄ 切り欠き部
２ｅ 凸部
２ｆ 凹部
２ｇ ソルダレジスト膜
３ 半田ボール（バンプ電極）
４ ワイヤ（導通部材）
５ ダイボンド材
６ 封止部
６ａ 封止本体部
６ｂ 封止端部
７ 多数個取り基板
７ａ フレーム枠部
７ｂ フィルムベース基板
７ｃ デバイス領域
７ｄ ダイシングライン（区画ライン）
７ｅ 貫通孔
７ｆ バンプランド
７ｇ 給電ライン
７ｈ 切断しろ
７ｉ 薄肉部
７ｊ 電解メッキ給電用電極
８ 一括モールド部
９ ＣＳＰ（半導体装置）
１０ ブレード
１１ 移動軌跡
１２ 実装基板
１２ａ ランド
１３ 半田フィレット 1 semiconductor chip 1a pad (surface electrode)
1b Main surface 1c Back surface 2 Film substrate (thin film wiring substrate)
2a Chip support surface 2b Back surface (opposite surface)
2c connection terminal (electrode)
2d notch 2e convex 2f concave 2g solder resist film 3 solder ball (bump electrode)
4 wire (conductive member)
Reference Signs List 5 die bonding material 6 sealing portion 6a sealing main body portion 6b sealing end portion 7 multi-piece substrate 7a frame frame portion 7b film base substrate 7c device region 7d dicing line (section line)
7e Through-hole 7f Bump land 7g Power supply line 7h Cutting margin 7i Thin part 7j Electroplating power supply electrode 8 Batch molding part 9 CSP (semiconductor device)
DESCRIPTION OF SYMBOLS 10 Blade 11 Movement locus 12 Mounting board 12a Land 13 Solder fillet

Claims (9)

主面と、前記主面の反対側の裏面と、前記主面の複数の装置領域と、前記装置領域のそ
れぞれの上に形成された複数の電極とを有するフレキシブル配線基板を準備する工程と、
主面と、前記主面の反対側の裏面と、前記主面上に形成された複数の電極とをそれぞれが有する複数の半導体チップを準備する工程と、
前記複数の装置領域に前記複数の半導体チップをそれぞれ搭載する工程と、
前記複数の半導体チップの電極と、対応する装置領域上の電極とを導電体を介して電気的に接続する工程と、
一括封止法によって形成された樹脂からなる封止部によって、前記複数の半導体チップと、前記複数の装置領域を封止する工程と、
前記フレキシブル配線基板と、前記封止部とを、それぞれの装置領域の間で、切断用のブレードによって切断する工程とを有しており、
前記切断工程において、前記切断用のブレードの回転軸が前記フレキシブル配線基板の裏面上に配置されており、前記フレキシブル配線基板と前記封止部を供給し、前記切断用のブレードの回転軸上の回転方向と同じ方向に前記切断用のブレードを移動させることを特徴とする半導体装置の製造方法。 A main surface, a back surface opposite to the main surface, a plurality of device regions of the main surface, and a step of preparing a flexible wiring board having a plurality of electrodes formed on each of the device regions,
A step of preparing a plurality of semiconductor chips each having a main surface, a back surface opposite to the main surface, and a plurality of electrodes formed on the main surface,
Mounting the plurality of semiconductor chips in the plurality of device regions,
Electrically connecting the electrodes of the plurality of semiconductor chips and the electrodes on the corresponding device area via a conductor;
A step of sealing the plurality of semiconductor chips and the plurality of device regions by a sealing portion made of a resin formed by a batch sealing method;
The flexible wiring board, the sealing portion, between the respective device areas, having a step of cutting with a cutting blade,
In the cutting step, the rotation axis of the cutting blade is disposed on the back surface of the flexible wiring board, and supplies the flexible wiring board and the sealing portion. A method for manufacturing a semiconductor device, comprising: moving the cutting blade in the same direction as the rotation direction. 樹脂によって形成されており、主面と、前記主面の反対側の裏面と、ダイシングラインで規定された前記主面の複数の領域と、前記複数の領域のそれぞれの上に形成された複数の電極とを有する配線基板を準備する工程と、
主面と、前記主面の反対側の裏面と、前記主面上に形成された複数の電極とをそれぞれが有する複数の半導体チップを準備する工程と、
前記複数の領域に前記複数の半導体チップをそれぞれ搭載する工程と、
前記複数の半導体チップの電極と、対応する領域上の電極とを導電体を介して電気的に接続する工程と、
トランスファーモールドによって形成された樹脂からなる封止部によって、前記複数の半導体チップと、前記複数の領域を封止する工程と、
前記配線基板と前記封止部とを、前記ダイシングラインに沿って、切断用のブレードによって切断し、それぞれが前記複数の半導体チップのうちの一部と、前記配線基板の一部と、前記封止部の一部を持つ複数の半導体パッケージに分割する工程とを有しており、
前記切断工程において、前記切断用のブレードの回転軸が前記配線基板の裏面上に配置されており、かつ切断方向において、前記切断用のブレードのエッジが、前記配線基板の裏面から主面に向かって切り込むように切断を行うことを特徴とする半導体装置の製造方法。 A main surface, a back surface opposite to the main surface, a plurality of regions of the main surface defined by dicing lines, and a plurality of regions formed on each of the plurality of regions. A step of preparing a wiring board having electrodes and
A step of preparing a plurality of semiconductor chips each having a main surface, a back surface opposite to the main surface, and a plurality of electrodes formed on the main surface,
Mounting each of the plurality of semiconductor chips in the plurality of regions;
The step of electrically connecting the electrodes of the plurality of semiconductor chips and the electrodes on the corresponding regions via a conductor,
By a sealing portion made of a resin formed by transfer molding, the plurality of semiconductor chips, a step of sealing the plurality of regions,
The wiring substrate and the sealing portion are cut along a dicing line by a cutting blade, and each of the wiring substrate and a part of the plurality of semiconductor chips, a part of the wiring substrate, and the sealing member. Dividing the semiconductor package into a plurality of semiconductor packages having a part of the stop portion,
In the cutting step, the rotation axis of the cutting blade is disposed on the back surface of the wiring board, and in the cutting direction, the edge of the cutting blade is directed from the back surface of the wiring board to the main surface. A method for manufacturing a semiconductor device, comprising: 請求項２記載の半導体装置の製造方法において、前記配線基板は、ポリイミドもしくはエポキシ樹脂からなることを特徴とする半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 2, wherein said wiring board is made of polyimide or epoxy resin. 樹脂によって形成されており、主面と、前記主面の反対側の裏面と、ダイシングラインで規定された前記主面の複数の領域と、前記複数の領域のそれぞれの上に形成された複数の電極とを有する配線基板を準備する工程と、
主面と、前記主面の反対側の裏面と、前記主面上に形成された複数の電極とをそれぞれが有する複数の半導体チップを準備する工程と、
前記複数の領域に前記複数の半導体チップをそれぞれ搭載する工程と、
前記複数の半導体チップの電極と、対応する領域上の電極とを導電体を介して電気的に接続する工程と、
トランスファーモールドによって形成された樹脂からなる封止部によって、前記複数の半導体チップと、前記複数の領域を封止する工程と、
前記配線基板と前記封止部とを、前記ダイシングラインに沿って、切断用のブレードによって切断し、それぞれが前記複数の半導体チップのうちの一部と、前記配線基板の一部と、前記封止部の一部を持つ複数の半導体パッケージに分割する工程とを有しており、
前記切断工程において、前記切断用のブレードの回転軸が前記配線基板の裏面上に配置されており、かつ、前記切断用のブレードによる切断が進行する側において、前記切断用のブレードのエッジが、前記配線基板の裏面から主面に向かって切り込むように切断を行うことを特徴とする半導体装置の製造方法。 A main surface, a back surface opposite to the main surface, a plurality of regions of the main surface defined by dicing lines, and a plurality of regions formed on each of the plurality of regions. A step of preparing a wiring board having electrodes and
A step of preparing a plurality of semiconductor chips each having a main surface, a back surface opposite to the main surface, and a plurality of electrodes formed on the main surface,
Mounting each of the plurality of semiconductor chips in the plurality of regions;
The step of electrically connecting the electrodes of the plurality of semiconductor chips and the electrodes on the corresponding regions via a conductor,
By a sealing portion made of a resin formed by transfer molding, the plurality of semiconductor chips, a step of sealing the plurality of regions,
The wiring substrate and the sealing portion are cut along a dicing line by a cutting blade, and each of the wiring substrate and a part of the plurality of semiconductor chips, a part of the wiring substrate, and the sealing member. Dividing the semiconductor package into a plurality of semiconductor packages having a part of the stop portion,
In the cutting step, the rotation axis of the blade for cutting is arranged on the back surface of the wiring substrate, and, on the side where the cutting by the blade for cutting proceeds, the edge of the blade for cutting, A method of manufacturing a semiconductor device, comprising cutting the wiring substrate so as to cut from a back surface to a main surface. 請求項４記載の半導体装置の製造方法において、前記配線基板は、ポリイミドもしくはエポキシ樹脂からなることを特徴とする半導体装置の製造方法。   5. The method for manufacturing a semiconductor device according to claim 4, wherein said wiring board is made of polyimide or epoxy resin. 樹脂によって形成されており、主面と、前記主面の反対側の裏面と、ダイシングラインで規定された前記主面の領域と、前記領域の上に形成された複数の電極とを有する配線基板を準備する工程と、
主面と、前記主面の反対側の裏面と、前記主面上に形成された複数の電極とを有する半導体チップを準備する工程と、
前記領域に前記半導体チップをそれぞれ搭載する工程と、
前記半導体チップの電極と、前記領域上の電極とを導電体を介して電気的に接続する工程と、
トランスファーモールドによって形成された樹脂からなる封止部によって、前記半導体チップと、前記領域を封止する工程と、
前記配線基板と前記封止部とを、前記ダイシングラインに沿って、切断用のブレードによって切断し、前記半導体チップと、前記配線基板の一部と、前記封止部の一部を持つ半導体パッケージにする工程とを有しており、
前記切断工程において、前記切断用のブレードの回転軸が前記配線基板の裏面上に配置されており、かつ、前記切断用のブレードのエッジの、前記配線基板の裏面から主面に向
かって切り込む側によって、切断を進行させることを特徴とする半導体装置の製造方法。 A wiring board formed of resin and having a main surface, a back surface opposite to the main surface, a region of the main surface defined by a dicing line, and a plurality of electrodes formed on the region; The step of preparing
A main surface, a back surface opposite to the main surface, and a step of preparing a semiconductor chip having a plurality of electrodes formed on the main surface,
Mounting the semiconductor chips in the regions,
An electrode of the semiconductor chip and a step of electrically connecting an electrode on the region via a conductor,
By a sealing portion made of a resin formed by transfer molding, the semiconductor chip, a step of sealing the region,
A semiconductor package having the semiconductor chip, a part of the wiring substrate, and a part of the sealing part, wherein the wiring board and the sealing part are cut along a dicing line by a cutting blade. And a step of
In the cutting step, the rotation axis of the blade for cutting is disposed on the back surface of the wiring board, and the edge of the blade for cutting is cut from the back surface of the wiring board toward the main surface. A method for manufacturing a semiconductor device. 請求項６記載の半導体装置の製造方法において、前記配線基板は、ポリイミドもしくはエポキシ樹脂からなることを特徴とする半導体装置の製造方法。   7. The method of manufacturing a semiconductor device according to claim 6, wherein said wiring board is made of polyimide or epoxy resin. 樹脂によって形成されており、主面と、前記主面の反対側の裏面と、ダイシングラインで規定された前記主面の複数の領域と、前記複数の領域のそれぞれの上に形成された複数の電極とを有する配線基板を準備する工程と、
主面と、前記主面の反対側の裏面と、前記主面上に形成された複数の電極とをそれぞれが有する複数の半導体チップを準備する工程と、
前記複数の領域に前記複数の半導体チップをそれぞれ搭載する工程と、
前記複数の半導体チップの電極と、対応する領域上の電極とを導電体を介して電気的に接続する工程と、
トランスファーモールドによって形成された樹脂からなる封止部によって、前記複数の半導体チップと、前記複数の領域を封止する工程と、
前記配線基板と前記封止部とを、前記ダイシングラインに沿って、切断用のブレードによって切断し、それぞれが前記複数の半導体チップのうちの一部と、前記配線基板の一部と、前記封止部の一部を持つ複数の半導体パッケージに分割する工程とを有しており、
前記切断工程において、前記切断は、前記切断用のブレードによる切断が進行する側において、前記切断用のブレードのエッジが前記配線基板を封止部側に押し付けるように回転、進入、進行するように行われることを特徴とする半導体装置の製造方法。 A main surface, a back surface opposite to the main surface, a plurality of regions of the main surface defined by dicing lines, and a plurality of regions formed on each of the plurality of regions. A step of preparing a wiring board having electrodes and
A step of preparing a plurality of semiconductor chips each having a main surface, a back surface opposite to the main surface, and a plurality of electrodes formed on the main surface,
Mounting each of the plurality of semiconductor chips in the plurality of regions;
The step of electrically connecting the electrodes of the plurality of semiconductor chips and the electrodes on the corresponding regions via a conductor,
By a sealing portion made of a resin formed by transfer molding, the plurality of semiconductor chips, a step of sealing the plurality of regions,
The wiring substrate and the sealing portion are cut along a dicing line by a cutting blade, and each of the wiring substrate and a part of the plurality of semiconductor chips, a part of the wiring substrate, and the sealing member. Dividing the semiconductor package into a plurality of semiconductor packages having a part of the stop portion,
In the cutting step, on the side where the cutting by the cutting blade proceeds, the cutting is rotated so that the edge of the cutting blade presses the wiring board against the sealing portion side, so that the cutting blade advances. A method for manufacturing a semiconductor device, the method being performed. 請求項８記載の半導体装置の製造方法において、前記配線基板は、ポリイミドもしくはエポキシ樹脂からなることを特徴とする半導体装置の製造方法。   9. The method for manufacturing a semiconductor device according to claim 8, wherein said wiring board is made of polyimide or epoxy resin.
JP2004220567A 2004-07-28 2004-07-28 Manufacturing method for semiconductor apparatus Withdrawn JP2004336075A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004220567A JP2004336075A (en) 2004-07-28 2004-07-28 Manufacturing method for semiconductor apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004220567A JP2004336075A (en) 2004-07-28 2004-07-28 Manufacturing method for semiconductor apparatus

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2000306048A Division JP2002118201A (en) 2000-10-05 2000-10-05 Semiconductor device and method for manufacturing the same

Publications (1)

Publication Number Publication Date
JP2004336075A true JP2004336075A (en) 2004-11-25

Family

ID=33509445

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004220567A Withdrawn JP2004336075A (en) 2004-07-28 2004-07-28 Manufacturing method for semiconductor apparatus

Country Status (1)

Country Link
JP (1) JP2004336075A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021096A (en) * 2011-07-11 2013-01-31 Disco Abrasive Syst Ltd Processing method of laminated wafer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021096A (en) * 2011-07-11 2013-01-31 Disco Abrasive Syst Ltd Processing method of laminated wafer

Similar Documents

Publication Publication Date Title
JP2002118201A (en) Semiconductor device and method for manufacturing the same
KR100927268B1 (en) Manufacturing Method of Semiconductor Device, Semiconductor Device, and Wiring Board
KR20050084598A (en) Taped lead frames and methods of making and using the same in semiconductor packaging
JP2006261485A (en) Semiconductor device and manufacturing method therefor
JP2002110718A (en) Manufacturing method of semiconductor device
JP5667381B2 (en) Semiconductor device and manufacturing method thereof
US8178971B2 (en) Semiconductor device and method of manufacturing the same
JP5378643B2 (en) Semiconductor device and manufacturing method thereof
JPH10256417A (en) Manufacture of semiconductor package
JP2010010269A (en) Semiconductor device, intermediate for manufacturing semiconductor device, and method of manufacturing them
JP2007048911A (en) Semiconductor device, manufacturing method thereof and sheet for use in its manufacturing method
JP2000040676A (en) Manufacture of semiconductor device
JP4497304B2 (en) Semiconductor device and manufacturing method thereof
JP2009283835A (en) Semiconductor device and method of manufacturing the same
JP2004158871A (en) Semiconductor device and its manufacturing method
JP2004336075A (en) Manufacturing method for semiconductor apparatus
JP2000114427A (en) Semiconductor device and its manufacture
US8878070B2 (en) Wiring board and method of manufacturing a semiconductor device
JP2007142128A (en) Semiconductor device and its production process
US6551855B1 (en) Substrate strip and manufacturing method thereof
JP2009076947A (en) Semiconductor device and wiring substrate
JP2000114429A (en) Semiconductor device and its manufacture
JP4453009B2 (en) Semiconductor device and manufacturing method thereof
JP2010187037A (en) Method of manufacturing semiconductor device
JP2003124395A (en) Semiconductor device and manufacturing method therefor

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040929

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040929

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20040929

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20041013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041102

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050125

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050318

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050411

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20050428

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20050805