JP2004335629A - Chip-like electronic component and manufacturing method thereof, pseudo wafer used for manufacturing the same, and manufacturing method thereof - Google Patents
Chip-like electronic component and manufacturing method thereof, pseudo wafer used for manufacturing the same, and manufacturing method thereof Download PDFInfo
- Publication number
- JP2004335629A JP2004335629A JP2003127734A JP2003127734A JP2004335629A JP 2004335629 A JP2004335629 A JP 2004335629A JP 2003127734 A JP2003127734 A JP 2003127734A JP 2003127734 A JP2003127734 A JP 2003127734A JP 2004335629 A JP2004335629 A JP 2004335629A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- conductive
- electronic component
- manufacturing
- shaped electronic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 55
- 239000010410 layer Substances 0.000 claims abstract description 135
- 230000001681 protective effect Effects 0.000 claims abstract description 84
- 239000011229 interlayer Substances 0.000 claims abstract description 33
- 239000000126 substance Substances 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 121
- 238000000034 method Methods 0.000 claims description 95
- 239000004020 conductor Substances 0.000 claims description 14
- 238000007639 printing Methods 0.000 claims description 10
- 238000005520 cutting process Methods 0.000 claims description 7
- 238000005240 physical vapour deposition Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 121
- 239000002184 metal Substances 0.000 abstract description 47
- 229910052751 metal Inorganic materials 0.000 abstract description 47
- 235000012431 wafers Nutrition 0.000 description 79
- 229910000679 solder Inorganic materials 0.000 description 64
- 239000000758 substrate Substances 0.000 description 52
- 239000000853 adhesive Substances 0.000 description 23
- 230000001070 adhesive effect Effects 0.000 description 23
- 238000007772 electroless plating Methods 0.000 description 23
- 230000008569 process Effects 0.000 description 21
- 230000002950 deficient Effects 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 18
- 238000012545 processing Methods 0.000 description 15
- 230000002829 reductive effect Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 238000007747 plating Methods 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000002411 adverse Effects 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 238000007689 inspection Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910018104 Ni-P Inorganic materials 0.000 description 3
- 229910018536 Ni—P Inorganic materials 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- 230000008707 rearrangement Effects 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000008602 contraction Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000002507 cathodic stripping potentiometry Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 238000009420 retrofitting Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0103—Zinc [Zn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【0001】
【発明が属する技術分野】
本発明は、半導体装置の製造に好適なチップ状電子部品及びその製造方法、その製造に用いる疑似ウェーハ及びその製造方法に関するものである。
【0002】
【従来の技術】
従来、デジタルビデオカメラやデジタル携帯電話、更にノートPC(Personal Computer)等に代表される携帯用電子機器の、小型化や薄型化、軽量化に対する要求は強く、半導体部品の表面実装密度をいかに向上させるかが重要なポイントである。
【0003】
この為、パッケージIC(QFP(Quad Flat Package)等)に代る、より小型のCSP(Chip Scale Package)の開発や一部での採用が既に進められているが、究極の半導体高密度実装を考えると、ベアチップ実装でしかもフリップチップ方式による接続技術の普及が強く望まれる。
【0004】
更には、近年の LSI(Large Scale Integrated Circuit)の動作速度の向上及び低電圧化等に伴い、半導体チップとインターポーザ若しくはマザーボードとの接続については、配線経路の短縮及び配線抵抗の低減を目的として、上述のフリップチップ接続を用いることが増えている。
【0005】
このような、フリップチップ実装におけるバンプ形成技術を用いたフリップチップ接続には、例えば、半導体チップの接続パッド上にはんだバンプを形成し、その後、熱により再度はんだを溶かしてマザーボードである実装基板と接続する方法や、Al電極パッド上にAu−Stud Bump法や電解めっき法等によってAuバンプを形成し、その後、異方性導電フィルム等を用いてマザーボードと接続する方法や、電解めっき法や蒸着法等ではんだバンプを一括して形成する方法が代表的である。
【0006】
しかし、民生用では、より低コストのフリップチップ実装の場合に、チップにしてからバンプを形成(Au−Stud Bump法がその代表例である)するのではなく、ウェーハ状態で一括してバンプを形成する方法が望ましい。
【0007】
このようなウェーハ一括処理法は、近年のウェーハの大口径化(150mmφ→200mmφ→300mmφ)と、LSI(大規模集積回路)チップの接続ピン数の増加(多ピン化)傾向とを考えれば、当然の方向性である。
【0008】
以下に、従来のバンプ形成方法を説明する。
【0009】
図14には、より低コストを目指して、Ni無電解めっきとはんだペーストの印刷とでウェーハ一括でバンプを形成する工程を示す。図14(a)は、SiO2膜が形成されたシリコン基板(ウェーハ)を示しており、同図(b)はその電極を含むチップ部分を拡大したものである。図14(a)、(b)において、85はシリコン基板(ウェーハ)、65はAl電極パッド、84はSiO2膜、83はSi3N4、SiO2膜やポリイミド膜等から成るパッシベーション膜である。
【0010】
図14(c)では、Ni無電解めっき法により、開口されたAl電極パッド65の上面のみに、選択的にNi無電解めっき層(UBM:Under Bump Metal)72が形成されている。このNi無電解めっき層(UBM)72は、Al電極パッド65面をリン酸系エッチ液で前処理した後に、Zn処理によりZnを置換析出させ、さらに、Ni−Pめっき槽に浸漬することによって容易に形成でき、Al電極パッド65とはんだバンプとの接続を助けるUBMとして作用する。
【0011】
図14(d)は、印刷マスク73(メタルスクリーン)を当てて、はんだペースト74を印刷法によりNi無電解めっき層(UBM)72上に転写した状態を示す。図14(e)は、ウエットバック(加熱溶融)法ではんだペースト74を溶融して、はんだバンプ75を形成したものである。このように、Ni無電解めっき法及びはんだペーストスクリーン印刷法等を用いることにより、フォトプロセスを用いずに、簡単にはんだバンプ75を形成することができる。
【0012】
他方、CSPは、1個1個のLSIをいかに小さくして高密度で実装するかのアプローチであるが、デジタル機器の回路ブロックを見た場合、いくつかの共通回路ブロックで成り立っており、これらをマルチチップパッケージとしたり、モジュール化(MCM:Multi Chip Module)する技術も登場している。デジタル携帯電話におけるSRAM(スタティック・ラム)、フラッシュメモリー、マイコンの1パッケージ化等はその一例である。
【0013】
このMCM技術は、最近の1チップシステムLSIにおいても大きな利点を発揮するものと期待されている。即ち、メモリーやロジック、更にアナログLSIを1チップ化する場合は、異なったLSI加工プロセスを同一ウェーハプロセスで処理することとなり、マスク数や工定数の著しい増加と開発TAT(Turn around time)の増加が問題となり、歩留りの低下も大きな懸念材料である。
【0014】
このために、各LSIを個別に作り、MCM化する方式が有力視されている。こうしたMCM化技術の例を図15に示す。
【0015】
図15(a)及び(b)はフリップチップ方式であって、配線基板(回路基板)79上の電極78に、フェイスダウンで半導体チップ53及び54を接続し、アンダーフィル材95で固定している。ここで小型化、薄型化を考えた場合には、図15のフリップチップが有利な方式である。今後の高速化での接続距離の縮小や各接続インピーダンスのバラツキ等を考えると、フリップチップ方式が主たる方法になるものと思われる。
【0016】
このフリップチップ方式のMCMとしては、例えば、複数の異種のLSIについて、各々のLSIのAl電極パッド65の面にAu−Stud Bumpを形成し、異方性導電フィルム(ACF:Anisotropic Conductive Film)を介して回路基板と接続する方法や、樹脂ペーストを用いて圧接する方法、更には、バンプとしてAuめっきバンプ、Ni無電解めっきバンプ及びはんだバンプを用いる方法等、種々のものが提案されている。
【0017】
図15(b)は、はんだバンプ75による配線基板79との金属間接合で、より低抵抗で確実に接合できる例である。
【0018】
上述のようなウェーハ一括のはんだバンプ形成法は、実装面でエリアパッド配置にも適用でき、一括リフローや両面実装が可能である等の利点がある。しかし、最先端の歩留まりが低いウェーハに対して処理をすると、良品チップ1個当たりのコストは極めて高くなる。
【0019】
即ち、図16には、従来のウェーハ一括処理における半導体ウェーハ99を示すが、最先端LSIでは高歩留りが必要とされるにも拘らず、スクライブライン71で仕切られたチップの内、×印で示す不良品ベアチップ97の数が○印で示す良品ベアチップ98の数より多くなるのが実情である。
【0020】
また、チップをベアチップの形で他所から入手した場合のバンプ形成は極めて難しいという問題があった。即ち、上記した2種類のバンプ形成方法は各々特徴を持つが、全ての領域に使える技術ではなく、各々の特徴を活かした使い分けをされるのが現状である。ウェーハ一括バンプ処理法は、歩留まりが高く、ウェーハ1枚の中に占める端子数が多い場合(例えば50000端子/ウェーハ)や、エリアパッド対応の低ダメージバンプ形成に特徴を発揮する。又、Auスタッドバンプは、チップ単位で入手した場合のバンプ処理や、簡便なバンプ処理に特徴を発揮している。
【0021】
なお、図16に示した半導体ウェーハ99をスクライブライン71に沿って切断すると、切断の影響でチップにストレス、亀裂等のダメージが生じて、故障の原因になることがある。さらに、良品ベアチップ98及び不良品ベアチップ97を、共に半導体ウェーハ99として一括ではんだバンプ形成まで工程を進行させると、不良品ベアチップ97に施した工程が無駄になり、これもコストアップの原因となる。
【0022】
更に、上述のはんだバンプを用いた接続法においては、半導体チップ上に予めはんだバンプを形成しておく必要があるために、以下に記した課題が挙げられる。
【0023】
例えば、半導体チップを作製する工程からはんだバンプを形成する工程までの間の作製工程のリードタイムが、比較的長くなると共に作製コストも上昇する。このことは、特に複数の半導体チップからなるウェーハをそれぞれの半導体チップに分割したチップ状態においては、よりその傾向が顕著になる。
【0024】
また、はんだバンプの形成においては、半導体チップ上の隣接するはんだバンプ同士が接触して短絡を起こさないために一定の間隔を設けねばならず、ある程度のスペースが必要であるために、これらのはんだバンプへの接続用の隣接する電極パッドのピッチが狭いタイプの半導体チップにおいては、比較的不向きな構造となってしまう。これは、近年の傾向である多ピン化とは相反するものであり、問題となっている。
【0025】
そこで本出願人は、上述のような問題を解決した方法及び構造を特願2000−122112(特開2001−308116)として既に提起した(これを以下、先願発明(後記の特許文献1)と称する)。以下に、先願発明に基づく方法及び構造の一例を、図17〜図20について順を追って説明する。
【0026】
図17(a)は、仮の支持基板となる基板51を示す。但し、基板への加熱プロセスは400℃以下の為、より安価なガラス基板も使用できる。また、この基板51は繰り返し使用できる。
【0027】
次に、図17(b)に示すように、基板51上に、ある温度以上に加熱されると粘着力が低下する、例えばアクリル系で所定の厚さの粘着シート52を貼り付ける。
【0028】
次に、図17(c)に示すように、良品と確認された複数の半導体(良品ベア)チップ53及び54を、電極パッド65が露出している面を下にして配列して粘着シート52上に貼り付ける。
【0029】
なお、これらの良品の半導体チップ53及び54は、図17に示した通常の半導体ウェーハ99の工程でダイシングして、使用したダイシングシート(図示せず)の延伸状態から取り出してもよいし、チップトレイから移載してもよい。
【0030】
ここで重要なことは、自社、他社製のチップに関わらず、良品の半導体チップ53及び54のみを基板51上に再配列させることである。
【0031】
次に、図17(d)に示すように、チップ53及び54上から例えば有機系絶縁性樹脂、例えばエポキシ系、アクリル系等の保護物質を均一に塗布して保護物質層55を形成する。この塗布工程はスピンコート法や印刷法等で容易に実現できる。
【0032】
次に、図17(e)に示すように、ある温度以上に加熱することにより、粘着シート52の粘着力を弱くして、保護物質層55で側面及び裏面が連続して固められた複数の良品の半導体チップ53及び54からなる疑似ウェーハ67を、基板51上から剥離する。
【0033】
次に、図17(f)に示すように、基板51上から剥離した疑似ウェーハ67を上下方向で反転させて、半導体チップ53及び54の電極パッド65が上面に来るようにする。
【0034】
次に、図17(g)に示すように、疑似ウェーハ67の上面に層間絶縁膜56を形成する。
【0035】
次に、図17(h)に示すように、層間絶縁膜56に配線形成用の孔部57を、それぞれの半導体チップ53及び54の電極パッド65上に、電極パッド65の上面の一部が露出するように設ける。
【0036】
次に、層間絶縁膜56上面及び孔部57に配線材料を被着させた後に、図18(i)に示すように、フォトレジスト等を用いて所定の配線パターン57に形成する。
【0037】
次に、図18(j)に示すように、所定のパターンに形成された再配置用の配線57を覆うようにして配線保護層58を形成する。
【0038】
次に、図18(k)に示すように、配線保護層58に配線取り出し用のランド開口59を、所定の位置に配線57の上面の一部が露出するように複数箇所設ける。
【0039】
次に、図18(l)に示すように、半導体チップ53及び54を保護物質層55で保護して補強してなるチップ状電子部品69の単位で、ブレード68(又はレーザ)でスクライブライン71に沿ってダイシング70し、個々の個片とする。
【0040】
図19(m)は、このチップ状電子部品69の拡大図、及びこの拡大図中の、主に半導体チップ54付近の詳細図であり、この半導体チップ54(半導体チップ53も同様)は、シリコン基板85上にSiO2膜84を介してAl電極パッド65及びパッシベーション膜83が形成された構造のものである。
【0041】
次に、図19(n)に示すように、Ni無電解めっき法によってランド開口59内にNi無電解めっき層(UBM)72を形成する。なお、このNi無電解めっき層(UBM)72は、例えば、配線57の上面をリン酸系エッチ液で前処理した後に、Zn処理によりZnを置換析出させ、さらにNi−Pめっき槽に浸漬させることにより、容易に形成でき、Al電極パッド65と後述するはんだバンプとの接続を助けるUBM(Under Bump Metal)として作用する。
【0042】
更に、無電解めっき層72上に、ランド100をランド開口59上のみならず配線保護層58上にも連続して形成する。
【0043】
次に、図19(o)に示すように、印刷マスク73を当てて、はんだペースト74を印刷法によりランド100上に転写する。
【0044】
次に、図20(p)に示すように、ウエットバック法ではんだペースト74を溶融して、はんだバンプ75を形成する。このように、Ni無電解めっき法及びはんだペーストスクリーン印刷法等を用いることにより、フォトプロセスを用いずに簡単にはんだバンプ75を形成できる。
【0045】
上記のようにして、低歩留まりの最先端のLSIや他社から入手したチップであっても、良品の半導体チップ53及び54のみを基板51に貼り付けて、あたかも100%良品の半導体チップ53及び54のみで構成された疑似ウェーハ67を作製できる。このため、図18(k)の状態でウェーハ一括の低コストのはんだバンプ形成も可能になる。
【0046】
そして、図18(i)の状態において、プローブ検査による電気的特性の測定やバーンインを行って、図17(c)の工程前に良品の半導体チップ53及び54を選別したことに加えて、更により確実に良品チップのみを選別できる。
【0047】
次に、図20(q)に示すように、基板79上にソルダー(はんだ)レジスト76で囲まれかつソルダー(はんだ)ペースト77を被着した電極78を設けた実装基板60に、個片化されたチップ状電子部品69をマウントする。
【0048】
この際、チップ状電子部品69の側面と裏面は保護物質層55で覆われているため、実装基板60への実装時のチップ状電子部品69の吸着等のハンドリングにおいて、直接チップ53、54がダメージを受けることがないために、高い信頼性を持つフリップチップ実装を期待することができる。
【0049】
なお、上記の記述は半導体チップのフリップチップ実装技術に関するものであるが、フリップチップ高密度実装における接続用はんだバンプの形成技術とその製造方法に関するものでもあり、良品の半導体チップ53及び54をその表面を下にして基板51上に等間隔で並べて貼り付け、その後に保護物質層55を裏面等に均一に塗布して、チップ53及び54同士を固定している。
【0050】
しかる後に、貼着シート52から剥がして、良品の半導体チップ53及び54のみが配列された疑似ウェーハ67を作製し、このウェーハ67に一括でバンプ形成をして、低コストでバンプチップを製造できる。このバンプチップは、小型・軽量の携帯用電子機器のみならず、全てのエレクトロニクス機器に利用され得る。
【0051】
上述の工程によれば、半導体チップ53及び54等のチップ状電子部品(以下、半導体チップを代表例として説明する。)69の電極パッド65面以外(即ち、チップ53及び54の側面及び裏面)が連続した保護物質層55によって保護されるので、チップ化後のハンドリングにおいてチップ53及び54が保護され、ハンドリングが容易となると共に、良好な実装信頼性が得られる。
【0052】
又、上述の半導体ウェーハ99から切出されて良品のみを選択した半導体チップ53及び54を基板51に貼り付け、保護物質層55を全面に被着した後に剥離することにより、あたかも全品が良品の半導体チップ53及び54のみからなる疑似ウェーハ67を得るため、ウェーハ一括での配線形成やバンプ処理等も可能となる。
【0053】
更に、チップ53及び54を疑似ウェーハ67から切り出す際にチップ間の保護物質層55の部分を切断することになるので、半導体チップ53及び54本体への悪影響(歪みやばり、亀裂等のダメージ)を抑えて容易に切断することができる。
【0054】
しかも、保護物質層によってチップ53及び54の側面及び裏面が覆われていることから、Ni無電解めっき処理も可能である。そして、自社製ウェーハのみならず、他社から購入したベアチップでも、容易にはんだバンプ処理等が可能になる。
【0055】
また、MCMに搭載される異種LSIチップを全て同一半導体メーカーから供給されるケースは少なく、最先端の半導体ラインの投資が大きくなってきているために、SRAM、フラッシュメモリーやマイコン、更にCPU(中央演算処理ユニット)を同一半導体メーカーで供給するのではなく、各々得意とする半導体メーカーから別々にチップで供給してもらい、これらをMCM化することもできる。
【0056】
なお、上記の基板は繰り返し使用できて、バンプ形成のコストや環境面でも有利である。
【0057】
更に、上述の工程においては、半導体チップ53及び54の作製工程を別工程として行い、既に良品と判定されたチップ53及び54のみを使用するために、例えば、半導体チップを作製する工程からはんだバンプを形成する工程までの間の、作製工程のリードタイムや検査時間等を比較的短くすることができると共に、作製コストの上昇を抑えることができる。
【0058】
また、はんだバンプの形成においては、半導体チップ上の隣接するはんだバンプ同士が接触して短絡を起こさせないために一定の間隔を設けねばならず、ある程度のスペースが必要であるが、図19(n)に示すように、配線57やランド100等の配置形状によってはんだバンプの形成位置の自由度が増し、これらのはんだバンプへの接続用の隣接する電極パッド65のピッチが狭いタイプの半導体チップにおいても、電極パッドのピッチをより短く高密度にすることができ、多ピン化を実現することができる。
【0059】
【特許文献1】
特開2001−308116公報明細書及び図面(第6〜11欄、図1〜図3)
【0060】
【発明が解決しようとする課題】
しかしながら、上述の先願発明は上記の如き優れた特徴を有しているものの、なお、改善すべき以下のような課題があることが判明した。
【0061】
即ち、特にRF(Radio Frequency)系のLSI用のチップ状電子部品69を使用する場合、他のLSI用の電子部品との間に生じる電気的なノイズを遮断して誤動作等を防止するために、チップ状電子部品69全体をシールドケースで覆うことが多い。
【0062】
近年、小型化及び軽量化を目的として、CSP等のLSIパッケージの小型化が急速に進んでいるが、上記のようにシールドケースを後付けすることにより、小型化したLSIパッケージでもその実装面積が大きくなってしまい、また、シールドケースの後付け等の工程が増えてコストアップにもなる。
【0063】
そこで、本発明の目的は、上記した先願発明の特徴を生かしつつ、チップ状電子部品に対するノイズを効果的に遮断すると共に、これを簡易な構造により容易に実現できるチップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウェーハ及びその製造方法を提供することにある。
【0064】
【課題を解決するための手段】
即ち、本発明は、
支持体上に複数個又は複数種のチップ部品を固定する工程と、
前記チップ部品の少なくとも側面に保護物質を被着させて保護物質層を形成する工程と、
前記保護物質層上に導電層を形成する工程と、
前記保護物質層が被着された前記チップ部品を前記支持体から剥離する工程と
を有する疑似ウェーハの製造方法に係わり、また、この方法に、
前記チップ部品の電極面上に層間絶縁膜及び接続孔を形成する工程と、
前記接続孔に導電性接続材を設ける工程と、
前記複数個又は複数種のチップ部品間を切断して、チップ状電子部品を得る工程と
を付加した、チップ状電子部品の製造方法に係わるものである。
【0065】
本発明は又、複数個又は複数種のチップ部品が、電極面以外の少なくとも側面に被着された保護物質層によって一体化されていて、前記電極面とは反対側の面において前記保護物質層上に導電層が被着されている疑似ウェーハを提供し、また、この疑似ウェーハから得られ、前記チップ部品の電極面以外の少なくとも側面に前記保護物質層が被着されていて、前記電極面とは反対側の面において前記保護物質層上に前記導電層が形成されている、チップ状電子部品も提供するものである。
【0066】
本発明によれば、前記電極面とは反対側の面において前記保護物質層上に導電層が形成されているために、前記チップ状電子部品に対する外部からのノイズを前記導電層を通して放出することができ、良好なシールド効果を得ることができると共に、チップ状電子部品とシールド手段とを一体化して小型化、薄型化することができ、しかもこれをシールド手段の後付け工程なしに簡易な構造で実現することができる。
【0067】
また、先願発明と同様に、例えば、良品のチップ部品を再配列して疑似ウェーハとするので、あたかも全品が良品のチップからなるウェーハが得られるため、ウェーハ一括での配線形成及びはんだバンプ処理等も可能になり、低コストのフリップチップ用のチップ状電子部品を作製でき、自社製チップのみならず、他社から購入したベアチップでも容易に配線形成及びはんだバンプ処理等が可能になる。
【0068】
そして、チップ状電子部品を疑似ウェーハから切り出す際に、前記チップ部品間(側面)を切断するので、チップ部品本体への悪影響(歪みやばり、亀裂等のダメージ)が抑えられる。
【0069】
また、前記保護物質層によって少なくともチップ側面が覆われているので、Ni等の無電解めっき処理も可能であると共に、前記保護物質層によって少なくともチップ側面が保護されているので、個片化後のチップ状電子部品の実装ハンドリングにおいてもチップが保護され、良好な実装信頼性が得られる。
【0070】
【発明の実施の形態】
本発明においては、前記保護物質層の形成時における前記保護物質層と前記チップ部品との熱膨張係数の差に起因する疑似ウェーハ(従ってチップ状電子部品)の変形を防ぐために、前記チップ部品を装入するための開口部を有する枠体を前記支持体上に固定した後、前記枠体の前記開口部内に前記チップ部品を装入して前記支持体上に固定し、この固定後に前記開口部内において前記チップ部品の少なくとも側面を覆うように前記保護物質を被着させるのが望ましい。
【0071】
この場合、前記チップ状電子部品に対するシールド効果を向上させるために、前記枠体を導電性物質で形成し、前記導電層と接触させるのが望ましい。
【0072】
また、前記保護物質の被着を印刷又は物理的蒸着によって行ってもよい。
【0073】
また、前記導電性接続材を介して前記導電層を前記電極面上に電気的に取り出すのが望ましい。
【0074】
また、前記接続孔を介して前記複数個又は複数種のチップ部品間を前記導電性接続材からなる配線によって接続するのが望ましい。
【0075】
また、はんだバンプ等の外部接続端子を形成する上でその形成位置の選択の自由度を増すために、前記導電性接続材からなる配線上に第2の層間絶縁膜を形成し、この第2の層間絶縁膜に形成した第2の接続孔を介して前記配線を電気的に取り出すのが望ましい。
【0076】
また、前記支持体上での前記チップ部品の位置決めを容易にかつ的確に行うために、前記開口部の近傍において前記枠体に前記チップ部品の位置決め手段を形成するのが望ましい。この位置決め手段は、前記チップ状電子部品において前記導電性物質層の表面に残されてよい。
【0077】
また、前記導電層を接地してシールド効果を得るために、前記チップ部品の側面に被着された前記保護物質層の外面に前記導電性物質層が被着され、この導電性物質層が前記導電層に接触しているのが望ましい。
【0078】
この場合、前記チップ部品の電極面上に層間絶縁膜が形成され、この層間絶縁膜に形成した接続孔に導電性接続材が設けられており、この導電性接続材を介して前記導電層が前記電極面上に電気的に取り出されてよい。
【0079】
次に、本発明の好ましい実施の形態を図面の参照下に具体的に説明する。
【0080】
第1の実施の形態
図1〜図6は、本実施の形態による疑似ウェーハ14及びチップ状電子部品19の作製工程、及びこのチップ状電子部品19の実装工程を順次示すものである。
【0081】
図1(a)は、仮の支持基板となる基板1を示す。但し、この基板1への加熱プロセスは400℃以下で行えるため、安価なガラス基板も基板1として使用できる。また、この基板1は繰り返し使用することができる。
【0082】
次に、図1(b)に示すように、基板1上に、ある温度以上に加熱されると粘着力が低下する、例えばアクリル系で所定の厚さの粘着シート2を貼り付ける。
【0083】
次に、図1(c)に示すように、半導体チップ3及び4を装入する開口部11を有する銅等の導電性材料からなるフレーム12(詳細は後述)を、粘着シート2上に貼り付けて仮固定する。この際に、開口部11の位置は半導体チップ3及び4の貼付け位置に概ね対応しており、フレーム12は基板1の表面内に収まってさえいれば特に貼り付け精度は問わない。
【0084】
ここで、フレーム12の形状、大きさ、材質、貼付け方法及び貼付け位置等、並びに開口部11の形状、大きさ及び個数等は、半導体チップ3及び4の貼付け位置等に対応して、任意に選択してよい。
【0085】
次に、図1(d)に示すように、良品と確認された複数の半導体(良品ベア)チップ3及び4を、電極パッド5が露出している面を下にしてフレーム12の開口部11内に装入し、この開口部11内において粘着シート2上の所定の位置に貼り付ける。
【0086】
なお、良品の半導体チップ3及び4は、図16で述べたように通常の半導体ウェーハ99を各半導体チップにダイシングして得てよいが、各良品半導体チップはダイシングシート(図示せず)の延伸状態から取り出してもよいし、チップトレイから移載してもよい。
【0087】
このように、フレーム12の開口部11内に半導体チップ3及び4を指定した位置にマウント(仮固定)する際に、予めフレーム12の上面に設けておいた位置合わせマーク(ここでは図示省略)を基準にして行うことによって、基板1上の全体の広範囲に亘って、半導体チップ3及び4の固定位置の精度を確保することが可能となる。
【0088】
また、このことによって、図17に示した先願発明では使用可能な専用の位置合わせマーク付きの基板51を使用する必要がなくなるため、使用する基板1として汎用性のある安価な基板の採用が可能となり、コストダウンを図ることができる。
【0089】
次に、図1(e)に示すように、開口部11からチップ3及び4上に例えば有機系絶縁性樹脂、例えばエポキシ系等からなる保護物質を流し込み、保護物質層6を各開口部毎に形成する。この保護物質層6は半導体チップ3及び4の側面、更には上面を覆う程度の量にし、また一般的にはディスペンス法(場合によっては印刷法等)によって形成する。保護物質層6の材質は、エポキシ樹脂とするのがよいが、アクリル系等でもよく、機械的な衝撃又は湿度等から半導体チップ3及び4を保護することができるものであれば、材質に制限はない。
【0090】
ここで、図17に示した先願発明においては、保護物質層55には、半導体チップの固定機能に加えて、複数個又は複数種の半導体チップを連接した疑似ウェーハ67全体の構造体としての機能も持たせていたが、本実施の形態においては、主にフレーム12と半導体チップ3及び4との間の固定機能を果たすだけで十分であるため、保護物質6の使用量を必要最低限にすることが可能である。但し、各半導体チップ3と4との間にも保護物質が被着されているのが、チップの完全固定の上で望ましいが、必ずしもそのようにする必要はない。
【0091】
このように、保護物質層6の量が激減するために、半導体チップと保護物質層との熱膨張係数の差により保護物質の流し込みによるチップ固定時に発生しがちであった内部応力が弱められ、後述のようにして疑似ウェーハ14を基板1から剥離した後の疑似ウェーハ14の反り量を大幅に低減することができ、疑似ウェーハ14の平坦性を保つことができる。その結果、後工程での配線形成時の加工性及び歩留等を飛躍的に向上させることが可能となる。
【0092】
次に、図2(f)に示すように、フレーム12上に平坦な銅等の金属板7を貼付ける。この際に、フレーム12と金属板7との接合に導電性ペーストからなる接着剤(図示せず)を用いてよい。
【0093】
ここで、金属板7の材質はフレーム12の材質と同様に特に限定はされない。また、フレーム12と金属板7とはシールド用として電気的に接続している必要があるため、図2(f)においては導電性ペーストで接着する形態を記載したが、両者を電気的に接続可能であって接着力も得られるような接続方法であれば、特に限定されることはない。
【0094】
また、金属板7に代えて、例えば、メタライジング法、めっき法、スパッタ法、蒸着法等により形成した金属層を用いてもよい。要は、金属板の貼り付け以外にも様々な方法で形成された導電層であればよい。この金属板7はべた付けであってよいが、所定パターンに形成してもよい。
【0095】
次に、図2(g)に示すように、ある温度以上に加熱することにより粘着シート2の粘着力を弱くした状態で、保護物質層6、更にはフレーム12及び金属板7で側面及び裏面等が覆われた複数の良品の半導体チップ3及び4の一体化物からなる疑似ウェーハ14を基板1から剥離し、疑似ウェーハ14の作製工程を完了する。
【0096】
この時に、上記したように保護物質層6の量が低減されていることによって疑似ウェーハ14の反り量が大幅に低減するのに加えて、金属板7(又は金属層)がある程度の剛性を有しているために、疑似ウェーハ14の反りを一層抑制することができる。
【0097】
次に、図2(h)に示すように、基板1から剥離した疑似ウェーハ14を上下方向で反転させて、半導体チップ3及び4の電極パッド5の露出面が上側に来るようにする。
【0098】
次に、図2(i)に示すように、疑似ウェーハ14の上面に塗布法や化学的気相成長法等によって層間絶縁膜9を形成する。ここで、層間絶縁膜9の厚さ、材質及び形成方法等は、任意に選択してよい。
【0099】
次に、図2(j)に示すように、フォトリソグラフィ技術によって層間絶縁膜9に配線形成用のビアホール10を形成し、それぞれの半導体チップ3及び4の電極パッド5の上面の一部を露出させる。これと同時に、フレーム12上にも層間絶縁膜9を貫通してビアホール10を形成し、フレーム12の上部の一部を露出させる。
【0100】
ここで、ビアホール10の大きさ、位置、数量及び形成方法等は、半導体チップ3及び4の配列等に対応して決定することができる。
【0101】
次に、図3(k)に示すように、真空蒸着法又はスパッタ法等によって層間絶縁膜9の上面及びそれぞれのビアホール10内に配線材料を被着した後に、フォトリソグラフィ技術によって所定パターンの配線15を形成し、各チップ間を接続するMCM用配線としたり、外部端子形成用の配線とする。
【0102】
例えば、疑似ウェーハ14上に層間絶縁膜9を塗布し、この層間絶縁膜9に電極パッド5上の必要箇所及びフレーム12上の必要箇所にビアホール10を開口した後に、例えば、セミアディティブ法等により配線15を形成する。
【0103】
次に、図3(l)に示すように、所定パターンに形成された再配置用の配線15を覆うようにして、カバーコートである配線保護層16を形成する。ここで、配線保護層16の厚さ、材質及び形成方法等は、任意に選択してもよい。
【0104】
次に、図3(m)に示すように、配線保護層16に外部との接続に必要な配線取り出し用のランド開口17を配線15上の所定の位置に形成し、配線15の上面の一部を露出させる。ここで、ランド開口17の大きさ、数量及び形成方法等は、任意に選択してよい。
【0105】
こうして、半導体チップ3及び4の側面が保護物質層6を介してフレーム12に接着されると共に、半導体チップ3及び4の裏面が保護物質層6及び金属板7で覆われた構造を形成する。
【0106】
次に、図4(n)に示すように、フレーム12の位置において、ブレード18(又はレーザ等)でスクライブライン21に沿って金属板7及びフレーム12を切断してダイシング20して、複数の半導体チップ3及び4が保護物質層6とフレーム12及び金属板7で覆われてなる単位に個片化し、この個片をチップ状電子部品19とする。
【0107】
こうして得られたチップ状電子部品19は、後記のように、フレーム12及び配線15、この上のランド開口17を介して金属板7を電気的にグランドに接続(接地)する。これによって、チップ状電子部品19全体をフレーム12及び金属板7からなるシールド層で囲む構造を形成し、チップ状電子部品19をシールドケースで囲む場合と同様の構造及び効果を得ることができる。但し、フレーム12及び金属板7からなるシールド構造は、シールドケースよりもはるかに薄型、小型化したものとなる。
【0108】
図4(o)は、このチップ状電子部品19の拡大図、及び主に半導体チップ4付近の詳細図であり、この半導体チップ4(半導体チップ3も同様)は、シリコン基板24上にSiO2膜23を介してAl電極パッド5及びパッシベーション膜22が形成された構造からなっている。
【0109】
次に、図5(p)に示すように、Ni無電解めっき法によってランド開口17内にNi無電解めっき層(UBM)25を形成する。なお、このNi無電解めっき層(UBM)25は、例えば、配線15の上面をリン酸系エッチ液で前処理した後に、Zn処理によりZnを置換析出させ、さらにNi−Pめっき槽に浸漬させることにより、容易に形成でき、Al電極パッド5と後述するはんだバンプとの接続を助けるUBM(Under Bump Metal)として作用する。
【0110】
更に、無電解めっき層25と接続するように、ランド26をランド開口17上のみならず配線保護層16上にも形成する。
【0111】
ここで、無電解めっき層25やランド26を含めた配線については、外部端子位置の再配置等に有用である。更に、配線15も含めてランド26は、いわゆるインターポーザー基板を用いることなしにインターポーザーをビルドアップした構造をなしているため、再配置用の配線構造を精度良く容易に形成することができ、また、これを基本的には、図3(m)に示したウェーハレベルで一括処理により形成することができることは極めて有利である。
【0112】
次に、図5(q)に示すように、印刷マスク27を当てて、はんだペースト28を印刷法によりランド26上に転写する。
【0113】
次に、図6(r)に示すように、ウエットバック法等ではんだペースト28を溶融して、はんだバンプ29を形成する。このように、Ni無電解めっき法及びはんだペーストスクリーン印刷法等を用いることにより、フォトプロセスを用いずに簡単にはんだバンプ29を形成できる。
【0114】
上記のようにして、低歩留まりの最先端のLSIや他社から入手したチップであっても、良品の半導体チップ3及び4のみを基板1に貼り付けて、あたかも100%良品の半導体チップ3及び4のみで構成された疑似ウェーハ14を作製できる。なお、図3(m)の状態で、ウェーハ一括の低コストのはんだバンプ形成も可能になる。
【0115】
そして、図3(k)の状態において、プローブ検査による電気的特性の測定やバーンインを行って、図1(d)の工程前に良品の半導体チップ3及び4を選別したことに加えて、更により確実に良品チップのみを選別できる。
【0116】
次に、図6(s)に示すように、基板34上に、ソルダー(はんだ)レジスト31で囲まれかつソルダー(はんだ)ペースト32を被着した電極33を設けた実装基板30に、個片化されたチップ状電子部品19をマウントする。なお、はんだペースト32に代えてはんだバンプを形成すれば、チップ状電子部品19に上記のはんだバンプ29を形成することを要しない。
【0117】
上記のチップ状電子部品19は、側面と裏面とがフレーム12や金属板7等によって覆われて保護されているため、図4(n)に示したダイシング時のみならず、図6(s)に示した実装基板30への実装時のチップ状電子部品19の吸着等のハンドリングにおいても、チップ3及び4がダメージを受けることがなく、高い信頼性でダイシング及びフリップチップ実装が可能となる。
【0118】
図7には、図1(c)に示した本実施の形態で使用するフレーム12を詳しく説明するものである。ここで、図7(a)はフレーム12の平面図を示し、図7(b)はフレーム12の断面図を示すが、概略図示した図1(c)と比べて各部を詳細に図示している。
【0119】
図7に示すフレーム12は、例えば、Cu等の金属を含む導電性物質からなる板材に、破線で示す半導体チップ3及び4が仮固定されるチップエリアより多少大きめの開口部11をエッチング又はプレス加工法等により抜き加工したものである。
【0120】
フレーム12の材質に関しては、上記のような加工に適用可能であれば特に限定されないが、導電性を有し、安価で大量加工に適した材質のものが望ましい。
【0121】
また、開口部11の形成と同時に、開口部11の近傍においてフレーム12の片面(半導体チップ3及び4を装入する側の面)に対して、チップエリアへのチップマウント(仮固定)時にチップ位置合わせのために位置決めの手段として位置合わせマーク13を形成しておくことが望ましい。この位置合わせマーク13は、例えば円形のハーフエッチング等によって凹部として形成することができる。
【0122】
この場合、位置合わせマーク13により、半導体チップ3及び4を組とするモジュール間でのチップ位置精度が決定されるので、位置合わせマーク13は、マーク間のピッチが相対的に正確に保持されるような加工方法で形成するのが望ましい。
【0123】
そして、図1(d)に示したように各半導体チップを開口部11内の所定位置に装入、固定する際には、図8に示すように、フレーム12に設けられた位置合わせマーク13によって各半導体チップの装入位置を識別する。
【0124】
即ち、上部カメラ35によって、真空チャック37に吸着された半導体チップ4(又は3)の位置を検出すると共に、下部カメラ36によって、基板1上に仮固定されたフレーム12の位置合わせマーク13の位置を検出しておく。
【0125】
例えば、これらの各カメラ35及び36によって位置合わせマーク13と他の位置合わせマーク13との距離や、位置合せマーク13と半導体チップとの距離などを検出し、これらの検出による位置情報に基づいて、フレーム12の開口部11内の正規の位置に正規の向きで半導体チップ3及び4を装入し、破線で示すように粘着シート2上に仮固定することができる。
【0126】
なお、本実施の形態と比較して、図17〜図20に示した先願発明においては、以下のような問題点もある。
【0127】
即ち、得られたチップ状電子部品69の半導体チップの裏面(電極パッド65とは反対側の面)には、絶縁層である保護物質層55が存在しているために、チップ状電子部品69の表面側と裏面とは絶縁されており、その裏面に配線層等の導電層を設けて回路を構成することは何ら意図されていない。このため、チップ状電子部品69の裏面側を含めてシールド層で覆うことは不可能である。
【0128】
また、粘着シート52上に半導体チップ53及び54を仮固定する場合には、半導体チップ53及び54を基板51上の広いエリアにおいて相対的に正確な位置精度で配置する必要があるが、このために半導体チップ53及び54をマウント(仮固定)する基板51側に位置合わせマークを配置する。この位置合わせマークは、チップ状電子部品69のサイズ毎に位置変更を行うことが必要となり、チップ状電子部品69のサイズ毎に専用の基板51を用意しなければならず、これに伴ってコストアップとなり易い。
【0129】
また、半導体チップ53及び54の材質(主としてシリコン)と、線膨張及び硬化時の収縮の大きい保護物質層55の材質(主として例えばエポキシ樹脂)との熱膨張又は収縮量の差によって、保護物質層55の被着後の基板51からの剥離後に、疑似ウェーハ67の反りが大きくなり、この反りがウェーハ上での配線形成やチップ状電子部品69の実装に支障を生じ、搬送性及び歩留も阻害することがある。
【0130】
これに対し、本実施の形態では、チップ状電子部品19の裏面に金属板7を設け、フレーム12及び配線15を介して電気的に接地しているので、チップ状電子部品19の周囲をシールドでき、外部からのノイズ等による半導体チップ3及び4の誤動作等を十二分に防止することができる。
【0131】
この場合、シールド構造を形成する金属板7及びフレーム12等とチップ状電子部品19とを一体化しているために、シールドケースを後付けする場合に比べて、小型化、薄型化した構造となり、実装面積が小さくなり、作製工程も簡略化される。
【0132】
また、各半導体チップ3、4毎に専用の位置合わせマークを基板1に設けるのではなく、フレーム12に設けられた位置合わせマーク13よって、各半導体チップ3及び4間のマウント(仮固定)位置精度を確保できるため、基板1の汎用性の拡大及びそれによるコストダウンが可能となる。
【0133】
また、枠体であるフレーム12によって各半導体チップ間が仕切られているために、各半導体チップ3及び4を固着するための保護物質層6の構成物質、例えばエポキシ樹脂の使用量を減らせるので、半導体チップ3及び4との熱膨張量又は収縮量の差を小さくして、疑似ウェーハ14の変形を抑制することができる。これによって、疑似ウェーハ14の反りを小さくでき、後工程の配線形成を行い易く、実装の信頼性が向上し、また搬送性及び歩留等も改善することができる。
【0134】
なお、本実施の形態においては、良品の半導体チップ3及び4のみが配列された疑似ウェーハ14を作製し、このウェーハ14に一括で配線形成(更に必要とあればバンプ形成)を行うことができる。これは、小型・軽量の携帯用電子機器のみならず、全てのエレクトロニクス機器に利用され得る。
【0135】
また、半導体チップ3及び4を有するチップ状電子部品19の電極パッド5面以外(即ち、チップ3及び4の側面及び裏面)がフレーム12及び金属板7等によって保護されるので、チップ化後のハンドリングにおいてチップ3及び4が保護され、ハンドリングが容易となると共に、良好な実装信頼性を得ることができる。
【0136】
また、チップ状電子部品19を疑似ウェーハ14から切り出す際に、チップ間のフレーム12の部分を切断するので、半導体チップ3及び4本体への悪影響(歪みやばり、亀裂等のダメージ)を抑えて容易に切断することができる。
【0137】
しかも、フレーム12や金属板7等によってチップ3及び4の側面及び裏面が覆われていることから、Ni無電解めっき処理も可能である。そして、自社製ウェーハのみならず、他社から購入したベアチップでも、容易にはんだバンプ処理等が可能になる。
【0138】
また、MCMに搭載される異種LSIチップを全て同一半導体メーカーから供給されるケースは少なく、最先端の半導体ラインの投資が大きくなってきているために、SRAM、フラッシュメモリーやマイコン、更にCPU(中央演算処理ユニット)を同一半導体メーカーで供給するのではなく、各々得意とする半導体メーカーから別々にチップで供給してもらい、これらをMCM化することもできる。
【0139】
また、上記の基板1は繰り返し使用でき、コストや環境面でも有利である。
【0140】
更に、上述の工程においては、半導体チップ3及び4の作製工程を別工程として行い、既に良品と判定されたチップ3及び4のみを使用するために、例えば、半導体チップを作製する工程からはんだバンプを形成する工程までの時間や検査時間等を短くすることができると共に、作製コストの上昇を抑えることができる。
【0141】
また、はんだバンプの形成においては、半導体チップ上の隣接するはんだバンプ同士が接触して短絡を起こさせないために一定の間隔を設けねばならず、ある程度のスペースが必要であるが、図5(p)に示すように、配線15やランド26等の配置によってはんだバンプの形成位置の自由度が増し、隣接する電極パッド5のピッチが狭いタイプの半導体チップにおいても、ランド26の数を増やして多ピン化を実現することができる。
【0142】
第2の実施の形態
本実施の形態は、図9〜図11に示すように、半導体チップ3及び4の電極面以外を樹脂からなる保護物質のみで覆って保護物質層6を形成すると共に、金属層7の接地用の配線15を保護物質層6を通して形成する以外は、第1の実施の形態と同様である。
【0143】
即ち、図9(a)〜図9(b)に示すように、上記の図1(a)〜図1(b)に示す工程と同様に、基板1上に粘着シート2を貼り付ける。
【0144】
次に、図9(c)に示すように、良品の半導体チップ3及び4を粘着シート2上の所定の個所に貼り付けて仮固定する。
【0145】
次に、図9(d)に示すように、半導体チップ3及び4を覆うように樹脂からなる保護物質を塗布して保護物質層6を形成する。
【0146】
その後、図9(e)〜図10(h)に示すように、上記の図2(f)〜図2(i)に示す工程と同様に、保護物質層6上に金属板7を設けた後に、基板1から剥離して疑似ウェーハ14とし、この疑似ウェーハ14の電極パッド5の上に層間絶縁膜9を形成する。
【0147】
次に、図10(i)に示すように、フォトリソグラフィー技術によって配線用のビアホール10を層間絶縁膜9又は保護物質層6に形成し、各電極パッド5の表面を一部露出させ、かつ接地(シールド)用の導電層となる金属板7の表面を一部露出させる。
【0148】
次に、図10(j)に示すように、それぞれのビアホール10に配線材料を充填してパターニングし、配線15を形成する。
【0149】
次に、図10(k)〜図12(r)に示すように、上記の図3(l)〜図6(s)の工程と同様に、配線15等の施された疑似ウェーハ14を個片化してチップ状電子部品19とし、そのチップ状電子部品にはんだバンプ29等を形成した後に、それを実装基板30に実装する。
【0150】
本実施の形態によれば、第1の実施の形態におけるフレーム12を用いないでも、保護物質層6を通して金属層7を配線15によって接地することができると共に、半導体チップ3及び4間の保護物質層6を金属層7と共に切断してチップ状電子部品19を形成しているため、疑似ウェーハ14の切断が比較的容易になる。
【0151】
また、図9(f)に示した疑似ウェーハ14は、金属板7によって補強されていることから、これが存在しない場合に比べて、上記した反りを少なくすることができる。つまり、金属板7はシールドと共に反り防止作用も有している。
【0152】
その他、本実施の形態においては、上述の第1の実施の形態で述べたのと同様の作用及び効果が得られる。
【0153】
第3の実施の形態
本実施の形態は、図13に示すように、フレーム42の材質を保護物質層6の材質と同一として、このフレーム42を粘着シート2上に仮固定し、更に、フレーム42の開口部11内に半導体チップ3及び4を装入した後に、加熱等でフレーム42を溶解して各半導体チップ3及び4の側面間を接合する保護物質層6となし、この上に接着剤を塗布して接着剤層38を介して金属板7を形成する以外は、第1の実施の形態と同様である。
【0154】
即ち、図13(a)〜図13(b)に示すように、上記の図1(a)〜図1(d)に示す工程と同様に、基板1上に粘着シート2を貼り付け、更にその上にアクリル系樹脂等からなるフレーム42を仮固定し、フレーム42の開口部11内に半導体チップ3及び4を装入して粘着シート2上の所定の個所に仮固定する。従って、このフレーム42は、上記したフレーム12と同等の機能をなし、半導体チップの位置決めマークも設けられている。
【0155】
次に、図13(c)に示すように、フレーム42を溶解することによって、半導体チップ3及び4の少なくとも側面同士をフレーム42の溶解によって形成された保護物質層6によって接合する。
【0156】
次に、図13(d)に示すように、保護物質層6及び半導体チップ3及び4を覆うように、接着剤層38を塗布して金属板7を接着するか、或いは接着剤層38付きの金属板7を接着する。
【0157】
その後、図9(f)〜図12(r)の工程とほぼ同様の工程を経て、チップ状電子部品19を実装基板30上に実装する。
【0158】
本実施の形態においては、フレーム42を溶解することによって、半導体チップ3及び4の側面同士をフレーム42の溶解物からなる保護物質層6で接合するため、保護物質の使用量が少なくなり、半導体チップ3、4及び保護物質層6からなる疑似ウェーハ14の反りを抑制することができると共に、疑似ウェーハ14の作製工数を減らすことができる。
【0159】
その他、本実施の形態においては、上述の第1又は第2の実施の形態で述べたのと同様の作用及び効果が得られる。
【0160】
以上に説明した実施の形態は、本発明の技術的思想に基づいて更に変形が可能である。
【0161】
例えば、金属板7については、半導体チップ3及び4の背面の全面に形成する必要はなく、例えば、フレーム12の開口部11上のみに部分的に形成されてもよい。金属板7の材質は様々であってよく、また金属以外の導電体を用いてもよい。
【0162】
また、フレーム12を用いる場合に、シールド構造が必要であって金属板7が形成される部分と、シールド構造が不要であって金属板7が形成されない部分とが、同一フレーム12内に存在してもよい。シールド構造が不要な部分(シールドが不要な半導体チップのエリア)においては金属板7が存在しないために、この部分から得られたチップ状電子部品を背面から研削して薄型化し易くなる。
【0163】
また、フレーム12の開口部11内に装入する半導体チップの数は2以上の複数個であってよいが、単数であってもよい。フレーム12に設ける位置決め手段は、上述の凹部以外にも印刷等によって形成してよい。
【0164】
また、上述の実施の形態において、フレーム12の表面に設けられた位置合わせマーク13は、疑似ウェーハ14を切断してチップ状電子部品19とした後もチップ状電子部品19中にフレーム12と共に残されてよい。
【0165】
また、配線保護層16やランド開口17を設けた図3(m)の状態でランド開口17にはんだバンプを一括して形成した後、ダイシングを行うこともできる。
【0166】
また、本発明を適用する対象は半導体チップに限ることはなく、個々のチップへの切断を伴う他の各種チップ状電子部品であってもよい。
【0167】
【発明の作用効果】
本発明は、上述したように、前記電極面とは反対側の面において前記保護物質層上に導電層が形成されているために、前記チップ状電子部品に対する外部からのノイズを前記導電層を通して放出することができ、良好なシールド効果を得ることができると共に、チップ状電子部品とシールド手段とを一体化して小型化、薄型化することができ、しかもこれをシールド手段の後付け工程なしに簡易な構造で実現することができる。
【0168】
また、先願発明と同様に、例えば、良品のチップ部品を再配列して疑似ウェーハとするので、あたかも全品が良品のチップからなるウェーハが得られるため、ウェーハ一括での配線形成及びはんだバンプ処理等も可能になり、低コストのフリップチップ用のチップ状電子部品を作製でき、自社製チップのみならず、他社から購入したベアチップでも容易に配線形成及びはんだバンプ処理等が可能になる。そして、チップ状電子部品を疑似ウェーハから切り出す際に、前記チップ部品間の(側面)を切断するので、チップ部品本体への悪影響(歪みやばり、亀裂等のダメージ)が抑えられる。また、前記保護物質層によって少なくともチップ側面が覆われているので、Ni等の無電解めっき処理も可能であると共に、前記保護物質層によって少なくともチップ側面が保護されているので、個片化後のチップ状電子部品の実装ハンドリングにおいてもチップが保護され、良好な実装信頼性が得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図2】同、作製工程を順次示す断面図である。
【図3】同、作製工程を順次示す断面図である。
【図4】同、作製工程を順次示す断面図である。
【図5】同、作製工程を順次示す断面図である。
【図6】同、チップ状電子部品の実装工程を含む断面図である。
【図7】同、フレームの平面図(a)及び断面図(b)である。
【図8】同、上部カメラ及び下部カメラによる位置検出を行うときの断面図である。
【図9】本発明の第2の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図10】同、作製工程を順次示す断面図である。
【図11】同、作製工程を順次示す断面図である。
【図12】同、チップ状電子部品の実装工程を含む断面図である。
【図13】本発明の第3の実施の形態によるチップ状電子部品の作製工程を順次示す断面図である。
【図14】従来例によるチップ状電子部品の作製工程を順次示す断面図である。
【図15】同、MCM化された実装構造の一部断面側面図(a)及び(b)である。
【図16】同、ウェーハ一括処理に対処する半導体ウェーハの斜視図である。
【図17】先願発明によるチップ状電子部品の作製工程を順次示す断面図である。
【図18】同、作製工程を順次示す断面図である。
【図19】同、作製工程を順次示す断面図である。
【図20】同、チップ状電子部品の実装工程を含む断面図である。
【符号の説明】
1…基板、2…粘着シート、3、4…半導体チップ、5…電極パッド、
6…保護物質層、7…金属板(金属層)、9…層間絶縁膜、10…ビアホール、11…開口部、12…フレーム、13…位置合わせマーク、
14…疑似ウェーハ、15…配線、16…配線保護層、17…ランド開口、
18…ブレード、19…チップ状電子部品、20…ダイシング、
21…スクライブライン、22…パッシベーション膜、23…SiO2膜、
24…シリコン基板、25…無電解めっき層、26…ランド、
27…印刷マスク、28…はんだペースト、29…はんだバンプ、
30…実装基板、31…ソルダー(はんだ)レジスト、
32…ソルダー(はんだ)ペースト、33…電極、34…基板、
35…上部カメラ、36…下部カメラ、37…真空チャック、38…接着剤層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a chip-shaped electronic component suitable for manufacturing a semiconductor device and a method for manufacturing the same, a pseudo wafer used for the manufacturing, and a method for manufacturing the same.
[0002]
[Prior art]
Conventionally, there is a strong demand for smaller, thinner, and lighter portable electronic devices such as digital video cameras, digital cellular phones, and notebook PCs (Personal Computers), and how to increase the surface mounting density of semiconductor components. The important point is whether to do it.
[0003]
For this reason, a smaller CSP (Chip Scale Package), which replaces a package IC (QFP (Quad Flat Package), etc.), has already been developed or adopted in some parts. Considering this, it is strongly desired to spread the connection technology using the bare chip and the flip chip method.
[0004]
Furthermore, with the recent increase in the operation speed of LSIs (Large Scale Integrated Circuits) and the reduction in voltage, the connection between a semiconductor chip and an interposer or a motherboard has been aimed at shortening the wiring path and reducing the wiring resistance. The use of the flip-chip connection described above is increasing.
[0005]
For such flip-chip connection using a bump forming technique in flip-chip mounting, for example, a solder bump is formed on a connection pad of a semiconductor chip, and then the solder is again melted by heat to form a mounting board which is a motherboard. A connection method, a method of forming an Au bump on an Al electrode pad by an Au-Stud Bump method, an electrolytic plating method, or the like, and then a method of connecting to a motherboard by using an anisotropic conductive film, an electrolytic plating method, or a vapor deposition method A typical method is to collectively form solder bumps by a method or the like.
[0006]
However, in the case of consumer use, in the case of flip-chip mounting at a lower cost, bumps are formed in a wafer state at once instead of forming bumps after forming a chip (Au-Stump Bump method is a typical example). A forming method is desirable.
[0007]
In view of the recent tendency of the wafer to increase in diameter (150 mmφ → 200 mmφ → 300 mmφ) and the tendency of increasing the number of connection pins of LSI (Large Scale Integrated Circuit) chips (to increase the number of pins), It is a natural direction.
[0008]
Hereinafter, a conventional bump forming method will be described.
[0009]
FIG. 14 shows a process of forming bumps in a batch of wafers by Ni electroless plating and printing of a solder paste, aiming at lower cost. FIG.2This shows a silicon substrate (wafer) on which a film is formed, and FIG. 2B is an enlarged view of a chip portion including the electrode. 14A and 14B, 85 is a silicon substrate (wafer), 65 is an Al electrode pad, and 84 is SiO2Film, 83 is Si3N4, SiO2This is a passivation film made of a film, a polyimide film, or the like.
[0010]
In FIG. 14C, a Ni electroless plating layer (UBM: Under Bump Metal) 72 is selectively formed only on the upper surface of the opened
[0011]
FIG. 14D shows a state where the solder paste 74 is transferred onto the Ni electroless plating layer (UBM) 72 by a printing method with a print mask 73 (metal screen) applied. FIG. 14E shows a state in which the solder paste 74 is melted by a wet back (heating and melting) method to form a
[0012]
On the other hand, the CSP is an approach of reducing the size of each LSI and mounting it at a high density. However, when looking at circuit blocks of digital equipment, CSP is composed of several common circuit blocks. A technology for making a multi-chip package or a module (MCM: Multi Chip Module) has also appeared. An example is a package of an SRAM (Static RAM), a flash memory, and a microcomputer in a digital mobile phone.
[0013]
This MCM technology is expected to exert a great advantage even in recent one-chip system LSI. That is, when memory, logic, and analog LSI are integrated into one chip, different LSI processing processes are processed by the same wafer process, so that the number of masks and processing constants significantly increase, and the development TAT (Turn around time) increases. Is a problem, and a decrease in yield is also a major concern.
[0014]
For this reason, a method in which each LSI is individually manufactured and converted to MCM is considered to be promising. FIG. 15 shows an example of such an MCM technology.
[0015]
FIGS. 15A and 15B show a flip-chip system in which
[0016]
As the flip-chip type MCM, for example, for a plurality of different types of LSIs, an Au-Stud Bump is formed on the surface of the
[0017]
FIG. 15B shows an example in which the metal can be bonded to the
[0018]
The above-described method of forming solder bumps on a wafer at a time can be applied to area pad arrangement on a mounting surface, and has advantages such as batch reflow and double-sided mounting. However, when processing is performed on a wafer having a low cutting-edge yield, the cost per good chip becomes extremely high.
[0019]
That is, FIG. 16 shows a semiconductor wafer 99 in the conventional wafer batch processing. Although a high yield is required in a state-of-the-art LSI, among the chips separated by the scribe line 71, crosses are used. Actually, the number of defective
[0020]
Further, there is a problem that it is extremely difficult to form a bump when a chip is obtained from another place in the form of a bare chip. That is, although the above two types of bump forming methods have their respective characteristics, they are not technologies that can be used for all areas, and at present, they are selectively used taking advantage of each characteristic. The wafer batch bump processing method is characterized by high yield, a large number of terminals in one wafer (for example, 50,000 terminals / wafer), and formation of low-damage bumps corresponding to area pads. Au stud bumps are characterized by bump processing when obtained in chip units and simple bump processing.
[0021]
When the semiconductor wafer 99 shown in FIG. 16 is cut along the scribe line 71, the chip may be damaged due to stress, cracks, or the like due to the cutting, which may cause a failure. Furthermore, if the process is performed for the non-defective bare chip 98 and the defective
[0022]
Further, in the above-described connection method using solder bumps, it is necessary to form solder bumps on a semiconductor chip in advance, and thus the following problems are raised.
[0023]
For example, the lead time of the manufacturing process from the process of manufacturing a semiconductor chip to the process of forming a solder bump becomes relatively long, and the manufacturing cost increases. This tendency becomes more remarkable especially in a chip state in which a wafer including a plurality of semiconductor chips is divided into respective semiconductor chips.
[0024]
Also, in the formation of solder bumps, certain intervals must be provided in order to prevent adjacent solder bumps on the semiconductor chip from contacting each other and causing a short circuit, and a certain amount of space is required. In a semiconductor chip of a type in which the pitch between adjacent electrode pads for connection to the bump is narrow, the structure becomes relatively unsuitable. This is contrary to the recent tendency to increase the number of pins, and is a problem.
[0025]
Therefore, the present applicant has already proposed a method and structure that solved the above-mentioned problem as Japanese Patent Application No. 2000-122112 (Japanese Patent Application Laid-Open No. 2001-308116). Name). Hereinafter, an example of a method and a structure based on the prior application invention will be described step by step with reference to FIGS.
[0026]
FIG. 17A shows a
[0027]
Next, as shown in FIG. 17B, an adhesive sheet 52 of a predetermined thickness, for example, made of an acrylic material, is applied to the
[0028]
Next, as shown in FIG. 17 (c), a plurality of semiconductor (non-defective bare) chips 53 and 54, which have been confirmed as non-defective products, are arranged with the surface where the
[0029]
These non-defective semiconductor chips 53 and 54 may be diced in the process of the normal semiconductor wafer 99 shown in FIG. 17, and may be taken out from the stretched state of the used dicing sheet (not shown). It may be transferred from the tray.
[0030]
What is important here is that only
[0031]
Next, as shown in FIG. 17D, a protective material such as an organic insulating resin, for example, an epoxy-based or acrylic-based material is uniformly applied from above the
[0032]
Next, as shown in FIG. 17 (e), by heating to a certain temperature or more, the adhesive force of the adhesive sheet 52 is weakened, and a plurality of the side surfaces and the back surface are continuously solidified by the
[0033]
Next, as shown in FIG. 17F, the
[0034]
Next, as shown in FIG. 17G, an
[0035]
Next, as shown in FIG. 17H, a
[0036]
Next, after a wiring material is applied to the upper surface of the
[0037]
Next, as shown in FIG. 18J, a
[0038]
Next, as shown in FIG. 18K, a plurality of
[0039]
Next, as shown in FIG. 18 (l), a scribe line 71 is formed by a blade 68 (or laser) in units of a chip-shaped
[0040]
FIG. 19 (m) is an enlarged view of the chip-shaped
[0041]
Next, as shown in FIG. 19N, a Ni electroless plating layer (UBM) 72 is formed in the
[0042]
Further, on the
[0043]
Next, as shown in FIG. 19 (o), the solder paste 74 is transferred onto the
[0044]
Next, as shown in FIG. 20 (p), the solder paste 74 is melted by a wet back method to form a
[0045]
As described above, even for the most advanced LSIs with low yield or chips obtained from other companies, only the
[0046]
In the state of FIG. 18 (i), measurement of electrical characteristics by probe inspection and burn-in were performed to select
[0047]
Next, as shown in FIG. 20 (q), the mounting substrate 60 is provided with an
[0048]
At this time, since the side and back surfaces of the chip-shaped
[0049]
Although the above description relates to the flip chip mounting technology of the semiconductor chip, it also relates to the technology of forming the solder bumps for connection in the flip chip high density mounting and the manufacturing method thereof. The
[0050]
Thereafter, the dummy sheet is peeled off from the adhesive sheet 52 to produce a
[0051]
According to the above-described steps, the chip-shaped electronic components (such as the semiconductor chips 53 and 54) 69 and the like (hereinafter, a semiconductor chip will be described as a representative example) 69 other than the
[0052]
Also, the semiconductor chips 53 and 54 cut out from the above-described semiconductor wafer 99 and selected only for non-defective products are adhered to the
[0053]
Further, when the
[0054]
In addition, since the side and back surfaces of the
[0055]
In addition, there are few cases where all the different LSI chips mounted on the MCM are supplied from the same semiconductor maker, and investment in the most advanced semiconductor lines is increasing. Instead of supplying the arithmetic processing units) by the same semiconductor maker, they may be separately supplied by a chip from a semiconductor maker that is good at each, and these may be converted into MCM.
[0056]
The above substrate can be used repeatedly, which is advantageous in terms of bump formation cost and environment.
[0057]
Further, in the above-described process, the manufacturing process of the semiconductor chips 53 and 54 is performed as a separate process, and only the
[0058]
In the formation of solder bumps, certain intervals must be provided to prevent short-circuiting due to contact between adjacent solder bumps on the semiconductor chip, and a certain amount of space is required. As shown in FIG. 2), the degree of freedom in the formation position of the solder bumps is increased by the arrangement shape of the
[0059]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 2001-308116 and drawings (
[0060]
[Problems to be solved by the invention]
However, although the above-mentioned prior invention has the above-mentioned excellent features, it has been found that there are still the following problems to be improved.
[0061]
That is, in particular, when the RF (Radio Frequency) -based LSI chip-shaped
[0062]
In recent years, miniaturization of LSI packages such as CSPs has been rapidly progressing for the purpose of miniaturization and weight reduction. However, mounting a shield case as described above makes it possible to increase the mounting area of a miniaturized LSI package. In addition, the number of processes such as retrofitting of the shield case increases, and the cost increases.
[0063]
Accordingly, an object of the present invention is to provide a chip-shaped electronic component which can effectively realize a noise with respect to the chip-shaped electronic component by utilizing a feature of the invention of the prior application, and which can be easily realized by a simple structure, and a manufacturing method thereof. It is an object of the present invention to provide a method, a pseudo wafer used for manufacturing the same, and a method for manufacturing the same.
[0064]
[Means for Solving the Problems]
That is, the present invention
Fixing a plurality or a plurality of types of chip components on the support,
Forming a protective material layer by applying a protective material to at least a side surface of the chip component,
Forming a conductive layer on the protective material layer,
A step of peeling off the chip component to which the protective material layer is applied from the support;
The present invention relates to a method for manufacturing a pseudo wafer having
Forming an interlayer insulating film and a connection hole on the electrode surface of the chip component;
Providing a conductive connection material in the connection hole;
A step of cutting between the plurality or types of chip components to obtain a chip-shaped electronic component;
And a method for manufacturing a chip-shaped electronic component.
[0065]
The present invention also provides that a plurality or a plurality of types of chip components are integrated by a protective material layer applied to at least a side surface other than the electrode surface, and the protective material layer is provided on a surface opposite to the electrode surface. Providing a pseudo-wafer having a conductive layer applied thereon, and also obtained from the pseudo-wafer, wherein the protective material layer is applied on at least a side surface other than the electrode surface of the chip component, wherein the electrode surface is provided. The present invention also provides a chip-shaped electronic component in which the conductive layer is formed on the protective material layer on the side opposite to the above.
[0066]
According to the present invention, since a conductive layer is formed on the protective material layer on a surface opposite to the electrode surface, external noise to the chip-shaped electronic component is emitted through the conductive layer. In addition to obtaining a good shielding effect, the chip-shaped electronic component and the shielding means can be integrated to reduce the size and thickness, and this can be achieved with a simple structure without a step of attaching the shielding means. Can be realized.
[0067]
Also, as in the prior invention, for example, since a non-defective chip component is rearranged into a pseudo wafer, a wafer composed of all non-defective chips can be obtained. This makes it possible to produce a low-cost flip-chip chip-shaped electronic component, and it is possible to easily perform wiring formation, solder bump processing, and the like not only on in-house manufactured chips but also on bare chips purchased from other companies.
[0068]
Then, when the chip-shaped electronic component is cut out from the pseudo wafer, the chip components are cut between the side surfaces (side surfaces), so that adverse effects on the chip component main body (damage such as distortion, burrs, cracks, etc.) are suppressed.
[0069]
In addition, since at least the chip side surface is covered by the protective material layer, electroless plating of Ni or the like can be performed, and at least the chip side surface is protected by the protective material layer. The chip is protected during the mounting handling of the chip-shaped electronic component, and good mounting reliability is obtained.
[0070]
BEST MODE FOR CARRYING OUT THE INVENTION
In the present invention, in order to prevent deformation of the pseudo wafer (and thus chip-shaped electronic components) due to a difference in thermal expansion coefficient between the protective material layer and the chip components during formation of the protective material layer, the chip components are After fixing a frame having an opening for loading on the support, the chip component is loaded into the opening of the frame and fixed on the support, and after the fixing, the opening is opened. It is desirable to apply the protective substance so as to cover at least a side surface of the chip component in the unit.
[0071]
In this case, in order to improve a shielding effect on the chip-shaped electronic component, it is preferable that the frame is formed of a conductive material and is in contact with the conductive layer.
[0072]
Further, the application of the protective substance may be performed by printing or physical vapor deposition.
[0073]
Further, it is desirable that the conductive layer be electrically extracted on the electrode surface via the conductive connection material.
[0074]
In addition, it is desirable that the plurality of or a plurality of types of chip components be connected to each other through the connection holes by wiring made of the conductive connection material.
[0075]
Further, in order to increase the degree of freedom in selecting the formation position of the external connection terminal such as a solder bump, a second interlayer insulating film is formed on the wiring made of the conductive connection material. It is preferable that the wiring be electrically extracted through a second connection hole formed in the interlayer insulating film.
[0076]
In addition, in order to easily and accurately position the chip component on the support, it is desirable to form the chip component positioning means in the frame near the opening. This positioning means may be left on the surface of the conductive material layer in the chip-shaped electronic component.
[0077]
Further, in order to obtain a shielding effect by grounding the conductive layer, the conductive material layer is applied to an outer surface of the protective material layer applied to a side surface of the chip component. Desirably, it is in contact with the conductive layer.
[0078]
In this case, an interlayer insulating film is formed on the electrode surface of the chip component, a conductive connection material is provided in a connection hole formed in the interlayer insulating film, and the conductive layer is formed through the conductive connection material. It may be electrically extracted on the electrode surface.
[0079]
Next, a preferred embodiment of the present invention will be specifically described with reference to the drawings.
[0080]
First embodiment
1 to 6 sequentially show a process of manufacturing the
[0081]
FIG. 1A shows a
[0082]
Next, as shown in FIG. 1B, an
[0083]
Next, as shown in FIG. 1C, a
[0084]
Here, the shape, size, material, sticking method, sticking position, and the like of the
[0085]
Next, as shown in FIG. 1D, a plurality of semiconductor (non-defective bare)
[0086]
The
[0087]
As described above, when the
[0088]
In addition, this eliminates the need to use the
[0089]
Next, as shown in FIG. 1E, a protective substance made of, for example, an organic insulating resin, for example, an epoxy resin, is poured from the
[0090]
Here, in the prior invention shown in FIG. 17, in addition to the function of fixing the semiconductor chip, the
[0091]
As described above, since the amount of the
[0092]
Next, as shown in FIG. 2F, a
[0093]
Here, the material of the
[0094]
Further, in place of the
[0095]
Next, as shown in FIG. 2 (g), in a state where the adhesive force of the
[0096]
At this time, since the amount of the
[0097]
Next, as shown in FIG. 2H, the
[0098]
Next, as shown in FIG. 2I, an
[0099]
Next, as shown in FIG. 2 (j), via
[0100]
Here, the size, position, number, formation method, and the like of the via holes 10 can be determined according to the arrangement of the
[0101]
Next, as shown in FIG. 3 (k), after a wiring material is deposited on the upper surface of the
[0102]
For example, after the
[0103]
Next, as shown in FIG. 3 (l), a
[0104]
Next, as shown in FIG. 3 (m), a
[0105]
Thus, a structure is formed in which the side surfaces of the
[0106]
Next, as shown in FIG. 4 (n), at the position of the
[0107]
The chip-like
[0108]
FIG. 4 (o) is an enlarged view of the chip-shaped
[0109]
Next, as shown in FIG. 5 (p), a Ni electroless plating layer (UBM) 25 is formed in the
[0110]
Further, a
[0111]
Here, the wiring including the
[0112]
Next, as shown in FIG. 5 (q), the
[0113]
Next, as shown in FIG. 6 (r), the
[0114]
As described above, even for the most advanced LSI with a low yield or a chip obtained from another company, only the
[0115]
Then, in the state of FIG. 3 (k), measurement of electrical characteristics by probe inspection and burn-in were performed to select
[0116]
Next, as shown in FIG. 6 (s), an individual substrate is provided on a mounting substrate 30 provided with an electrode 33 which is surrounded by a solder (solder) resist 31 and has a solder (solder) paste 32 applied thereon. The formed chip-shaped
[0117]
Since the side surface and the back surface of the chip-like
[0118]
FIG. 7 illustrates the
[0119]
For example, the
[0120]
The material of the
[0121]
Simultaneously with the formation of the
[0122]
In this case, since the
[0123]
When each semiconductor chip is inserted and fixed at a predetermined position in the
[0124]
That is, the position of the semiconductor chip 4 (or 3) sucked by the vacuum chuck 37 is detected by the upper camera 35, and the position of the
[0125]
For example, the distance between the
[0126]
In addition, the prior invention shown in FIGS. 17 to 20 also has the following problems as compared with the present embodiment.
[0127]
That is, since the
[0128]
When the semiconductor chips 53 and 54 are temporarily fixed on the adhesive sheet 52, the semiconductor chips 53 and 54 need to be arranged with relatively accurate positional accuracy in a wide area on the
[0129]
Further, the difference between the material of the semiconductor chips 53 and 54 (mainly, silicon) and the material of the protective material layer 55 (mainly, for example, epoxy resin), which has a large linear expansion and contraction during curing, is different from that of the protective material layer. After the separation of the
[0130]
On the other hand, in the present embodiment, since the
[0131]
In this case, since the
[0132]
Also, instead of providing a dedicated alignment mark for each of the
[0133]
In addition, since the semiconductor chips are separated by the
[0134]
In this embodiment, a
[0135]
Further, the surface of the chip-shaped
[0136]
Further, when cutting out the chip-shaped
[0137]
Moreover, since the side and back surfaces of the
[0138]
In addition, there are few cases where all the different LSI chips mounted on the MCM are supplied from the same semiconductor maker, and investment in the most advanced semiconductor lines is increasing. Instead of supplying the arithmetic processing units) by the same semiconductor maker, they may be separately supplied by a chip from a semiconductor maker that is good at each, and these may be converted into MCM.
[0139]
Further, the above-mentioned
[0140]
Furthermore, in the above-described process, the process of manufacturing the
[0141]
In the formation of solder bumps, a certain space must be provided to prevent short-circuiting due to contact between adjacent solder bumps on the semiconductor chip, and a certain amount of space is required. As shown in ()), the arrangement of the
[0142]
Second embodiment
In the present embodiment, as shown in FIGS. 9 to 11, the
[0143]
That is, as shown in FIGS. 9A and 9B, the
[0144]
Next, as shown in FIG. 9C,
[0145]
Next, as shown in FIG. 9D, a protective material made of resin is applied so as to cover the
[0146]
Thereafter, as shown in FIGS. 9 (e) to 10 (h), a
[0147]
Next, as shown in FIG. 10 (i), via
[0148]
Next, as shown in FIG. 10J, each via
[0149]
Next, as shown in FIGS. 10 (k) to 12 (r), the
[0150]
According to the present embodiment, the
[0151]
Further, since the
[0152]
In addition, in the present embodiment, the same operations and effects as those described in the first embodiment can be obtained.
[0153]
Third embodiment
In the present embodiment, as shown in FIG. 13, the material of the
[0154]
That is, as shown in FIGS. 13A and 13B, the
[0155]
Next, as shown in FIG. 13C, at least the side surfaces of the
[0156]
Next, as shown in FIG. 13D, an adhesive layer 38 is applied to cover the
[0157]
Thereafter, the chip-shaped
[0158]
In the present embodiment, since the side surfaces of the
[0159]
In addition, in the present embodiment, the same operations and effects as those described in the first or second embodiment can be obtained.
[0160]
The embodiment described above can be further modified based on the technical idea of the present invention.
[0161]
For example, the
[0162]
When the
[0163]
Further, the number of semiconductor chips to be inserted into the
[0164]
Further, in the above-described embodiment, the alignment marks 13 provided on the surface of the
[0165]
Alternatively, dicing may be performed after solder bumps are collectively formed in the
[0166]
Further, the object to which the present invention is applied is not limited to a semiconductor chip, and may be various other chip-shaped electronic components that involve cutting into individual chips.
[0167]
Operation and Effect of the Invention
According to the present invention, as described above, since a conductive layer is formed on the protective material layer on the surface opposite to the electrode surface, external noise to the chip-shaped electronic component is transmitted through the conductive layer. In addition to being able to emit, a good shielding effect can be obtained, and the chip-shaped electronic component and the shielding means can be integrated to reduce the size and thickness, and this can be simplified without any additional step of shielding means. It can be realized with a simple structure.
[0168]
Also, as in the prior invention, for example, since a non-defective chip component is rearranged into a pseudo wafer, a wafer composed of all non-defective chips can be obtained. This makes it possible to produce a low-cost flip-chip chip-shaped electronic component, and it is possible to easily perform wiring formation, solder bump processing, and the like not only on in-house manufactured chips but also on bare chips purchased from other companies. Then, when the chip-shaped electronic component is cut out from the pseudo wafer, the side surfaces between the chip components are cut, so that adverse effects on the chip component body (damage such as distortion, burrs, cracks, etc.) are suppressed. In addition, since at least the chip side surface is covered by the protective material layer, electroless plating of Ni or the like can be performed, and at least the chip side surface is protected by the protective material layer. The chip is protected during the mounting handling of the chip-shaped electronic component, and good mounting reliability is obtained.
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views sequentially showing steps of manufacturing a chip-shaped electronic component according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view sequentially showing a manufacturing process.
FIG. 3 is a cross-sectional view sequentially showing a manufacturing process.
FIG. 4 is a cross-sectional view sequentially showing the manufacturing steps.
FIG. 5 is a cross-sectional view sequentially showing the manufacturing steps.
FIG. 6 is a cross-sectional view including a step of mounting a chip-shaped electronic component.
FIG. 7 is a plan view (a) and a sectional view (b) of the frame.
FIG. 8 is a sectional view when position detection is performed by the upper camera and the lower camera.
FIG. 9 is a cross-sectional view sequentially showing the steps of manufacturing the chip-shaped electronic component according to the second embodiment of the present invention.
FIG. 10 is a cross-sectional view sequentially showing the manufacturing steps.
FIG. 11 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 12 is a cross-sectional view including a step of mounting a chip-shaped electronic component.
FIG. 13 is a cross-sectional view sequentially showing the steps of manufacturing the chip-shaped electronic component according to the third embodiment of the present invention.
FIG. 14 is a cross-sectional view sequentially showing steps of manufacturing a chip-shaped electronic component according to a conventional example.
FIGS. 15A and 15B are partial cross-sectional side views of the mounting structure converted into the MCM.
FIG. 16 is a perspective view of a semiconductor wafer for coping with wafer batch processing.
FIG. 17 is a sectional view sequentially showing the steps of manufacturing the chip-shaped electronic component according to the invention of the prior application.
FIG. 18 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 19 is a cross-sectional view sequentially showing the manufacturing process.
FIG. 20 is a cross-sectional view including a step of mounting a chip-shaped electronic component.
[Explanation of symbols]
DESCRIPTION OF
Reference numeral 6: protective material layer, 7: metal plate (metal layer), 9: interlayer insulating film, 10: via hole, 11: opening, 12: frame, 13: alignment mark,
14: pseudo wafer, 15: wiring, 16: wiring protection layer, 17: land opening,
18 ... blade, 19 ... chip-shaped electronic component, 20 ... dicing,
21: scribe line, 22: passivation film, 23: SiO2film,
24: silicon substrate, 25: electroless plating layer, 26: land,
27: print mask, 28: solder paste, 29: solder bump,
30: mounting board, 31: solder (solder) resist,
32: solder (solder) paste, 33: electrode, 34: substrate,
35: upper camera, 36: lower camera, 37: vacuum chuck, 38: adhesive layer
Claims (29)
前記チップ部品の少なくとも側面に保護物質を被着させて保護物質層を形成する工程と、
前記保護物質層上に導電層を形成する工程と、
前記保護物質層が被着された前記チップ部品を前記支持体から剥離する工程と、
前記チップ部品の電極面上に層間絶縁膜及び接続孔を形成する工程と、
前記接続孔に導電性接続材を設ける工程と、
前記複数個又は複数種のチップ部品間を切断して、チップ状電子部品を得る工程と
を有する、チップ状電子部品の製造方法。Fixing a plurality or a plurality of types of chip components on the support,
Forming a protective material layer by applying a protective material to at least a side surface of the chip component,
Forming a conductive layer on the protective material layer,
Peeling the chip component to which the protective material layer is applied from the support,
Forming an interlayer insulating film and a connection hole on the electrode surface of the chip component;
Providing a conductive connection material in the connection hole;
Cutting the plurality of or a plurality of types of chip components to obtain a chip-shaped electronic component.
前記チップ部品の少なくとも側面に保護物質を被着させて保護物質層を形成する工程と、
前記保護物質層上に導電層を形成する工程と、
前記保護物質層が被着された前記チップ部品を前記支持体から剥離する工程と
を有する、疑似ウェーハの製造方法。Fixing a plurality or a plurality of types of chip components on the support,
Forming a protective material layer by applying a protective material to at least a side surface of the chip component,
Forming a conductive layer on the protective material layer,
Separating the chip component on which the protective material layer has been adhered from the support.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003127734A JP2004335629A (en) | 2003-05-06 | 2003-05-06 | Chip-like electronic component and manufacturing method thereof, pseudo wafer used for manufacturing the same, and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003127734A JP2004335629A (en) | 2003-05-06 | 2003-05-06 | Chip-like electronic component and manufacturing method thereof, pseudo wafer used for manufacturing the same, and manufacturing method thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004335629A true JP2004335629A (en) | 2004-11-25 |
Family
ID=33504129
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003127734A Pending JP2004335629A (en) | 2003-05-06 | 2003-05-06 | Chip-like electronic component and manufacturing method thereof, pseudo wafer used for manufacturing the same, and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004335629A (en) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100956206B1 (en) * | 2008-02-19 | 2010-05-04 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and fabricating method thereof |
JP2010529665A (en) * | 2007-06-07 | 2010-08-26 | コミサリア ア レネルジ アトミク | Integration of vertical components in reconfigurable substrates |
JP2010529664A (en) * | 2007-06-07 | 2010-08-26 | コミサリア ア レネルジ アトミク | Multi-component device integrated in a semiconductor die |
US8207606B2 (en) | 2008-07-21 | 2012-06-26 | Samsung Electronics Co., Ltd | Semiconductor device |
JP2012199342A (en) * | 2011-03-20 | 2012-10-18 | Fujitsu Ltd | Method for manufacturing resin-molded substrate, and resin-molded substrate |
JP2012212945A (en) * | 2012-08-08 | 2012-11-01 | Fujitsu Ltd | Semiconductor device |
JP2012238894A (en) * | 2012-08-08 | 2012-12-06 | Fujitsu Ltd | Semiconductor device manufacturing method |
JP2013125931A (en) * | 2011-12-16 | 2013-06-24 | Fujitsu Ltd | Semiconductor device, manufacturing method of semiconductor device, and electronic apparatus |
CN105302357A (en) * | 2014-06-02 | 2016-02-03 | Lg伊诺特有限公司 | Touch panel |
CN108520873A (en) * | 2018-04-29 | 2018-09-11 | 浙江唯唯光电科技股份有限公司 | A kind of tandem type LED chip assembly and its assembly method |
US11538966B2 (en) | 2019-04-05 | 2022-12-27 | Nichia Corporation | Method of manufacturing light emitting device |
US12027501B2 (en) | 2020-04-02 | 2024-07-02 | Nichia Corporation | Surface light source and method of manufacturing surface light source |
-
2003
- 2003-05-06 JP JP2003127734A patent/JP2004335629A/en active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8409971B2 (en) | 2007-06-07 | 2013-04-02 | Commissariat A L'energie Atomique | Integrated multicomponent device in a semiconducting die |
JP2010529665A (en) * | 2007-06-07 | 2010-08-26 | コミサリア ア レネルジ アトミク | Integration of vertical components in reconfigurable substrates |
JP2010529664A (en) * | 2007-06-07 | 2010-08-26 | コミサリア ア レネルジ アトミク | Multi-component device integrated in a semiconductor die |
KR100956206B1 (en) * | 2008-02-19 | 2010-05-04 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and fabricating method thereof |
US8207606B2 (en) | 2008-07-21 | 2012-06-26 | Samsung Electronics Co., Ltd | Semiconductor device |
JP2012199342A (en) * | 2011-03-20 | 2012-10-18 | Fujitsu Ltd | Method for manufacturing resin-molded substrate, and resin-molded substrate |
JP2013125931A (en) * | 2011-12-16 | 2013-06-24 | Fujitsu Ltd | Semiconductor device, manufacturing method of semiconductor device, and electronic apparatus |
JP2012238894A (en) * | 2012-08-08 | 2012-12-06 | Fujitsu Ltd | Semiconductor device manufacturing method |
JP2012212945A (en) * | 2012-08-08 | 2012-11-01 | Fujitsu Ltd | Semiconductor device |
CN105302357A (en) * | 2014-06-02 | 2016-02-03 | Lg伊诺特有限公司 | Touch panel |
CN108520873A (en) * | 2018-04-29 | 2018-09-11 | 浙江唯唯光电科技股份有限公司 | A kind of tandem type LED chip assembly and its assembly method |
CN108520873B (en) * | 2018-04-29 | 2020-07-10 | 浙江唯唯光电科技股份有限公司 | Serial L ED chip assembly and assembling method thereof |
US11538966B2 (en) | 2019-04-05 | 2022-12-27 | Nichia Corporation | Method of manufacturing light emitting device |
US12027501B2 (en) | 2020-04-02 | 2024-07-02 | Nichia Corporation | Surface light source and method of manufacturing surface light source |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4403631B2 (en) | Manufacturing method of chip-shaped electronic component and manufacturing method of pseudo wafer used for manufacturing the same | |
US20220384377A1 (en) | Semiconductor structure and method of manufacturing the same | |
US8590145B2 (en) | Method of fabricating a circuit structure | |
US10283473B1 (en) | Package structure and manufacturing method thereof | |
US7501696B2 (en) | Semiconductor chip-embedded substrate and method of manufacturing same | |
US10242972B2 (en) | Package structure and fabrication method thereof | |
US20020070443A1 (en) | Microelectronic package having an integrated heat sink and build-up layers | |
US20050046041A1 (en) | Integrated circuit device with embedded passive component by flip-chip connection and method for manufacturing the same | |
US12100666B2 (en) | Method for forming chip package structure | |
US20080157342A1 (en) | Package with a marking structure and method of the same | |
JP2008160084A (en) | Wafer level package with die storing cavity and its method | |
JP2001135663A (en) | Semiconductor device and its manufacturing method | |
JP3651346B2 (en) | Semiconductor device and manufacturing method thereof | |
US11233019B2 (en) | Manufacturing method of semicondcutor package | |
JP2010239126A (en) | Semiconductor device and method of manufacturing the same | |
US20100190294A1 (en) | Methods for controlling wafer and package warpage during assembly of very thin die | |
US11532489B2 (en) | Pillared cavity down MIS-SiP | |
JP2004335629A (en) | Chip-like electronic component and manufacturing method thereof, pseudo wafer used for manufacturing the same, and manufacturing method thereof | |
US7952200B2 (en) | Semiconductor device including a copolymer layer | |
JP2002299546A (en) | Chip-like electronic component, manufacturing method therefor, pseudo wafer used for manufacturing and manufacturing method therefor | |
JP4117603B2 (en) | Manufacturing method of chip-shaped electronic component and manufacturing method of pseudo wafer used for manufacturing the same | |
JP2002110714A (en) | Chip-integrating board, its manufacturing method, chip- like electronic component, its manufacturing method, and electronic equipment and its manufacturing method | |
JP2005005632A (en) | Chip-like electronic component, its manufacturing method, and its packaging structure | |
US20050093170A1 (en) | Integrated interconnect package | |
JP2004079816A (en) | Chip-shaped electronics component and its fabricating process, quasi-wafer used for the process and its fabricating process and mounting structure |