JP2004335553A - Semiconductor device and its manufacturing method - Google Patents

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Takeshi Kajiyama
山 健 梶
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Toshiba Corp
株式会社東芝
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which a measure is devised against the junction leakage of the memory cell in a mixedly pelletized DRAM or FBC memory cell, and to provide a method of manufacturing the device. <P>SOLUTION: The semiconductor device is provided with a memory cell array having a cell array in which a plurality of memory transistors is arranged and a peripheral transistor having a plurality of peripheral transistors. Each memory transistor in the memory cell array is provided with a pair of source-drain diffusion layers formed in a semiconductor substrate, gate electrodes formed on the semiconductor substrate through a gate insulating film as word lines, and an insulating film covering the surface of the semiconductor substrate. The memory transistor is also provided with a contact which is in contact with the source and drain-diffusion layers through the insulating film. The surface of the semiconductor substrate is covered with the insulating film except the contact. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【0001】 [0001]
【産業上の利用分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置に係り、特に、DRAM混載素子やFBC(Floating−Body Cell)メモリ素子のセル構造およびこのセル構造を実現するための製造方法に関する。 The present invention relates to a semiconductor device and, more particularly, to a manufacturing method for implementing the cell structure and the cell structure of the DRAM embedded devices and FBC (Floating-Body Cell) memory device.
【0002】 [0002]
【従来技術】 [Prior art]
近年、半導体メモリの分野においては高集積化を実現するために、セル内に電荷蓄積領域を配置した構造のものが研究されている。 Recently, in the field of semiconductor memory in order to realize high integration, a structure of arranging the charge storage region in the cell have been studied.
【0003】 [0003]
かかる半導体装置としては、FBCメモリが知られている。 Such a semiconductor device, FBC memory is known. このFBCとは、Floating−Body Cellの略であり、例えば、ISSCC2002(International Solid―State Circuit Conference 2002年:2002年2月3日から7日にわたりサンフランシスコで開催)における講演で紹介された。 And this FBC, is an abbreviation of Floating-Body Cell, for example, ISSCC2002: was introduced in a speech in the (International Solid-State Circuit Conference 2002 years held in San Francisco over a period of 7 days from February 3, 2002). その詳細は、講演番号9.1の「FBC Cell」によって明らかにされている(非特許文献1参照)。 Its details are revealed by "FBC Cell" in Lecture No. 9.1 (see Non-Patent Document 1).
【0004】 [0004]
このFBCメモリはSOI(シリコンオンインシュレータ)に形成されたMOSトランジスタからなるセル構造を有し、トランジスタの下に電荷を蓄える電荷蓄積領域を設けている。 The FBC memory has a cell structure comprising a MOS transistor formed on an SOI (silicon on insulator) is provided with a charge storage region for storing charge under the transistor.
【0005】 [0005]
このようなFBCメモリで、特に電荷蓄積領域境界にPNジャンクションが形成される構造のものにおいては、ジャンクションリークを低減するために、PNジャンクション上のプラグ及び配線としては、ポリシリコンプラグ等を用いることが多く、最終的にはその上に金属プラグが形成される。 In such a FBC memory, in a structure in which PN junctions are formed in particular the charge accumulation region boundary, in order to reduce the junction leakage, as the plug and the wiring on the PN junction, the use of polysilicon plugs many ultimately metal plug is formed thereon. しかし、微細化を図るものにあっては、面積的な余裕が少なく、コンタクトの合わせずれ余裕を十分に取ることができない。 However, the apparatus having to miniaturize, reduce the area allowance, can not take in sufficient misalignment margin of the contact. このため、合わせずれを生じた場合にオーバーエッチングに起因して異形状を生じてしまうこともある。 Therefore, sometimes occur combined irregular shape due to the over-etching when deviated.
【0006】 [0006]
図18は、本発明者の知得する半導体装置として例示するFBCメモリの構成を示すものであり、同図(A)は平面図、同図(B)は、同図(A)のA−A線断面図である。 Figure 18 shows a configuration of an FBC memory device exemplified as a semiconductor device to know of the present inventor, Fig. (A) is a plan view, FIG. (B) is A-A of FIG. (A) it is a line cross-sectional view.
【0007】 [0007]
各図18(A),(B)において、UCはMOSトランジスタを構成するユニットセルを示す。 Each FIG. 18 (A), the in (B), UC indicates the unit cells constituting the MOS transistor. 図18(B)に示すように、支持基板(基板)1の上に、埋め込み酸化膜(絶縁層)2を配置し、その上にシリコン層3を形成することでSOI構造としている。 As shown in FIG. 18 (B), on a support substrate (substrate) 1, arranged a buried oxide film (insulating layer) 2, a SOI structure by forming a silicon layer 3 thereon. この基板1は、ここでは、P型シリコンの支持基板本体1b上にn型のウェル(1A)を配置したものとして構成される。 The substrate 1 is here configured as placing the n-type well (1A) on a supporting substrate main body 1b of the P-type silicon. シリコン層3には、ソース・ドレイン領域(拡散層領域)4,4とそれらに挟まれたチャネル領域5が形成されている。 The silicon layer 3, the source and drain regions (diffusion layer region) 4,4 a channel region 5 sandwiched therebetween are formed. 拡散層領域4の上方には、ソース線SLとビット線BLのいずれかが形成されている。 Above the diffusion layer region 4, one of the source lines SL and bit lines BL are formed. チャネル領域5の上には、ゲート絶縁膜7を介してゲート電極6(ワード線WL)が形成されている。 On the channel region 5, gate electrode 6 via the gate insulating film 7 (word line WL) is formed. 拡散層4(D)(ドレイン)とビット線BLはコンタクトプラグCPで相互に接続される。 Bit line BL and the diffusion layer 4 (D) (drain) are connected to each other by a contact plug CP. コンタクトプラグCPとソース線SLはポリシリコンで作られている。 Contact plug CP and the source line SL is made of poly-silicon. ソース線SLはグランドに接続される。 The source line SL is connected to the ground. 図中8は層間絶縁膜(BPSG)である。 Figure 8 is an interlayer insulating film (BPSG).
【0008】 [0008]
FBCメモリの斜視図は図19(C)に示される(例えば、非特許文献2参照)。 Perspective view of an FBC memory is shown in FIG. 19 (C) (e.g., see Non-Patent Document 2).
【0009】 [0009]
例えば、図19において示すように、FBCメモリは、セル内に電荷蓄積用の容量を持たず、フローティングボディ部と呼ばれる電荷蓄積領域に電荷を蓄積することによりメモリ機能を果たすように構成される。 For example, as shown in FIG. 19, FBC memory has no capacity for charge accumulation in the cell, configured to perform a memory function by storing charges in the charge storage area called the floating body.
【0010】 [0010]
このメモリからデータを呼び出す場合、ワード線WLによってこれにつながる複数のセルを選択する。 When calling the data from the memory, selecting a plurality of cells connected thereto by a word line WL. 各セル中に蓄積された電荷は、対応するビット線BLからそれにつながるセンス増幅器31を通じてVoutとして読み出す。 Charge stored in each cell, it reads as Vout through a sense amplifier 31 connected thereto from the corresponding bit line BL. なお、各センス増幅器31の入力側には負荷容量32が存在する。 Incidentally, the input side of the sense amplifier 31 there is a load capacitance 32. このため、読み出しに先立ち、リードリセット信号read resetにより動作するリセットトランジスタ33により、この負荷容量32の電荷を放電する。 Therefore, prior to the reading, the reset transistor 33 to be operated by the read reset signal read reset, to discharge electric charge of the load capacitance 32.
【0011】 [0011]
また、データ書き込み時には、基板のVg2端子を通じて書き込みリセット信号write resetを与えて、フローティングボディ部の電荷をリセットし、その後、ビット線BLを通じてデータの書き込みを行う。 Further, at the time of data writing, giving the write reset signal write reset via Vg2 terminal of the substrate, to reset the charge of the floating body, then writes the data through the bit line BL.
【0012】 [0012]
以上のような構造を持つFBCメモリおいては、例えば、図18(B)を参照して、拡散層領域4(ドレインD)からチャネル領域5を介して拡散層領域(ソースS)へ電流が流れると、チャネル領域5内にホットホールが発生する。 Keep FBC memory having a structure as described above, for example, with reference to FIG. 18 (B), the current to the diffusion layer region through the channel region 5 from the diffusion layer region 4 (drain D) (source S) flows, hot holes are generated in the channel region 5. このホットホールはこのチャネル領域5内に蓄積される。 The hot holes are accumulated in the channel region 5. つまり、チャネル領域5を、データ(ホール)を蓄積するための容量、つまり電荷蓄積領域とすることでメモリ動作を行わせている。 That is, the channel region 5, the capacity for storing data (holes), that is to perform the memory operation by a charge storage region. つまり電荷蓄積領域はMOS型トランジスタであるユニットセルUCにおけるゲート(ワード線WL)の下に配置されることとなる。 That charge storage region becomes to be located under the gate (word line WL) in the unit cell UC is a MOS type transistor. FBCメモリには、回路面積を大幅に低減でき、高集積化を図ることができるという利点がある。 The FBC memory, can be significantly reduced circuit area, there is an advantage that it is possible to achieve higher integration.
【0013】 [0013]
しかしFBCには、データの蓄積時間が従来のDRAMにおけるキャパシタと比較して短い。 But in FBC, the accumulation time of the data is short in comparison with the capacitor of the conventional DRAM. この蓄積時間を延ばすためには、拡散層領域4部分のジャンクションリークを低減することが考えられる。 To extend this storage time, it is conceivable to reduce the junction leakage of the diffusion layer region 4 portions. 同時に、電荷蓄積領域においてはホットホールを発生させる必要があるために、グランドに接続されるソース線SLや、ビット線BLを低抵抗にすることも考えられる。 At the same time, the charge accumulation region since it is necessary to generate hot holes, and source line SL connected to the ground, it is also conceivable to the bit line BL to a low resistance.
【0014】 [0014]
このため、それぞれポリシリコンからなる、ソース線SLと、ビット線BLコンタクトプラグCPとを、それぞれサリサイドを介して支持基板に接続することにより、低配線抵抗としたものの、本発明者の知得する一例が図20(A)、(B)に示される。 Therefore, each made of polysilicon, and the source line SL, and the bit line BL contact plug CP, by connecting to the supporting substrate via respective silicide, although a low wiring resistance, an example to know the present inventors There FIG 20 (a), as shown in (B). これらの2つの図は1つの半導体装置のそれぞれ異なる部分の断面図である。 These two figures are sectional views of different portions of a single semiconductor device. 特に、図20(A)はFBCセル部分、(B)はFBC周辺回路部分を示す。 In particular, FIG. 20 (A) is FBC cell portion, (B) shows the FBC peripheral circuit portion. これらの図において示すように、ポリシリコンで構成される電極に対してサリサイドプロセスを適用し、サリサイド部11を形成し、配線の低抵抗化を実現している。 As shown in these figures, by applying the salicide process on electrodes constituted of polysilicon, silicide 11 is formed, it has been realized to lower the resistance of the wiring. 図中、12,13,14はゲート側壁である。 In the figure, 12, 13 and 14 is a gate side wall.
【0015】 [0015]
しかし、このような構成によれば、図20(A)からも明らかなように、シリコン層3の表面が直接的にサリサイド化されてしまう。 However, according to such a configuration, as is clear from FIG. 20 (A), the surface of the silicon layer 3 would be directly salicidation. このため、接合部分に界面反応や結晶欠陥部分が発生してしまい、結局ジャンクションリークの多い構造となってしまう。 Therefore, interfacial reactions and crystal defect ends up occurring, it would eventually become large structures junction leakage in the joint portion. その結果、メモリ動作に重要な電荷の蓄積能力に問題を生じてしまう。 As a result, it would cause problems in the storage capacity of the critical charge in the memory operation.
【0016】 [0016]
また、バルクシリコンを用いた半導体装置について考えてみる。 Also, consider a semiconductor device using a bulk silicon. 例えば、特開平3−171768号公報にはバルクシリコンを用いたメモリセルが開示されている。 For example, a memory cell using a bulk silicon is disclosed in JP-A-3-171768. この場合も、ジャンクションリークの低減に関連して、同様の問題点を内包しているのがわかる。 Again, in connection with the reduction of junction leakage, it can be seen that the enclosing the same problems.
【0017】 [0017]
【非特許文献1】 Non-Patent Document 1]
ISSCC 2002 / SESSION 9 / DRAM AND FERROELECTRIC MEMORIES / 9.1 Memory Design Using One Transistor Gain Cell on SOI / TAKASHI Ohsawa et al. ISSCC 2002 / SESSION 9 / DRAM AND FERROELECTRIC MEMORIES / 9.1 Memory Design Using One Transistor Gain Cell on SOI / TAKASHI Ohsawa et al.
【非特許文献2】 Non-Patent Document 2]
IEEE TRANSACTION ON ELECTRON DEVICES、VOL. IEEE TRANSACTION ON ELECTRON DEVICES, VOL. 37、MAY、1990、p1373−1382 37, MAY, 1990, p1373-1382
【特許文献1】 [Patent Document 1]
特開平3−171768号公報【0018】 JP-A-3-171768 [0018]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
以上述べたように、従来は、FBC等のように電荷蓄積領域にPNジャンクションを用いたメモリ構成において、適切な構造およびプロセスのものが無かった。 As described above, conventionally, the memory configuration using a PN junction in the charge storage region as such FBC, did those of suitable structures and processes.
【0019】 [0019]
従って、本発明は、上記に鑑みてなされたもので、その目的は、例えば、混載DRAMやFBCセルにおいて、メモリセル内コンタクト部のジャンクションリークについて対策した半導体装置およびその製造方法を提供することにある。 Accordingly, the present invention has been made in view of the above, an object of, for example, in embedded DRAM and FBC cell, to provide a semiconductor device and a manufacturing method thereof measures the junction leakage in the memory cell contact portion is there.
【0020】 [0020]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するために、本発明の実施形態は、複数のメモリトランジスタが並べられたセルアレイを有するメモリセルアレイ部と、複数の周辺トランジスタを有する周辺トランジスタ部と、を備え、前記メモリセルアレイ部における前記各メモリトランジスタは、半導体基板中に形成された一対のソース・ドレイン拡散層と、前記半導体基板上にゲート絶縁膜を介して形成されたワードラインとしてのゲート電極と、前記半導体基板の表面を被う絶縁膜と、この絶縁膜を貫通して前記各ソース・ドレイン拡散層とコンタクトするコンタクトと、を備え、前記半導体基板の表面のうち前記コンタクト以外の面は前記絶縁膜で被われていることを特徴とする半導体装置を提供するものである。 To achieve the above object, an embodiment of the present invention comprises a memory cell array portion having a cell array which are arranged a plurality of memory transistors, and the peripheral transistor section having a plurality of peripheral transistors, and in the memory cell array portion each memory transistor includes a pair of source and drain diffusion layers formed in the semiconductor substrate, a gate electrode as a word line formed through a gate insulating film on the semiconductor substrate, the surface of the semiconductor substrate and covering the insulating film, and the contact making contact with the respective source and drain diffusion layers through the insulating film comprises a surface other than the contact of the surface of the semiconductor substrate is covered with the insulating film it is intended to provide a semiconductor device according to claim.
【0021】 [0021]
上記目的を達成するために、本発明の実施形態は、半導体基板上の、メモリセルアレイ部形成領域と周辺トランジスタ部形成領域とのそれぞれに、ゲート絶縁膜を介して、ポリシリコンのゲート電極を形成すると共に、前記ゲート電極を挟んだ両側に一対のソース・ドレイン領域を形成する第1工程と、少なくとも絶縁膜と窒化膜を、前記各ゲート電極の上面及び側壁と、前記半導体基板上と、に堆積する第2工程と、全体に層間絶縁膜材料を埋設し、これを前記各ゲート電極の頂部の前記窒化膜が露出するまで研磨し、続いて前記周辺トランジスタ部形成領域の前記層間絶縁膜材料のみを除去する第3工程と、前記層間絶縁膜材料をマスクとして前記絶縁膜が露出するまで前記窒化膜を除去する第4工程と、前記メモリセルアレイ部形成領 To achieve the above object, an embodiment of the present invention, on a semiconductor substrate, each of the memory cell array portion forming region and a peripheral transistor section forming region through a gate insulating film, forming a gate electrode of polysilicon thereby, a first step of forming a pair of source and drain regions on both sides of the gate electrode, at least the insulating film and the nitride film, the a top surface and sidewalls of each gate electrode, and over the semiconductor substrate, the a second step of depositing, buried interlayer insulating film material in the whole, the so polished to the nitride layer of the top of each gate electrode is exposed, followed by the interlayer insulating film material of the peripheral transistor section-forming region a third step of removing only a fourth step of removing the nitride layer to said insulating layer using the interlayer insulating film material as a mask is exposed, the memory cell array portion formed territory の前記一対のソース・ドレイン領域上方の絶縁膜と前記窒化膜に、これらを貫通して前記半導体基板の表面に達する開孔を形成して、この開孔にポリシリコンプラグを形成する第5工程と、前記メモリセルアレイ部形成領域のゲートの頂部の前記絶縁膜、前記周辺トランジスタ部形成領域の前記ゲートの頂部および前記ソース・ドレイン領域の前記絶縁膜を除去する第6の工程と、前記メモリセルアレイ部形成領域の前記ゲート電極の頂部および前記ポリシリコンプラグの頂部、前記周辺トランジスタ部形成領域の前記ゲート電極の頂部および前記ソース・ドレイン領域をサリサイド化する第7工程と、を備えることを特徴とする半導体装置の製造方法を提供するものである。 Wherein the pair of source and drain regions over the insulating film and the nitride film, a fifth step of forming an opening reaching the surface of the semiconductor substrate through these, to form a polysilicon plug in the hole When the insulating film on top of the gate of the memory cell array portion forming region, a sixth step of removing the insulating film of the top and the source and drain regions of the gate of the peripheral transistor section forming region, said memory cell array top of the top and the polysilicon plug of said gate electrode parts forming region, and characterized in that and a seventh step of salicide top and the source and drain regions of the gate electrode of the peripheral transistor section-forming region there is provided a method of manufacturing a semiconductor device.
【0022】 [0022]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図面を参照しながら本発明の実施の形態を説明する。 Hereinafter, with reference to the drawings illustrating the embodiments of the present invention.
【0023】 [0023]
実施形態1. The first embodiment.
図1は、本発明の実施形態1の半導体装置として例示するFBCメモリの構成を示すものであり、同図(A)はメモリ部分(メモリセルアレイ部)、同図(B)は周辺回路部分(周辺トランジスタ部)をそれぞれ示すものである。 Figure 1 shows an example for the FBC memory configuration as the semiconductor device of Embodiment 1 of the present invention, FIG. (A) a memory part (memory cell array section), and FIG. (B) the peripheral circuit portion ( a peripheral transistor section) illustrates respectively. 図1(A),(B)において示すものの、図20(A),(B)に示したものと同等の要素には同一の符号を付して詳しい説明は省略する。 FIG. 1 (A), the while indicating (B), the FIG. 20 (A), the detailed description are denoted by the same reference numerals to like elements as those shown in (B) is omitted. これは、以下の他の図においても同様である。 This also applies to other figures below.
【0024】 [0024]
メモリ部においては、図1(A)に示すように、シリコン基板上は、ゲート側壁12,13が被っており、サリサイド化されていない。 In the memory unit, as shown in FIG. 1 (A), on a silicon substrate, a gate side wall 12 and 13 has suffered, not salicided. 一方、ソース・ドレイン領域4(S),4(D)とポリシリコンプラグ21とがコンタクトしている。 On the other hand, the source-drain regions 4 (S), 4 (D) and the polysilicon plug 21 is put in contact. これらのポリシリコンプラグの上部をサリサイド化されている。 The upper part of these polysilicon plug is salicided. しかし、ここは、多結晶部分(ポリシリコンプラグ21)をサリサイドしたものであるため、シリコン基板に直接影響してジャンクションリークを増加させることは無い。 However, here, since the polycrystalline portion (polysilicon plug 21) is obtained by salicide and never increasing the junction leakage affects directly to the silicon substrate.
【0025】 [0025]
従って、図1(A),(B)の構成によれば、周辺回路部のロジックトランジスタの構造と、メモリ部のセル内リーク対策と、ゲート上のサリサイド化を同時に実現することが可能となる。 Accordingly, FIG. 1 (A), the it is possible to realize (B) according to the arrangement, and structure of the logic transistors in the peripheral circuit portion, in the leakage countermeasure cells of the memory unit, salicidation on the gate at the same time .
【0026】 [0026]
実施形態2. The second embodiment.
図2は、本発明の実施形態2の半導体装置として例示するバルクシリコンを用いたメモリの構成を示すものであり、同図(A)はメモリ部分、同図(B)は周辺回路部分をそれぞれ示すものである。 Figure 2 illustrates the configuration of a memory using a bulk silicon illustrating a semiconductor device of Embodiment 2 of the present invention, FIG. (A) is a memory portion, FIG. (B) is a peripheral circuit portion, respectively It illustrates.
【0027】 [0027]
図2が図1と異なる点は、図1の構成が、基板として支持基板1、埋め込み酸化膜層2、シリコン単結晶層3の3層のSOI構造を持つのに対して、図2の構成は、バルクのシリコン層3による1層構造となっている事であり、その他の構造は同様である。 Figure 2 is Figure 1 differs, whereas with the configuration of FIG. 1, the supporting substrate 1 as the substrate, the buried oxide film layer 2, an SOI structure silicon single crystal layer 3 of the three layers, the configuration of FIG. 2 is by has a single-layer structure by the silicon layer 3 of the bulk, the other structures are the same.
【0028】 [0028]
本実施形態2の場合も、実施形態1と同様、周辺回路部のロジックトランジスタの構造と、メモリ部のセル内リーク対策と、ゲート上のサリサイド化を同時に実現することが可能となる。 Also in this embodiment 2, similarly to Embodiment 1, comprising a structure of the logic transistor of the peripheral circuit portion, and the leakage countermeasure cell of the memory unit, it is possible to realize a salicide on the gate at the same time.
【0029】 [0029]
実施形態3. Embodiment 3.
図3は、本発明の実施形態3の半導体装置として例示するトレンチDRAMの構成を示すものであり、同図(A)はメモリ部分、同図(B)は周辺回路部分をそれぞれ示すものである。 FIG. 3 shows an example for a trench DRAM structure as a semiconductor device of Embodiment 3 of the present invention, FIG. (A) is a memory portion, FIG. (B) shows a peripheral circuit portion, respectively .
【0030】 [0030]
図3が図1と異なる点は、ソース線SLは、X'ferコンタクト25及びトレンチキャパシタ26に接続されている点にあり、その他の構成は同じである。 Figure 3 is 1 in that the source line SL is in that it is connected to X'fer contacts 25 and the trench capacitor 26, other configurations are the same.
【0031】 [0031]
つまり、図3(A)の構成においても、周辺回路部のロジックトランジスタの構造と、メモリ部のセル内リーク対策と、ゲート上のサリサイド化を同時に実現することが可能となる。 That is, in the configuration of FIG. 3 (A), comprising a structure of the logic transistor of the peripheral circuit portion, and the leakage countermeasure cell of the memory unit, it is possible to realize a salicide on the gate at the same time.
【0032】 [0032]
実施形態4. Embodiment 4.
図4〜図17は本発明の実施形態4としての、半導体装置の製造方法のプロセスを説明するための工程断面図であり、これらの図における(1A)〜(14A)はメモリ部の製造プロセス、(1B)〜(14B)は周辺回路部の製造プロセスをそれぞれ示すものである。 FIGS. 17 as an embodiment 4 of the present invention, a process sectional view for explaining a process of a method of manufacturing a semiconductor device, in these figures (1A) ~ (14A) the manufacturing process of the memory unit , (1B) ~ (14B) are those respectively a manufacturing process of the peripheral circuit portion.
【0033】 [0033]
図4(1A),(1B)からわかるように、支持基板1、埋め込み酸化膜層2、シリコン層3からなるSOI基板に、素子分離膜25により、STI(シャロートレンチアイソレーション)を行った後、ポリシリコンによりゲート電極6(ワード線WL)を形成する。 Figure 4 (1A), as can be seen from (1B), the supporting substrate 1, the buried oxide film layer 2, the SOI substrate composed of a silicon layer 3, the isolation layer 25, after the STI (shallow trench isolation) to form the gate electrode 6 (word line WL) of polysilicon. この後、このゲート電極6をマスクとしてのイオン打ち込みをした後、拡散させてソース・ドレイン領域(拡散層領域)4を形成する。 Thereafter, the after the gate electrode 6 in which the ion implantation as a mask, to diffuse to form the source and drain regions (diffusion layer region) 4.
【0034】 [0034]
続けて、図5(2A),(2B)からわかるように、ゲート側壁12の外側にさらにゲート電極13,14を形成するべく、平坦化絶縁材料であるTEOSを200Åと、SiN膜を700Åとをそれぞれ堆積する。 Subsequently, FIG. 5 (2A), As can be seen from (2B), to form a further gate electrodes 13 and 14 outside the gate sidewalls 12, and 200Å of TEOS is a planarization insulating material, and 700Å SiN film the deposition of each. これにより、ゲート側壁(酸化膜)12を介して、ゲート側壁13,14が形成される。 Thus, through the gate sidewall (oxide film) 12, the gate sidewalls 13 and 14 are formed. 併せて、メモリ部のソースおよびドレイン領域に、ゲート6とゲート側壁12,13,14をマスクとして、深い領域までイオンを打ち込む。 In addition, the source and drain regions of the memory unit, the gate 6 and the gate sidewall 12, 13, 14 as a mask, ions are implanted deep region.
【0035】 [0035]
その後に、図6(3A),(3B)からわかるように、ゲート段差を層間絶縁膜(BPSG)8により埋める。 Then, FIG. 6 (3A), as can be seen from (3B), to fill the gate step with an interlayer insulating film (BPSG) 8. 続いて、BPSG8をゲート側壁(SiN膜)14をストッパーとしてCMP(ケミカルメカニカルポリッシング)法にて、SiN膜14が顔を出すまで削る。 Then, at the CMP (chemical mechanical polishing) method, the gate side wall (SiN film) 14 as a stopper the BPSG8, shave until the SiN film 14 is Kaowodasu. この場合、SiN膜14は、CMPのストッパーとして十分な厚さに設定する必要があることは言うまでもない。 In this case, SiN film 14, it is needless to say that it is necessary to set a sufficient thickness as a stopper for CMP.
【0036】 [0036]
続いて、図7(4A),(4B)からわかるように、(4A)のメモリ部のみをレジストで保護して、(4B)の周辺回路部のBPSGをウェットエッチング法により除去する。 Subsequently, as can be seen from FIG 7 (4A), (4B), it is protected with the resist only memory portion of (4A), is removed by wet etching method BPSG peripheral circuit portion (4B). この場合も、(4B)のSiN膜14はエッチングのストッパーとして十分に機能する程度の厚さに設定されており、ピンホール等の不具合の無いことが求められる。 Again, it is required that no SiN film 14 is set to a degree of thickness that sufficiently functions as a stopper for etching, such as a pinhole defect (4B).
【0037】 [0037]
次に、図8(5A),(5B)からわかるように、(5A)のメモリ部のSiN膜14と、(5B)の周辺回路部のSiN膜14を、RIE(反応性イオンエッチング)法にてエッチングする。 Next, FIG. 8 (5A), as can be seen from (5B), and the SiN film 14 in the memory portion of (5A), the SiN film 14 in the peripheral circuit portion (5B), RIE (reactive ion etching) method It is etched in. この時、SiN膜のエッチング条件を、SiO が削れない条件に設定する。 At this time, the etching conditions of the SiN film, sets the condition that SiO 2 is not scraped. これにより、図8(5A),(5B)に示すように、TEOS13の表面が露出した部分はそこでエッチングがストップする。 Thus, FIG. 8 (5A), as shown in (5B), a portion exposed surface of TEOS13 is where the etching is stopped. これにより、図8(5B)のように、周辺回路部では、ゲート6上も、シリコン層3上も、共にSiN膜14が除去される。 Thus, as shown in FIG. 8 (5B), in the peripheral circuit portion, the upper gate 6 also, the silicon layer 3 above, both the SiN film 14 is removed. これに対して、メモリ部では、図8(5A)のように、ゲート6の上の部分のみSiN膜14が除去された形となる。 In contrast, in the memory unit, as shown in FIG. 8 (5A), the form of the SiN film 14 is removed only the top portion of gate 6.
【0038】 [0038]
続いて、図9(6A),(6B)からわかるように、不純物の打ち込み、拡散により、高濃度のソース・ドレイン領域4(D),4(S)が形成される。 Subsequently, FIG. 9 (6A), as can be seen from (6B), implantation of impurities by diffusion, heavily doped source and drain regions 4 (D), 4 (S) is formed.
【0039】 [0039]
次に、図10(7A),(7B)からわかるように、(7A)のメモリ部において、ソース線コンタクト用のコンタクト孔26を開孔する。 Next, as can be seen from FIG. 10 (7A), (7B), the memory unit (7A), to a contact hole 26 for the source line contacts.
【0040】 [0040]
次に、図11(8A),(8B)からわかるように、ビット線コンタクト用のコンタクト孔27を開孔する。 Next, FIG. 11 (8A), as can be seen from (8B), for a contact hole 27 for the bit line contact.
【0041】 [0041]
続いて、図12(9A),(9B)からわかるように、それぞれのコンタクト孔26,27にポリシリコン21(S),21(D)を埋め込む。 Subsequently, FIG. 12 (9A), as can be seen from (9B), the polysilicon 21 (S) to the respective contact holes 26 and 27 to fill the 21 (D).
【0042】 [0042]
これに続いて、図13(10A),(10B)からわかるように、(10A)のゲート6上と(10B)のゲート6上とシリコン層3(基板)上のそれぞれにおいてゲート側壁12,13をRIE法およびウェットエッチング法により除去する。 Following this, FIG. 13 (10A), as can be seen from (10B), the gate sidewall 12, 13 in each of the gates 6 and on the silicon layer 3 (substrate) of the upper gate 6 (10A) (10B) It is removed by RIE and wet etching. この後、サリサイド法によりCoによるサリサイド部11を形成する。 Thereafter, a salicide portion 11 by Co by salicide method. この場合、サリサイド11が形成されるのは、(10A)のメモリ部ではゲート6の上部とポリシリコン21(S),21(D)の上部となり、(10B)の周辺回路部では、ゲート6の上部とシリコン層(基板)3上となる。 In this case, the salicide 11 is formed, in the peripheral circuit portion of the top and the polysilicon 21 of the gate 6 at the memory portion (10A) (S), becomes the top of the 21 (D), (10B), the gate 6 the top and the silicon layer (substrate) 3 above. つまり、(10A)のメモリ部ではシリコン基板の上にはサリサイドは形成されない。 That is, the salicide is not formed on the silicon substrate in the memory unit of (10A).
【0043】 [0043]
次に、図14(11A),(11B)からわかるように、装置の全体にBPSG8を堆積し、CMP法により平坦化する。 Next, FIG. 14 (11A), as can be seen from (11B), deposited BPSG8 the entire device is planarized by CMP.
【0044】 [0044]
続けて、図15(12A),(12B)からわかるように、(12A)のメモリ部では、サリサイド11(D)に開口する孔(8A)をRIE法により開口する。 Subsequently, FIG. 15 (12A), as can be seen from (12B), the memory unit (12A), salicide 11 holes opening to (D) (8A) opened by the RIE method.
【0045】 [0045]
次に、図16(13A),(13B)からわかるように、(13B)の周辺回路部のサリサイド11に開口する孔(8B)を形成する。 Next, FIG. 16 (13A), to form a As can be seen from (13B), hole opened to the salicide 11 of the peripheral circuit portion (13B) (8B).
【0046】 [0046]
次に、図17(14A),(14B)に示すように、以上のようにして形成された孔(8A),(8B)にW(タングステン)を埋め込み、CMPすることにより、コンタクトプラグCP,CPが形成される。 Next, FIG. 17 (14A), as shown in (14B), or more so-formed hole (8A), embedding a W (tungsten) in (8B), by CMP, contact plug CP, CP is formed.
【0047】 [0047]
以上述べたようなプロセスを経て、周辺回路部の論理トランジスタ構造においては、ゲート上と、基板のコンタクト部分と、にサリサイド11が形成され、他方、メモリ部においてはゲート上と、基板上に植立したポリシリコンの上にサリサイド11が形成され、シリコン基板上にはサリサイド化されない構造が実現できる。 Through a process as described above, in the logic transistor structure of the peripheral circuit portion, and the gate, and the contact portion of the substrate, salicide 11 is formed, the other, and on the gate in the memory unit, planting on a substrate standing the salicide 11 is formed on the polysilicon is formed, the structure is on a silicon substrate not salicide can be realized. これにより、メモリ部では低抵抗のゲート配線とジャンクションリーク低減を同時に達成でき、周辺回路部では、通常のサリサイド構造による論理回路の構成が可能となる。 Accordingly, the memory unit can achieve gate wiring and junction leakage reduction of low resistance simultaneously in the peripheral circuit section, it is possible to configure the logic circuit by conventional salicide structure.
【0048】 [0048]
なお、図4に示した実施形態4では、実施形態1に示した構造を対象とした製造方法を例示したが、この工程は、実施形態2および実施形態3の製造にも同様に適用可能であり、同様効果を得ることができるものである。 Incidentally, in the fourth embodiment shown in FIG. 4 has illustrated a manufacturing method intended for the structure shown in Embodiment 1, this step is equally applicable to the production of Embodiment 2 and Embodiment 3 There are those that can achieve the same effect.
【0049】 [0049]
【発明の効果】 【Effect of the invention】
以上述べたように、本発明によれば、例えば混載DRAMやFBCセルにおいて、メモリセル内ではジャンクションリークを低減して電荷蓄積性能を向上させながら、メモリセルのワード線の低抵抗化を同時に実現でき、他方、混載される論理回路には通常のサリサイド構造のトランジスタを配置できるので、高機能な半導体装置を実現できるという効果がある。 As described above, according to the present invention, for example, in embedded DRAM and FBC cell, while improving the charge storage performance by reducing junction leakage in the memory cell, at the same time realizing the resistance of the word line of the memory cell can, on the other hand, since the logic which is mixed can be arranged transistors of ordinary salicide structure, there is an effect that it is possible to realize a semiconductor device of high performance.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の実施形態1の半導体装置のメモリセル部分(メモリセルアレイ部)(A)と周辺回路部分(周辺トランジスタ部)(B)の断面図である。 It is a cross-sectional view of a memory cell portion of a semiconductor device of Embodiment 1 (memory cell array section) (A) and the peripheral circuit portion (peripheral transistor section) (B) of the present invention; FIG.
【図2】本発明の実施形態2の半導体装置のメモリセル部分(A)と周辺回路部分(B)の断面図である。 2 is a cross-sectional view of a memory cell portion (A) and the peripheral circuit portion of the semiconductor device of Embodiment 2 of the present invention (B).
【図3】本発明の実施形態3の半導体装置のメモリセル部分(A)と周辺回路部分(B)の断面図である。 3 is a cross-sectional view of a memory cell portion (A) and the peripheral circuit portion of the semiconductor device of Embodiment 3 of the present invention (B).
【図4】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 4 is a part of a process cross-sectional views for explaining a method for manufacturing a semiconductor device shown as Embodiment 4 of the present invention.
【図5】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 Figure 5 is a fragmentary cross-sectional views for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図6】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 6 is a part of a process sectional view for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図7】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 7 is a part of a process sectional view for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図8】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 8 is a part of a process sectional view for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図9】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 9 is a part of a process sectional view for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図10】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 Figure 10 is a fragmentary cross-sectional views for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図11】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 11 is a part of a process sectional view for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図12】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 12 is a part of a process sectional view for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図13】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 13 is a part of a process sectional view for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図14】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 14 is a part of a process sectional view for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図15】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 Figure 15 is a fragmentary cross-sectional views for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図16】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 Figure 16 is a fragmentary cross-sectional views for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図17】本発明の実施形態4として示される半導体装置の製造方法を説明するための工程断面図の一部である。 17 is a part of a process sectional view for explaining the manufacturing method of the semiconductor device shown as an embodiment 4 of the present invention.
【図18】従来の半導体装置の平面図(A)、断面図(B)である。 Figure 18 is a plan view of a conventional semiconductor device (A), a sectional view (B).
【図19】従来の半導体装置の斜視図である。 19 is a perspective view of a conventional semiconductor device.
【図20】従来の半導体装置のメモリセル部分(A)と周辺回路部分(B)の断面図である。 20 is a sectional view of a memory cell portion of a conventional semiconductor device (A) and the peripheral circuit portion (B).
【符号の説明】 DESCRIPTION OF SYMBOLS
1 支持基板2 埋め込み酸化膜3 シリコン層4 ソース・ドレイン拡散層6 ゲート電極11 サリサイド21 ポリシリコンプラグ13,14 ゲート側壁25 X'ferコンタクト26 トレンチキャパシタUC ユニットセルWL ワード線SL ソース線BL ビット線 1 supporting substrate 2 buried oxide film 3 silicon layer 4 source and drain diffusion layers 6 gate electrode 11 salicide 21 polysilicon plug 13, 14 gate sidewalls 25 X'fer contact 26 trench capacitor UC unit cell WL word line SL source line BL bit lines

Claims (6)

  1. 複数のメモリトランジスタが並べられたセルアレイを有するメモリセルアレイ部と、複数の周辺トランジスタを有する周辺トランジスタ部と、を備え、 Comprising: a memory cell array portion having a plurality of memory cell array transistors are arranged, and a peripheral transistor section having a plurality of peripheral transistors, and
    前記メモリセルアレイ部における前記各メモリトランジスタは、半導体基板中に形成された一対のソース・ドレイン拡散層と、前記半導体基板上にゲート絶縁膜を介して形成されたワードラインとしてのゲート電極と、前記半導体基板の表面を被う絶縁膜と、この絶縁膜を貫通して前記各ソース・ドレイン拡散層とコンタクトするコンタクトと、を備え、前記半導体基板の表面のうち前記コンタクト以外の面は前記絶縁膜で被われていることを特徴とする半導体装置。 Each memory transistor in the memory cell array portion includes a pair of source and drain diffusion layers formed in the semiconductor substrate, a gate electrode as a word line formed through a gate insulating film on the semiconductor substrate, wherein an insulating film covering the surface of the semiconductor substrate, a contact for contact with the respective source and drain diffusion layers through the insulating film comprises a surface other than the contact of the surface of the semiconductor substrate the insulating film wherein a being covered with.
  2. 前記ワードラインとしての前記ゲート電極の上面部がサリサイドとされていることを特徴とする請求項1に記載の半導体装置。 The semiconductor device of claim 1, the upper surface portion of the gate electrode as the word line is characterized in that there is a salicide.
  3. 前記周辺トランジスタ部における前記各周辺トランジスタは、前記半導体基板中に形成された一対のソース・ドレイン拡散層と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、を備え、前記半導体基板表面のうちの前記一対のソース・ドレイン拡散層の表面と、前記ゲート電極の上面部がサリサイドとされていることを特徴とする請求項1または2に記載の半導体装置。 Wherein each peripheral transistor in the peripheral transistor section includes a pair of source and drain diffusion layers formed in said semiconductor substrate, and a gate electrode formed through a gate insulating film on the semiconductor substrate, wherein and a surface of the pair of source-drain diffusion layer of the semiconductor substrate surface, a semiconductor device according to claim 1 or 2 upper surface of the gate electrode is characterized in that there is a salicide.
  4. 前記半導体基板としてSOI基板を用いたことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。 The semiconductor device according to any one of claims 1 to 3, characterized by using an SOI substrate as the semiconductor substrate.
  5. 前記メモリセルアレイ部の前記各メモリトランジスタにおける前記一対のソース・ドレイン拡散層のうちの一方にコンタクトする前記コンタクトに、前記半導体基板中に形成したトレンチキャパシタを接続させたことを特徴とする、請求項1乃至3のいずれかに記載の半導体装置。 The contacts contact with one of the pair of source-drain diffusion layer in each of the memory transistors of the memory cell array portion, characterized in that to connect the trench capacitor formed in said semiconductor substrate, claim the semiconductor device according to any one of 1 to 3.
  6. 半導体基板の、メモリセルアレイ部形成領域と周辺トランジスタ部形成領域とのそれぞれに、ゲート絶縁膜を介して、ポリシリコンのゲート電極を形成すると共に、前記ゲート電極を挟んだ両側に一対のソース・ドレイン領域を形成する第1工程と、 A semiconductor substrate, each of the memory cell array portion forming region and a peripheral transistor section forming region through a gate insulating film, to form a gate electrode of polysilicon, a pair of source and drain on both sides of the gate electrode a first step of forming a region,
    少なくとも絶縁膜と窒化膜を、前記各ゲート電極の上面及び側壁と、前記半導体基板上と、に堆積する第2工程と、 At least an insulating film and a nitride film, said a top surface and sidewalls of each gate electrode, a second step of depositing the a on the semiconductor substrate,
    全体に層間絶縁膜材料を埋設し、これを前記各ゲート電極の頂部の前記窒化膜が露出するまで研磨し、続いて前記周辺トランジスタ部形成領域の前記層間絶縁膜材料のみを除去する第3工程と、 Whole buried interlayer insulating film material, which is polished until the said nitride layer on top of the gate electrode is exposed, followed by a third step of removing only the interlayer insulating film material of the peripheral transistor section-forming region When,
    前記層間絶縁膜材料をマスクとして前記絶縁膜が露出するまで前記窒化膜を除去する第4工程と、 A fourth step of removing said nitride layer to said insulating layer using the interlayer insulating film material as a mask is exposed,
    前記メモリセルアレイ部形成領域の前記一対のソース・ドレイン領域上方の絶縁膜と前記窒化膜に、これらを貫通して前記半導体基板の表面に達する開孔を形成して、この開孔にポリシリコンプラグを形成する第5工程と、 Wherein said nitride layer and said pair of source and drain regions over the insulating film of the memory cell array portion forming region, to form an opening reaching the surface of the semiconductor substrate through these, polysilicon plug in the hole a fifth step of forming a
    前記メモリセルアレイ部形成領域のゲートの頂部の前記絶縁膜、前記周辺トランジスタ部形成領域の前記ゲートの頂部および前記ソース・ドレイン領域の前記絶縁膜を除去する第6の工程と、 A sixth step of removing the insulating layer of the said insulating layer at the top of the gate of the memory cell array portion forming region, the top and the source and drain regions of the gate of the peripheral transistor section-forming region,
    前記メモリセルアレイ部形成領域の前記ゲート電極の頂部および前記ポリシリコンプラグの頂部、前記周辺トランジスタ部形成領域の前記ゲート電極の頂部および前記ソース・ドレイン領域をサリサイド化する第7工程と、 A seventh step of the top and the top of the polysilicon plug gate electrode, salicided top and the source and drain regions of the gate electrode of the peripheral transistor portion formation region of the memory cell array portion formation region,
    を備えることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device, characterized in that it comprises a.
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