JP2004335045A

JP2004335045A - Reproducing device

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Publication number: JP2004335045A
Application number: JP2003132840A
Authority: JP
Inventors: Takayuki Oki; 孝之大木
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2003-05-12
Filing date: 2003-05-12
Publication date: 2004-11-25

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that a sector address is not immediately recovered when several frames of the head of an ECC (error correcting code) block are lost, because the sector address of the conventional ECC block can be detected only by the initial three frames of the sector. <P>SOLUTION: A counter 15, in which the value of an information speed stored in an information speed storage device 13 is set, performs the counting operation through running by itself at the set information speed. An address detector 17, when informed of the detection of synchronization information from a synchronization information detector 14, when detecting the address, resets the value of the counter 15, by counting backward the address detected by the address detector 17. Because the outline of the current address can be specified on the basis of the count value of the counter 15 even when the synchronization signal cannot be detected, the address can be recovered at a high-speed, by applying the address closest to that of the case in which the synchronization signal can be detected again. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は再生装置に係り、特に記録媒体から再生された信号より同期信号を検出する際に、検出に失敗しアドレス情報を消失したときにはアドレス情報を復帰させる再生装置に関する。
【０００２】
【従来の技術】
光ディスク等の記録媒体に記録される情報は、ＥＣＣ（ＥｒｒｏｒＣｏｒｒｅｃｔｉｎｇＣｏｄｅ）ブロックをさらに分割して同期信号（ＳＹＮＣ）が先頭に付加された複数のフレームから構成される。フレーム長は一定であり、ＳＹＮＣは一定間隔で検出されるように記録されている。このような記録媒体からデータを再生する再生装置では、例えば図７（Ａ）に示す再生装置のマスタークロックを、再生される情報のレートに応じて位相同期ループ（ＰＬＬ）により位相同期及び周波数逓降して、同図（Ｂ）に示すマスタークロックに対して一定の比率の有効ビットフラグ（以後、ビットクロック）を生成し、これに同期した形で同図（Ｃ）に示すようにデータ信号を再生し、更にこのデータ信号から同図（Ｄ）に示すように再生信号を得ることが行われる。ここで、ビットクロックがＬ（Ｌｏｗ）レベルの期間では、情報の変化が生じないという特徴をもつ。
【０００３】
ところで、一般に、単位時間当りに記録媒体から再生される情報量は一定である。ただし、必要とされる情報量は変化するため、その場合は情報の再生を停止する。すなわち、前記ＰＬＬではマスタークロックに対するビットクロックの比率が一定である。例えば、ＭＰＥＧ（ＭｏｖｉｎｇＰｉｃｔｕｒｅＥｘｐｅｒｔｓＧｒｏｕｐ）方式により圧縮符号化されてディスクに記録されたストリームを、当該ディスクから再生する場合、ディスクからの読み出しは一定速度で行い、処理しきれない場合には後段のメモリに蓄え、メモリが溢れる前に、ディスクからの読み出しを停止する。ＭＰＥＧストリームを再生する場合には、必要な情報量は随時変化するが、情報量の変化を処理するのは上記のメモリの後段であるため、不連続な情報の情報再生領域以外では情報の受信速度はほぼ一定とみなすことができる。
【０００４】
ここで、記録媒体の一例としての光ディスクには、例えば図８に示すフォーマットで情報信号が記録されている。同図に示すフォーマットは、光ディスクの情報記録領域を所定個数のＥＣＣブロックで分割し、各ＥＣＣブロックがｍ個（ｍは２以上の整数で、例えば１６）のセクタに分割されており、各セクタは所定クロック数を有するｎ個（ｎは２以上の整数で、例えば３１）のフレームに分割されており、各フレームの先頭には１０種類以下のパターンより選択される同期信号（図８にＳＹで示す）が挿入され、ブロック内のうち、最初のセクタの前に図８に示すように、第１の特殊信号Ｓ１が挿入され、最後のセクタの後に同期信号のとり得るパターンの一つを有する第２の特殊信号Ｓ２が挿入されたフォーマットである。ＥＣＣブロックはＲｕｎ−Ｉｎから始まり、Ｒｕｎ−Ｏｕｔで終わる。
【０００５】
また、各フレームの先頭の同期信号ＳＹは、フレームのアドレス情報（フレームアドレス）を含んでおり（固定パターンの同期情報と複数のパターンのうちの一のパターンのアドレス情報とからなり）、フレームのデータ部分にはセクタのアドレス情報（セクタアドレス）が挿入されている。ＥＣＣブロックの先頭にはランイン（Ｒｕｎ−Ｉｎ）が、ＥＣＣブロックの最後にはランアウト（Ｒｕｎ−Ｏｕｔ）が付加される。また、各フレームの同期信号ＳＹは、同一ブロック内においても同一セクタ内においても、１０種類以下のパターンのいずれかであり、すべて異なる。例えば、１０種類のパターンをＳＹ０、ＳＹ１、ＳＹ２、・・・、ＳＹ９とすると、同一セクタ内でｎ個のフレームの各同期信号は、フレームＮｏ．０ではＳＹ０、フレームＮｏ．１ではＳＹ１、フレームＮｏ．２ではＳＹ２、フレームＮｏ．３ではＳＹ３、フレームＮｏ．４ではＳＹ３、フレームＮｏ．５ではＳＹ２などのように設定される。
【０００６】
このようにすることにより、同期信号パターンの連続性を見ることで、フレームＮｏ．を導くことができる。また、第１の特殊信号Ｓ１と第２の特殊信号Ｓ２とは、上記の１０種類のパターンのいずれかが用いられる。更に、上記のセクタ中には１回しか検出されるはずのない固有の特殊パターン信号として、例えばＳＹ０が記録される。また、セクタ中の２つ以上連続した同期信号の組み合わせは、１回しか検出されるはずのない組み合わせとなるようにされている。例えば、ＳＹ１とＳＹ２が連続して検出されるような組み合わせは、フレームＮｏ．２であることが検出されれば、それは同一セクタ中には一つしか登場しないから、フレームアドレスを識別できる。
【０００７】
【発明が解決しようとする課題】
しかるに、上記のフォーマットで記録された光ディスクから情報信号を再生する装置では、同期確立からアドレス復帰までに時間がかかる。例えば、図９（Ａ）に模式的に示すセクタ＃１０を再生している状態において、再生装置が同図（Ｂ）に模式的に示すように同期状態Ｉから同期信号の検出ができず同期情報を紛失した時には、擬似同期状態ＩＩに移行する。
【０００８】
ここで、一般に再生装置では、同期信号をパターンサーチによって検出する直接検出モードと、次に再生されるべき同期信号の再生時間位置を予想した同期検出用窓（マスク）を所定クロック数に同期させて生成し、その同期検出用窓部分において同期信号が検出されないときに擬似同期信号を発生する慣性モードのいずれかで同期信号を検出するようにしており、上記の擬似同期状態ＩＩは慣性モードで動作しているときであり、このときには擬似同期信号が、前回の同期信号再生位置にフレーム長を加算して得られた予想時間位置に発生される。
【０００９】
この例では、同期信号を検出できず擬似同期信号が３個出力されると、同期検出用窓（マスク）を用いず、上記の直接検出モードに自動的に移行して全データ領域からパターン認識により同期信号の検出を行う。この直接検出モードでは図９（Ｂ）にＩＩＩで模式的に示すように一旦同期消失状態となり、同図（Ｃ）に示すように再生される同期フラグが消失するが、その後、同図９（Ｂ）にＩＶで示すように再び同期信号が検出されて同期状態に戻る。なお、同期状態では前記慣性モードとされる。また、図９の例では、同図（Ｅ）に示すように、フレームアドレスが同期状態ＩＶになってから、２フレームで復帰し、また、次のセクタ＃１１の先頭から３フレームで同図（Ｄ）に示すようにセクタアドレスが検出される。
【００１０】
上記の場合は一つのＥＣＣブロックの中間位置でのアドレス復帰の様子を示しており、この場合は特に問題はないが、相隣る２つのＥＣＣブロックの繋ぎ目においては、同期信号が所定の周期で連続していないため、上述した問題が発生する可能性がある。すなわち、図１０（Ａ）に示す再生データにおいて、ＥＣＣブロックの最後のセクタ＃１６の直後に設けられた領域Ｒｕｎ−Ｏｕｔで終わり、それに続いて次のＥＣＣブロックの最初のセクタ＃１の直前に設けられた領域Ｒｕｎ−Ｉｎの長さは決まっているが、実際には上書きしたような状態で変化する。ここで、Ｒｕｎ−Ｏｕｔはいずれかの同期信号パターンと同じパターンの第２の特殊信号Ｓ２から始まり、Ｒｕｎ−Ｉｎにもいずれかの同期信号パターンと同じパターンの第１の特殊信号Ｓ１が含まれる。
【００１１】
従って、例えば、図１０（Ａ）に示すように、再生データがＥＣＣブロックの最後のセクタ＃１６の最初の同期信号ＳＹ０の直前から同図（Ｂ）にＶで示すように一旦同期が外れて前記慣性モードにより擬似同期信号を３個発生した後、同図（Ｂ）にＶＩで示すように前記直接検出モードに移行して同期信号の検出を行って一旦同期消失状態となり、同図（Ｃ）に示すように再生される同期信号（同期フラグ）が消失するが、その後、セクタ＃１６の２フレーム以降に再び同期信号が検出されて同図（Ｂ）にＶＩＩで示すように同期状態に戻った場合、セクタアドレスはセクタの最初の３フレームのアドレス情報のみからアドレス検出可能であるため、同図（Ｄ）に示すようにセクタアドレス「１６」を検出できず、その結果、同図（Ｂ）にＶＩＩＩで示すようにＲｕｎ−Ｏｕｔの第２の特殊信号Ｓ２の検出に失敗したときは、再び前記慣性モードに移行して擬似同期信号を発生する。なお、図１０（Ｅ）はフレームアドレスを示す。
【００１２】
この場合、Ｒｕｎ−Ｉｎには第１の特殊信号Ｓ１が含まれているため、Ｒｕｎ−Ｏｕｔの検出に失敗して、図１０（Ｂ）にＶＩＩＩで模式的に示すように擬似同期状態になっても、第１の特殊信号Ｓ１の検出結果に基づいて、リセットが行われるため、ＥＣＣブロックの先頭では同図（Ｂ）にＩＸで模式的に示すように同期状態に戻る。しかしながら、第１の特殊信号Ｓ１の検出にも失敗すると、所定回数の擬似同期信号挿入の間、及びその後の直接検出モードでなかなか正常な同期信号を検出できず、ＥＣＣブロックの先頭の数フレームを完全に消失してしまう危険性がある。
【００１３】
このように、図８に示したフォーマットで情報信号が記録された光ディスクの記録情報信号を再生する従来の再生装置では、ＥＣＣブロックが１６セクタから構成され、各セクタは３１フレームから構成され、フレームアドレスは２フレームのアドレス情報から検出可能であるが、セクタアドレスはセクタの最初の３フレームのアドレス情報からのみアドレス検出可能であるため、上記のようにＥＣＣブロックの先頭の数フレームを完全に消失してしまうと、セクタアドレスは最大で３０フレームの間復帰できない。
【００１４】
本発明は以上の点に鑑みなされたもので、再生された信号より同期信号の検出に失敗しアドレス情報を消失した際、同期信号の再検出後に高速にアドレス情報を復帰させ得る再生装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の目的を達成するため、第１の発明は、情報記録領域が複数の階層の情報単位で記録され、最下位の階層の情報単位はフレームであり、フレームは同期信号とデータ部分から構成されると共に各階層の情報単位のアドレス情報の一部又は全部を含み、連続する一又は二以上のフレーム又は一定の規則に従って配置された一又は二以上のフレームに含まれるアドレス情報に基づいて、複数の階層のうち少なくとも一以上の階層の情報単位のアドレスが記録され、フレームはアドレス順に記録された記録媒体から記録信号を再生して同期信号を検出し、検出した同期信号に基づいて情報を再生する再生装置であって、記録媒体から再生された信号を入力として受け、固定周波数のマスタークロックに位相同期した再生信号とビットクロックを再生する位相同期ループ手段と、マスタークロックと位相同期ループ手段からのビットクロックの各周期の割合に比例した情報速度を測定する情報速度測定手段と、情報速度測定手段で測定された情報速度が設定され、設定された情報速度でカウント動作を、最上位の階層の情報単位の周期で行うカウント手段と、位相同期ループ手段からの再生信号及びビットクロックに基づいて、再生信号中の同期信号を検出する同期信号検出手段と、同期信号検出手段により検出された同期信号と、位相同期ループ手段からの再生信号及びビットクロックに基づいて、アドレスを検出すると共にカウント手段のカウント値を再調整するアドレス検出手段と、同期信号検出手段により同期信号が検出されなくなった後、再び同期信号が検出された時に、カウント手段のカウント値とフレームのビット長とに基づいてアドレスを復帰させるアドレス復帰手段とを有する構成としたものである。
【００１６】
この発明では、同期信号が検出できたか否かに関係なく、予め測定した情報速度でカウント手段のカウント動作を行わせるようにしたため、同期信号を検出できないときでも、カウント手段のカウント値に基づいて大まかな現在のアドレスを特定することができる。
【００１７】
また、上記の目的を達成するため、第２の発明は、カウント手段のカウント値とフレームのビット長とに基づいて、次に再生されるべきアドレスを予測するアドレス予測手段と、アドレス予測手段により予測されたアドレスと、アドレス検出手段により検出されたアドレスとを比較し、予測されたアドレスと検出されたアドレスとの差が予め設定した所定値未満のときは検出アドレスは正しいアドレスとして決定し、予測されたアドレスと検出されたアドレスとの差が所定値以上のときには予期せぬトラックジャンプであることを検出するアドレス比較手段とを更に有し、アドレス比較手段によりトラックジャンプが検出されたときには、アドレス復帰手段によるアドレス復帰動作を停止することを特徴とする。
【００１８】
この発明では、ディフェクトや振動が原因で予期せぬトラックジャンプが生じた場合には、カウント手段のカウント値とフレームのビット長とに基づいて予測された次に再生されるべきアドレスと、アドレス検出手段により検出されたアドレスとの差が所定値以上となるため、これを利用することによって、ディフェクトによって生じた予期せぬトラックジャンプの検出を行うことができる。
【００１９】
また、上記の目的を達成するため、第３の発明は、情報記録領域が所定個数のブロックに分割され、各ブロックがｍ個（ｍは２以上の整数）のセクタに分割されており、各セクタは所定クロック数を有するｎ個（ｎは２以上の整数）のフレームに分割されており、各フレームは複数種類のパターンより選択される同期信号とデータ部分から構成され、同じブロック内での一又は連続する複数の又は一定の規則に基づいた複数のフレームの同期信号からフレームアドレスとセクタアドレスとを記録し、ブロック内のうち、最初のセクタの前に同期信号のとり得るパターンの一つを有する第１の特殊信号が挿入されており、最後のセクタの後に同期信号のとり得るパターンの一つを有する第２の特殊信号が挿入されて記録されている記録媒体から、記録信号を再生して同期信号を検出し、検出した同期信号に基づいて記録媒体から情報を再生する再生装置であって、記録媒体から再生された信号を入力として受け、固定周波数のマスタークロックに位相同期した再生信号とビットクロックを再生する位相同期ループ手段と、マスタークロックと位相同期ループ手段からのビットクロックの各周期の割合に比例した情報速度を測定する情報速度測定手段と、情報速度測定手段で測定された情報速度が設定され、設定された情報速度でカウント動作を、ブロックの周期で行うカウント手段と、位相同期ループ手段からの再生信号及びビットクロックに基づいて、パターンサーチにより再生信号中の同期信号を検出する直接検出モードと、所定クロック数に同期させた同期検出用窓を生成し、この同期検出用窓部分において再生信号中の同期信号を検出する慣性モードのいずれかのモードにより、同期信号を検出すると共に、第１の特殊信号及び第２の特殊信号を検出し、少なくとも第２の特殊信号の検出時は直接検出モードで第１の特殊信号の検出を行う同期信号検出手段と、同期信号検出手段により検出された同期信号及び第１の特殊信号と、位相同期ループ手段からの再生信号及びビットクロックに基づいて、アドレスを検出すると共にカウント手段のカウント値を再調整するアドレス検出手段と、同期信号検出手段により同期信号が検出されなくなった後、再び同期信号が検出された時に、カウント手段のカウント値とフレームのビット長とに基づいてアドレスを復帰させるアドレス復帰手段とを有する構成としたものである。
【００２０】
この発明では、相隣る２つのブロックのつなぎ目付近で同期信号の周期性が崩れるフォーマットにおいて、ブロックの最後のセクタで同期信号が検出できなくなっても、カウント手段のカウント値とフレームのビット長とに基づいてアドレスを復帰できるため、ブロックの最後のセクタ内のフレームであることを検出することができる。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる再生装置の一実施の形態の要部のブロック図を示す。この実施の形態は、図８に示したフォーマットで情報信号が記録されているディスクから情報信号を再生する装置で、図１に示す全ブロックは固定周波数であるマスタークロックで動作していて、ディスクより再生された情報信号（再生データＡ）は非同期な信号であるが、ＰＬＬ１１によりマスタークロックに同期した再生信号Ｂ及びその有効フラグであるビットクロックとして出力される。
【００２２】
情報速度測定装置１２は、ＰＬＬ１１から出力されたビットクロックを入力として受け、マスタークロックの周期Ｔの期間内での入力ビットクロックの数Ｓをカウントして、そのカウント値を情報速度記憶装置１３に情報速度として記憶する。他方、同期情報検出装置１４は、ＰＬＬ１１から出力された再生データＢ及びビットクロックを入力として受け、これら再生データＢ及びビットクロックに基づいて再生データＢ中の同期信号（同期情報）を検出し、その検出結果をカウンタ１５、アドレス予想装置１６、アドレス検出装置１７にそれぞれ供給する。また、同期情報検出装置１４は、第１及び第２の特殊信号Ｓ１及びＳ２を検出する機能を有し、第１の特殊信号Ｓ１の検出時には、カウンタ１５をリセットし、第２の特殊信号Ｓ２の検出時には、前記直接検出モードにて同期信号を検出する。
【００２３】
カウンタ１５は、情報速度記憶装置１３に記憶された情報速度の値（すなわち、マスタークロックの周期Ｔの期間内での入力ビットクロックの数Ｓ）が設定され、その設定情報速度で自走してカウント動作を行うと共に、同期情報検出装置１４で検出された必要なアドレス情報の最上位階層の先頭アドレス（例えば３階層Ｎ０、Ｎ１、Ｎ２のアドレスが必要であるならば、Ｎ２の先頭アドレス）でリセットされる。
【００２４】
一方、アドレス検出装置１７は、ＰＬＬ１１から出力された再生データＢ及びビットクロックを入力として受け、これら再生データＢ及びビットクロックに基づいて再生データＢのアドレスを検出すると共に、アドレス検出中に同期情報検出装置１４から同期情報検出の通知があった場合には、カウンタ１５の値をアドレス検出装置１７で検出したアドレスから逆算して再設定する。
【００２５】
また、アドレス検出装置１７は、同期情報検出装置１４から同期情報検出の通知があった場合には、アドレス情報を読み出し、現状のアドレスを決定し、決定したアドレスをアドレス記憶部１８に供給して記憶させると共に、アドレス予想装置１６及びアドレス比較装置１９にそれぞれ供給する。また、アドレス検出装置１７は、アドレスの決定ができない場合には、特定のアドレスを用いてカウンタ１５やアドレス予想装置１６にアドレスが検知できていないことを通知する。
【００２６】
アドレス予想装置１６は、カウンタ１５の値及びフレーム長Ｌから予想アドレスを計算し、計算した予想アドレスをアドレス比較装置１９へ供給する。アドレス比較装置１９は、アドレス検出装置１７で検出されたアドレスと、アドレス予想装置１６で計算された予想アドレスとの比較を行い、それらのアドレスの差が予め設定した値Ｍ以上異なる場合には、またはＳＹＮＣ検出時に、カウンタ１５の値がアドレスから求められるカウンタ値と予め設定した値Ｎ以上異なる場合には、トラックジャンプが行われたことをコントロール装置（図示せず）に通知する。また、検出アドレスと予想アドレスとが一致する時には、検出アドレスが正しいアドレスとして決定する。
【００２７】
次に、本実施の形態の動作の具体例について図２乃至図４を併せ参照して説明する。図２は図９と同じ再生状態での各信号を示しており、図９と同一部分には同一符号を付し、その説明を省略する。図１に示したカウンタ１５は同期信号が消失したか否かに関係なく、設定情報速度に基づいて自らカウント動作を行っており、１フレームは１９３２ビットであるので、１セクタはその３１倍の５９８９２ビットであり、カウンタ１５が１ビットにつき１カウントするものとすると、図２（Ｆ）に示すように、カウント値が「５９１１９２」のときには９セクタ＋２７フレーム、つまり第１０セクタの第２８フレームの先頭を示している。
【００２８】
図２の例では、再生装置が図２（Ｂ）にＩＶで模式的に示すように、同期状態に復帰するが、このときのカウンタ１５の値「５９１１９２」から直ちに、同図（Ｅ）に示すようにフレームアドレスが１０セクタ目の第２８フレームであることが分かる。また、同期状態復帰後の２フレーム目でアドレス検出装置１７によりフレームアドレスが得られ、更にセクタ＃１１の最初のフレームから３フレーム目でセクタアドレスが得られ、これらのアドレスに基づきアドレス予想装置１６で得られる予想アドレスと、アドレス検出装置１７により検出されたアドレスとが順次アドレス比較装置１９で比較される。
【００２９】
次に、相隣る２つのＥＣＣブロックの繋ぎ目付近でのアドレス復帰動作について説明する。図３は図１０と同じ相隣る２つのＥＣＣブロックの繋ぎ目付近での各信号を示しており、図１０と同一部分には同一符号を付し、その説明を省略する。
【００３０】
図３（Ａ）に示すように、再生データがＥＣＣブロックの最後のセクタ＃１６の最初の同期信号ＳＹ０の直前から同図（Ｂ）にＶで示すように一旦同期が外れて前記慣性モードに移行して擬似同期信号を３個発生した後、同図（Ｂ）にＶＩで示すように前記直接検出モードに移行して同期信号の検出を行って一旦同期消失状態となり、同図（Ｃ）に示すように再生される同期信号（同期フラグ）が消失するが、その後、セクタ＃１６の２フレーム以降に再び同期信号が検出されて同図（Ｂ）にＶＩＩで示すように同期状態に戻った場合、このとき同図（Ｆ）に示すように、カウンタ１５の値は「９０４１７６」であり、これはＥＣＣブロックの先頭から９０４１７６ビット目、すなわち１６セクタ目の第４フレームの先頭を示しているので、このカウンタ値に基づくアドレス予想装置１６の予想アドレスにより、直ちに同図（Ｄ）に示すようにセクタアドレスは「１６」、同図（Ｅ）に示すようにフレームアドレスは「４」と検出される。
【００３１】
同期状態に復帰した後の最初の２フレームからフレームアドレスがアドレス検出装置１７により検出され、同期状態に復帰した時のフレームアドレスが「５」であると検出されると、この検出フレームアドレスと、カウンタ値に基づくアドレス予想装置１６の予想アドレスも上記の「４」から１進んだ「５」であるので、それらのフレームアドレスがアドレス比較装置１９での比較の結果が一致し、正しいフレームアドレスと確認される。これにより、セクタアドレスも「１６」であると推定される。
【００３２】
その結果、再生装置は現在のセクタアドレスが「１６」であるとみなして、セクタ＃１６の直後は第２の特殊信号Ｓ２がフレーム周期とは異なる周期で再生されるはずであるので、セクタ＃１６のフレームアドレス「３１」を検出した後は、前記慣性モードには移行せず、図３（Ｂ）にＸで示すように自動的に直接検出モードに移行して、第２の特殊信号Ｓ２及び第１の特殊信号Ｓ１のパターン検出を行う。なお、第２の特殊信号Ｓ２を検出した時点で自動的に直接検出モードに移行するようにしてもよい。
【００３３】
これにより、第２の特殊信号Ｓ２及び第１の特殊信号Ｓ１の検出に成功でき、よって、第２の特殊信号Ｓ２付近から図３（Ｂ）にＸで示すように同期消失状態になることはあっても、擬似同期信号の挿入は行われない。このようにして、本実施の形態によれば、相隣る２つのＥＣＣブロックの繋ぎ目付近で同期外れが発生しても、高速なアドレス復帰が可能となる。なお、第１の特殊信号Ｓ１が検出されると、慣性モードに移行すると同時に、同期検出用窓の位置をフレームの最初の同期信号の推定位置に再設定する。
【００３４】
次に、本実施の形態における予期しないトラックジャンプの検出例について、図４と共に説明する。再生装置が前記慣性モードから前記直接検出モードに移行して図４（Ｂ）にＩＩＩで模式的に示す同期消失状態からＩＶで模式的に示す同期状態に復帰したときのカウンタ１５の値は、同図（Ｆ）に示すように、「５９１１９２」であるから、直ちに同図（Ｄ）に示すようにセクタアドレスが「１０」、同図（Ｅ）に示すようにフレームアドレスが「２８」であることが分かる。
【００３５】
続いて、同期状態に復帰した後の最初の２フレームからフレームアドレスがアドレス検出装置１７により検出され、図４（Ｅ）に示すように同期状態に復帰した後のフレームアドレスが「２４」であると検出されると、この検出フレームアドレスと、カウンタ値に基づくアドレス予想装置１６の予想アドレスが上記の「２８」から１進んだ「２９」であるので、それらのフレームアドレスがアドレス比較装置１９での比較の結果、不一致となる。
【００３６】
このときの予測アドレスと検出アドレスとの差である「５」が、予め設定したＭ（Ｍは自然数）以上であるものとすると、アドレス比較装置１９は予期せぬトラックジャンプを生じたものと判断して、トラックジャンプ検出信号をコントロール装置へ出力する。
【００３７】
なお、図４の例では、同期状態になってから、セクタ＃１４の最初の３フレームの各同期信号からアドレス検出装置１７で検出されたセクタアドレスが「１４」であると分かり、この時のカウンタ１５の値「７２２５６８」は１３セクタ目の第２フレームの先頭を示しており、両セクタアドレスは異なる。
【００３８】
上記のトラックジャンプ検出時には、コントロール装置はカウンタ１５の値及びフレーム長Ｌからアドレスを復帰させる動作を停止する。また、情報速度測定装置１２はビットクロックの入力を監視する機能も有しており、所定数以上ビットクロックが入力されなかったときには、再生が停止されたと判断して、その再生停止検出信号をコントロール装置に供給する。このときもコントロール装置は、カウンタ１５の値及びフレーム長Ｌからアドレスを復帰させる動作を停止する。なお、再生停止を専用の回路で検出するようにしてもよい。
【００３９】
次に、本発明の再生装置の一実施の形態の要部の動作について、更に図５のフローチャートと共に説明する。まず、カウンタ１５の値が無効であるかどうか判定される（ステップＳ１）。初期状態では全く同期がとれていないので、カウンタ１５の値は無効である。カウンタ１５の値が無効であり、同期信号（同期フラグ）、フレームアドレス及びセクタアドレスのいずれか一つでも検出されない時にはこの処理は終了するが、すべて検出された時にはアドレス検出装置１７からのアドレスによりカウンタ１５を再設定し、カウンタ１５を有効にして処理を終了する（ステップＳ９〜Ｓ１２）。
【００４０】
他方、カウンタ１５の値が有効であるときには、同期信号（同期フラグ）、フレームアドレスがそれぞれ検出され、下位アドレスであるフレームアドレスが有効であり、更にセクタアドレスが検出され、上位アドレスであるセクタアドレスが有効であるときには同期状態にあり、アドレス検出装置１７により検出されたアドレスに基づいて、カウンタ１５の値の再調整が行われる（ステップＳ２〜Ｓ７）。なお、下位アドレスとは、フレーム部分のアドレス部分のみを表すカウンタの値を、１セクタのカウンタ数で割った余りで、フレームアドレスに相当する。
【００４１】
カウンタ１５の値が有効であるが、同期信号が検出されないときには、カウンタ１５の値が「１９３２×３２×１６」、すなわち一つのＥＣＣブロックの全ビット数に達したかどうか判定し（ステップＳ８）、達していない時には引き続きカウンタ１５を、予め測定した情報の速度（マスタークロックＴ周期内のカウントアップ数Ｓの割合）でカウントアップし（ステップＳ１３）、達した時にはカウンタ１５を０にリセットする（ステップＳ１４）。
【００４２】
また、カウンタ１５の値が有効であり、同期信号が検出されてもフレームアドレスが検出されない時には、カウンタ１５の値に基づいてフレームアドレス及びセクタアドレスを生成する（ステップＳ１、Ｓ２、Ｓ３、Ｓ１５）。ステップＳ３でフレームアドレスが検出されたと判定された場合、そのフレームアドレス（下位アドレス）が、アドレス比較装置１９による比較の結果、前回検出された下位アドレスと所定値以上異なっているときには、下位アドレス無効と判定され（ステップＳ４）、トラックジャンプが発生したと検出され（ステップＳ１６）、セクタアドレスが検出されたかどうか判定される（ステップＳ１７）。セクタアドレスが検出されていれば、そのアドレスからカウンタ１５の値を再調整するが（ステップＳ１８）、セクタアドレスが検出されていなければ、カウンタ１５の値を無効とする（ステップＳ１９）。
【００４３】
また、ステップＳ４で下位アドレスが有効であると判定された場合、続いてセクタアドレスが検出されたかどうか判定され（ステップＳ５）、セクタアドレスが検出されなかったときには、有効と判定された下位アドレス（フレームアドレス）に基づいて、カウンタ１５のフレームアドレスに相当する下位の値（下位カウンタの値）を再調整する（ステップＳ２０）。
【００４４】
更に、ステップＳ５でセクタアドレスが検出されたと判定された時には、続いて上位アドレスが有効かどうか判定され（ステップＳ６）、検出されたセクタアドレス（上位アドレス）が、アドレス比較装置１９による比較の結果、前回検出された上位アドレスと所定値以上異なっているときには、上位アドレス無効と判定され（ステップＳ６）、トラックジャンプが発生したと検出される（ステップＳ２１）。
【００４５】
このように、カウンタ１５の値が無効となるのはトラックジャンプを検知し、かつ、セクタアドレスが検出できていない場合である（ステップＳ１６、Ｓ１７、Ｓ１９）。再生データからフレームアドレス及びセクタアドレスが検出されると、これらのアドレスからカウンタ１５の再調整が行われ、カウンタ１５の値が有効となる（ステップＳ９〜Ｓ１２）。
【００４６】
再生データより検出されたアドレスから常にカウンタ１５の値を上書きし、再生データよりアドレスが未検出の時のみ、カウンタ１５からアドレスを計算する（ステップＳ１５）。アドレス生成、カウンタ１５の再調整、トラックジャンプ検出判定等の各処理が行われるのは同期検出された時のみであり、それ以外の場合は、カウンタ１５が有効であればカウンタ１５を予め測定した情報の速度で増加させる（ステップＳ１、Ｓ２、Ｓ８、Ｓ１３）。ただし、カウンタがＥＣＣのサイズ（１９３２×１６×３１）に達したならば０に戻す（ステップＳ１４）。
【００４７】
次に、本発明をディスクからの再生データのビットエラー測定装置に応用した例について説明する。図６はビットエラー測定装置の一実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図６において、コントロール装置２０は、アドレス比較装置１９から予期せぬトラックジャンプの検出信号が入力される。
【００４８】
比較データ記憶装置２１は、再生データＢとの比較を行うためのデータを、アドレス記憶部１８から読み出して記憶する。データ遅延装置２２は、比較データ記憶装置２１からの比較データと、ＰＬＬ１１からの再生データＢとの位相を合わせるために、再生データ及びビットクロックを遅延してビット比較装置２３に供給する。
【００４９】
ビット比較装置２３は、再生データＢと比較データとの排他的論理和（ＥＸＯＲ）をとり、２つの入力データの論理が一致するときにはローレベル、不一致のときはハイレベルのエラー信号を出力する。エラーカウンタ２４は、入力エラー信号がハイレベルならばカウントアップし、ローレベルならば値を保持することによって、ビットエラーをカウントする。
【００５０】
図６に示したビットエラー測定装置に図１に示した本発明の再生装置を用いない場合には、同期が外れた場合、再び同期が復活してもセクタアドレスの特定ができるまでエラーの測定ができない。そのため、最大で３０フレームの間、エラーの測定ができない可能性がある。本発明装置を用いた場合には、カウンタ１５の値からすぐにアドレスが復帰できるため、１フレーム目からエラーの測定が可能となる。
【００５１】
なお、上記の実施の形態では、記録媒体の情報記録領域が、ブロック、セクタ及びフレームの３つの階層の情報単位で記録され、最下位の階層の情報単位であるフレームは同期信号とデータ部分から構成されると共にフレームアドレスとセクタアドレスの一部を含むようにしているが、本発明はこれに限定されるものではなく、３以外の複数の階層の情報単位で記録されてもよく、また、連続する一定数の前記フレーム又は一定の規則に従って配置された複数の前記フレームに含まれるアドレス情報に基づいて、複数の階層のうち少なくとも一以上の階層の情報単位のアドレスが記録されていてもよい。
【００５２】
また、フレームアドレスは２フレームのアドレス情報から検出され、セクタアドレスはセクタの最初の３フレームのアドレス情報から検出されるものとしたが、これに限定されるものではなく、連続する一又は二以上のフレーム又は一定の規則に従って配置された一又は二以上のフレームに含まれるアドレス情報からフレームアドレスやセクタアドレスを記録し、再生するようにしてもよい。更に、記録媒体は光ディスク等のディスク以外の記録媒体にも適用可能である。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、同期信号が検出できたか否かに関係なく、予め測定した情報速度でカウント手段のカウント動作を行わせることで、同期信号を検出できないときでも、カウント手段のカウント値に基づいて大まかな現在のアドレスを特定することができるため、同期信号が再検出できた場合に最も近いアドレスを当てはめることで、高速にアドレスの復帰ができる。大まかといっても、実際のデータ再生時のアドレス検出との誤差は数クロック以内に抑えられると思われる。
【００５４】
また、本発明によれば、ディフェクトや振動が原因で予期せぬトラックジャンプが生じた場合には、カウント手段のカウント値とフレームのビット長とに基づいて予測された次に再生されるべきアドレスと、アドレス検出手段により検出されたアドレスとの差が所定値以上となるため、これを利用することによって、ディフェクトによって生じた予期せぬトラックジャンプの検出を行うことができる。また、ビットエラーを測定する装置においては、すばやいアドレス情報の復帰によって、エラー測定をより確実に行うことができる。
【００５５】
更に、本発明によれば、相隣る２つのブロックのつなぎ目付近で同期信号の周期性が崩れるフォーマットにおいて、ブロックの最後のセクタで同期信号が検出できなくなっても、カウント手段のカウント値とフレームのビット長とに基づいてアドレスを復帰でき、これにより、ブロックの最後のセクタ内のフレームであることを検出でき、自動的に直接検出モードに移行することで、擬似同期信号を挿入することなく、第１の特殊信号の検出に成功でき、次のブロックの先頭の重要なデータを正しく抽出できる。
【図面の簡単な説明】
【図１】本発明の再生装置の一実施の形態のブロック図である。
【図２】ＥＣＣブロックの中間部分からの再生データに対する図１の各部の一例のアドレス復帰動作説明図である。
【図３】相隣る２つのＥＣＣブロックの繋ぎ目付近からの再生データに対する図１の各部の一例のアドレス復帰動作説明図である。
【図４】予期しないトラックジャンプが発生した時の図１の各部の動作説明図である。
【図５】本発明の一実施の形態の要部の動作説明用フローチャートである。
【図６】本発明装置を適用したビットエラー測定装置の一実施の形態のブロック図である。
【図７】再生される情報のレートに応じてＰＬＬがマスタークロックに対して一定の比率の有効ビットフラグ（以後ビットクロック）を立てこれに同期した形でデータの再生が行われる例を示す図である。
【図８】本発明に適用される記録フォーマットの一例を示す図である。
【図９】ＥＣＣブロックの中間部分からの再生データに対する従来装置の一例のアドレス復帰動作説明図である。
【図１０】相隣る２つのＥＣＣブロックの繋ぎ目付近からの再生データに対する従来装置の一例のアドレス復帰動作説明図である。
【符号の説明】
１１ＰＬＬ（位相同期ループ）
１２情報速度測定装置
１３情報速度記憶装置
１４同期情報検出装置
１５カウンタ
１６アドレス予想装置
１７アドレス検出装置
１８アドレス記憶部
１９アドレス比較装置
２０コントロール装置
２１比較データ記憶装置
２２データ遅延装置
２３ビット比較装置
２４エラーカウンタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a reproducing apparatus, and more particularly, to a reproducing apparatus for recovering address information when detecting a synchronization signal from a signal reproduced from a recording medium and failing to detect the synchronization signal and losing the address information.
[0002]
[Prior art]
Information recorded on a recording medium such as an optical disk is composed of a plurality of frames in which an ECC (Error Correcting Code) block is further divided and a synchronization signal (SYNC) is added to the head. The frame length is constant, and SYNC is recorded so as to be detected at regular intervals. In a reproducing apparatus that reproduces data from such a recording medium, for example, a master clock of the reproducing apparatus shown in FIG. 7A is phase-locked and frequency-multiplied by a phase-locked loop (PLL) according to the rate of information to be reproduced. Then, a valid bit flag (hereinafter referred to as a bit clock) is generated at a fixed ratio with respect to the master clock shown in FIG. 7B, and the data signal is synchronized with the data bit as shown in FIG. Is reproduced, and a reproduced signal is obtained from the data signal as shown in FIG. Here, there is a feature that information does not change when the bit clock is at the L (Low) level.
[0003]
In general, the amount of information reproduced from a recording medium per unit time is constant. However, since the required information amount changes, in that case, the reproduction of the information is stopped. That is, in the PLL, the ratio of the bit clock to the master clock is constant. For example, when a stream that has been compressed and encoded by the MPEG (Moving Picture Experts Group) method and recorded on a disc is reproduced from the disc, reading from the disc is performed at a constant speed. Store in memory and stop reading from disk before memory overflows. When an MPEG stream is reproduced, the required information amount changes at any time. However, since the change in the information amount is processed at the latter stage of the above-mentioned memory, the reception of information in areas other than the information reproduction area of discontinuous information is performed. The speed can be considered almost constant.
[0004]
Here, an information signal is recorded on an optical disc as an example of a recording medium, for example, in a format shown in FIG. In the format shown in the figure, the information recording area of the optical disk is divided by a predetermined number of ECC blocks, and each ECC block is divided into m (m is an integer of 2 or more, for example, 16) sectors. Is divided into n (n is an integer of 2 or more, for example, 31) frames having a predetermined number of clocks, and at the beginning of each frame is a synchronization signal selected from 10 or less patterns (SY in FIG. 8). In the block, a first special signal S1 is inserted before the first sector as shown in FIG. 8, and one of the possible patterns of the synchronization signal after the last sector is shown in FIG. This is a format in which the second special signal S2 is inserted. The ECC block starts with Run-In and ends with Run-Out.
[0005]
Further, the synchronization signal SY at the head of each frame includes address information (frame address) of the frame (consisting of synchronization information of a fixed pattern and address information of one of a plurality of patterns). In the data portion, address information of the sector (sector address) is inserted. A run-in (Run-In) is added to the head of the ECC block, and a run-out (Run-Out) is added to the end of the ECC block. In addition, the synchronization signal SY of each frame is any one of ten or less patterns in the same block and the same sector, and they are all different. For example, assuming that 10 types of patterns are SY0, SY1, SY2,..., SY9, each of the synchronization signals of n frames in the same sector has a frame No. 0, SY0, frame No. 1, SY1 and frame No. In SY2, frame No. 2 3, SY3, frame No. 4, SY3, frame No. 5 is set as SY2.
[0006]
In this way, by checking the continuity of the synchronization signal pattern, the frame No. Can be led. The first special signal S1 and the second special signal S2 use any of the above ten types of patterns. Further, for example, SY0 is recorded as a unique special pattern signal which should not be detected only once in the above-mentioned sector. Also, a combination of two or more consecutive synchronization signals in a sector is a combination that should not be detected only once. For example, a combination in which SY1 and SY2 are continuously detected is a combination of frame No. If it is detected that it is 2, only one appears in the same sector, so that the frame address can be identified.
[0007]
[Problems to be solved by the invention]
However, in an apparatus for reproducing an information signal from an optical disk recorded in the above format, it takes time from establishment of synchronization to address recovery. For example, in the state where the sector # 10 schematically shown in FIG. 9A is being reproduced, the reproducing apparatus cannot detect the synchronization signal from the synchronization state I as schematically shown in FIG. When the information is lost, the state shifts to the pseudo synchronization state II.
[0008]
Here, generally, in a reproducing apparatus, a direct detection mode for detecting a synchronization signal by pattern search and a synchronization detection window (mask) for estimating a reproduction time position of a synchronization signal to be reproduced next are synchronized with a predetermined number of clocks. The synchronization signal is detected in one of the inertial modes in which a pseudo synchronization signal is generated when the synchronization signal is not detected in the synchronization detection window portion. During operation, a pseudo synchronization signal is generated at an expected time position obtained by adding the frame length to the previous synchronization signal reproduction position.
[0009]
In this example, if three pseudo sync signals are output because no sync signal can be detected, the mode automatically shifts to the direct detection mode described above without using a sync detection window (mask) and pattern recognition is performed from the entire data area. To detect a synchronization signal. In the direct detection mode, the synchronization is temporarily lost as shown by III in FIG. 9B, and the synchronization flag reproduced is lost as shown in FIG. 9C. As indicated by IV in B), the synchronization signal is detected again and the state returns to the synchronization state. In the synchronous state, the inertia mode is set. Further, in the example of FIG. 9, as shown in FIG. 9E, the frame address returns to the synchronous state IV and then returns in two frames, and in the third frame from the head of the next sector # 11, it returns to the same state. As shown in (D), a sector address is detected.
[0010]
In the above case, the state of address return at the middle position of one ECC block is shown. In this case, there is no particular problem. However, at the joint between two adjacent ECC blocks, the synchronization signal , The above-mentioned problem may occur. That is, in the reproduction data shown in FIG. 10A, the reproduction data ends in the area Run-Out provided immediately after the last sector # 16 of the ECC block, and then immediately before the first sector # 1 of the next ECC block. Although the length of the provided area Run-In is fixed, it actually changes in a state where it is overwritten. Here, Run-Out starts with the second special signal S2 having the same pattern as any of the synchronization signal patterns, and Run-In also includes the first special signal S1 having the same pattern as any of the synchronization signal patterns. .
[0011]
Therefore, for example, as shown in FIG. 10A, the reproduced data is temporarily out of synchronization as shown by V in FIG. 10B immediately before the first synchronization signal SY0 of the last sector # 16 of the ECC block. After three pseudo-synchronous signals are generated in the inertial mode, the mode shifts to the direct detection mode as shown by VI in FIG. 7B, the sync signal is detected, and the state is temporarily lost. ), The reproduced synchronization signal (synchronization flag) is lost. Thereafter, the synchronization signal is detected again in the second and subsequent frames of sector # 16, and the synchronization state is established as indicated by VII in FIG. When returning, since the sector address can be detected only from the address information of the first three frames of the sector, the sector address “16” cannot be detected as shown in FIG. B) When it fails to detect the second special signal S2 Run-Out as indicated at III generates again pseudo synchronization signal goes to the inertial mode. FIG. 10E shows a frame address.
[0012]
In this case, since the Run-In includes the first special signal S1, the detection of the Run-Out fails, and the pseudo-synchronous state is obtained as schematically indicated by VIII in FIG. 10B. However, since the reset is performed based on the detection result of the first special signal S1, the synchronous state is returned to the head of the ECC block as schematically shown by IX in FIG. However, if the detection of the first special signal S1 also fails, it is difficult to detect a normal synchronizing signal during the predetermined number of pseudo synchronizing signal insertions and thereafter in the direct detection mode. There is a risk of complete disappearance.
[0013]
As described above, in the conventional reproducing apparatus that reproduces the recorded information signal of the optical disk on which the information signal is recorded in the format shown in FIG. 8, the ECC block is composed of 16 sectors, each sector is composed of 31 frames, Although the address can be detected from the address information of two frames, the sector address can be detected only from the address information of the first three frames of the sector. Therefore, the first few frames of the ECC block are completely erased as described above. Then, the sector address cannot be restored for a maximum of 30 frames.
[0014]
SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and provides a reproducing apparatus that can quickly recover address information after re-detecting a synchronous signal when detection of a synchronous signal from a reproduced signal fails and address information is lost. The purpose is to do.
[0015]
[Means for Solving the Problems]
In order to achieve the above object, according to a first aspect, an information recording area is recorded in information units of a plurality of layers, an information unit of the lowest layer is a frame, and the frame is composed of a synchronization signal and a data portion. Based on the address information included in one or more continuous frames or one or more frames arranged according to a certain rule, including a part or all of the address information of the information unit of each layer. The address of the information unit of at least one layer among the layers is recorded, and the frame reproduces the recording signal from the recording medium recorded in order of the address, detects the synchronization signal, and reproduces the information based on the detected synchronization signal. A reproduction device that receives a signal reproduced from a recording medium as an input and converts a reproduction signal and a bit clock that are phase-synchronized with a fixed frequency master clock. The information rate measured by the information rate measuring means for measuring the information rate proportional to the ratio of each period of the master clock and the bit clock from the phase locked loop means. A counting means for performing a counting operation at a set information rate in a cycle of an information unit of the highest hierarchy, and a synchronization signal in the reproduction signal detected based on the reproduction signal and the bit clock from the phase locked loop means. Address detecting means for detecting an address and re-adjusting the count value of the counting means on the basis of a synchronizing signal detecting means, a synchronizing signal detected by the synchronizing signal detecting means, a reproduced signal from the phase locked loop means and a bit clock. The synchronization signal is not detected by the synchronization signal detecting means and the synchronization signal is detected again when the synchronization signal is detected again. It is obtained by a structure having an address return means for returning the address based on the bit length of the count value and the frame of the cement unit.
[0016]
According to the present invention, the counting operation of the counting means is performed at the information speed measured in advance regardless of whether or not the synchronization signal has been detected. Therefore, even when the synchronization signal cannot be detected, the counting operation is performed based on the count value of the counting means. A rough current address can be specified.
[0017]
In order to achieve the above object, a second aspect of the present invention provides an address predicting means for predicting an address to be reproduced next based on a count value of a counting means and a bit length of a frame. The predicted address is compared with the address detected by the address detection means, and when the difference between the predicted address and the detected address is less than a predetermined value, the detected address is determined as a correct address, When the difference between the predicted address and the detected address is equal to or more than a predetermined value, the address comparing means further detects an unexpected track jump, and when a track jump is detected by the address comparing means, The address return operation by the address return means is stopped.
[0018]
According to the present invention, when an unexpected track jump occurs due to a defect or vibration, an address to be reproduced next predicted based on the count value of the counting means and the bit length of the frame, and an address detection Since the difference from the address detected by the means is equal to or larger than a predetermined value, by utilizing this, an unexpected track jump caused by a defect can be detected.
[0019]
According to a third aspect of the present invention, in order to achieve the above object, an information recording area is divided into a predetermined number of blocks, and each block is divided into m (m is an integer of 2 or more) sectors. The sector is divided into n (n is an integer of 2 or more) frames having a predetermined number of clocks, and each frame is composed of a synchronization signal and a data portion selected from a plurality of types of patterns. A frame address and a sector address are recorded from synchronization signals of one or a plurality of continuous or plural frames based on a certain rule, and one of patterns that the synchronization signal can take before the first sector in a block. From the recording medium on which the second special signal having one of the possible patterns of the synchronization signal is inserted and recorded after the last sector. A reproducing apparatus for reproducing a recording signal, detecting a synchronization signal, and reproducing information from a recording medium based on the detected synchronization signal. The reproducing apparatus receives a signal reproduced from the recording medium as an input, and outputs the signal to a fixed frequency master clock. Phase-locked loop means for reproducing a phase-locked reproduced signal and a bit clock; information rate measuring means for measuring an information rate proportional to the ratio of each period of a master clock and a bit clock from the phase-locked loop means; and information rate measurement The information rate measured by the means is set, the counting means performs a counting operation at the set information rate at the cycle of the block, and the reproduction signal is obtained by pattern search based on the reproduction signal and the bit clock from the phase locked loop means. Generate a direct detection mode to detect the synchronization signal inside, and a synchronization detection window synchronized with a predetermined number of clocks, In one of the inertial modes for detecting the synchronization signal in the reproduced signal in the synchronization detection window portion, the synchronization signal is detected, the first special signal and the second special signal are detected, and at least the second special signal is detected. When the special signal is detected, the synchronization signal detecting means for detecting the first special signal in the direct detection mode, the synchronization signal and the first special signal detected by the synchronization signal detecting means, Address detection means for detecting an address based on the reproduction signal and the bit clock and re-adjusting the count value of the counting means, and when the synchronization signal is detected again after the synchronization signal is no longer detected by the synchronization signal detection means. Address return means for returning an address based on the count value of the counting means and the bit length of the frame. .
[0020]
According to the present invention, in a format in which the periodicity of the synchronization signal is broken near the joint between two adjacent blocks, even if the synchronization signal cannot be detected in the last sector of the block, the count value of the counting means and the bit length of the frame are not changed. , It is possible to detect that the frame is in the last sector of the block.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a main part of an embodiment of a reproducing apparatus according to the present invention. This embodiment is an apparatus for reproducing an information signal from a disk on which an information signal is recorded in the format shown in FIG. 8, and all blocks shown in FIG. 1 are operated by a master clock having a fixed frequency. The reproduced information signal (reproduced data A) is an asynchronous signal, but is output by the PLL 11 as a reproduced signal B synchronized with the master clock and a bit clock which is a valid flag thereof.
[0022]
The information rate measuring device 12 receives the bit clock output from the PLL 11 as an input, counts the number S of input bit clocks within the period T of the master clock, and stores the count value in the information rate storage device 13. It is stored as the information speed. On the other hand, the synchronization information detection device 14 receives the reproduction data B and the bit clock output from the PLL 11 as inputs, detects a synchronization signal (synchronization information) in the reproduction data B based on the reproduction data B and the bit clock, The detection result is supplied to the counter 15, the address prediction device 16, and the address detection device 17, respectively. Further, the synchronization information detecting device 14 has a function of detecting the first and second special signals S1 and S2. When the first special signal S1 is detected, the counter 15 is reset and the second special signal S2 is detected. Is detected in the direct detection mode.
[0023]
The counter 15 is set with the value of the information rate stored in the information rate storage device 13 (that is, the number S of the input bit clocks within the period T of the master clock), and self-runs at the set information rate. The counting operation is performed, and the start address of the highest layer of the necessary address information detected by the synchronization information detecting device 14 (for example, the start address of N2 if the addresses of the three layers N0, N1, and N2 are required). Reset.
[0024]
On the other hand, the address detection device 17 receives the reproduction data B and the bit clock output from the PLL 11 as inputs, detects the address of the reproduction data B based on the reproduction data B and the bit clock, and outputs the synchronization information during the address detection. When the detection information is notified from the detection device 14, the value of the counter 15 is calculated back from the address detected by the address detection device 17 and reset.
[0025]
Further, when the synchronization information detection device 14 notifies the synchronization information detection, the address detection device 17 reads the address information, determines the current address, and supplies the determined address to the address storage unit 18. The information is stored and supplied to the address prediction device 16 and the address comparison device 19, respectively. If the address cannot be determined, the address detection device 17 notifies the counter 15 and the address prediction device 16 that the address has not been detected, using a specific address.
[0026]
The address predicting device 16 calculates a predicted address from the value of the counter 15 and the frame length L, and supplies the calculated predicted address to the address comparing device 19. The address comparison device 19 compares the address detected by the address detection device 17 with the expected address calculated by the address prediction device 16, and when the difference between the addresses differs by a value M or more set in advance, Alternatively, when the value of the counter 15 is different from the counter value obtained from the address by a predetermined value N or more at the time of the SYNC detection, the control device (not shown) is notified that the track jump has been performed. When the detected address matches the expected address, the detected address is determined as a correct address.
[0027]
Next, a specific example of the operation of the present embodiment will be described with reference to FIGS. FIG. 2 shows each signal in the same reproduction state as in FIG. 9, and the same parts as those in FIG. 9 are denoted by the same reference numerals and description thereof will be omitted. The counter 15 shown in FIG. 1 performs its own counting operation based on the set information rate regardless of whether or not the synchronization signal has been lost. One frame is 1932 bits, and one sector is 31 times as large as that. Assuming that the count is 59892 bits and the counter 15 counts 1 per bit, as shown in FIG. 2F, when the count value is "59192", 9 sectors + 27 frames, that is, the 28th frame of the 10th sector Shows the beginning.
[0028]
In the example of FIG. 2, the playback device returns to the synchronized state as schematically shown by IV in FIG. 2B, but immediately from the value “591192” of the counter 15 at this time, the playback device returns to FIG. As shown, it can be seen that the frame address is the 28th frame of the 10th sector. Further, a frame address is obtained by the address detection device 17 in the second frame after the synchronization state is restored, and a sector address is obtained in the third frame from the first frame of the sector # 11. And the addresses detected by the address detecting device 17 are sequentially compared by the address comparing device 19.
[0029]
Next, an address return operation in the vicinity of a joint between two adjacent ECC blocks will be described. FIG. 3 shows each signal near the joint between two adjacent ECC blocks as in FIG. 10, and the same parts as those in FIG. 10 are denoted by the same reference numerals and description thereof will be omitted.
[0030]
As shown in FIG. 3A, the reproduced data is once out of synchronization immediately before the first synchronization signal SY0 of the last sector # 16 of the ECC block as indicated by V in FIG. After shifting to generate three pseudo sync signals, the mode shifts to the direct detection mode as shown by VI in FIG. 7B to detect the sync signal, and temporarily enters a synchronization loss state. The sync signal (synchronization flag) reproduced as shown in (1) disappears, but after that, the sync signal is detected again in the second and subsequent frames of sector # 16 and returns to the synchronized state as indicated by VII in FIG. In this case, the value of the counter 15 is “904176” at this time, as shown in FIG. 11F, which indicates the 904,176th bit from the head of the ECC block, that is, the head of the fourth frame of the 16th sector. Because Immediately, the sector address is detected as "16" as shown in FIG. 10D and the frame address is detected as "4" as shown in FIG. .
[0031]
When the frame address is detected by the address detection device 17 from the first two frames after returning to the synchronous state, and the frame address at the time of returning to the synchronous state is detected as “5”, the detected frame address and Since the predicted address of the address prediction device 16 based on the counter value is also “5”, which is 1 higher than the above “4”, the result of the comparison by the address comparison device 19 matches those frame addresses, and the correct frame address and It is confirmed. As a result, the sector address is also estimated to be “16”.
[0032]
As a result, the reproducing apparatus assumes that the current sector address is "16" and the second special signal S2 should be reproduced at a period different from the frame period immediately after the sector # 16. After detecting the 16 frame addresses "31", the mode does not shift to the inertia mode, but automatically shifts to the direct detection mode as indicated by X in FIG. 3B, and the second special signal S2 And the pattern detection of the first special signal S1. Note that the mode may be automatically shifted to the direct detection mode when the second special signal S2 is detected.
[0033]
As a result, the detection of the second special signal S2 and the first special signal S1 can be successfully performed, and therefore, the state of loss of synchronization from the vicinity of the second special signal S2 as indicated by X in FIG. Even if there is, the insertion of the pseudo synchronization signal is not performed. In this manner, according to the present embodiment, high-speed address recovery can be performed even when the synchronization is lost near the joint between two adjacent ECC blocks. When the first special signal S1 is detected, the mode is shifted to the inertia mode, and at the same time, the position of the synchronization detection window is reset to the estimated position of the first synchronization signal of the frame.
[0034]
Next, an example of detecting an unexpected track jump in the present embodiment will be described with reference to FIG. The value of the counter 15 when the reproducing apparatus shifts from the inertia mode to the direct detection mode and returns from the synchronization loss state schematically indicated by III in FIG. 4B to the synchronization state schematically indicated by IV in FIG. Since it is "59192" as shown in (F), the sector address is immediately "10" as shown in (D) and the frame address is "28" as shown in (E). You can see that there is.
[0035]
Subsequently, a frame address is detected by the address detection device 17 from the first two frames after returning to the synchronous state, and the frame address after returning to the synchronous state is “24” as shown in FIG. Is detected, the detected frame address and the expected address of the address predicting device 16 based on the counter value are “29”, which is one step ahead of the above “28”. Result in a mismatch.
[0036]
If the difference "5" between the predicted address and the detected address at this time is greater than or equal to a preset M (M is a natural number), the address comparing device 19 determines that an unexpected track jump has occurred. Then, a track jump detection signal is output to the control device.
[0037]
In the example shown in FIG. 4, after the synchronization state, the sector address detected by the address detection device 17 from each synchronization signal of the first three frames of the sector # 14 is found to be "14". The value “722568” of the counter 15 indicates the head of the second frame of the thirteenth sector, and the two sector addresses are different.
[0038]
When the track jump is detected, the control device stops the operation of restoring the address from the value of the counter 15 and the frame length L. The information rate measuring device 12 also has a function of monitoring the input of a bit clock. When a predetermined number or more of the bit clocks are not input, it is determined that the reproduction has been stopped, and the reproduction stop detection signal is controlled. Supply to equipment. Also at this time, the control device stops the operation of restoring the address from the value of the counter 15 and the frame length L. Note that the reproduction stop may be detected by a dedicated circuit.
[0039]
Next, the operation of the main part of the embodiment of the reproducing apparatus of the present invention will be further described with reference to the flowchart of FIG. First, it is determined whether the value of the counter 15 is invalid (step S1). In the initial state, the value of the counter 15 is invalid because synchronization is not achieved at all. If the value of the counter 15 is invalid and neither one of the synchronization signal (synchronization flag), the frame address and the sector address is detected, the process is terminated. The counter 15 is reset, the counter 15 is enabled, and the process ends (steps S9 to S12).
[0040]
On the other hand, when the value of the counter 15 is valid, the synchronization signal (synchronization flag) and the frame address are detected, respectively, the lower frame address is valid, the sector address is further detected, and the upper address is the sector address. Are valid, and the value of the counter 15 is readjusted based on the address detected by the address detection device 17 (steps S2 to S7). Note that the lower address is a remainder obtained by dividing the value of the counter representing only the address portion of the frame portion by the number of counters in one sector, and corresponds to the frame address.
[0041]
If the value of the counter 15 is valid but the synchronization signal is not detected, it is determined whether or not the value of the counter 15 has reached “1932 × 32 × 16”, that is, the total number of bits of one ECC block (step S8). If not, the counter 15 is counted up at the speed of the information measured in advance (the ratio of the count-up number S within the period of the master clock T) (step S13), and when the counter 15 is reached, the counter 15 is reset to 0 (step S13). Step S14).
[0042]
When the value of the counter 15 is valid and the frame address is not detected even when the synchronization signal is detected, the frame address and the sector address are generated based on the value of the counter 15 (steps S1, S2, S3, S15). . If it is determined in step S3 that the frame address has been detected, and if the frame address (lower address) differs from the previously detected lower address by a predetermined value or more as a result of comparison by the address comparing device 19, the lower address is invalid. (Step S4), it is detected that a track jump has occurred (step S16), and it is determined whether a sector address has been detected (step S17). If the sector address has been detected, the value of the counter 15 is readjusted from that address (step S18). If the sector address has not been detected, the value of the counter 15 is invalidated (step S19).
[0043]
If it is determined in step S4 that the lower address is valid, then it is determined whether a sector address has been detected (step S5). If no sector address has been detected, the lower address determined to be valid (step S5). Based on the frame address, the lower value (lower counter value) corresponding to the frame address of the counter 15 is readjusted (step S20).
[0044]
Further, when it is determined in step S5 that a sector address has been detected, it is subsequently determined whether or not the upper address is valid (step S6), and the detected sector address (upper address) is compared with the result of the comparison by the address comparison device 19. When it differs from the previously detected upper address by a predetermined value or more, it is determined that the upper address is invalid (step S6), and it is detected that a track jump has occurred (step S21).
[0045]
Thus, the value of the counter 15 becomes invalid when a track jump is detected and a sector address has not been detected (steps S16, S17, S19). When the frame address and the sector address are detected from the reproduced data, readjustment of the counter 15 is performed from these addresses, and the value of the counter 15 becomes valid (steps S9 to S12).
[0046]
The value of the counter 15 is always overwritten from the address detected from the reproduction data, and the address is calculated from the counter 15 only when the address is not detected from the reproduction data (step S15). Each process such as address generation, readjustment of the counter 15, and track jump detection determination is performed only when synchronization is detected. In other cases, if the counter 15 is valid, the counter 15 is measured in advance. Increase at the speed of information (steps S1, S2, S8, S13). However, when the counter reaches the size of the ECC (1932 × 16 × 31), the counter is reset to 0 (step S14).
[0047]
Next, an example in which the present invention is applied to a bit error measuring device for data reproduced from a disk will be described. FIG. 6 shows a block diagram of an embodiment of the bit error measuring device. In the figure, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. In FIG. 6, an unexpected track jump detection signal is input to the control device 20 from the address comparison device 19.
[0048]
The comparison data storage device 21 reads data for comparison with the reproduction data B from the address storage unit 18 and stores the data. The data delay unit 22 delays the reproduction data and the bit clock and supplies them to the bit comparison unit 23 in order to match the phases of the comparison data from the comparison data storage unit 21 and the reproduction data B from the PLL 11.
[0049]
The bit comparison device 23 takes an exclusive OR (EXOR) of the reproduction data B and the comparison data, and outputs a low-level error signal when the logics of the two input data match, and outputs a high-level error signal when they do not match. The error counter 24 counts up if the input error signal is at a high level, and holds a value if the input error signal is at a low level, thereby counting bit errors.
[0050]
In the case where the reproducing apparatus of the present invention shown in FIG. 1 is not used for the bit error measuring apparatus shown in FIG. 6, if synchronization is lost, error measurement is performed until the sector address can be specified even if synchronization is restored again. Can not. Therefore, there is a possibility that the error cannot be measured for a maximum of 30 frames. When the apparatus of the present invention is used, the address can be immediately restored from the value of the counter 15, so that an error can be measured from the first frame.
[0051]
In the above embodiment, the information recording area of the recording medium is recorded in units of information of three layers of blocks, sectors, and frames, and the frame, which is the information unit of the lowest layer, is composed of a synchronization signal and a data part. Although it is configured and includes a part of the frame address and the sector address, the present invention is not limited to this, and may be recorded in information units of a plurality of layers other than three, and may be recorded continuously. Based on address information included in a fixed number of frames or a plurality of frames arranged according to a certain rule, an address of an information unit of at least one or more layers among a plurality of layers may be recorded.
[0052]
Further, the frame address is detected from the address information of two frames, and the sector address is detected from the address information of the first three frames of the sector. However, the present invention is not limited to this. A frame address or a sector address may be recorded and reproduced from address information included in a frame or one or more frames arranged according to a certain rule. Further, the recording medium can be applied to a recording medium other than a disk such as an optical disk.
[0053]
【The invention's effect】
As described above, according to the present invention, regardless of whether or not the synchronization signal has been detected, by performing the counting operation of the counting means at the information rate measured in advance, even when the synchronization signal cannot be detected, the counting operation can be performed. Since the approximate current address can be specified based on the count value of the means, the address can be restored at high speed by applying the closest address when the synchronization signal can be detected again. Roughly speaking, it is considered that an error from address detection at the time of actual data reproduction can be suppressed within several clocks.
[0054]
Further, according to the present invention, when an unexpected track jump occurs due to a defect or vibration, an address to be reproduced next predicted based on the count value of the counting means and the bit length of the frame. And the difference between the address and the address detected by the address detecting means is equal to or more than a predetermined value. By using this, an unexpected track jump caused by a defect can be detected. Further, in a device for measuring a bit error, error measurement can be performed more reliably by quick restoration of address information.
[0055]
Further, according to the present invention, in a format in which the periodicity of the synchronization signal is lost near the joint between two adjacent blocks, even if the synchronization signal cannot be detected in the last sector of the block, the count value of the counting means and the frame The address can be restored based on the bit length of the block, thereby detecting that the frame is in the last sector of the block, and automatically shifting to the direct detection mode without inserting a pseudo sync signal. , The first special signal can be successfully detected, and important data at the head of the next block can be correctly extracted.
[Brief description of the drawings]
FIG. 1 is a block diagram of an embodiment of a reproducing apparatus according to the present invention.
FIG. 2 is a diagram illustrating an example of an address return operation of each unit in FIG. 1 with respect to reproduction data from an intermediate portion of an ECC block.
FIG. 3 is an explanatory diagram of an address return operation of an example of each unit in FIG. 1 with respect to reproduced data from near a joint between two adjacent ECC blocks;
FIG. 4 is a diagram illustrating the operation of each unit in FIG. 1 when an unexpected track jump occurs.
FIG. 5 is a flowchart for explaining the operation of the main part of one embodiment of the present invention.
FIG. 6 is a block diagram of an embodiment of a bit error measuring device to which the present invention is applied.
FIG. 7 is a diagram showing an example in which a PLL sets an effective bit flag (hereinafter referred to as a bit clock) at a fixed ratio with respect to a master clock in accordance with a rate of information to be reproduced, and reproduces data in a form synchronized with the flag; It is.
FIG. 8 is a diagram showing an example of a recording format applied to the present invention.
FIG. 9 is an explanatory diagram of an address return operation of an example of a conventional device for reproduction data from an intermediate portion of an ECC block.
FIG. 10 is an explanatory diagram of an address return operation of an example of a conventional device for reproduction data from a vicinity of a joint between two adjacent ECC blocks.
[Explanation of symbols]
11 PLL (Phase Locked Loop)
12 Information speed measurement device
13 Information speed storage device
14 Synchronization information detection device
15 Counter
16 Address prediction device
17 Address detection device
18 Address storage unit
19 Address comparison device
20 Control device
21 Comparison data storage device
22 Data delay device
23-bit comparison device
24 Error counter

Claims

The information recording area is recorded in information units of a plurality of layers, and the information unit of the lowest layer is a frame. The frame is composed of a synchronization signal and a data part and is a part of the address information of the information unit of each layer. Or all, based on the address information included in one or more consecutive one or more frames or one or more frames arranged according to a certain rule, at least one or more layers of the plurality of layers A reproducing apparatus that reproduces a recording signal from a recording medium recorded in the order of addresses, detects the synchronization signal, and reproduces information based on the detected synchronization signal. ,
Phase-locked loop means for receiving a signal reproduced from the recording medium as input, and reproducing a reproduction signal and a bit clock phase-synchronized with a master clock of a fixed frequency,
An information rate measuring means for measuring an information rate proportional to a ratio of each cycle of the bit clock from the master clock and the phase locked loop means,
The information rate measured by the information rate measuring means is set, the counting operation at the set information rate, the counting means performing the cycle of the information unit of the highest hierarchy,
Synchronization signal detection means for detecting the synchronization signal in the reproduction signal based on the reproduction signal and the bit clock from the phase locked loop means,
Address detection means for detecting the address and re-adjusting the count value of the counting means, based on the synchronization signal detected by the synchronization signal detection means and the reproduced signal and the bit clock from the phase locked loop means; ,
Address return means for returning the address based on the count value of the counting means and the bit length of the frame when the synchronization signal is detected again after the synchronization signal is no longer detected by the synchronization signal detection means. A reproducing apparatus comprising:

Address prediction means for predicting an address to be reproduced next based on the count value of the counting means and the bit length of the frame, an address predicted by the address prediction means, and an address detected by the address detection means. If the difference between the predicted address and the detected address is less than a predetermined value, the detected address is determined as a correct address, and the predicted address and the detected address are determined. And an address comparing means for detecting an unexpected track jump when the difference from the detected address is equal to or more than the predetermined value. When the address comparing means detects a track jump, the address returning means 2. The reproducing apparatus according to claim 1, wherein the address return operation is stopped.

The information recording area is divided into a predetermined number of blocks, and each block is divided into m (m is an integer of 2 or more) sectors, and each sector has n (n is an integer of 2 or more) having a predetermined number of clocks. ), Each frame is composed of a synchronization signal and a data portion selected from a plurality of types of patterns, and a plurality of frames based on one or a plurality of continuous or fixed rules in the same block. A frame address and a sector address are recorded from the synchronization signal of the frame, and a first special signal having one of the possible patterns of the synchronization signal is inserted before the first sector in the block. The recording signal is reproduced from a recording medium in which a second special signal having one of the possible patterns of the synchronization signal is inserted after the last sector and recorded. Detecting a synchronization signal, a reproducing apparatus for reproducing information from the recording medium on the basis of the detected synchronizing signal,
Phase-locked loop means for receiving a signal reproduced from the recording medium as input, and reproducing a reproduction signal and a bit clock phase-synchronized with a master clock of a fixed frequency,
An information rate measuring means for measuring an information rate proportional to a ratio of each cycle of the bit clock from the master clock and the phase locked loop means,
The information rate measured by the information rate measuring means is set, the counting operation at the set information rate, the counting means performing the cycle of the block,
On the basis of the reproduced signal and the bit clock from the phase locked loop means, a direct detection mode for detecting the synchronous signal in the reproduced signal by a pattern search, and a synchronous detection window synchronized with the predetermined clock number are generated. In the synchronization detection window portion, the synchronization signal is detected and the first special signal and the second special signal are detected by any one of the inertial modes for detecting the synchronization signal in the reproduction signal. Synchronous signal detecting means for detecting and detecting the first special signal in the direct detection mode at least when detecting the second special signal;
Based on the synchronizing signal and the first special signal detected by the synchronizing signal detecting means and the reproduced signal and the bit clock from the phase locked loop means, the address is detected and the count value of the counting means is detected. Address detection means for readjusting
Address return means for returning the address based on the count value of the counting means and the bit length of the frame when the synchronization signal is detected again after the synchronization signal is no longer detected by the synchronization signal detection means. A reproducing apparatus comprising: