JP2004334281A - Ｉｃカード及びプログラム - Google Patents
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Abstract
【課題】従来と比較して情報の安全性を向上することができるＩＣカードを提供すること。
【解決手段】ＩＣカード１は、コマンド体系が互いに異なる演算処理部１２及び演算処理部１６と、演算処理部１２及び演算処理部１６に一連の処理を分担して実行させるプログラムを記憶するプログラムメモリ６及びプログラムメモリ７とを備えた構成を有し、プログラムを実行する演算処理部１２及び演算処理部１６を切り替えながら一連の処理を実行する。
【選択図】 図１
【解決手段】ＩＣカード１は、コマンド体系が互いに異なる演算処理部１２及び演算処理部１６と、演算処理部１２及び演算処理部１６に一連の処理を分担して実行させるプログラムを記憶するプログラムメモリ６及びプログラムメモリ７とを備えた構成を有し、プログラムを実行する演算処理部１２及び演算処理部１６を切り替えながら一連の処理を実行する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、情報の機密を保持するＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）カードに関する。
【０００２】
【従来の技術】
従来、情報の機密を保持するＩＣカードとして、１つのＣＰＵによって情報を読み書きし、メモリに記憶されている情報を暗号化することで記憶されている情報の機密を保持するＩＣカードが知られている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平０４−１０７７９３号公報（第１頁）
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来のＩＣカードは、ＣＰＵのコマンド体系が解析されるとＩＣカードの情報が解読及び改ざんされてしまっていた。
【０００５】
そこで、本発明は、従来と比較して情報の安全性を向上することができるＩＣカードを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明のＩＣカードは、コマンド体系が互いに異なる複数の演算処理部と、前記複数の演算処理部に一連の処理を分担して実行させるプログラムを記憶するプログラム記憶手段とを備えた構成を有する。
【０００７】
この構成により、本発明のＩＣカードは、複数の演算処理部全てのコマンド体系が解析されなければ情報を解読及び改ざんされないので、従来と比較して情報の安全性を向上することができる。
【０００８】
また、本発明のＩＣカードは、外部から所定のタイミングで入力される情報に従って前記処理を実行する前記演算処理部を切り替える切替手段を備えた構成を有する。
【０００９】
この構成により、本発明のＩＣカードは、外部から情報が読み取られる場合、予め決められたタイミングで外部から情報を受信しなくては一連の処理を完結できないので、外部から情報が読み取られることを防止することができる。
【００１０】
また、本発明のプログラムは、コマンド体系が互いに異なる複数の演算処理部に一連の処理を分担して実行させる構成を有する。
【００１１】
この構成により、本発明のプログラムを実行するコンピュータは、複数の演算処理部全てのコマンド体系が解析されなければ情報を解読及び改ざんされないので、従来と比較して情報の安全性を向上することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１３】
（第１の実施の形態）
まず、第１の実施の形態に係るＩＣカードの構成について説明する。
【００１４】
図１に示すように、本実施の形態に係るＩＣカード１は、外部との間で送受信する情報の一連の処理を実行する情報処理部２と、情報処理部２と図示しない外部のＩＣカードリードライト装置との間で情報の送受信を行う本発明の受信手段である外部情報通信インターフェース３とを備えている。
【００１５】
また、図２に示すように、情報処理部２は、所定のコマンド体系であるＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）を用いて動作するＣＰＵ４と、ＣＰＵ４とは異なるコマンド体系であるＯＳを用いて動作するＣＰＵ５と、ＣＰＵ４に一連の処理を実行させるプログラムを複数のブロックに分割して記憶するプログラムメモリ６と、ＣＰＵ５に一連の処理を実行させるプログラムを複数のブロックに分割して記憶するプログラムメモリ７と、ＣＰＵ４及びＣＰＵ５の間で主制御を切り替えるための切替情報を記憶する不揮発性メモリ８と、主制御として動作するＣＰＵを切り替える切替タイミング情報を記憶する揮発性メモリ９と、ＣＰＵ５及び外部情報通信インターフェース３から入力される信号を論理和演算してＣＰＵ４に出力するＯＲ回路１０と、外部情報通信インターフェース３、ＣＰＵ４、ＣＰＵ５、プログラムメモリ６、プログラムメモリ７、不揮発性メモリ８、揮発性メモリ９及びＯＲ回路１０との間で情報のやり取りを行うバス回路１１とを備えている。
【００１６】
なお、プログラムメモリ６及びプログラムメモリ７によって本発明のプログラム記憶手段が構成され、プログラムメモリ６及びプログラムメモリ７によって記憶されるプログラムのブロック全てによって本発明の一連の処理を実行させるプログラムが構成される。
【００１７】
また、ＣＰＵ４は、プログラムのブロックを実行する演算処理部１２と、リセット解除信号が入力されることでＣＰＵ４のリセットモードを解除して演算処理部１２にプログラムのブロックを実行させるリセット端子１３と、外部に信号を出力するポート端子１４と、ラッチ機能付き信号が入力されることでＣＰＵ４をホールドモードに設定又はホールドモードを解除するホールド端子１５とを備えている。
【００１８】
なお、ＣＰＵ４は、ポート端子１４から信号をＣＰＵ５に出力することでＣＰＵ５の動作を制御するようになっている。
【００１９】
また、ＣＰＵ５は、プログラムのブロックを実行する演算処理部１６と、信号が入力されることでＣＰＵ５のリセットモードを設定又解除するリセット端子１７と、演算処理部１６によるプログラムのブロックの実行が終了した際に信号をＯＲ回路１０に出力するポート端子１８とを備えている。
【００２０】
また、ＣＰＵ４のリセット端子１３、ポート端子１４及びホールド端子１５と、ＣＰＵ５のリセット端子１７及びポート端子１８とによって本発明の切替手段が構成される。
【００２１】
次に、本実施の形態に係るＩＣカード１が、主制御を行うＣＰＵの切り替えを設定する動作について説明する。
【００２２】
まず、外部情報通信インターフェース３に図示しないＩＣカードリードライト装置が接続されることで、ＩＣカードリードライト装置から外部情報通信インターフェース３を介して情報処理部２に電力が供給される。
【００２３】
次に、外部情報通信インターフェース３によってＩＣカードリードライト装置からリセット解除信号が受信され、情報処理部２のバス回路１１及びＯＲ回路１０を介してＣＰＵ４に入力される。
【００２４】
ＣＰＵ４のリセット端子１３にリセット解除信号が入力されると、ＣＰＵ４のリセットモードが解除され、プログラムメモリ６からプログラムのブロックが演算処理部１２に入力され、演算処理部１２によってプログラムのブロックが実行されることでＣＰＵ４はプログラムのブロックの内容に従って主制御として動作する。
【００２５】
次に、外部情報通信インターフェース３によってＩＣカードリードライト装置からＩＣカード１の主制御をＣＰＵ４からＣＰＵ５に切り替える切替コマンドが所定のタイミングで受信され、バス回路１１を介して主制御として動作しているＣＰＵ４に出力される。
【００２６】
次いで、ＣＰＵ４の演算処理部１２に切替コマンドが入力されることで、演算処理部１２からバス回路１１を介して主制御をＣＰＵ４からＣＰＵ５に切り替えるための切替情報が不揮発性メモリ８に出力され、不揮発性メモリ８によって記憶される。
【００２７】
続いて、ポート端子１４によってＣＰＵ５にリセット解除信号が出力されるとともに、ホールド端子１５にラッチ機能付き信号が出力され、ラッチ機能付き信号がホールド端子１５に入力されることでホールド端子１５によってＣＰＵ４はホールドモードにされる。
【００２８】
次に、ＣＰＵ５のリセット端子１７にリセット解除信号が入力されることで、ＣＰＵ５のリセットモードが解除され、プログラムメモリ７からプログラムのブロックが演算処理部１６に入力され、演算処理部１６によってプログラムのブロックが実行されることでＣＰＵ５はプログラムのブロックの内容に従って主制御として動作する。
【００２９】
次いで、ＩＣカードリードライト装置が外部情報通信インターフェース３から外され、情報処理部２に電源が供給されなくなることによってＩＣカード１は動作を停止させられる。
【００３０】
続いて、プログラムの読み出しのためにＩＣカードリードライト装置が外部情報通信インターフェース３に接続されることで、再びＩＣカードリードライト装置から外部情報通信インターフェース３を介して情報処理部２に電力が供給される。
【００３１】
次に、外部情報通信インターフェース３によってＩＣカードリードライト装置からリセット解除信号が受信され、情報処理部２のバス回路１１を介してＯＲ回路１０に入力される。
【００３２】
次いで、ＯＲ回路１０によって入力されたリセット解除信号が論理和演算され、ＣＰＵ４にリセット解除信号が出力される。
【００３３】
続いて、ＣＰＵ４のリセット端子１３にリセット解除信号が入力されることで、ＣＰＵ４のリセットモードが解除され、プログラムメモリ６からプログラムのブロックが演算処理部１２に入力され、演算処理部１２によってプログラムのブロックが実行されることでＣＰＵ４はプログラムのブロックの内容に従って主制御として動作する。
【００３４】
次に、バス回路１１を介して不揮発性メモリ８によって記憶された切替情報が演算処理部１２に入力され、演算処理部１２によって切替情報が取得される。ここで、切替情報が現在の主制御はＣＰＵ４であるという情報であればＣＰＵ４による主制御としての動作が継続される。
【００３５】
また、切替情報が現在の主制御はＣＰＵ５であるという情報であればポート端子１４によってＣＰＵ５にリセット解除信号が出力されるとともに、ホールド端子１５にラッチ機能付きの信号が出力され、ラッチ機能付き信号がホールド端子１５に入力されることでホールド端子１５によってＣＰＵ４はホールドモードにされる。
【００３６】
次いで、ＣＰＵ５のリセット端子１７にリセット解除信号が入力されることで、ＣＰＵ５のリセットモードが解除され、プログラムメモリ７からプログラムのブロックが演算処理部１６に入力され、演算処理部１６によってプログラムのブロックが実行されることでＣＰＵ５はプログラムのブロックの内容に従って主制御として動作する。
【００３７】
続いて、外部情報通信インターフェース３によってＩＣカードリードライト装置からＩＣカード１の主制御をＣＰＵ５からＣＰＵ４に切り替える切替コマンドが所定のタイミングで受信され、バス回路１１を介して主制御として動作しているＣＰＵ５に出力される。
【００３８】
次に、ＣＰＵ５の演算処理部１６に切替コマンドが入力されることで、演算処理部１６からバス回路１１を介して主制御をＣＰＵ５からＣＰＵ４に切り替えるための切替情報が不揮発性メモリ８に出力され、不揮発性メモリ８によって記憶される。
【００３９】
次いで、ポート端子１８によってリセット解除信号がＯＲ回路１０に入力され、ＯＲ回路１０によって入力されたリセット解除信号が論理和演算され、ＣＰＵ４にリセット解除信号が出力される。
【００４０】
続いて、ＣＰＵ４のリセット端子にリセット解除信号が入力されることで、ＣＰＵ４のリセットモードが解除され、ポート端子１４によってＣＰＵ５にリセット信号が出力されるとともに、ホールド端子１５にラッチ機能付き信号が出力され、ラッチ機能付き信号がホールド端子１５に入力されることでホールド端子１５によってＣＰＵ４のホールドモードが解除される。
【００４１】
次に、ＣＰＵ５のリセット端子１７にリセット信号が入力されることで、ＣＰＵ５がリセットモードにされる。
【００４２】
次いで、ＣＰＵ４のホールドモードが解除されることで、プログラムメモリ６からプログラムのブロックが演算処理部１２に入力され、演算処理部１２によってプログラムのブロックが実行されることでＣＰＵ４はプログラムのブロックの内容に従って主制御として動作する。
【００４３】
以上に説明したように、本発明のＩＣカード１は、演算処理部１２及び演算処理部１６両方のコマンド体系が解析されなければ情報を解読及び改ざんされないので、従来と比較して情報の安全性を向上することができる。
【００４４】
また、本発明のＩＣカード１は、外部から情報が読み取られる場合、予め決められたタイミングで外部から情報を受信しなくては一連の処理を完結できないので、外部から情報が読み取られることを防止することができる。
【００４５】
なお、本実施の形態では、外部のＩＣカードリードライト装置から切替信号がＩＣカード１に入力されることでＣＰＵ４及びＣＰＵ５の間で主制御を切り替えていたが、これに限らず、ＣＰＵ４及びＣＰＵ５の間で主制御を切り替える切替タイミングをＩＣカード１及びＩＣカードリードライト装置間で予め決めておき、ＩＣカードリードライト装置から暗号化された信号によって切替タイミングを表す切替タイミング情報がＩＣカード１に送信され、ＩＣカード１によって切替タイミング情報が受信されることで揮発性メモリ９によって切替タイミング情報が記憶され、揮発性メモリ９によって記憶された切替タイミング情報に従ってＣＰＵ４及びＣＰＵ５が主制御を切り替えるようになっていても良い。
【００４６】
なお、本実施の形態においてＩＣカード１は、２つのＣＰＵを備えているが、これに限定されるものではなく、例えば３つ以上のＣＰＵを備えていても良い。
【００４７】
また、本発明のＩＣカード１の情報処理部２は、図３に示すように、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で構成されていても良い。
【００４８】
なお、図３に示すように、本発明のＩＣカード１の情報処理部２をＬＳＩで構成した場合、情報処理部２をＬＳＩ以外で構成した場合と比較して小型化することができるので、ＩＣカード１を折り曲げた際に情報処理部２が損傷されることを防止することができる。
【００４９】
（第２の実施の形態）
まず、第２の実施の形態に係るＩＣカードの構成について説明する。
【００５０】
なお、本実施の形態に係るＩＣカードの構成のうち第１の実施の形態に係るＩＣカードの構成と同様である構成については、第１の実施の形態に係るＩＣカードの構成と同一の符号を付して詳細な説明を省略する。
【００５１】
図４に示すように、本実施の形態に係るＩＣカード２０の構成は、外部情報通信インターフェース３に印加される電圧のレベルを所定の閾値と比較し、比較した結果に基づいて“１”信号又は“０”信号を出力する電圧コンパレータ２１と、電圧コンパレータ２１から出力された“１”信号又は“０”信号を反転して、“０”信号又は“１”信号を出力する反転回路２２と、反転回路２２によって出力された“０”信号又は“１”信号を論理和演算して第２のＣＰＵ５に出力するＯＲ回路２３とをＩＣカード１（図１参照）が備える構成と同様である。
【００５２】
また、ＯＲ回路１０、反転回路２２及びＯＲ回路２３によって本発明の切替手段が構成される。
【００５３】
次に、本実施の形態に係るＩＣカード２０が、一連の処理を実行するＣＰＵを切り替えるプログラムを実行する動作について説明する。
【００５４】
まず、外部情報通信インターフェース３に図示しないＩＣカードリードライト装置が接続されることで、ＩＣカードリードライト装置から外部情報通信インターフェース３にＣＰＵ４を動作させるための所定の電圧が所定のタイミングで印加される。
【００５５】
次に、外部情報通信インターフェース３に印加された所定の電圧のレベルが電圧コンパレータ２１によって所定の閾値と比較され、比較された結果として“１”信号がＯＲ回路１０及び反転回路２２に入力される。
【００５６】
次いで、ＯＲ回路１０にリセット信号が入力され、ＯＲ回路１０によって“１”信号及びリセット信号が論理和演算され、“１”信号がＣＰＵ４に出力される。
【００５７】
続いて、ＣＰＵ４のリセット端子１３に“１”信号が入力されることで、ＣＰＵ４のリセットモードが解除され、プログラムメモリ６からプログラムのブロックが演算処理部１２に入力され、演算処理部１２によってプログラムのブロックが実行されることでＣＰＵ４はプログラムのブロックの内容に従って主制御として動作する。
【００５８】
また、反転回路２２によって入力された“１”信号が反転され、“０”信号が生成され、生成された“０”信号及びリセット信号がＯＲ回路２３に入力され、ＯＲ回路２３によって“０”信号及びリセット信号が論理和演算されて、リセット信号がＣＰＵ５に出力される。
【００５９】
次に、ＣＰＵ５のリセット端子１７にリセット信号が入力されることで、ＣＰＵ５はリセットモードにされ、ＣＰＵ４が動作している間、ＣＰＵ５の動作は停止させられる。
【００６０】
次いで、ＩＣカードリードライト装置から外部情報通信インターフェースにＣＰＵ５を動作させるための所定の電圧が所定のタイミングで印加される。
【００６１】
続いて、外部情報通信インターフェース３に印加された所定の電圧のレベルが電圧コンパレータ２１によって所定の閾値と比較され、比較の結果として“０”信号がＯＲ回路１０及び反転回路２２に入力される。
【００６２】
次に、ＯＲ回路１０にリセット信号が入力され、ＯＲ回路１０によって“０”信号及びリセット信号が論理和演算され、リセット信号がＣＰＵ４に出力される。
【００６３】
次いで、ＣＰＵ４のリセット端子１３にリセット信号が入力されることで、ＣＰＵ４はリセットモードにされ、ＣＰＵ５が動作している間、ＣＰＵ４の動作が停止させられる。
【００６４】
また、反転回路２２によって入力された“０”信号が反転され、“１”信号が生成され、生成された“１”信号及びリセット信号がＯＲ回路２３に入力され、ＯＲ回路２３によって“１”信号及びリセット信号が論理和演算されて、“１”信号がＣＰＵ５に出力される。
【００６５】
続いて、ＣＰＵ５のリセット端子１７に“１”信号が入力されることで、ＣＰＵ５のリセットモードが解除され、プログラムメモリ７からプログラムのブロックが演算処理部１６に入力され、演算処理部１６によってプログラムのブロックが実行されることでＣＰＵ５はプログラムのブロックの内容に従って主制御として動作する。
【００６６】
以上に説明したように、ＩＣカード２０は、演算処理部１２及び演算処理部１６両方のコマンド体系が解析されなければ情報を解読及び改ざんされないので、従来と比較して情報の安全性を向上することができる。
【００６７】
また、本発明のＩＣカード２０は、外部から情報が読み取られる場合、予め決められたタイミングで外部から情報を受信しなくては一連の処理を完結できないので、外部から情報が読み取られることを防止することができる。
【００６８】
また、本発明のＩＣカード２０は、盗聴された場合にＣＰＵのコマンド体系を解析される恐れのある切替コマンドではなく、ＣＰＵのコマンド体系とは関係のない信号によって主制御となるＣＰＵを切り替えているので、情報の秘匿性を確保することができる。
【００６９】
また、本発明のＩＣカード２０は、電圧コンパレータ２１を備えることで、外部から所定の電圧が印加されることで動作するので、従来の所定の電圧を印加するＩＣカードリードライト装置との互換性を高めることができる。
【００７０】
なお、本実施の形態のＩＣカード２０は、２つのＣＰＵを備えているが、これに限定されるものではなく、例えば３つ以上のＣＰＵを備えていても良い。
【００７１】
また、本実施の形態のＩＣカード２０は、電圧コンパレータ２１を備えず、外部情報通信インターフェース３が“１”信号又は“０”信号をＩＣカードリードライト装置から受信し、ＯＲ回路１０及び反転回路２２に直接入力するようになっていても良い。
【００７２】
また、本実施の形態のＩＣカード２０は、一連の処理を実行させるプログラムのブロックとプログラムのブロックを実行するＣＰＵとの対応関係を予めＩＣカード２０の供給者及びＩＣカード利用者間で取り決めておき、ＩＣカード利用者が取り決められた対応関係に従って手動でＣＰＵの切り替えを指示するようになっていても良い。
【００７３】
また、本発明のＩＣカード２０の情報処理部２は、図３と同様にＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で構成されていても良い。
【００７４】
なお、本発明のＩＣカード２０の情報処理部２をＬＳＩで構成した場合、情報処理部２をＬＳＩ以外で構成した場合と比較して小型化することができるので、ＩＣカード２０を折り曲げた際に情報処理部２が損傷されることを防止することができる。
【００７５】
【発明の効果】
以上に説明したように、本発明によれば、ＩＣカードの情報が解読及び改ざんされることを防止することができるＩＣカードを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＩＣカードの平面図
【図２】本発明の第１の実施の形態に係るＩＣカードのブロック図
【図３】情報処理部をＬＳＩで構成した場合の本発明のＩＣカードの平面図
【図４】本発明の第２の実施の形態に係るＩＣカードのブロック図
【符号の説明】
１、 ２０ ＩＣカード
６、７ プログラムメモリ（プログラム記憶手段）
１０、２３ ＯＲ回路（切替手段）
１２、１６ 演算処理部
１３、１７ リセット端子（切替手段）
１５ ホールド端子（切替手段）
１４、１８ ポート端子（切替手段）
２２ 反転回路（切替手段）
【発明の属する技術分野】
本発明は、情報の機密を保持するＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）カードに関する。
【０００２】
【従来の技術】
従来、情報の機密を保持するＩＣカードとして、１つのＣＰＵによって情報を読み書きし、メモリに記憶されている情報を暗号化することで記憶されている情報の機密を保持するＩＣカードが知られている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平０４−１０７７９３号公報（第１頁）
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来のＩＣカードは、ＣＰＵのコマンド体系が解析されるとＩＣカードの情報が解読及び改ざんされてしまっていた。
【０００５】
そこで、本発明は、従来と比較して情報の安全性を向上することができるＩＣカードを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明のＩＣカードは、コマンド体系が互いに異なる複数の演算処理部と、前記複数の演算処理部に一連の処理を分担して実行させるプログラムを記憶するプログラム記憶手段とを備えた構成を有する。
【０００７】
この構成により、本発明のＩＣカードは、複数の演算処理部全てのコマンド体系が解析されなければ情報を解読及び改ざんされないので、従来と比較して情報の安全性を向上することができる。
【０００８】
また、本発明のＩＣカードは、外部から所定のタイミングで入力される情報に従って前記処理を実行する前記演算処理部を切り替える切替手段を備えた構成を有する。
【０００９】
この構成により、本発明のＩＣカードは、外部から情報が読み取られる場合、予め決められたタイミングで外部から情報を受信しなくては一連の処理を完結できないので、外部から情報が読み取られることを防止することができる。
【００１０】
また、本発明のプログラムは、コマンド体系が互いに異なる複数の演算処理部に一連の処理を分担して実行させる構成を有する。
【００１１】
この構成により、本発明のプログラムを実行するコンピュータは、複数の演算処理部全てのコマンド体系が解析されなければ情報を解読及び改ざんされないので、従来と比較して情報の安全性を向上することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１３】
（第１の実施の形態）
まず、第１の実施の形態に係るＩＣカードの構成について説明する。
【００１４】
図１に示すように、本実施の形態に係るＩＣカード１は、外部との間で送受信する情報の一連の処理を実行する情報処理部２と、情報処理部２と図示しない外部のＩＣカードリードライト装置との間で情報の送受信を行う本発明の受信手段である外部情報通信インターフェース３とを備えている。
【００１５】
また、図２に示すように、情報処理部２は、所定のコマンド体系であるＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）を用いて動作するＣＰＵ４と、ＣＰＵ４とは異なるコマンド体系であるＯＳを用いて動作するＣＰＵ５と、ＣＰＵ４に一連の処理を実行させるプログラムを複数のブロックに分割して記憶するプログラムメモリ６と、ＣＰＵ５に一連の処理を実行させるプログラムを複数のブロックに分割して記憶するプログラムメモリ７と、ＣＰＵ４及びＣＰＵ５の間で主制御を切り替えるための切替情報を記憶する不揮発性メモリ８と、主制御として動作するＣＰＵを切り替える切替タイミング情報を記憶する揮発性メモリ９と、ＣＰＵ５及び外部情報通信インターフェース３から入力される信号を論理和演算してＣＰＵ４に出力するＯＲ回路１０と、外部情報通信インターフェース３、ＣＰＵ４、ＣＰＵ５、プログラムメモリ６、プログラムメモリ７、不揮発性メモリ８、揮発性メモリ９及びＯＲ回路１０との間で情報のやり取りを行うバス回路１１とを備えている。
【００１６】
なお、プログラムメモリ６及びプログラムメモリ７によって本発明のプログラム記憶手段が構成され、プログラムメモリ６及びプログラムメモリ７によって記憶されるプログラムのブロック全てによって本発明の一連の処理を実行させるプログラムが構成される。
【００１７】
また、ＣＰＵ４は、プログラムのブロックを実行する演算処理部１２と、リセット解除信号が入力されることでＣＰＵ４のリセットモードを解除して演算処理部１２にプログラムのブロックを実行させるリセット端子１３と、外部に信号を出力するポート端子１４と、ラッチ機能付き信号が入力されることでＣＰＵ４をホールドモードに設定又はホールドモードを解除するホールド端子１５とを備えている。
【００１８】
なお、ＣＰＵ４は、ポート端子１４から信号をＣＰＵ５に出力することでＣＰＵ５の動作を制御するようになっている。
【００１９】
また、ＣＰＵ５は、プログラムのブロックを実行する演算処理部１６と、信号が入力されることでＣＰＵ５のリセットモードを設定又解除するリセット端子１７と、演算処理部１６によるプログラムのブロックの実行が終了した際に信号をＯＲ回路１０に出力するポート端子１８とを備えている。
【００２０】
また、ＣＰＵ４のリセット端子１３、ポート端子１４及びホールド端子１５と、ＣＰＵ５のリセット端子１７及びポート端子１８とによって本発明の切替手段が構成される。
【００２１】
次に、本実施の形態に係るＩＣカード１が、主制御を行うＣＰＵの切り替えを設定する動作について説明する。
【００２２】
まず、外部情報通信インターフェース３に図示しないＩＣカードリードライト装置が接続されることで、ＩＣカードリードライト装置から外部情報通信インターフェース３を介して情報処理部２に電力が供給される。
【００２３】
次に、外部情報通信インターフェース３によってＩＣカードリードライト装置からリセット解除信号が受信され、情報処理部２のバス回路１１及びＯＲ回路１０を介してＣＰＵ４に入力される。
【００２４】
ＣＰＵ４のリセット端子１３にリセット解除信号が入力されると、ＣＰＵ４のリセットモードが解除され、プログラムメモリ６からプログラムのブロックが演算処理部１２に入力され、演算処理部１２によってプログラムのブロックが実行されることでＣＰＵ４はプログラムのブロックの内容に従って主制御として動作する。
【００２５】
次に、外部情報通信インターフェース３によってＩＣカードリードライト装置からＩＣカード１の主制御をＣＰＵ４からＣＰＵ５に切り替える切替コマンドが所定のタイミングで受信され、バス回路１１を介して主制御として動作しているＣＰＵ４に出力される。
【００２６】
次いで、ＣＰＵ４の演算処理部１２に切替コマンドが入力されることで、演算処理部１２からバス回路１１を介して主制御をＣＰＵ４からＣＰＵ５に切り替えるための切替情報が不揮発性メモリ８に出力され、不揮発性メモリ８によって記憶される。
【００２７】
続いて、ポート端子１４によってＣＰＵ５にリセット解除信号が出力されるとともに、ホールド端子１５にラッチ機能付き信号が出力され、ラッチ機能付き信号がホールド端子１５に入力されることでホールド端子１５によってＣＰＵ４はホールドモードにされる。
【００２８】
次に、ＣＰＵ５のリセット端子１７にリセット解除信号が入力されることで、ＣＰＵ５のリセットモードが解除され、プログラムメモリ７からプログラムのブロックが演算処理部１６に入力され、演算処理部１６によってプログラムのブロックが実行されることでＣＰＵ５はプログラムのブロックの内容に従って主制御として動作する。
【００２９】
次いで、ＩＣカードリードライト装置が外部情報通信インターフェース３から外され、情報処理部２に電源が供給されなくなることによってＩＣカード１は動作を停止させられる。
【００３０】
続いて、プログラムの読み出しのためにＩＣカードリードライト装置が外部情報通信インターフェース３に接続されることで、再びＩＣカードリードライト装置から外部情報通信インターフェース３を介して情報処理部２に電力が供給される。
【００３１】
次に、外部情報通信インターフェース３によってＩＣカードリードライト装置からリセット解除信号が受信され、情報処理部２のバス回路１１を介してＯＲ回路１０に入力される。
【００３２】
次いで、ＯＲ回路１０によって入力されたリセット解除信号が論理和演算され、ＣＰＵ４にリセット解除信号が出力される。
【００３３】
続いて、ＣＰＵ４のリセット端子１３にリセット解除信号が入力されることで、ＣＰＵ４のリセットモードが解除され、プログラムメモリ６からプログラムのブロックが演算処理部１２に入力され、演算処理部１２によってプログラムのブロックが実行されることでＣＰＵ４はプログラムのブロックの内容に従って主制御として動作する。
【００３４】
次に、バス回路１１を介して不揮発性メモリ８によって記憶された切替情報が演算処理部１２に入力され、演算処理部１２によって切替情報が取得される。ここで、切替情報が現在の主制御はＣＰＵ４であるという情報であればＣＰＵ４による主制御としての動作が継続される。
【００３５】
また、切替情報が現在の主制御はＣＰＵ５であるという情報であればポート端子１４によってＣＰＵ５にリセット解除信号が出力されるとともに、ホールド端子１５にラッチ機能付きの信号が出力され、ラッチ機能付き信号がホールド端子１５に入力されることでホールド端子１５によってＣＰＵ４はホールドモードにされる。
【００３６】
次いで、ＣＰＵ５のリセット端子１７にリセット解除信号が入力されることで、ＣＰＵ５のリセットモードが解除され、プログラムメモリ７からプログラムのブロックが演算処理部１６に入力され、演算処理部１６によってプログラムのブロックが実行されることでＣＰＵ５はプログラムのブロックの内容に従って主制御として動作する。
【００３７】
続いて、外部情報通信インターフェース３によってＩＣカードリードライト装置からＩＣカード１の主制御をＣＰＵ５からＣＰＵ４に切り替える切替コマンドが所定のタイミングで受信され、バス回路１１を介して主制御として動作しているＣＰＵ５に出力される。
【００３８】
次に、ＣＰＵ５の演算処理部１６に切替コマンドが入力されることで、演算処理部１６からバス回路１１を介して主制御をＣＰＵ５からＣＰＵ４に切り替えるための切替情報が不揮発性メモリ８に出力され、不揮発性メモリ８によって記憶される。
【００３９】
次いで、ポート端子１８によってリセット解除信号がＯＲ回路１０に入力され、ＯＲ回路１０によって入力されたリセット解除信号が論理和演算され、ＣＰＵ４にリセット解除信号が出力される。
【００４０】
続いて、ＣＰＵ４のリセット端子にリセット解除信号が入力されることで、ＣＰＵ４のリセットモードが解除され、ポート端子１４によってＣＰＵ５にリセット信号が出力されるとともに、ホールド端子１５にラッチ機能付き信号が出力され、ラッチ機能付き信号がホールド端子１５に入力されることでホールド端子１５によってＣＰＵ４のホールドモードが解除される。
【００４１】
次に、ＣＰＵ５のリセット端子１７にリセット信号が入力されることで、ＣＰＵ５がリセットモードにされる。
【００４２】
次いで、ＣＰＵ４のホールドモードが解除されることで、プログラムメモリ６からプログラムのブロックが演算処理部１２に入力され、演算処理部１２によってプログラムのブロックが実行されることでＣＰＵ４はプログラムのブロックの内容に従って主制御として動作する。
【００４３】
以上に説明したように、本発明のＩＣカード１は、演算処理部１２及び演算処理部１６両方のコマンド体系が解析されなければ情報を解読及び改ざんされないので、従来と比較して情報の安全性を向上することができる。
【００４４】
また、本発明のＩＣカード１は、外部から情報が読み取られる場合、予め決められたタイミングで外部から情報を受信しなくては一連の処理を完結できないので、外部から情報が読み取られることを防止することができる。
【００４５】
なお、本実施の形態では、外部のＩＣカードリードライト装置から切替信号がＩＣカード１に入力されることでＣＰＵ４及びＣＰＵ５の間で主制御を切り替えていたが、これに限らず、ＣＰＵ４及びＣＰＵ５の間で主制御を切り替える切替タイミングをＩＣカード１及びＩＣカードリードライト装置間で予め決めておき、ＩＣカードリードライト装置から暗号化された信号によって切替タイミングを表す切替タイミング情報がＩＣカード１に送信され、ＩＣカード１によって切替タイミング情報が受信されることで揮発性メモリ９によって切替タイミング情報が記憶され、揮発性メモリ９によって記憶された切替タイミング情報に従ってＣＰＵ４及びＣＰＵ５が主制御を切り替えるようになっていても良い。
【００４６】
なお、本実施の形態においてＩＣカード１は、２つのＣＰＵを備えているが、これに限定されるものではなく、例えば３つ以上のＣＰＵを備えていても良い。
【００４７】
また、本発明のＩＣカード１の情報処理部２は、図３に示すように、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で構成されていても良い。
【００４８】
なお、図３に示すように、本発明のＩＣカード１の情報処理部２をＬＳＩで構成した場合、情報処理部２をＬＳＩ以外で構成した場合と比較して小型化することができるので、ＩＣカード１を折り曲げた際に情報処理部２が損傷されることを防止することができる。
【００４９】
（第２の実施の形態）
まず、第２の実施の形態に係るＩＣカードの構成について説明する。
【００５０】
なお、本実施の形態に係るＩＣカードの構成のうち第１の実施の形態に係るＩＣカードの構成と同様である構成については、第１の実施の形態に係るＩＣカードの構成と同一の符号を付して詳細な説明を省略する。
【００５１】
図４に示すように、本実施の形態に係るＩＣカード２０の構成は、外部情報通信インターフェース３に印加される電圧のレベルを所定の閾値と比較し、比較した結果に基づいて“１”信号又は“０”信号を出力する電圧コンパレータ２１と、電圧コンパレータ２１から出力された“１”信号又は“０”信号を反転して、“０”信号又は“１”信号を出力する反転回路２２と、反転回路２２によって出力された“０”信号又は“１”信号を論理和演算して第２のＣＰＵ５に出力するＯＲ回路２３とをＩＣカード１（図１参照）が備える構成と同様である。
【００５２】
また、ＯＲ回路１０、反転回路２２及びＯＲ回路２３によって本発明の切替手段が構成される。
【００５３】
次に、本実施の形態に係るＩＣカード２０が、一連の処理を実行するＣＰＵを切り替えるプログラムを実行する動作について説明する。
【００５４】
まず、外部情報通信インターフェース３に図示しないＩＣカードリードライト装置が接続されることで、ＩＣカードリードライト装置から外部情報通信インターフェース３にＣＰＵ４を動作させるための所定の電圧が所定のタイミングで印加される。
【００５５】
次に、外部情報通信インターフェース３に印加された所定の電圧のレベルが電圧コンパレータ２１によって所定の閾値と比較され、比較された結果として“１”信号がＯＲ回路１０及び反転回路２２に入力される。
【００５６】
次いで、ＯＲ回路１０にリセット信号が入力され、ＯＲ回路１０によって“１”信号及びリセット信号が論理和演算され、“１”信号がＣＰＵ４に出力される。
【００５７】
続いて、ＣＰＵ４のリセット端子１３に“１”信号が入力されることで、ＣＰＵ４のリセットモードが解除され、プログラムメモリ６からプログラムのブロックが演算処理部１２に入力され、演算処理部１２によってプログラムのブロックが実行されることでＣＰＵ４はプログラムのブロックの内容に従って主制御として動作する。
【００５８】
また、反転回路２２によって入力された“１”信号が反転され、“０”信号が生成され、生成された“０”信号及びリセット信号がＯＲ回路２３に入力され、ＯＲ回路２３によって“０”信号及びリセット信号が論理和演算されて、リセット信号がＣＰＵ５に出力される。
【００５９】
次に、ＣＰＵ５のリセット端子１７にリセット信号が入力されることで、ＣＰＵ５はリセットモードにされ、ＣＰＵ４が動作している間、ＣＰＵ５の動作は停止させられる。
【００６０】
次いで、ＩＣカードリードライト装置から外部情報通信インターフェースにＣＰＵ５を動作させるための所定の電圧が所定のタイミングで印加される。
【００６１】
続いて、外部情報通信インターフェース３に印加された所定の電圧のレベルが電圧コンパレータ２１によって所定の閾値と比較され、比較の結果として“０”信号がＯＲ回路１０及び反転回路２２に入力される。
【００６２】
次に、ＯＲ回路１０にリセット信号が入力され、ＯＲ回路１０によって“０”信号及びリセット信号が論理和演算され、リセット信号がＣＰＵ４に出力される。
【００６３】
次いで、ＣＰＵ４のリセット端子１３にリセット信号が入力されることで、ＣＰＵ４はリセットモードにされ、ＣＰＵ５が動作している間、ＣＰＵ４の動作が停止させられる。
【００６４】
また、反転回路２２によって入力された“０”信号が反転され、“１”信号が生成され、生成された“１”信号及びリセット信号がＯＲ回路２３に入力され、ＯＲ回路２３によって“１”信号及びリセット信号が論理和演算されて、“１”信号がＣＰＵ５に出力される。
【００６５】
続いて、ＣＰＵ５のリセット端子１７に“１”信号が入力されることで、ＣＰＵ５のリセットモードが解除され、プログラムメモリ７からプログラムのブロックが演算処理部１６に入力され、演算処理部１６によってプログラムのブロックが実行されることでＣＰＵ５はプログラムのブロックの内容に従って主制御として動作する。
【００６６】
以上に説明したように、ＩＣカード２０は、演算処理部１２及び演算処理部１６両方のコマンド体系が解析されなければ情報を解読及び改ざんされないので、従来と比較して情報の安全性を向上することができる。
【００６７】
また、本発明のＩＣカード２０は、外部から情報が読み取られる場合、予め決められたタイミングで外部から情報を受信しなくては一連の処理を完結できないので、外部から情報が読み取られることを防止することができる。
【００６８】
また、本発明のＩＣカード２０は、盗聴された場合にＣＰＵのコマンド体系を解析される恐れのある切替コマンドではなく、ＣＰＵのコマンド体系とは関係のない信号によって主制御となるＣＰＵを切り替えているので、情報の秘匿性を確保することができる。
【００６９】
また、本発明のＩＣカード２０は、電圧コンパレータ２１を備えることで、外部から所定の電圧が印加されることで動作するので、従来の所定の電圧を印加するＩＣカードリードライト装置との互換性を高めることができる。
【００７０】
なお、本実施の形態のＩＣカード２０は、２つのＣＰＵを備えているが、これに限定されるものではなく、例えば３つ以上のＣＰＵを備えていても良い。
【００７１】
また、本実施の形態のＩＣカード２０は、電圧コンパレータ２１を備えず、外部情報通信インターフェース３が“１”信号又は“０”信号をＩＣカードリードライト装置から受信し、ＯＲ回路１０及び反転回路２２に直接入力するようになっていても良い。
【００７２】
また、本実施の形態のＩＣカード２０は、一連の処理を実行させるプログラムのブロックとプログラムのブロックを実行するＣＰＵとの対応関係を予めＩＣカード２０の供給者及びＩＣカード利用者間で取り決めておき、ＩＣカード利用者が取り決められた対応関係に従って手動でＣＰＵの切り替えを指示するようになっていても良い。
【００７３】
また、本発明のＩＣカード２０の情報処理部２は、図３と同様にＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）で構成されていても良い。
【００７４】
なお、本発明のＩＣカード２０の情報処理部２をＬＳＩで構成した場合、情報処理部２をＬＳＩ以外で構成した場合と比較して小型化することができるので、ＩＣカード２０を折り曲げた際に情報処理部２が損傷されることを防止することができる。
【００７５】
【発明の効果】
以上に説明したように、本発明によれば、ＩＣカードの情報が解読及び改ざんされることを防止することができるＩＣカードを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＩＣカードの平面図
【図２】本発明の第１の実施の形態に係るＩＣカードのブロック図
【図３】情報処理部をＬＳＩで構成した場合の本発明のＩＣカードの平面図
【図４】本発明の第２の実施の形態に係るＩＣカードのブロック図
【符号の説明】
１、 ２０ ＩＣカード
６、７ プログラムメモリ（プログラム記憶手段）
１０、２３ ＯＲ回路（切替手段）
１２、１６ 演算処理部
１３、１７ リセット端子（切替手段）
１５ ホールド端子（切替手段）
１４、１８ ポート端子（切替手段）
２２ 反転回路（切替手段）
Claims (3)
- コマンド体系が互いに異なる複数の演算処理部と、前記複数の演算処理部に一連の処理を分担して実行させるプログラムを記憶するプログラム記憶手段とを備えたことを特徴とするＩＣカード。
- 外部から所定のタイミングで入力される情報に従って前記処理を実行する前記演算処理部を切り替える切替手段を備えたことを特徴とする請求項１に記載のＩＣカード。
- コマンド体系が互いに異なる複数の演算処理部に一連の処理を分担して実行させることを特徴とするプログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003125169A JP2004334281A (ja) | 2003-04-30 | 2003-04-30 | Ｉｃカード及びプログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003125169A JP2004334281A (ja) | 2003-04-30 | 2003-04-30 | Ｉｃカード及びプログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004334281A true JP2004334281A (ja) | 2004-11-25 |
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ID=33502513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003125169A Pending JP2004334281A (ja) | 2003-04-30 | 2003-04-30 | Ｉｃカード及びプログラム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004334281A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008535097A (ja) * | 2005-03-26 | 2008-08-28 | プリバシーズ，インコーポレイテッド | 電子ファイナンシャルトランザクションカードおよび方法 |
-
2003
- 2003-04-30 JP JP2003125169A patent/JP2004334281A/ja active Pending
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| JP2008535097A (ja) * | 2005-03-26 | 2008-08-28 | プリバシーズ，インコーポレイテッド | 電子ファイナンシャルトランザクションカードおよび方法 |
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