JP2004327029A

JP2004327029A - 磁気メモリアレイ

Info

Publication number: JP2004327029A
Application number: JP2004131358A
Authority: JP
Inventors: Frederick A Perner; フレデリック・エイ・パーナー
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2003-04-29
Filing date: 2004-04-27
Publication date: 2004-11-18
Also published as: US6930914B2; US20040218419A1; DE102004001023A1

Abstract

【課題】複数のメモリ素子が相互に分離されて設けられている磁気メモリアレイを提供する。
【解決手段】本発明の磁気メモリアレイは、サブアレイ（60）からなるマクロアレイ（58）として配列されている複数の磁気メモリ素子（38）と、一端に第１の駆動回路（68A、72A）を有し、他端に第２の駆動回路（68B、72B）を有する書込み導体であって、１つより多くのサブアレイ内のメモリセルに磁気的に結合されている書込み導体（66）と、書込み導体（66）に接続されているリピータ回路であって、選択されたサブアレイ内に電流を流すために、第１の駆動回路及び第２の駆動回路と協動するように構成されているリピータ回路（70、74）とからなることを特徴とする。
【選択図】図６Ａ

Description

本発明は磁気メモリアレイに関する。より詳細には、本発明は、複数のメモリ素子が相互に分離されて配置されている磁気メモリアレイに関する。

コンピュータは、社会において欠くことのできない役割を担うようになっている。コンピュータは複雑であり、マイクロプロセッサ、記憶媒体（例えばCD-ROM、ハードドライブ、フロッピィドライブなど）、メモリ及び入力／出力装置を備えることができる。一般的に、マイクロプロセッサは、コンピュータ上で実行される種々のソフトウエアプログラムからの命令を実行する。プログラムを実行する間、マイクロプロセッサは、メモリから情報を読み出し、メモリに情報を書き込むことが必要な場合もある。

メモリの最近の趨勢には、固体磁気メモリアレイが含まれる。磁気メモリアレイは、とりわけ、リフレッシュする必要がないので、磁気を利用しないメモリアレイ（例えばDRAM）よりも優れた利点を有する。また磁気メモリアレイは、メモリ素子を非常に高密度に実装するための可能性をもたらす。

メモリ素子の密度が高くなると、メモリ素子とチップの他の領域との間でデータを経路指定、ルーティングする際に問題の生じることがある。チップ上のメモリ素子の数が増大するにつれ、データを経路指定する導体をより長くする必要がある。結果として、導体長を長くすることに適合させるために、導体上でデータにアクセスし、アサートする際に利用される回路の寸法が大幅に拡大されることがある。場合によっては、アクセス回路の寸法が拡大することによって、メモリアレイの全体の設計が制限されることもある。

本発明は、複数のメモリ素子が相互に分離されて設けられているメモリアレイの提供を課題とする。またそのようなメモリアレイの製造方法を提供することを課題とする。

本発明は、メモリ素子を分離するための方法を実施することができるメモリ又は磁気メモリアレイを開示する。この方法は、複数のメモリアレイを１つの導体に接続するステップを含み、当該アレイは複数のメモリ素子を含む。さらに、その導体には電流ドライバも接続される。電流ドライバによって、個別のメモリアレイ内に配置されているメモリ素子が相互に分離されるようになる。

本発明は、メモリアレイ（58）内にリピータ回路を組み込むためのメモリアレイ及び組み込むための方法に関する。本発明の方法は、メモリ素子（38）を含む複数のメモリアレイを導体に接続するステップを含む。さらにまた電流ドライバ（70、74）が導体に接続されている。電流ドライバ（70、74）は、別個のメモリアレイに配置されているメモリ素子（38）が互いに分離することを可能とする。

本発明の好適な実施形態を詳細に説明するために、さらに添付の図面を参照する。

特定のシステム構成要素を参照するために、以下に記載する説明及び特許請求の範囲の記載を通して、ある特定の用語を使用する。エレクトロニクス企業が種々の名称によって電子部品を呼ぶことは、当業者が理解するところである。本明細書では、名称は異なるが、機能的には同じである電子部品を区別することを意図していない。以下に記載する説明及び特許請求の範囲の記載では、「含む」及び「備える」という用語を幅広い意味で使用し、したがってこれらの用語は「限定はしないが、...を含む」という意味に解釈されるべきである。

用語「接続する」は間接又は直接のいずれかの状態で電気的に接続していることを意味している。したがって第１の素子が第２の素子に接続する場合には、その接続を、直接的な電気的接続によって、又は他の素子及び接続を介して、間接的な電気的接続によって実施することができる。

用語「チップ」は、パッケージ化された任意の種類の集積回路及びパッケージ化されていない任意の種類の集積回路のどちらをも指すことを意図している。例えばメモリチップを開示するが、マイクロプロセッサのような他のチップには、メモリ又は同じように収容されている集積回路のアレイが含まれる場合が多く、したがって本明細書で開示する概念をそのようなチップに対して利用することができることは、当業者に理解されることである。

本明細書において、使用される用語「アレイ」は、一群の相互に接続されているメモリ素子を指すことを意図している。用語「サブアレイ」は、メモリアレイから情報を読み出し、メモリアレイに情報を書き込む際に利用することができる回路とともに、メモリ素子のアレイを指すことを意図している。用語「マクロアレイ」は、１つのチップ内に集積されている１つ又はそれ以上のサブアレイを指すことを意図している。

以下に記載する詳細な説明は、本発明の種々の実施形態について述べるものである。これらの実施形態のうちの１つ又はそれ以上の実施形態が好ましい場合もあるが、開示する実施形態を、特許請求の範囲の記載を含む本発明の開示の範囲を制限するものとして解釈したり、あるいは制限するために別のやり方で利用したりするべきではない。さらに、以下に記載する説明は幅広い応用形態を有し、任意の実施形態の説明は、例示することだけを意図しており、特許請求の範囲の記載を含む本開示の範囲がこれらの実施形態に制限されることを暗示するものではないことは、当業者に理解されなければならない。

図１は、例示的なコンピュータシステム10を示す。図１のコンピュータシステムは、CPUバスを介してブリッジ論理素子14に電気的に接続される中央演算装置（「CPU」）12を備える。ブリッジ論理素子14は「ノースブリッジ」と呼ばれる場合もある。通常、ノースブリッジ14は、メモリバスによってメインメモリ16にも電気的に接続され、さらにアクセラレーテッドグラフィックポート（「AGP」）バスを介して、グラフィックコントローラ18にも電気的に接続される。メインメモリ16は、以下に開示するメモリチップ上でデータを伝達するための方法を利用する磁気メモリとすることができる。通常、ノースブリッジ14は、CPU 12、メモリ16及びグラフィックコントローラ18を、例えばPCIバス又はEISAバスのような一次拡張バス（「バスＡ」）を介して、システム内の他の周辺装置と接続する。オーディオ装置20、IEEE 1394インタフェース装置22及びネットワークインタフェースカード（「NIC」）24のような、バスＡのバスプロトコルを利用して動作する種々の構成要素がこのバス上に存在する。これらの構成要素を、図１によって示唆するように、マザーボード上に集積することも、又はバスＡに接続されている拡張スロット26に差し込むこと、プラグインすることもできる。通常行われているように、コンピュータシステム内に他の二次拡張バスが設けられている場合には、別のブリッジ論理素子28を使用して、一次拡張バスであるバスＡが二次拡張バスに電気的に接続される。このブリッジ論理素子28は「サウスブリッジ」と呼ばれることがある。

メインメモリ16は、磁気メモリ素子又はビットを含み、その磁気的な状態を変更することによって、メモリ素子に情報を格納することができる。図２はメモリ素子38の１つの実現可能な具体例を示す。メモリ素子38は層38Aを含み、その層38Aの磁界は、図中左に向く矢印によって示されるような方向に固定されている。またメモリ素子38は、層38A上に配置されている別の層38Bも含み、それらの層38Aと38Bの間には絶縁層38Cが配置されている。このようにして、層38A及び層38Bは、層38Cの周囲をサンドイッチ状に挟み込む構造を形成している。図に示すように、層38Bの磁界の方向を、層38Aの磁界と平行（すなわち層38Aの磁界の方向と同じ方向の矢印）になるように調整することも、層38Aの磁界と反平行（すなわち層38Aの磁界の方向と逆の方向の矢印）になるように調整することもできる。層38A及び層38Bの相対的な磁気的な向き（平行又は反平行）を変更することにより、層38Cの中の電気抵抗を変化させることができ、それによってメモリ素子38の抵抗にデジタル値を割り当てることができる。

メモリ素子38にデータを格納するために、互いに直交する書込み線40及び42を利用することができ、図２に破線によって示すように、それらの線の交点がメモリ素子38と位置合わせされている。図２に示す書込み線40及び42とメモリ素子38の間の分離距離は、明瞭にするために誇張されており、実際の分離距離は、概ね数百オングストローム以下であることに注意されたい。さらに、代替的な導体構成（例えば２導体）では、線40及び42をメモリ素子38と物理的に直接接触させることができ、メモリ素子38を線40又は42のいずれかから分離する誘電体は存在しない。駆動回路（図２には具体的に示さない）が、書込み線40及び42と電気的に接続され、これらに電流Ｉ₁及びＩ₂を供給する。

書込み線40内の電流Ｉ₁は磁界Ｂ₁を生成し、同様に書込み線42内の電流Ｉ₂は磁界Ｂ₂を生成する。さらに磁界Ｂ₁及びＢ₂は全体として、メモリ素子38内に誘導される磁界に寄与し、電流Ｉ₁及びＩ₂の大きさ及び方向を調整することによって、磁界Ｂ₁及びＢ₂が調整される。例えば、電流Ｉ₁及びＩ₂の方向を反対とすることによって、磁界Ｂ₁及びＢ₂の方向が反対になる。磁界Ｂ₁及びＢ₂は全体として、層38Bの向きを設定し、切り替えるのに十分な大きさを有する。したがって層38A及び層38B内の磁界の方向が、平行又は反平行となるように調整される。磁界Ｂ₁を利用して、容易に層38Bの感受性を高めることができ、磁界Ｂ₂を利用して、層38Bの磁界の向きを決定することができる。層38Bの磁気の向きは、導体42内に流れる電流の方向によって決定され、それによって導体42には、双方向の電流を流すことができるように構成されている。逆に、導体40を感受性を高めるためだけに利用することができ、導体40内には単一方向に電流を流すことができれば十分である。

図３は、磁気メモリ素子38（図３において破線で囲まれた部分）のような磁気メモリ素子に値を書き込む際に利用される回路を示す。書込み導体40及び42は、書込み導体ドライバ44〜50に接続することができる。ドライバ44〜50は、電圧源Ｖ_WRITEと書込み導体との間に接続されているｐチャネル金属酸化膜半導体（「PMOS」）トランジスタを含む。電圧源Ｖ_WRITEを所定の電圧とすることができ、例えばＶ_WRITEの値を調整することによって、書込み導体内の電流量をさらに大きく制御できるようにするために可変とすることができる。さらにまたドライバ44〜50は、書込み導体と接地の間に接続されているｎチャネル金属酸化膜半導体（「NMOS」）トランジスタを含むことができる。書込み導体40及び42内の電流の量及び方向を、ドライバ44〜50のCTLノード上の電圧を調整することにより制御する。例えば、ドライバ44からドライバ46まで導体42内に電流を流したい場合には、ドライバ44のCTLノードが接地に接続され、ドライバ46のCTLノードがＶ_WRITEに接続される。このようにして、ドライバ44のPMOSが書込み導体42の一端をＶ_WRITEに接続し、一方ドライバ44のNMOSはオフとされる。同様に、ドライバ46のCTLノードがＶ_WRITEに接続される場合、ドライバ46のNMOSが書込み導体42の他端を接地に接続し、一方ドライバ46のPMOSはオフとされる。ドライバ44〜50内に収容されているトランジスタの寸法も、書込み導体40及び42内に供給される電流の量に、結果として、メモリ素子38内に誘導される磁界に影響を及ぼす。

図４はアレイ52内に製造されたメモリ素子を示し、これらのメモリ素子は行及び列をなして互いに接続されている。書込み導体40（図２に示す）は、図４に示す行Ｒ₀〜Ｒ_N-1のうちの１つに対応する。同様に、書込み導体42（図２に示す）は、図４に示す列Ｃ₀〜Ｃ_N-1のうちの１つに対応する。アレイ52内の個々のメモリ素子は、それらのメモリ素子が配置されている行Ｒ及び列Ｃに対して指定される。例えば、メモリ素子「0.0」は、行Ｒ₀及び列Ｃ₀の交点に配置されているメモリ素子を表す。列駆動回路及び行駆動回路を利用して、メモリ素子0.0に情報を書き込むことができる。例えば、ドライバ54Aが列Ｃ₀の一端をＶ_WRITEに接続し、一方列Ｃ₀の他端はドライバ54Bによって接地に接続する。同様に、ドライバ56Aが行Ｒ₀の一端をＶ_WRITEに接続し、一方行Ｒ₀の他端はドライバ56Bによって接地に接続される。行Ｒ₀及び列Ｃ₀内に電流を流して、メモリ素子0.0のデジタル値を変更することができる。

行Ｒ₀及び列Ｃ₀内の電流は、行Ｒ₀及び列Ｃ₀に接続される他のメモリ素子内に磁界を誘導するが、それらのデジタル値は、それらの行及び列の両方に電流が流れないため、変更されず維持される。例えば、行Ｒ₀内の電流は、メモリ素子0.N-1の層38B（図２に示す）内に磁界を誘導するが、列Ｃ_0.N-1内にはほとんど、又は全く電流が流れず、したがってメモリ素子0.N-1の層38A（図２に示す）内には磁界が誘導されず、結果として、メモリ素子0.N-1のデジタル値は変更されず維持される。このようにして、行及び列駆動回路を利用して、アレイ52内の個々のメモリ素子に選択的に書込みを行うことができる。

アレイ52の記憶容量（及び結果として、メインメモリ16の記憶容量）は、その中に収容されている個々のメモリ素子の数に依存する。例えばアレイ52は、64行×256列のメモリ素子を、全部で16,384個のメモリ素子を含み、すなわち約２キロバイト（「KB」）の記憶空間を有する。したがって、より大きな記憶容量を達成するためには、アレイ52はさらに多くのメモリ素子を含んでいる必要がある。通常のメモリチップは数メガバイトの記憶空間、例えば16MB〜64MBの記憶空間を有するので、所望の記憶容量を達成するために、アレイ52内のメモリ素子の数を増やす必要がある。

図５Ａはマクロアレイ58を示し、所望のメモリ容量を達成するために、サブアレイ60が繰返し複製されている。図５Ｂは、サブアレイ60の拡大図であり、ここでサブアレイ60は、図４に示すメモリ素子のアレイ52と、行及び列駆動回路を備えている。図５Ｂを参照すると、アレイ52は、行駆動回路62A、62Bに接続されているN-1個の行と、列駆動回路64A、64Bに接続されているN-1個の列を備えている。先に説明したように、アレイ52の寸法が増すと、行回路62A、62B及び列回路64A、64Bによって占有されるチップ面積は不釣合いに増大し、チップの全コストを押し上げるような負の影響を示す。

特定の実施形態によれば、リピータ回路を利用して、１つの磁気メモリアレイにわたって容易に書込み導体を連続させることができる。一次電流ドライバが、連続した書込み導体のいずれかの端部に接続され、リピータ回路は、連続した書込み導体経路に沿って配置される。連続した書込み導体に沿ってリピータ回路が配置されている場合、書込み導体の所望の部分が分離され、書込み導体の分離されたセグメント内のメモリ素子に書込みを行うことができる。リピータ回路を利用して、書込み導体を容易に連続させることによって、行及び列駆動回路の寸法を大幅に増大させることなく、チップ上のメモリ素子の数を増やすことができる。さらに、一次ドライバ及びリピータ回路は、トライステートバッファを含み、連続した書込み導体の部分をさらに分離し、それによって書込みを行うために書込み線が用いられていない期間に、書込み線に沿ってデータが伝達できる。

図６Ａは、書込み導体66を利用して互いに接続されているメモリ素子を含む複数のアレイ0からN-1を示す。書込み導体66は、多数のアレイを互いに接続することができる行又は列いずれかの導体とすることができる。一次ドライバ68A、68Bが、図に示すように、書込み導体66のいずれかの端部に接続される。リピータ回路70A、70Bも書込み導体66に接続され、それによって書込み導体66の個々の部分が分離され、書き込みが可能となる。リピータ回路70A、70Bは、書込み導体66と供給電圧Ｖ_WRITEの間に接続されているPMOSトランジスタを含む。さらに、リピータ回路70A、70Bは、書込み導体66と接地の間に接続されているNMOSトランジスタも含む。このようにPMOSトランジスタ及びNMOSトランジスタを構成する場合、リピータ回路70A、70Bは、選択されるアレイに情報を書き込むことができる。

例えば、アレイ１に情報を書き込みたい場合には、リピータ回路70Aの出力が接地に接続され、一方リピータ回路70Bの出力がＶ_WRITEに接続される。またアレイ0及びアレイN-1は、一次ドライバ68Aの出力がＶ_WRITEに接続され、一次ドライバ68Bの出力が接地に接続される場合に、分離される。このようにして、リピータ回路70Aと70Bの間の書込み導体66の個々の部分（アレイ１内のメモリ素子を含む）に書込みが行われ、一方アレイ0及びアレイN-1を含む、書込み導体66の他の部分は分離される。

書込み導体66の分離された部分の中に流れる電流の量はいずれかの方向に流れ、それによって種々のアレイ内の磁気メモリ素子が、そのデジタル値を変更される。リピータ回路内のトランジスタの寸法は、多数のリピータ回路がそれらの電流を供給する能力及び引き込む能力に寄与するため、一次回路よりも小さくすることができる。例えば、アレイ0に書込みを行う際に、一次ドライバ68Bは書込み導体66を接地に接続し、一方リピータ回路70A及び70Bと、一次ドライバ68AはＶ_WRITEに接続される。リピータ回路70A及び70Bはいずれも、一次ドライバ68Bが引き込むための電流を供給することができるので、個々のリピータ回路70A及び70Bはそれぞれ、アレイ0が書き込まれるのと同じ量の電流を与える必要はない。結果として、リピータ回路70A及び70Bの寸法をより小さくすることができる。

先に述べたように、書込み導体66内の電流が一方向にしか流れる必要がないいくつかの事例がある。例えば、導体40（図２に示す）内に流れる電流が、１つの方向だけにしか流れる必要がない場合がある。したがって、図６Ｂは、電流が書込み導体66の選択された部分の中を１つの方向に流れることができるような、一次駆動回路72A、72B及びリピータ回路74A、74Bを示す。一次駆動回路72A、72B及びリピータ回路74A、74Bは、アレイ内のメモリ素子に書込みを行うために、書込み導体66の種々の部分を交互にＶ_WRITE又は接地に接続することができる単一のトランジスタを含む。例えば、アレイ0に書込みを行う際には、リピータ回路74Aは、アレイ0上の書込み導体66の一部をＶ_WRITEに接続し、一方一次回路72Bは、アレイ0の下にある書込み導体66の部分を接地に接続する。結果として、一次ドライバ72A及び74Bは、書込み導体66の導通状態に影響を及ぼさないように、動作できないようにされる。このようにして、矢印によって示されるように、アレイ0の中を通って電流が流れる。したがって種々のアレイ内のメモリ素子が、１つの方向に流れる電流しか必要としない場合には、図６Ｂに示す実施形態によって、書込み回路の必要とされる量を削減することができる。また書込み導体内の電流の量は、Ｖ_WRITEを調整することにより、所望の値に調整される。

図６Ａ及び図６Ｂに示す駆動回路及びリピータ回路は、トライステートバッファを利用して実施することができる。図６Ｃは、連続した書込み導体66に接続されている実現可能なトライステートバッファを示し、これは図６Ｃに示すような真理値表を有する。トライステートバッファを利用して、ドライバ及びリピータ回路が実施される場合、その出力はハイインピーダンス（文字Ｚによって示す）とすることができ、それによってENB端子がハイであるときに、その回路は書込み導体66から分離される。連続した書込み導体から、ドライバ及びリピータ回路を分離する能力は、同じ譲受人によって所有されている特許出願第10/444,477号によって開示されているように、チップの他の領域に信号を経路指定、ルーティングする際に有用である。

書込み導体リピータ回路を実施することによって実現される利点には、駆動回路に向けられているチップ面積の大きさを削減できること、及びメモリ素子に向けられているチップ面積全体の大きさを増大させることができることが挙げられる。マクロアレイ58内の各サブアレイ60が、行及び列のいずれかの端部に接続されている専用の行及び列駆動回路を備えている図５Ａの場合とは異なり、図７の各サブアレイは共有されるリピータ回路76を利用する。種々の実施形態において開示されるようなリピータ回路を実施することによって、マクロアレイ58内の種々のサブアレイ60が、共通のリピータ回路76を利用して、図７に示すようないくつかのサブアレイにわたる連続した書込み導体に沿ってデータを伝達することが可能となる。共通のリピータ回路を共有することは、メモリ素子に必要とされる面積を、駆動回路に必要とされる面積よりも大きくできるようにすることによって、チップ面積をさらに効率的に利用することが可能となる。

これまでの説明は、本発明の原理及び種々の実施形態の例示を意図している。一度上記の開示を十分に理解することができたならば、数多くの変形及び変更が、当業者には明らかになるであろう。例えば、メモリチップの内容に沿って、種々の実施形態を説明したが、それらの実施形態が、磁気メモリ素子を組み込むマイクロプロセッサのような他のチップにも同じく当てはまることが理解される。また、磁気メモリ素子とともに、２つの導体のみを示したが、多数の導体を有する磁気メモリ素子も、開示した実施形態から恩恵を受けることができることを理解されたい。添付の特許請求の範囲の記載は全てのそのような変形及び変更を包含するように解釈されることを意図している。

例示的なコンピュータシステムを示す図である。例示的な磁気メモリ素子を示す図である。磁気メモリ素子に接続されている駆動回路を示す図である。メモリ素子のアレイに接続されている駆動回路を示す図である。メモリ素子のマクロアレイを示す図である。図５Ａのマクロアレイ内に収容されるサブアレイの拡大図である。本発明の種々の実施形態による複数のメモリサブアレイに接続されている連続した書込み導体を示す図である。本発明の種々の実施形態による複数のメモリサブアレイに接続されている連続した書込み導体を示す図である。本発明の種々の実施形態による実現可能な駆動回路及び真理値表を示す図である。本発明の種々の実施形態によるマクロアレイを示す図である。

符号の説明

１０コンピュータシステム
１２ＣＰＵ
１４ノースブリッジ
１６メインメモリ
１８グラフィックコントローラ
２０オーディオ
２２ IEEE 1394
２４ネットワークインタフェースカード
２６スロット
２８サウスブリッジ
３８メモリ素子
４０、４２書込み線
４４、４６、４８、５０ドライバ
５８マクロアレイ
６０サブアレイ
６２Ａ、６２Ｂ行駆動回路
６４Ａ、６４Ｂ列駆動回路
７６リピータ回路

Claims

サブアレイ（60）からなるマクロアレイ（58）に配列されている複数の磁気メモリ素子（38）と、
一端に第１の駆動回路（68A、72A）を有し、他端に第２の駆動回路（68B、72B）を有する書込み導体であって、１つより多くのサブアレイ内のメモリセルに磁気的に結合されている書込み導体（66）と、
前記書込み導体（66）に接続されているリピータ回路であって、選択されたサブアレイ内に電流を流すために、前記第１の駆動回路及び前記第２の駆動回路と協動するように構成されているリピータ回路（70、74）と
からなる磁気メモリアレイ。
前記リピータ回路（70、74）が、前記書込み導体（66）に沿って所定の場所に接続され、当該所定の場所が、隣接するサブアレイ間の前記導体（66）のセグメントを含む請求項１に記載の磁気メモリアレイ。
前記駆動回路（68、72）及び前記リピータ回路（70、74）がトライステートバッファを含む請求項１に記載の磁気メモリアレイ。
前記リピータ回路（70、74）が前記駆動回路（68、72）よりも小さい請求項１に記載の磁気メモリアレイ。
個別のサブアレイ（60）内に配置されているメモリ素子（38）が、所望のメモリ素子内にのみ電流が流れるように分離可能である請求項１に記載の磁気メモリアレイ。
メモリに情報を書き込む方法であって、
メモリ素子（38）を含む複数のメモリアレイを導体（66）に接続するステップと、
複数の電流ドライバ（68、72、70、74）を前記導体に接続するステップと、及び
前記電流ドライバの少なくとも２つを利用して、個別のメモリアレイ内に配置されているメモリ素子（38）を分離するステップと
からなる方法。
前記電流ドライバ（68、72、70、74）が、１つよりも多くのメモリアレイ間で共有されている請求項６に記載の方法。
前記電流ドライバが、前記導体の少なくとも一部をハイインピーダンス状態に保持する請求項７に記載の方法。
前記メモリ素子（38）を分離する前記ステップが、前記導体（66）の一部を所定の電圧に接続し、前記導体（66）の別の部分を接地に接続するステップを含む請求項６に記載の方法。
前記分離されたメモリ素子（38）に情報が書き込まれる請求項６に記載の方法。