【０００１】
【発明の属する技術分野】
この発明は、ＡＳＩＣの評価・検証を行うＡＳＩＣ評価装置に関するものである。
【０００２】
【従来の技術】
大規模および微細化が進行するＡＳＩＣ、特にシステムＬＳＩと称されるＡＳＩＣにおいては、論理ゲート規模において数百万ゲートにもなるものが開発されている。しかしながら、このようなシステムＬＳＩの評価・検証は大規模化、多機能化するにつれ膨大な時間を必要とし困難な問題となっている。ＡＳＩＣ評価装置はこの種のＡＳＩＣの機能および動作を検証するものであり、プログラミング可能な論理デバイス（以降においてはＦＰＧＡ）を実装したＡＳＩＣ評価装置では、プログラミングを随時設定あるいは変更することにより、任意のタイミングで評価・検証対象となるＡＳＩＣに信号を入力し、機能および動作の検証を行っている。
図４は従来のＡＳＩＣ評価装置を示すものである。図４において、１はＰＣ（パーソナルコンピュータ）である。前記ＰＣ１を使用してＦＰＧＡ３の回路プログラミングを行い、ＦＰＧＡ回路書き込み信号２を出力している。前記ＦＰＧＡ３はＡＳＩＣ評価装置６に実装されており、前記ＦＰＧＡ回路書き込み信号２により設定されたモードおよびタイミング設定値に従い、ＡＳＩＣ入力信号４を出力している。ＡＳＩＣ５はＡＳＩＣ評価装置６に実装されており、前記ＡＳＩＣ入力信号４を受信し、データないし信号処理を行い、ＡＳＩＣ出力信号７を出力している。ＡＳＩＣ出力信号観測部８は、ＡＳＩＣ出力信号７の波形表示を行い、前記ＡＳＩＣ５の機能および動作の検証を行っている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特許第２９９６１５３号
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来のＡＳＩＣ評価装置においては、評価・検証対象となるＡＳＩＣへの入力信号のモードおよびタイミングを設定する場合、設定値を変更するたびにＦＰＧＡ回路内部の再配置配線を行う為、ＦＰＧＡ回路の信頼性が低く、論理合成結果によっては正常に動作しないこともあった。
本発明は、ＰＣから非同期シリアル信号をＦＰＧＡに送信し、ＦＰＧＡ回路自体は変更せずに設定値のみを変更すること、さらにＦＰＧＡにシミュレーション用入力端子を複数設け、非同期シリアル受信回路を含むＦＰＧＡ回路のタイミングシミュレーションを効率的に行うことで、より信頼性が高く、作業効率の良いＡＳＩＣ評価装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記問題を解決するため、請求項１記載の本発明は、評価・検証対象となるＡＳＩＣと前記ＡＳＩＣへの入力信号を生成するプログラミング可能な論理デバイスが実装されたＡＳＩＣ評価装置と、前記ＡＳＩＣからの出力信号を観測するＡＳＩＣ出力信号観測部と、前記プログラミング可能な論理デバイスへの回路書き込み手段を備えるＡＳＩＣ評価装置において、非同期シリアル信号を前記プログラミング可能な論理デバイスへ送信する送信手段を備え、前記非同期シリアル信号を受信する非同期シリアル受信回路を前記プログラミング可能な論理デバイス内部に備えるものである。
また、請求項２記載の本発明は、請求項１において、前記プログラミング可能な論理デバイスにシミュレーション用入力端子を複数備えるものである。
【０００６】
【発明の実施の形態】
本発明の第１の実施の形態のＡＳＩＣ評価装置について図１に基づいて説明する。図１において、１はＰＣ（パーソナルコンピュータ）である。前記ＰＣ１を使用してＦＰＧＡ３の回路プログラミングを行いＦＰＧＡ回路書き込み信号２を出力し、モードおよびタイミング設定プログラミングを行い非同期シリアル信号９を出力している。前記ＦＰＧＡ３はＡＳＩＣ評価装置６に実装されており、前記ＦＰＧＡ回路書き込み信号２により配置配線を含む回路情報がロードされ、内部回路が決定する。また、前記ＦＰＧＡ３は内部回路である非同期シリアル受信回路１０により前記非同期シリアル信号９を受信し、前記非同期シリアル信号９で設定されたモードおよびタイミング設定値に従い、ＡＳＩＣ入力信号４を出力している。ＡＳＩＣ５はＡＳＩＣ評価装置６に実装されており、前記ＡＳＩＣ入力信号４を受信し、データないし信号処理を行い、ＡＳＩＣ出力信号７を出力している。ＡＳＩＣ出力信号観測部８は、ＡＳＩＣ出力信号７の波形表示を行い、前記ＡＳＩＣ５の機能および動作の検証を行っている。
【０００７】
また、本発明の第２の実施の形態のＡＳＩＣ評価装置について図２および図３に基づいて説明する。図２において、１はＰＣ（パーソナルコンピュータ）である。前記ＰＣ１を使用してＦＰＧＡ３の回路プログラミングを行いＦＰＧＡ回路書き込み信号２を出力し、モードおよびタイミング設定プログラミングを行い非同期シリアル信号９を出力している。前記ＦＰＧＡ３はＡＳＩＣ評価装置６に実装されており、前記ＦＰＧＡ回路書き込み信号２により配置配線を含む回路情報がロードされ、内部回路が決定する。また、前記ＦＰＧＡ３は内部回路である非同期シリアル受信回路１０により前記非同期シリアル信号９を受信し、前記非同期シリアル信号９で設定されたモードおよびタイミング設定値に従い、ＡＳＩＣ入力信号４を出力している。ＡＳＩＣ５はＡＳＩＣ評価装置６に実装されており、前記ＡＳＩＣ入力信号４を受信し、データないし信号処理を行い、ＡＳＩＣ出力信号７を出力している。ＡＳＩＣ出力信号観測部８は、ＡＳＩＣ出力信号７の波形表示を行い、前記ＡＳＩＣ５の機能および動作の検証を行っている。シミュレーション用テストモード信号１１、シミュレーション用仮想アドレス信号１２、シミュレーション用仮想データ信号１３、シミュレーション用仮想ライト信号１４は前記ＦＰＧＡ３の端子に割り当てられており、前記ＦＰＧＡ３の内部回路のシミュレーションを行う際にテストモードとして仮想的に入力し、前記非同期シリアル信号９を使用せずに前記ＡＳＩＣ入力信号４のモードおよびタイミングの設定を行うことができる。
【０００８】
図３は本発明の第２の実施の形態のＦＰＧＡ内部回路を示すブロック図である。シミュレーション時におけるモードおよびタイミング設定動作を図３に基づいて説明する。図３において、シミュレーション時には前記シミュレーション用テストモード信号１１はハイレベルに固定され、セレクタ１８によりアドレス信号２１として前記シミュレーション用仮想アドレス信号１２が選択され、セレクタ１９によりデータ信号２２として前記シミュレーション用仮想データ信号１３が選択され、セレクタ２０によりライト信号２３として前記シミュレーション用仮想ライト信号１４が選択される。モードおよびタイミング設定レジスタ２４では、前記ライト信号２３のエッジにより前記アドレス信号２１に対応した各レジスタに前記データ信号２２の書き込みが行われる。モードおよびタイミング生成回路２５は、前記モードおよびタイミング設定レジスタ２４の各レジスタの設定値に従い、ＡＳＩＣ入力信号４を出力する。但し、実際にＡＳＩＣを評価・検証する段階においては、前記シミュレーション用テストモード信号１１はローレベルに固定され、非同期シリアルアドレス信号１５、非同期シリアルデータ信号１６、非同期シリアルライト信号１７が選択されており、前記シミュレーション用仮想アドレス信号１２、前記シミュレーション用仮想データ信号１３、前記シミュレーション用仮想ライト信号１４が使用されることはない。
【０００９】
なお、第１、第２の実施例ではＡＳＩＣ評価装置６に実装されるデバイスとしてＦＰＧＡを使用しているが、ＦＰＧＡに限らずプログラミング可能な論理デバイスであれば何でもよい。
【００１０】
【発明の効果】
以上述べたように、請求項１記載のＡＳＩＣ評価装置によれば、配置配線を含むＦＰＧＡの内部回路が決定し、ＦＰＧＡ回路の動作検証を行った後に、ＰＣから非同期シリアル信号をＦＰＧＡに送信し、ＦＰＧＡ回路自体は変更せずにモードおよびタイミングの設定値のみを変更することで、より安定した信号を評価・検証対象となるＡＳＩＣに入力することができ、信頼性の高いＡＳＩＣの評価・検証を行うことができる。
また、請求項２記載のＡＳＩＣ評価装置によれば、ＦＰＧＡ回路のシミュレーションを行う際に、非同期シリアル信号で設定値をロードすれば、膨大なシミュレーション時間を要し、さらにシミュレーション結果のデータ容量が膨大なサイズとなっていたが、シミュレーション用仮想入力信号で設定値をロードすれば、僅かなシミュレーション時間とデータ容量しか必要とせず、効率的にＦＰＧＡ回路のシミュレーションを行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のＡＳＩＣ評価装置を示すブロック図
【図２】本発明の第２の実施の形態のＡＳＩＣ評価装置を示すブロック図
【図３】本発明の第２の実施の形態のＦＰＧＡ内部回路を示すブロック図
【図４】従来のＡＳＩＣ評価装置を示すブロック図
【符号の説明】
１ ＰＣ（パーソナルコンピュータ）
２ ＦＰＧＡ回路書き込み信号
３ ＦＰＧＡ
４ ＡＳＩＣ入力信号
５ ＡＳＩＣ
６ ＡＳＩＣ評価装置
７ ＡＳＩＣ出力信号
８ ＡＳＩＣ出力信号観測部
９ 非同期シリアル信号
１０ 非同期シリアル受信回路
１１ シミュレーション用テストモード信号
１２ シミュレーション用仮想アドレス信号
１３ シミュレーション用仮想データ信号
１４ シミュレーション用仮想ライト信号
１５ 非同期シリアルアドレス信号
１６ 非同期シリアルデータ信号
１７ 非同期シリアルライト信号
１８、１９、２０ セレクタ
２１ アドレス信号
２２ データ信号
２３ ライト信号
２４ モードおよびタイミング設定レジスタ
２５ モードおよびタイミング生成回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an ASIC evaluation device that performs ASIC evaluation and verification.
[0002]
[Prior art]
In an ASIC whose scale and miniaturization are advanced, particularly an ASIC called a system LSI, an ASIC having a number of millions of logic gates has been developed. However, the evaluation and verification of such a system LSI requires an enormous amount of time as the scale and the number of functions increase, and it is a difficult problem. The ASIC evaluation device verifies the function and operation of this type of ASIC. In an ASIC evaluation device mounted with a programmable logic device (hereinafter referred to as an FPGA), an arbitrary setting can be made by setting or changing the programming as needed. At the timing, a signal is input to the ASIC to be evaluated and verified, and the function and operation are verified.
FIG. 4 shows a conventional ASIC evaluation device. In FIG. 4, reference numeral 1 denotes a PC (personal computer). The circuit programming of the FPGA 3 is performed using the PC 1 and an FPGA circuit write signal 2 is output. The FPGA 3 is mounted on an ASIC evaluation device 6 and outputs an ASIC input signal 4 according to a mode and timing set value set by the FPGA circuit write signal 2. The ASIC 5 is mounted on the ASIC evaluation device 6, receives the ASIC input signal 4, performs data or signal processing, and outputs an ASIC output signal 7. The ASIC output signal observing section 8 displays the waveform of the ASIC output signal 7 and verifies the function and operation of the ASIC 5 (for example, see Patent Document 1).
[0003]
[Patent Document 1] Japanese Patent No. 2996153
[Problems to be solved by the invention]
However, in the above-described conventional ASIC evaluation apparatus, when setting the mode and timing of an input signal to the ASIC to be evaluated / verified, the rearrangement wiring inside the FPGA circuit is performed every time the set value is changed. The reliability of the circuit was low, and depending on the result of logic synthesis, the circuit might not operate normally.
The present invention provides a method of transmitting an asynchronous serial signal from a PC to an FPGA, changing only a set value without changing an FPGA circuit itself, and further providing an FPGA with a plurality of simulation input terminals and including an asynchronous serial reception circuit. It is an object of the present invention to provide an ASIC evaluation device having higher reliability and higher working efficiency by efficiently performing the timing simulation of (1).
[0005]
[Means for Solving the Problems]
In order to solve the above problem, the present invention according to claim 1 includes an ASIC to be evaluated / verified, an ASIC evaluation device in which a programmable logic device that generates an input signal to the ASIC is mounted, and An ASIC output signal observing unit for observing an output signal of the ASIC, and an ASIC evaluation device including a circuit writing unit for writing to the programmable logic device, comprising: a transmission unit for transmitting an asynchronous serial signal to the programmable logic device; An asynchronous serial receiving circuit for receiving an asynchronous serial signal is provided inside the programmable logic device.
According to a second aspect of the present invention, in the first aspect, the programmable logic device includes a plurality of simulation input terminals.
[0006]
BEST MODE FOR CARRYING OUT THE INVENTION
An ASIC evaluation device according to a first embodiment of the present invention will be described with reference to FIG. In FIG. 1, reference numeral 1 denotes a PC (personal computer). Using the PC 1, the circuit programming of the FPGA 3 is performed, the FPGA circuit write signal 2 is output, the mode and timing setting programming is performed, and the asynchronous serial signal 9 is output. The FPGA 3 is mounted on the ASIC evaluation device 6, and the circuit information including the arrangement wiring is loaded by the FPGA circuit write signal 2, and the internal circuit is determined. The FPGA 3 receives the asynchronous serial signal 9 by an asynchronous serial receiving circuit 10 which is an internal circuit, and outputs an ASIC input signal 4 according to a mode and a timing set value set by the asynchronous serial signal 9. The ASIC 5 is mounted on the ASIC evaluation device 6, receives the ASIC input signal 4, performs data or signal processing, and outputs an ASIC output signal 7. The ASIC output signal observation unit 8 displays the waveform of the ASIC output signal 7 and verifies the function and operation of the ASIC 5.
[0007]
An ASIC evaluation device according to a second embodiment of the present invention will be described with reference to FIGS. In FIG. 2, reference numeral 1 denotes a PC (personal computer). Using the PC 1, the circuit programming of the FPGA 3 is performed, the FPGA circuit write signal 2 is output, the mode and timing setting programming is performed, and the asynchronous serial signal 9 is output. The FPGA 3 is mounted on the ASIC evaluation device 6, and the circuit information including the arrangement wiring is loaded by the FPGA circuit write signal 2, and the internal circuit is determined. The FPGA 3 receives the asynchronous serial signal 9 by an asynchronous serial receiving circuit 10 which is an internal circuit, and outputs an ASIC input signal 4 according to a mode and a timing set value set by the asynchronous serial signal 9. The ASIC 5 is mounted on the ASIC evaluation device 6, receives the ASIC input signal 4, performs data or signal processing, and outputs an ASIC output signal 7. The ASIC output signal observation unit 8 displays the waveform of the ASIC output signal 7 and verifies the function and operation of the ASIC 5. The simulation test mode signal 11, the simulation virtual address signal 12, the simulation virtual data signal 13, and the simulation virtual write signal 14 are assigned to the terminals of the FPGA 3, and are used for testing when simulating the internal circuit of the FPGA 3. The mode and the timing of the ASIC input signal 4 can be set virtually without inputting the asynchronous serial signal 9 as a mode.
[0008]
FIG. 3 is a block diagram showing an FPGA internal circuit according to the second embodiment of the present invention. The mode and timing setting operation during the simulation will be described with reference to FIG. In FIG. 3, during simulation, the simulation test mode signal 11 is fixed at a high level, the selector 18 selects the simulation virtual address signal 12 as an address signal 21, and the selector 19 selects the simulation virtual data as a data signal 22. The signal 13 is selected, and the selector 20 selects the virtual write signal for simulation 14 as the write signal 23. In the mode and timing setting register 24, the data signal 22 is written into each register corresponding to the address signal 21 by the edge of the write signal 23. The mode and timing generation circuit 25 outputs an ASIC input signal 4 in accordance with the set values of the mode and timing setting registers 24. However, at the stage of actually evaluating and verifying the ASIC, the simulation test mode signal 11 is fixed at a low level, and the asynchronous serial address signal 15, the asynchronous serial data signal 16, and the asynchronous serial write signal 17 are selected. The simulation virtual address signal 12, the simulation virtual data signal 13, and the simulation virtual write signal 14 are not used.
[0009]
In the first and second embodiments, an FPGA is used as a device mounted on the ASIC evaluation device 6. However, the device is not limited to the FPGA, but may be any programmable logic device.
[0010]
【The invention's effect】
As described above, according to the ASIC evaluation device of the first aspect, after the internal circuit of the FPGA including the arrangement wiring is determined and the operation of the FPGA circuit is verified, the asynchronous serial signal is transmitted from the PC to the FPGA. By changing only the mode and timing setting values without changing the FPGA circuit itself, a more stable signal can be input to the ASIC to be evaluated and verified, and the highly reliable ASIC can be evaluated and verified. It can be performed.
According to the ASIC evaluation device of the second aspect, when a set value is loaded by an asynchronous serial signal when performing a simulation of an FPGA circuit, a huge amount of simulation time is required, and the data volume of the simulation result is huge. However, if a set value is loaded with a virtual input signal for simulation, only a small simulation time and data capacity are required, and simulation of an FPGA circuit can be efficiently performed.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an ASIC evaluation device according to a first embodiment of the present invention; FIG. 2 is a block diagram illustrating an ASIC evaluation device according to a second embodiment of the present invention; FIG. 4 is a block diagram showing an internal circuit of the FPGA according to the second embodiment. FIG. 4 is a block diagram showing a conventional ASIC evaluation device.
1 PC (personal computer)
2 FPGA circuit write signal 3 FPGA
4 ASIC input signal 5 ASIC
Reference Signs List 6 ASIC evaluation device 7 ASIC output signal 8 ASIC output signal observation unit 9 asynchronous serial signal 10 asynchronous serial receiving circuit 11 test mode signal for simulation 12 virtual address signal for simulation 13 virtual data signal for simulation 14 virtual write signal for simulation 15 asynchronous serial Address signal 16 Asynchronous serial data signal 17 Asynchronous serial write signal 18, 19, 20 Selector 21 Address signal 22 Data signal 23 Write signal 24 Mode and timing setting register 25 Mode and timing generation circuit
