JP2004319741A

JP2004319741A - Semiconductor device and method for manufacturing the same

Info

Publication number: JP2004319741A
Application number: JP2003111237A
Authority: JP
Inventors: Mutsumi Kitamura; 睦美北村; Naoto Fujishima; 直人藤島
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-04-16
Filing date: 2003-04-16
Publication date: 2004-11-11
Anticipated expiration: 2023-04-16
Also published as: JP4423460B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device high in withstand voltage by preventing a punch-through at a trench corner. <P>SOLUTION: The length (L1) of an n-body region 4 is increased by not forming a p-offset region 5 at the tip C of a trench 3, so that a punch-through is prevented which may otherwise occur when the depletion layer reaches the p-offset region 5 at a corner A upon application of a voltage across a p-source region 6 and a p-drain region 10. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明はスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなど、高耐圧・大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴなどの半導体装置、特に、半導体基板表面を掘り下げたトレンチ内にゲート電極を設けたトレンチ型ラテラルパワーＭＯＳＦＥＴ（ＴＬＰＭ）などの半導体装置に関する。
【０００２】
【従来の技術】
携帯機器の急速な普及、通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性は高まっている。従来のパワーＭＯＳＦＥＴ単体と制御駆動回路との組み合わせに対し、横型パワーＭＯＳＦＥＴを制御回路に集積することにより、小型化、低消費電力化、高信頼性化、低コスト化などが期待されているため、ＣＭＯＳプロセスをベースにした高性能横型ＭＯＳＦＥＴの開発が精力的に進められている。従来のプレーナ構造の横型パワーＭＯＳＦＥＴを改良したトレンチ型の横型パワーＭＯＳＦＥＴが提案されている（例えば、特許文献１参照）。
【０００３】
図５は、従来のトレンチ構造の横型パワーＭＯＳＦＥＴの要部平面図である。ｐ⁻基板５０にストライプ状に複数のトレンチ５１を形成し、これらトレンチ５１を横断するようにゲートポリシリコン５２を形成し、基板表面にゲート電極５３、櫛歯状のソース電極５４および櫛歯状のドレイン電極５５を形成した構成となっている。
ゲートポリシリコン５２はコンタクト部５６を介してゲート電極５３に電気的に接続される。ソース電極５４は、図１において図示省略するが、コンタクト部を介してトレンチ５１の底のソース領域となるｎ^＋拡散領域に電気的に接続される。また、ドレイン電極５５はコンタクト部５７を介してドレイン領域となるｎ^＋拡散に電気的に接続される。
【０００４】
つぎに、ＭＯＳＦＥＴとして電流を起動する活性領域における断面構造について説明する。図６は、図５のＩ−Ｉにおける縦断面図であり、活性領域に於ける構成を示している。ゲート酸化膜５９はトレンチ５１の側面に沿って均一な厚さで形成されている。このゲート酸化膜５９はトレンチ５１の底面も被覆している。第１の導体であるゲートポリシリコン５２は、ゲート酸化膜５９の内側に沿ってトレンチ５１の上から下まで形成される。
トレンチ５１の上半部の外側領域は、ｎ⁻ドリフト領域となるｎ⁻拡散領域６０となっており、そのｎ⁻拡散領域６０内にドレイン領域となる前記ｎ^＋拡散領域５８が設けられている。また、トレンチ５１の底には、ソース領域となるｎ^＋拡散領域６１、およびｎ^＋拡散領域６１を囲むｐ⁻ベース領域６２が形成される。
【０００５】
ｎ^＋拡散領域６１（ソース領域）はトレンチ５１内に設けられた第２の導電体であるポリシリコン６３およびコンタクト部６４を介してソース電極５４に電気的に接続されている。このポリシリコン６３は、トレンチ５１内において層間絶縁膜６５によりゲートポリシリコン５２から絶縁されている。この層間絶縁膜６５は、前記ｎ⁻拡散領域（ｎ⁻ドリフト領域）および前記ｎ^＋拡散領域５８（ドレイン領域）の表面も被覆しており、その上にはさらに層間絶縁膜６６が積層されている。前記コンタクト部６４はこの層間絶縁膜６６を貫通して設けられる。また、ドレインに対する前記コンタクト部５７はこの層間絶縁膜６６とその下の層間絶縁膜を貫通して設けられる。このようにして、従来のトレンチ構造の横型パワーＭＯＳＦＥＴ１００は製作される。
【０００６】
図７は、別の従来のトレンチ構造の横型パワーＭＯＳＦＥＴであり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のトレンチ底部の斜視図である。このＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴである。
図６と違うのは、ｐ基板７１（図６の５０に相当）上にｎウェル領域７２（図６にはなし）を形成し、このｎウェル領域７２内にトレンチ７３（図６の５１の導電形を逆にしたものに相当）を形成し、トレンチ７３の底部にｎボディ領域７４（図６の６２の導電形を逆にしたものに相当）を形成し、このｎボディ領域７４の内にｐオフセット領域７５（図６にはなし）を形成し、このｐオフセット領域７４の表面層にｐソース領域７６（図６の６１の導電形を逆にしたものに相当）を形成し、ｎウェル領域７２表面にｐオフセット領域７９（図６の６０の導電形を逆にしたものに相当）とｐドレイン領域８０（図６の５８の導電形を逆にしたものに相当）を形成したｐチャネルＭＯＳＦＥＴとした点である。トレンチ７３の側壁のｎボディ領域７４表面にｐチャネルが形成される。前記のｎボディ領域７４を形成することで、空乏層の伸びが抑制され、図６より高耐圧化することができる。
【０００７】
ｐオフセット領域７５とｎボディ領域７４は、トレンチ７３の底部にｐ形不純物とｎ形不純物をイオン注入し、これを拡散源７４ａ、７５ａとして、熱拡散して形成される。そのため、図７に示すように、ｎボディ領域７４とｐオフセット領域７５の角部Ａでの不純物濃度は直線部Ｂより低くなり、拡散深さは直線部Ｂより浅くなる。それは、トレンチ７３の角部Ａでは、角の一点から三次元的にｐ基板７１内やｎウェル領域７２内へ拡散が進むためである。
【０００８】
【特許文献１】
特開２００２−２８０５４９号公報図１、図２
【０００９】
【発明が解決しようとする課題】
その結果、図７のｎボディ領域７４とｐオフセット領域７５は、トレンチの角部Ａでその不純物濃度は低くなり、ｎボディ領域の長さＬ３は短くなり、さらに、円筒部（直線部Ｂ）より球状殻部（角部Ａ）の方がｎボディ領域７４への空乏層幅も大きくなるため、パンチスルーが角部Ａで生じ易くなり、ドレイン・ソース間耐圧が低下する。
この発明の目的は、前記の課題を解決して、トレンチの角部でのパンチスルーを防止して、高い耐圧を確保できる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するために、第１導電形の半導体領域の第１主面に形成されたトレンチと、前記トレンチと接して前記半導体基板の第１主面に形成された第２導電形の第１領域と、前記トレンチの底面から拡散により前記トレンチ底面から前記トレンチ側壁部に渡って形成された第１導電形の第２領域と、前記第２領域内に、拡散により前記トレンチ底面から前記トレンチ側壁部に渡って形成された第２導電形の第３領域と、前記第１領域と前記第３領域とに挟まれた前記トレンチ側壁上に絶縁膜を介して形成された制御電極とを有する半導体装置において、前記トレンチ底面で内角が１８０度未満の角部において前記第３領域が前記トレンチ底面にのみ形成する構成とする。
【００１１】
また、前記半導体領域は、第２導電形の半導体基板上に形成されるとよい。
また、第１導電形の半導体領域の第１主面にトレンチを形成する工程と、前記半導体領域の表面に第２導電形の第１拡散源を配置し、該第１拡散源から不純物を拡散して前記トレンチに隣接して前記半導体領域の表面層に第２導電形の第１領域を形成する工程と、前記トレンチの底面に第１導電形の第２拡散源を配置して該第２拡散源から不純物を拡散して前記トレンチの底面から側壁に渡って第１導電形の第２領域を形成する工程と、前記トレンチの底面で内角が１８０度未満の角部から所定の距離離れた箇所に前記トレンチの底面に第２導電形の第３拡散源を配置し、該第３拡散源から不純物を拡散して、前記角部に達することなく前記第２領域内に前記トレンチの底面から前記トレンチ側壁部に渡って第２導電形の第３領域を形成する工程とを有する製造方法とする。
【００１２】
また、前記第１領域を形成する工程と前記第３領域を形成する工程を同時に行うとよい。
また、前記第３拡散源は、前記角部を形成する一方の辺から所定の距離離れた箇所に配置され、前記第３領域は、該第３拡散源から不純物を拡散して、前記一方の辺に達することなく前記第２領域内に前記トレンチの底面から前記角部を形成する他方の辺方向の前記トレンチ側壁部に渡って形成すると製造方法とするとよい。
【００１３】
【発明の実施の形態】
〔実施例１〕
図１は、この発明の第１実施例の半導体装置の構成図で、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のトレンチの底部の斜視図である。同図（ａ）はｐチャネルトレンチ横型パワーＭＯＳＦＥＴのソース領域が底面にあるタイプの横型ＭＯＳＦＥＴ（ＴＬＰＭ／Ｓ）の活性領域の断面図である。また、同図（ｂ）では同図（ａ）のｎボディ領域４とｐオフセット領域５のみ示した。
同図（ａ）において、ｐ基板１上にｎウェル領域２を形成し、このｎウェル領域２内にトレンチ３を形成し、トレンチ３の底部にｎボディ領域４を形成し、このｎボディ領域４の内にｐオフセット領域５を形成し、また、ｎウェル領域２の表面層にｐオフセット領域９を形成する。
【００１４】
トレンチ３内壁にゲート酸化膜７を形成し、このゲート酸化膜７を介して、トレンチ３側壁上にゲート電極８を形成する。トレンチ３を層間絶縁膜１１で充填し、層間絶縁膜１１に開口部を形成し、ｐソース領域６上とｐドレイン領域１０を形成し、該ｐソース領域６上とｐドレイン領域１０上にチタン／窒化チタン（Ｔｉ／ＴｉＮ）などのバリアメタル１２を形成し、開口部にタングステン１３を充填し、表面を平坦化して、その上にアルミニウム膜を形成してソース電極１４とドレイン電極１５をそれぞれ形成する。
同図（ｂ）において、このトレンチ３の底部に形成されるｎボディ領域４は、トレンチの底面３ａの全面にｎ形不純物をイオン注入し、これを拡散源４ａとして、熱拡散して形成する。そのため、ストライプ状のトレンチ３の角部Ａでのｎボディ領域４の不純物濃度はストレート部Ｂより低く、拡散深さは浅くなる。
【００１５】
図２は、各領域を形成するためマスクを重ねて描いた図である。２１は、ｎウエル領域２形成用マスクの開口部で、２２は、トレンチ形成用マスクの開口部で、２３はｐオフセット領域５、９を形成する際のマスクを示す。
まず、開口部２１にｎ形不純物をイオン注入し、熱拡散してｎウエル領域２を形成する。その後、開口部２２にトレンチ３を形成し、さらに同じマスクを用いトレンチ底部３ａ全面にｎ形不純物をイオン注入し、熱拡散してｎボディ領域４を形成する。その後、トレンチを埋めるようにレジストを形成し、マスク２３にのみレジストを残し、マスク２３により、ストライプ状のトレンチ３のの先端部Ｃをマスクして、ｐ形不純物をトレンチ３の底面３ａにイオン注入し、これを拡散源５ａとし、また同時にｎウェル領域２の表面にもイオン注入し、これを図示しない拡散源として、熱拡散して、ｐオフセット領域５、９をそれぞれ形成する。尚、ｐオフセット領域５、９はそれぞれ別々の工程で形成しても構わない。
【００１６】
このように、トレンチ３の先端部Ｃにｐオフセット領域５を形成しないことで、ｎボディ領域４の長さ（Ｌ１）が長くなり、ｐソース領域６を高電位、ｐドレイン領域１０をグランド電位にして電圧を印加した場合、空乏層がｐオフセット領域５に達するパンチスルー現象を防止することができて、高耐圧化（ソース・ドレイン耐圧が３０Ｖ以上）を図ることができる。また、トレンチ３の先端Ｃに、上側のｐオフセット領域９も下側のオフセット領域も形成しないために、上側のｐオフセット領域９から伸びた空乏層は下側のｐオフセット領域５に達し難くなり、トレンチの先端部Ｃでのパンチスルーは防止しされて、高耐圧化を図ることができる。
【００１７】
また、このようにトレンチの先端部Ｃにｐオフセット領域５を形成しないことで、この箇所での電界強度を他の箇所より小さくすることができる。そのため、耐圧低下を引き起こす箇所をこの箇所以外にすることができる。
また、ｐオフセット領域５が形成されない箇所の面積は全体の活性領域の面積と比べて極めて小さいために、電流駆動能力の低下は殆ど起こらず、オン抵抗の増大は殆どない。
また、前記の拡散源４ａがトレンチ３の先端部Ｃに形成しない場合も、拡散で形成されるｎボディ領域４が図１のようにトレンチ３の先端部からはみ出して形成されるときは、前記した効果が得られる。また、拡散源５ａをトレンチの底面３ａの外周部を除いて配置し、ｐオフセット領域５をトレンチの底面３ａの下に形成した場合も前記した効果が得られる。
【００１８】
尚、基板を含めて各領域の導電形を逆にし、ｎチャネルＭＯＳＦＥＴとした場合も同様の効果が得られる。また、トレンチ３の先端部Ｃにはチャネルが必ずしも形成されなくても構わない。それは、チャネル形成領域の全面積に対して先端部Ｃのチャネル形成領域の面積が極めて小さく、オン抵抗に与える影響が小さいためである。
〔実施例２〕
図３は、この発明の第２実施例の半導体装置の構成図で、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のトレンチの底部の斜視図である。同図（ａ）はｎチャネルトレンチ横型パワーＭＯＳＦＥＴのソース領域が底面にあるタイプの横型ＭＯＳＦＥＴ（ＴＬＰＭ／Ｓ）の活性領域の断面図を示である。また、同図（ｂ）では同図（ａ）のｐボディ領域３４とｎオフセット領域３５のみ示した。
【００１９】
図１との違いは、ｐ基板３１上に形成するｎウェル領域２をｐウェル領域３２に代え、各領域の導電形を逆にして、ｐチャネルＭＯＳＦＥＴをｎチャネルＭＯＳＦＥＴに代えた点である。この場合も第１実施例と同様にコーナー部Ａでのパンチスルーが防止されて高耐圧を確保できる。尚、図中の３６はｎソース領域、３７はゲート絶縁膜、３８はゲート電極、３９はｎオフセット領域、４０はｎドレイン領域、４１は層間絶縁膜、４２はバリアメタル、４３はタングステン、４４はソース電極、４５はドレイン電極、Ｌ２はｐボディ領域の長さである。
〔実施例３〕
図４は、この発明の第３実施例の半導体装置の要部平断面図で、図１（ａ）の半導体装置に対応するものであり、便宜上ｎウェル領域２、トレンチ３およびｐオフセット領域５のみを記載したものである。
【００２０】
同図（ａ）、同図（ｂ）、同図（ｃ）はいずれも、トレンチ３によりｎウェル領域２が島状に形成されたものである。
同図（ａ）は、トレンチ３の外周の両端にマスクを形成して不純物を導入し拡散することで、角部Ａにｐオフセット領域５を形成しないようにしたものである。
同図（ｂ）は、角部Ａの周囲にマスクを形成し、角部Ａにｐオフセット領域５を形成しないようにしたものである。
同図（ｃ）は、トレンチ３に凸部Ｄを形成し、この凸部Ｄの先端部分にマスクを形成して不純物を導入し、該不純物を拡散して、角部Ａにｐオフセット領域５を形成しないようしたものである。
【００２１】
【発明の効果】
この発明によれば、トレンチの先端部にオフセット領域を形成しないことで、パンチスルーによる耐圧低下を防止できる。
また、トレンチの先端部にオフセット領域を形成しない面積は極めて小さいため、電流駆動力の低下は殆どない。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の構成図で、（ａ）は要部断面図、（ｂ）は（ａ）のトレンチの底部の斜視図
【図２】各領域を形成するためのマスクを重ねて描いた図
【図３】この発明の第２実施例の半導体装置の構成図で、（ａ）は要部断面図、（ｂ）は（ａ）のトレンチの底部の斜視図
【図４】この発明の第２実施例の半導体装置の構成図で、（ａ）、（ｂ）、（ｃ）はいずれもトレンチによりｎウェル領域を島状に形成した図
【図５】従来のトレンチ構造の横型パワーＭＯＳＦＥＴの要部平面図
【図６】図４のＩＩ−ＩＩにおける縦断面図
【図７】別の従来のトレンチ構造の横型パワーＭＯＳＦＥＴであり、（ａ）は要部断面図、（ｂ）は（ａ）のトレンチ底部の斜視図
【符号の説明】
１、３１ｐ基板
２ｎウェル領域
３、３３トレンチ
３ａ、３３ａ底面
４ｎボディ領域
４ａ拡散源（ｎボディ領域）
５ｐオフセット領域
５ａ拡散源（ｐオフセット領域）
６ｐソース領域
７、３７ゲート絶縁膜
８、３８ゲート電極
９ｐオフセット領域
１０ｐドレイン領域
１１、４１層間絶縁膜
１２、４２バリアメタル
１３、４３タングステン
１４、４４ソース電極
１５、４５ドレイン電極
３２ｐウェル領域
３４ｐボディ領域
３４ａ拡散源（ｐボディ領域）
３５ｎオフセット領域
３５ａ拡散源（ｎオフセット領域）
３６ｎソース領域
３９ｎオフセット領域
４０ｎドレイン領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device such as a power MOSFET having a low on-resistance suitable for an integrated circuit for controlling a high withstand voltage and a large current, such as an IC for driving a switching power supply, an IC for driving a vehicle power system, and an IC for driving a flat panel display. The present invention relates to a semiconductor device such as a trench-type lateral power MOSFET (TLPM) having a gate electrode provided in a trench whose surface is dug down.
[0002]
[Prior art]
With the rapid spread of portable devices and the advancement of communication technology, the importance of power ICs with built-in power MOSFETs is increasing. Compared to the combination of a conventional power MOSFET and a control drive circuit, the integration of a lateral power MOSFET into the control circuit is expected to reduce size, reduce power consumption, increase reliability, and reduce costs. The development of high performance lateral MOSFETs based on the CMOS process has been energetically advanced. There has been proposed a trench-type lateral power MOSFET in which a conventional planar-type lateral power MOSFET is improved (for example, see Patent Document 1).
[0003]
FIG. 5 is a plan view of a main part of a conventional lateral power MOSFET having a trench structure. A plurality of trenches 51 are formed in a p ^- substrate 50 in a stripe shape, a gate polysilicon 52 is formed so as to cross these trenches 51, and a gate electrode 53, a comb-shaped source electrode 54 and a comb-shaped Is formed.
Gate polysilicon 52 is electrically connected to gate electrode 53 via contact portion 56. Although not shown in FIG. 1, the source electrode 54 is electrically connected to an n ⁺ diffusion region serving as a source region at the bottom of the trench 51 via a contact portion. Further, the drain electrode 55 is electrically connected to an n ⁺ diffusion serving as a drain region via a contact portion 57.
[0004]
Next, a cross-sectional structure in an active region that starts current as a MOSFET will be described. FIG. 6 is a vertical cross-sectional view taken along the line II of FIG. 5, and shows the configuration in the active region. Gate oxide film 59 is formed with a uniform thickness along the side surface of trench 51. The gate oxide film 59 also covers the bottom of the trench 51. The gate polysilicon 52 as the first conductor is formed from the top to the bottom of the trench 51 along the inside of the gate oxide film 59.
The outer region of the upper half of the trench 51, n ^- the drift region n ^- has a diffusion region 60, the n ^- wherein n ⁺ diffusion region 58 serving as the drain region is provided on the diffusion region 60 . At the bottom of trench 51, an n ⁺ diffusion region 61 serving as a source region and ap ⁻ base region 62 surrounding n ⁺ diffusion region 61 are formed.
[0005]
The n ⁺ diffusion region 61 (source region) is electrically connected to a source electrode 54 via a polysilicon 63 serving as a second conductor provided in the trench 51 and a contact portion 64. This polysilicon 63 is insulated from gate polysilicon 52 by interlayer insulating film 65 in trench 51. This interlayer insulating film 65 also covers the surface of the n ⁻ diffusion region (n ⁻ drift region) and the surface of the n ⁺ diffusion region 58 (drain region), and an interlayer insulating film 66 is further laminated thereon. I have. The contact portion 64 is provided through the interlayer insulating film 66. The contact portion 57 for the drain is provided to penetrate the interlayer insulating film 66 and the interlayer insulating film thereunder. Thus, the conventional lateral power MOSFET 100 having the trench structure is manufactured.
[0006]
7A and 7B show another conventional lateral power MOSFET having a trench structure. FIG. 7A is a cross-sectional view of a main part, and FIG. 7B is a perspective view of the bottom of the trench in FIG. This MOSFET is a p-channel MOSFET.
6 is different from FIG. 6 in that an n-well region 72 (not shown in FIG. 6) is formed on a p-substrate 71 (corresponding to 50 in FIG. 6), and a trench 73 (conductivity of 51 in FIG. 6) is formed in the n-well region 72. An n-body region 74 (corresponding to an inverted conductivity type of 62 in FIG. 6) is formed at the bottom of the trench 73, and an n-body region 74 is formed in the n-body region 74. A p-offset region 75 (not shown in FIG. 6) is formed, a p-source region 76 (corresponding to the conductivity type 61 in FIG. 6) is formed on the surface layer of the p-offset region 74, and an n-well region is formed. A p-channel MOSFET in which a p-offset region 79 (corresponding to the conductivity type of 60 in FIG. 6) and a p-drain region 80 (corresponding to the conductivity type of 58 in FIG. 6) are formed on the surface 72. The point is. A p-channel is formed on the surface of n-body region 74 on the side wall of trench 73. By forming the n body region 74, the extension of the depletion layer is suppressed, and the breakdown voltage can be made higher than in FIG.
[0007]
The p-offset region 75 and the n-body region 74 are formed by ion-implanting a p-type impurity and an n-type impurity into the bottom of the trench 73 and using the implanted ions as diffusion sources 74a and 75a. Therefore, as shown in FIG. 7, the impurity concentration at corner A of n body region 74 and p offset region 75 is lower than linear portion B, and the diffusion depth is smaller than linear portion B. This is because, at the corner A of the trench 73, diffusion proceeds three-dimensionally from one point of the corner into the p substrate 71 and into the n-well region 72.
[0008]
[Patent Document 1]
JP, 2002-280549, A FIG. 1, FIG.
[0009]
[Problems to be solved by the invention]
As a result, the impurity concentration of the n-body region 74 and the p-offset region 75 in FIG. 7 decreases at the corner A of the trench, the length L3 of the n-body region decreases, and further, the cylindrical portion (linear portion B) Since the width of the depletion layer to the n-body region 74 becomes larger in the spherical shell portion (corner portion A), punch-through is more likely to occur in the corner portion A, and the drain-source breakdown voltage decreases.
An object of the present invention is to solve the above-mentioned problems and to provide a semiconductor device capable of preventing punch-through at a corner of a trench and securing a high withstand voltage.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a trench formed on a first main surface of a semiconductor region of a first conductivity type and a second conductivity type formed on a first main surface of the semiconductor substrate in contact with the trench are provided. A first region, a second region of a first conductivity type formed from the bottom surface of the trench to the side wall of the trench by diffusion from the bottom surface of the trench, and A third region of the second conductivity type formed over the trench sidewall, and a control electrode formed on the trench sidewall sandwiched between the first region and the third region via an insulating film. In the semiconductor device having the above structure, the third region is formed only on the bottom surface of the trench at a corner having an inner angle of less than 180 degrees on the bottom surface of the trench.
[0011]
The semiconductor region may be formed on a semiconductor substrate of the second conductivity type.
Forming a trench in the first main surface of the semiconductor region of the first conductivity type; disposing a first diffusion source of the second conductivity type on the surface of the semiconductor region; and diffusing impurities from the first diffusion source. Forming a first region of a second conductivity type in a surface layer of the semiconductor region adjacent to the trench, and disposing a second diffusion source of a first conductivity type on a bottom surface of the trench to form the second region. Diffusing an impurity from a diffusion source to form a second region of the first conductivity type from the bottom surface of the trench to the side wall; and disposing a predetermined distance from a corner having an inner angle of less than 180 degrees at the bottom surface of the trench. A third diffusion source of the second conductivity type is disposed at a location on the bottom of the trench, and an impurity is diffused from the third diffusion source to reach the second region from the bottom of the trench without reaching the corner. Forming a third region of the second conductivity type over the sidewall of the trench; A manufacturing method and a degree.
[0012]
Further, the step of forming the first region and the step of forming the third region may be performed simultaneously.
Further, the third diffusion source is disposed at a location separated by a predetermined distance from one side forming the corner, and the third region diffuses impurities from the third diffusion source to form the one side. A manufacturing method may be adopted in which the trench is formed in the second region from the bottom surface of the trench to the corner in the second region without reaching the side.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
[Example 1]
1A and 1B are configuration diagrams of a semiconductor device according to a first embodiment of the present invention. FIG. 1A is a sectional view of a main part, and FIG. 1B is a perspective view of the bottom of the trench in FIG. . FIG. 2A is a cross-sectional view of an active region of a lateral MOSFET (TLPM / S) of a type in which a source region of a lateral p-channel trench power MOSFET has a bottom surface. FIG. 2B shows only the n-body region 4 and the p-offset region 5 in FIG.
1A, an n-well region 2 is formed on a p-substrate 1, a trench 3 is formed in the n-well region 2, an n-body region 4 is formed at the bottom of the trench 3, and an n-body region 4 is formed. 4, a p-offset region 5 is formed, and a p-offset region 9 is formed in the surface layer of the n-well region 2.
[0014]
A gate oxide film 7 is formed on the inner wall of the trench 3, and a gate electrode 8 is formed on the side wall of the trench 3 via the gate oxide film 7. The trench 3 is filled with an interlayer insulating film 11, an opening is formed in the interlayer insulating film 11, a p source region 6 and a p drain region 10 are formed, and titanium is formed on the p source region 6 and the p drain region 10. / A barrier metal 12 such as titanium nitride (Ti / TiN) is formed, an opening is filled with tungsten 13, the surface is flattened, and an aluminum film is formed thereon to form a source electrode 14 and a drain electrode 15, respectively. Form.
In FIG. 1B, an n-body region 4 formed at the bottom of the trench 3 is formed by ion-implanting an n-type impurity into the entire bottom surface 3a of the trench and thermally diffusing the impurity as a diffusion source 4a. . Therefore, the impurity concentration of the n-body region 4 at the corner A of the striped trench 3 is lower than that of the straight portion B, and the diffusion depth becomes shallower.
[0015]
FIG. 2 is a diagram in which masks are drawn so as to form each region. Reference numeral 21 denotes an opening of the mask for forming the n-well region 2, reference numeral 22 denotes an opening of the mask for forming the trench, and reference numeral 23 denotes a mask for forming the p-offset regions 5 and 9.
First, an n-type impurity is ion-implanted into the opening 21 and thermally diffused to form the n-well region 2. Thereafter, trench 3 is formed in opening 22, and an n-type impurity is ion-implanted into the entire surface of trench bottom 3a using the same mask and thermally diffused to form n-body region 4. After that, a resist is formed so as to fill the trench, the resist is left only on the mask 23, the tip 23 of the stripe-shaped trench 3 is masked by the mask 23, and p-type impurities are ion-implanted on the bottom surface 3 a of the trench 3. Implantation is performed as a diffusion source 5a, and at the same time, ions are implanted into the surface of the n-well region 2 and thermal diffusion is performed using the ion implantation as a diffusion source (not shown) to form p offset regions 5 and 9, respectively. The p-offset regions 5 and 9 may be formed in separate steps.
[0016]
By not forming the p-offset region 5 at the tip C of the trench 3, the length (L1) of the n-body region 4 is increased, the p-source region 6 is at a high potential, and the p-drain region 10 is at the ground potential. When the voltage is applied in such a manner, the punch-through phenomenon in which the depletion layer reaches the p-offset region 5 can be prevented, and the breakdown voltage can be increased (the source / drain breakdown voltage is 30 V or more). Since neither the upper p-offset region 9 nor the lower offset region is formed at the tip C of the trench 3, the depletion layer extending from the upper p-offset region 9 hardly reaches the lower p-offset region 5. In addition, punch-through at the tip C of the trench is prevented, and a high breakdown voltage can be achieved.
[0017]
By not forming the p offset region 5 at the tip C of the trench in this manner, the electric field intensity at this location can be made smaller than at other locations. For this reason, a portion that causes a decrease in the withstand voltage can be set to other than this portion.
Further, since the area where the p-offset region 5 is not formed is extremely smaller than the area of the entire active region, the current driving capability hardly decreases and the on-resistance hardly increases.
Also, when the diffusion source 4a is not formed at the tip C of the trench 3, when the n-body region 4 formed by diffusion is formed to protrude from the tip of the trench 3 as shown in FIG. The effect obtained is as follows. The above-described effect can also be obtained when the diffusion source 5a is arranged except for the outer peripheral portion of the bottom surface 3a of the trench and the p-offset region 5 is formed below the bottom surface 3a of the trench.
[0018]
Note that the same effect can be obtained when the conductivity type of each region including the substrate is reversed and an n-channel MOSFET is used. In addition, a channel may not necessarily be formed at the tip C of the trench 3. This is because the area of the channel forming region at the tip end portion C is extremely small with respect to the entire area of the channel forming region, and the influence on the on-resistance is small.
[Example 2]
3A and 3B are configuration diagrams of a semiconductor device according to a second embodiment of the present invention. FIG. 3A is a sectional view of a main part, and FIG. 3B is a perspective view of the bottom of the trench in FIG. . FIG. 1A is a cross-sectional view of an active region of a lateral MOSFET (TLPM / S) of a type in which a source region of an n-channel trench lateral power MOSFET has a bottom surface. FIG. 2B shows only the p body region 34 and the n offset region 35 in FIG.
[0019]
The difference from FIG. 1 is that the n-well region 2 formed on the p-substrate 31 is replaced with a p-well region 32, the conductivity type of each region is reversed, and the p-channel MOSFET is replaced with an n-channel MOSFET. Also in this case, similarly to the first embodiment, punch-through at the corner portion A is prevented, and a high breakdown voltage can be secured. In the figure, 36 is an n source region, 37 is a gate insulating film, 38 is a gate electrode, 39 is an n offset region, 40 is an n drain region, 41 is an interlayer insulating film, 42 is a barrier metal, 43 is tungsten, 44 Is a source electrode, 45 is a drain electrode, and L2 is the length of the p body region.
[Example 3]
FIG. 4 is a plan sectional view of a main part of a semiconductor device according to a third embodiment of the present invention, which corresponds to the semiconductor device of FIG. 1A. For convenience, an n-well region 2, a trench 3, and a p-offset region 5 are shown. Only one is described.
[0020]
1A, 1B, and 1C, the n-well region 2 is formed in an island shape by the trench 3.
FIG. 2A shows a configuration in which a p-offset region 5 is not formed at the corner A by forming a mask at both ends of the outer periphery of the trench 3 and introducing and diffusing impurities.
In FIG. 2B, a mask is formed around the corner A, and the p offset region 5 is not formed at the corner A.
FIG. 3C shows that a protrusion D is formed in the trench 3, a mask is formed at the tip of the protrusion D, impurities are introduced, the impurity is diffused, and the p-offset region 5 is formed in the corner A. Is not formed.
[0021]
【The invention's effect】
According to the present invention, since the offset region is not formed at the tip of the trench, a decrease in breakdown voltage due to punch-through can be prevented.
Further, since the area where the offset region is not formed at the tip of the trench is extremely small, there is almost no reduction in the current driving force.
[Brief description of the drawings]
1A and 1B are configuration diagrams of a semiconductor device according to a first embodiment of the present invention, in which FIG. 1A is a cross-sectional view of a main part, and FIG. 1B is a perspective view of the bottom of a trench in FIG. FIGS. 3A and 3B are configuration diagrams of a semiconductor device according to a second embodiment of the present invention, in which FIG. 3A is a cross-sectional view of a main part, and FIG. 3B is a sectional view of the bottom of the trench in FIG. FIG. 4 is a structural view of a semiconductor device according to a second embodiment of the present invention, in which (a), (b) and (c) are figures in which an n-well region is formed in an island shape by a trench. FIG. 6 is a plan view of a main part of a conventional lateral power MOSFET having a trench structure. FIG. 6 is a longitudinal sectional view taken along line II-II of FIG. 4. FIG. 7 is another horizontal power MOSFET having a conventional trench structure. Partial sectional view, (b) is a perspective view of the trench bottom of (a).
1, 31 p substrate 2 n well region 3, 33 trench 3a, 33a bottom surface 4 n body region 4a diffusion source (n body region)
5 P offset region 5a Diffusion source (p offset region)
6 p source region 7, 37 gate insulating film 8, 38 gate electrode 9 p offset region 10 p drain region 11, 41 interlayer insulating film 12, 42 barrier metal 13, 43 tungsten 14, 44 source electrode 15, 45 drain electrode 32 p Well region 34 P body region 34a Diffusion source (p body region)
35 n offset region 35a Diffusion source (n offset region)
36 n source region 39 n offset region 40 n drain region

Claims

A trench formed on a first main surface of a semiconductor region of a first conductivity type; a first region of a second conductivity type formed on a first main surface of the semiconductor substrate in contact with the trench; and a bottom surface of the trench A second region of the first conductivity type formed from the bottom of the trench to the side wall of the trench by diffusion from
A third region of a second conductivity type formed from the bottom surface of the trench to the side wall of the trench by diffusion in the second region;
A semiconductor device having a control electrode formed on a side wall of the trench interposed between the first region and the third region via an insulating film,
The semiconductor device according to claim 1, wherein the third region is formed only on the bottom of the trench at a corner having an inner angle of less than 180 degrees on the bottom of the trench.

The semiconductor device according to claim 1, wherein the semiconductor region is formed on a semiconductor substrate of a second conductivity type.

Forming a trench in the first main surface of the semiconductor region of the first conductivity type;
A first diffusion source of a second conductivity type is disposed on a surface of the semiconductor region, and an impurity is diffused from the first diffusion source to form a first diffusion source of a second conductivity type on a surface layer of the semiconductor region adjacent to the trench. Forming a region;
Disposing a second diffusion source of a first conductivity type on the bottom surface of the trench and diffusing impurities from the second diffusion source to form a second region of the first conductivity type from the bottom surface of the trench to a side wall; When,
A third diffusion source of the second conductivity type is disposed on the bottom surface of the trench at a predetermined distance from a corner having an inner angle of less than 180 degrees on the bottom surface of the trench, and an impurity is diffused from the third diffusion source. Forming a third region of the second conductivity type from the bottom surface of the trench to the side wall of the trench in the second region without reaching the corner. Production method.

4. The method according to claim 3, wherein the step of forming the first region and the step of forming the third region are performed simultaneously.

The third diffusion source is disposed at a position separated by a predetermined distance from one side forming the corner, and the third region diffuses an impurity from the third diffusion source, and 4. The method according to claim 3, wherein the trench is formed in the second region from the bottom surface of the trench to the other side of the trench forming the corner portion without reaching the trench. 5. .