【０００１】
【発明の属する技術分野】
本発明は、コンピュータ装置及びその応用装置において、メモリに格納した表示データを表示するシステムに関する。
【０００２】
【従来の技術】
複数存在する表示データを同時表示するシステムが存在する。例えば、特開平６−１４９５２７号公報では、マルチウィンドウシステムを用いて、複数のフレームメモリに存在する表示データを同時に表示する方式を示している。また、特開平１０−２０７４４６号公報では、マルチウィンドウシステムを実現する際に必要となる表示データ格納用メモリ空間を削減し、表示のためのメモリアクセス回数を抑制する装置が示されている。
【０００３】
【特許文献１】
特開平６−１４９５２７号公報
【特許文献２】
特開平１０−２０７４４６号公報
【０００４】
【発明が解決しようとする課題】
メモリのデータ転送速度が高速になり、記憶容量も増大した結果、一組のメモリ内部に同時表示が必要となる表示データを格納する複数のフレームメモリ領域を割り当て可能となった。また、フレームメモリに格納する表示データの生成等を行うプロセッサが実行するプログラムや、前記プロセッサが必要とするデータを格納するメモリと、前記フレームメモリ領域を割り当てたメモリを共用することも可能となった。
【０００５】
フレームメモリやプロセッサの主記憶装置に使用されるメモリには、高集積化が可能な半導体メモリであるＤＲＡＭ、特にシンクロナスＤＲＡＭ（以下ＳＤＲＡＭ）が利用されている。しかし、ＤＲＡＭではアドレスにロウアドレスとカラムアドレスを指定する必要があり、ロウアドレスが変化しない場合にはデータを連続的に転送可能であるが、ロウアドレスが変化する場合には、プリチャージ及びロウアドレスの再設定が必要となり、データ転送が一時中断する問題がある。特に、クロックの立ち上がりと立下りの両方に同期してデータ転送を行うＳＤＲＡＭであるＤＤＲ−ＳＤＲＡＭでは、この一時中断のオーバーヘッドが大きい。
【０００６】
通常のシステムでは、連続するアドレスのデータ転送を高速に行う必要があるので、アドレスの上位ビットをロウアドレス、下位ビットをカラムアドレスに割り当てる。しかし、複数のフレームメモリ領域を一組のメモリ内部に割り当て、複数のフレームメモリ領域に存在する表示データを合成する為には、複数のフレームメモリ領域をアクセスする必要がある。通常、一個のフレームメモリ領域は同一ロウアドレスに収まるほど小さくはなく、この結果、ロウアドレスの頻繁な切り替えが必要となり、メモリのデータ転送の一時中断が多発することになる。
【０００７】
メモリのデータ転送速度が高速になっても、データ転送の一時中断が多発すると、実効データ転送速度が低下し、当該メモリにフレームメモリ領域を割り当てた場合には、表示に必要なデータ転送速度にメモリからのデータ転送速度が追いつかず表示が乱れる可能性がある。また、プロセッサのプログラムやデータとフレームメモリを共用している場合には、プロセッサの動作速度が低下する。このような問題を回避するには、表示の際に参照が必要となるフレームメモリ領域ごとにある程度大きなバッファメモリを用意し、フレームメモリ領域からバッファメモリへ連続したデータ転送を行う方法がある。しかし、この方法では、最低でも数百バイト程度のバッファメモリが表示の際に同時に参照が必要となるフレームメモリ領域の数だけ必要となり、表示制御システムを集積回路にする際、面積の増大を招く問題がある。
【０００８】
別の問題回避方法として、特開平１０−２０７４４６号公報に示された方法を用いて、メモリアクセス回数を抑制することも考えられるが、デジタル放送の５プレーンモデルのように、原則として個々のフレームメモリに格納した表示データが表示装置の画面全体の表示に対応し、かつ個々のフレームメモリに格納されている表示データ間でアルファブレンド（半透明合成）を行う場合には、あまり効果を期待できない。
【０００９】
そこで、ＤＲＡＭ、特にＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭ上に複数のフレームメモリ領域を用意し、表示時に複数のフレームメモリから表示データを読み出し合成する表示制御システムにおいて、前記フレームメモリ領域からデータを読み出す際に必要なバッファメモリの容量を抑えながら、プリチャージ及びロウアドレス転送によるデータ転送の中断を抑制し、効率よくフレームメモリ領域からデータ転送を行うシステムを提供するのが、この発明が解決しようとする課題である。
【００１０】
【課題を解決するための手段】
表示に際して表示データを複数のフレームメモリ領域から読み出す際に、一定の順序に従って必要な表示データを持つフレームメモリ領域にアクセスする。この際に、数から数十バイト程度の単位で次のフレームメモリ領域のアクセスを行う。また、フレームメモリ領域ごとに単位時間当たりに必要なデータ量が異なる場合には、その比率と同じ比率で各フレームメモリ領域からデータを読み出す。
【００１１】
フレームメモリ領域へアクセスする際には、上記に示した順序でアクセスを行った場合に、殆どの場合において同一のロウアドレスに対するアクセスになるようにアドレス変換を行う。また、このようなアドレス変換を行う為に、アドレス変換時には、それぞれのフレームメモリ領域から単位時間当たりに読み出すデータ量の比率情報を参照して、異なるアドレス変換を行う。
【００１２】
【発明の実施の形態】
図１を用いて、本発明の実施の形態を説明する。システムバス１０１には、演算処理を行い表示データの作成等が可能なプロセッサ１１０、システムバス１０１に接続してある機能ブロックに対して大量のデータ転送を効率的に行うことが可能なダイレクトメモリアクセス制御装置１２０、外部機器との接続に使用する各種Ｉ／Ｏ１３０、表示装置へ出力する信号を生成する表示制御装置３００、メモリ５００の接続に必要となるメモリアクセス制御装置２００が接続してある。メモリ５００はＤＤＲ−ＳＤＲＡＭであるが、ＳＤＲＡＭ等他のＤＲＡＭの場合も考えられる。表示専用バス１０２は、システムバス１０１に負担をかけずに表示に必要となる大量のデータをメモリ５００から表示制御装置３００に転送するためのバスであり、メモリアクセス制御装置２００と表示制御装置３００を直結している。メモリアクセス制御装置２００内部には、表示データの読み出しをメモリ５００から効率的に行えるよう、アドレス変換器２１０が存在する。表示制御装置３００には２系統の表示信号を出力可能であり、表示装置Ａ４０１と表示装置Ｂ４０２が接続してある。但し、表示制御装置３００の出力は１系統の場合もあり、３系統以上の場合もありうる。
【００１３】
メモリ５００には、プロセッサ１１０が必要とするプログラムやデータ、ダイレクトメモリアクセス制御装置１２０の制御パラメータ、及び表示内容に対応する表示データを格納する。
【００１４】
図２を用いて表示制御装置３００の内部構成を説明する。表示タイミング及び表示モード制御装置３１０は表示制御装置３００の全体の制御を行う。表示タイミング及び表示モード制御装置３１０はシステムバス１０１に接続してあり、プロセッサ１１０からの制御で、表示制御装置３００の動作モードを変更可能である。
【００１５】
ＦＩＦＯ−Ａ（３２１、３２２、３２４、３２５、３２６）はシステムバス１０１または表示専用バス１０２から入力される表示データを一時的に蓄える。使用する入力は、表示タイミング及び表示モード制御装置３１０からの制御信号により選択可能である。入力としてシステムバス１０１を選択したＦＩＦＯ−Ａ（３２１、３２２、３２４、３２５、３２６）へは、ダイレクトメモリアクセス制御装置１２０を使用して、メモリ５００に存在する表示データを転送する。入力として表示専用バス１０２を選択したＦＩＦＯ−Ａ（３２１、３２２、３２４、３２５、３２６）へは、メモリアクセス制御装置２００がメモリ５００に存在する表示データの転送を行う。
【００１６】
ＦＩＦＯ−Ｂ３２３はシステムバス１０１から入力されるデータを一時的に蓄える。ＦＩＦＯ−Ｂ３２３へは、ダイレクトメモリアクセス制御装置１２０を使用して、メモリ５００に存在する表示データを転送する。ＦＩＦＯ−Ｂ３２３はＦＩＦＯ−Ａ（３２１、３２２）に入力される２種類の表示データの選択に使用するビットマップイメージの一時的な蓄積に使用し、ＦＩＦＯ−Ａ（３２１、３２２、３２４、３２５、３２６）の取り扱うデータ量に比べて少量のデータを取り扱うため、表示専用バス１０２へは接続していない。
【００１７】
フォーマッタＡ（３３１、３３２）は表示データ１ピクセルに対応する単位でＦＩＦＯ−Ａ（３２１、３２２）からデータを取り出し、データの割り当てを行うことで、ＹＣｂＣｒやＲＧＢ等のコンポーネント信号に対応するデータを作成する。フォーマッタＡ（３３１、３３２）から出力するＲＧＢまたはＹＣｂＣｒの各コンポーネントは８ビットのデータであり、合計２４ビットである。このデータ割り当て処理により、１ピクセルあたり８ビットのデータを取り込み、すべてのコンポーネント成分に同じ値を設定することや、３２ビットのデータを取り込み、コンポーネント成分ごとに独立した値を設定することが可能である。また、連続する２ピクセルで同じデータを使用し、出力することで横方向の表示解像度を半分にして、表示データのデータ量を半分にすることも可能である。さらに、ＹＣｂＣｒフォーマットのデータが入力された場合、色信号であるＣｂ及びＣｒ信号だけ横方向の解像度を半分にすることで、表示データのデータ量を抑制することや、入力側データの各コンポーネント成分を５ビットまたは６ビットのデータとして取り扱い、階調変換を行うことでデータ量を抑制することも可能である。
【００１８】
フォーマッタＢ３３３は１ピクセルあたり１ビットのデータをＦＩＦＯ−Ｂ３２３より取り出し、画像選択器３４１に送出する。画像選択器３４１はフォーマッタＢ３３３から来た値が０か１かによって、フォーマッタＡ３３１またはフォーマッタＡ３３２からのデータを選択し、色変換器Ａ３５１へ送る。
【００１９】
色変換器Ａ３５１には２種類の色変換機能がある。第１の機能はＲＧＢからＹＣｂＣｒまたはＹＣｂＣｒからＲＧＢへの色空間変換機能であり、積和演算により実現している。第２の機能はルックアップテーブルによる色変換であり、コンポーネント毎に変換テーブルを参照して、色変換を行う。変換テーブルは、１コンポーネントにつき、８ビット幅、２５６エントリのメモリで構成する。第１の機能と第２の機能の処理順は任意で、その順序は表示タイミング及び表示モード制御装置３１０からの制御信号により選択される。また、それぞれの機能を使用しないことも選択可能である。
【００２０】
フォーマッタＣ（３３４、３３５、３３６）はフォーマッタＡ（３３１、３３２）と殆ど同じ機能を持つが、ＹＣｂＣｒまたはＲＧＢコンポーネント成分に加え、半透明合成時に必要な透明度を指定するα値を取り扱うことが可能である。α値も他のコンポーネントと同じ８ビットのデータである。α値はＦＩＦＯ−Ａ（３２４、３２５、３２６）から取り込むことも可能であるし、一定の値とすることも可能である。また、ＦＩＦＯ−Ａ（３２４、３２５、３２６）より取り出した８ビットの入力データをすべてのコンポーネント成分に割り当てる場合、すなわちすべてのコンポーネント成分で同じ値を使用する際には、α値にも同じ値を割り当てることが可能である。
【００２１】
色変換器Ｂ（３５４、３５５、３５６）はルックアップテーブルによる色変換器であり、コンポーネント毎に変換テーブルを参照して、色変換を行う。変換テーブルは、１コンポーネントにつき、８ビット幅、２５６エントリのメモリで構成する。色変換器Ｂ（３５４、３５５、３５６）はα値についても変換テーブルを持つ。
【００２２】
色変換器Ａ３５１の出力と色変換器Ｂ３５４の出力は、色変換器Ｂ３５４から出力されるα値が使用され、αブレンド演算器３６４で半透明合成される。この出力と色変換器Ｂ３５５の出力とは、色変換器Ｂ３５５から出力されるα値が使用され、αブレンド演算器３６５で半透明合成される。さらに、この出力と色変換器Ｂ３５６の出力とは、色変換器Ｂ３５６から出力されるα値が使用され、αブレンド演算器３６６で半透明合成される。αブレンド演算器（３６４、３６５、３６６）は、ＹＣｂＣｒまたはＲＧＢのコンポーネント毎に、α値に応じた比で半透明合成を行う。
【００２３】
αブレンド演算器３６６の出力は、同期信号挿入器３７１で表示に必要な同期信号が加えられ、映像信号Ａとして出力される。
【００２４】
αブレンド演算器３６５の出力は、色変換器Ｃ３５９にも送られる。色変換器Ｃ３５９は色変換器Ａの第１の機能と同じ機能を持ち、ＲＧＢからＹＣｂＣｒまたはＹＣｂＣｒからＲＧＢへの色空間変換を行うことが可能である。また、表示タイミング及び表示モード制御装置３１０からの制御信号により、色空間変換を行わないことも選択可能である。色変換器３５９により、映像出力Ａと映像出力Ｂで異なる色空間の信号を出力することが可能である。
【００２５】
色変換器Ｃ３５９の出力は、同期信号挿入器３７２で表示に必要な同期信号が加えられ、映像信号Ｂとして出力される。
【００２６】
同期信号挿入器３７１と同期信号挿入器３７２は同期しており、映像出力Ａと映像出力Ｂからはピクセル値の出力間隔、水平同期及び垂直同期が一致した信号が出力される。
【００２７】
αブレンド演算器（３６４、３６５、３６６）は、表示タイミング及び表示モード制御装置３１０からの制御信号により、それぞれ独立して、半透明合成を行わずに、入力信号の一方を選択して出力することも可能である。この機能により、αブレンド演算器３６６で色変換器Ｂ３５６からの信号のみを出力することで、映像出力Ａと映像出力Ｂで異なる表示内容を出力することが可能である。
【００２８】
図３を用いてメモリアクセス制御装置２００の内部構成を説明する。システムバス１０１から入力されるメモリアクセス要求は、システムバスインタフェース２２０を介してメモリアクセス要求ＦＩＦＯ２４０に一時的に蓄えられる。また、メモリアクセス要求がメモリライトである場合には、メモリへ書き込むデータは書き込みデータＦＩＦＯ２７０に一時蓄えられる。メモリアクセス要求ＦＩＦＯ２４０には、アクセス対象のアドレス情報及びリードまたはライト要求の種別、アクセスするデータのバイト数、さらにメモリリードの場合にはアクセス要求識別ＩＤが格納される。アクセス要求識別ＩＤはメモリからデータの読み出し完了後に、要求元に対してデータを戻す際の戻し先の識別に用いる。メモリアクセス要求ＦＩＦＯ２４０に余裕がない状態でメモリアクセス要求がきた場合、システムバスインタフェース２２０はメモリアクセス要求ＦＩＦＯ２４０に余裕ができるまでシステムバス１０１をストールする。メモリアクセス要求がメモリライトの際に書き込みデータＦＩＦＯ２７０に余裕がない状態の場合、またはメモリアクセス要求がメモリリードの際に読み出しデータＦＩＦＯ２７５に余裕がない状態の場合にも、同様に余裕ができるまでシステムバス１０１をストールする。
【００２９】
メモリアクセス要求ＦＩＦＯ２４０に一時的に蓄えられた要求は、調停装置２６０により表示データアドレス発生器２５０が発生したアドレスと調停され、アドレス変換器２１０に送られる。アドレス変換器２１０による変換前アドレスを変換前メモリアドレス２２０１、変換後アドレスを変換後メモリアドレス２２５１とする。アドレス変換器２１０では、変換前メモリアドレス２２０１に応じて異なる変換を行う。
【００３０】
表示データアドレス発生器２５０は、表示専用バス１０２経由で表示制御装置３００に送る表示データの格納されているアドレスを発生する。アドレスを発生する際には、そのアドレスから読み出した表示データの表示制御装置３００内での行き先が識別可能なようにアクセス要求識別ＩＤも発生する。
【００３１】
表示データの格納アドレスや表示データをメモリ５００から読み出す順序は、プロセッサ１１０よりシステムバス１０１経由で表示データアドレス発生器２５０に設定する。
【００３２】
調停装置２６０は、表示専用バスインタフェース１０２を利用したデータ転送機能が使用されており、表示専用データバッファ２８０に一度にメモリ５００から読み出すデータ量以上の空きがある場合には、原則として表示データの読み出しを優先し、表示データアドレス発生器２５０の発生したアドレスを選択する。但し、一定期間以上表示データアドレス発生器２５０の発生したアドレスを選択した状態が継続し、メモリアクセス要求ＦＩＦＯ２４０にメモリアクセス要求が存在する場合には、システムバス１０１が完全に停止するのを防止するため、メモリアクセス要求ＦＩＦＯ２４０からのアドレスを選択する。表示専用データバッファ２８０に一度にメモリ５００から読み出すデータ量は、バイト単位で２のべき乗とする。このデータ量は、メモリ５００とメモリアクセス制御装置２００が６４ビットデータバスで接続してある場合、２５６バイト程度とするが、それ以外のこともありえる。
【００３３】
アドレス変換器２１０で生成された変換後メモリアドレス２２５１はアクセス要求識別ＩＤと共にメモリアクセスタイミング発生器２９０へ送られる。そして、メモリアクセスタイミング発生器２９０により、メモリ５００のアクセスに必要な制御信号が生成される。
【００３４】
メモリアクセスタイミング発生器２９０は、変換後メモリアドレス２２５１からロウアドレス２２６３、カラムアドレス２２６２、バンクアドレス２２６４、バイト選択信号、メモリ５００を構成するメモリチップを選択するチップ選択信号を生成し、同時にメモリ５００を制御するコントロール信号を生成する。この際、メモリ５００にアクセスするデータ量に応じて、複数回のアクセスに相当する制御信号を発生する場合もある。また、適当な間隔でメモリ５００が必要とするリフレッシュコマンドも生成する。
【００３５】
メモリライトの際には、メモリアクセスタイミング発生器２９０に同期して、書き込みデータＦＩＦＯ２７０から書き込みデータがメモリ５００へ出力される。
【００３６】
メモリリードの際には、メモリ５００から読み出しデータが出力されるタイミングでメモリアクセスタイミング発生器２９０が読み出しデータＦＩＦＯ２７５または表示専用読み出しデータバッファ２８０に指示を出し、データを取り込む。読み出しデータＦＩＦＯ２７５と表示専用読み出しデータバッファ２８０のどちらにデータを取り込むかは、アクセス要求識別ＩＤにより判断する。また、読み出しデータＦＩＦＯ２７５または表示専用読み出しデータバッファ２８０がメモリ５００からデータを取り込む際には、同時に対応するアクセス要求識別ＩＤをメモリアクセスタイミング発生器２９０から取り込む。
【００３７】
図１０に、変換後メモリアドレス２２５１とロウアドレス２２６３、カラムアドレス２２６２、バンクアドレス２２６４、バイト選択２２６１ビット、チップ選択２２６５ビットの関係の例を示す。図１０に示した例では、メモリ５００とメモリアクセス制御装置２００が６４ビットデータバスで接続されており、メモリ５００はＤＤＲ−ＳＤＲＡＭであり、メモリ５００を構成するメモリチップ１個あたり、記憶容量が１２８Ｍビット、データバス幅が１６ビット、バンクアドレス幅２ビット、ロウアドレス幅１２ビット、カラムアドレス幅９ビットであることを想定している。実際にメモリ５００へ送るバイト選択信号はバイト選択２２６１ビット及びメモリアクセス対象とするバイト幅により生成する。メモリ５００へ送るチップ選択信号はチップ選択２２６５ビットをデコードして生成する。アクセスするデータ量が多く、メモリ５００へ複数回のアクセスが必要な場合、バンクアドレス２２６４、ロウアドレス２２６３、カラムアドレス２２６２は必要に応じて１回のアクセス毎に更新する。
【００３８】
読み出しデータＦＩＦＯ２７５に格納されたデータは、システムバスインタフェース２２０を介してシステムバス１０１経由で、アクセス要求識別ＩＤを元に順次アクセス要求元へと送出される。
【００３９】
表示専用読み出しデータバッファ２８０に格納されたデータは、表示専用バスインタフェース２３０を介して表示専用バス１０２経由で表示制御装置３００へ順次送出される。表示制御装置３００内の送り先はアクセス要求識別ＩＤを用いて決定する。
【００４０】
図４を用いてメモリアクセス制御装置２００内の表示データアドレス発生器２５０の構成を説明する。表示プレーン１アドレスカウンタ２５１は表示制御装置３００内のＦＩＦＯ−Ａ３２１へ送る表示データの読み出しアドレスを保持する。表示プレーン２アドレスカウンタ２５２は表示制御装置３００内のＦＩＦＯ−Ａ３２２へ送る表示データの読み出しアドレスを保持する。表示プレーン３アドレスカウンタ２５３は表示制御装置３００内のＦＩＦＯ−Ａ３２４へ送る表示データの読み出しアドレスを保持する。表示プレーン４アドレスカウンタ２５４は表示制御装置３００内のＦＩＦＯ−Ａ３２５へ送る表示データの読み出しアドレスを保持する。表示プレーン５アドレスカウンタ２５５は表示制御装置３００内のＦＩＦＯ−Ａ３２６へ送る表示データの読み出しアドレスを保持する。それぞれのアドレスカウンタには、システムバス１０１からデータの開始アドレスとデータサイズを設定でき、データサイズ分のアドレスを発生した後に、開始アドレスに戻ることで、その範囲のアドレスを繰り返し発生する。アドレスカウンタの増分は、メモリ５００との間のデータバス幅やメモリ５００の種類、さらにメモリ５００とのバースト転送単位に依存し調整する必要があるが、ＤＤＲ−ＳＤＲＡＭに６４ビットデータバスで接続し、バースト転送単位を２として取り扱う場合、１６バイト分とする。但し、１６バイト以外の増分であることも考えられる。データサイズを指定する際には、ある任意のサイズの１倍、２倍、４倍または８倍いずれかのサイズとなるよう全てのアドレスカウンタに指定する必要がある。通常、表示においては１ピクセルあたり必要なデータ量は表示モードにより変化するが、そのデータ量の比はある値の１倍、２倍、４倍または８倍となることが多い。したがって、画面全体について重ね合わせを行う場合、このサイズの条件を満たすことは可能である。表示制御装置がインタレース（飛び越し走査）画像を取り扱う場合、アドレスカウンタのアドレス発生パタンを走査順序にあわせて変更する必要がある。
【００４１】
アドレスカウンタ選択器２５７はアクセス順序指定レジスタ２５８で指定される順序に従って、表示プレーン１アドレスカウンタ２５１、表示プレーン２アドレスカウンタ２５２、表示プレーン３アドレスカウンタ２５３、表示プレーン４アドレスカウンタ２５４または表示プレーン５アドレスカウンタ２５５のいずれかのアドレスを選択し調停装置２６０へ送る。
【００４２】
アクセス順序指定レジスタ２５８にはシステムバス１０１経由でアクセス順序のリストを設定しておく。この際、短い周期で必要となるデータ量の比率と同じ割合でアドレスカウンタを選択するようなリストにする。また、なるべく選択するアドレスカウンタを分散するようにする。
【００４３】
図５を用いてメモリアクセス制御装置２００内のアドレス変換器２１０の構成を説明する。但し、ビットの割り当てはメモリ５００の構成により異なり、図５はその一例を示している。
【００４４】
領域判定器２１１は変換前メモリアドレス２２０１のビット２０から２７を参照し、ある一定の範囲に入っているか検出する。検出結果はアドレス選択器２１４に伝えられ、アドレス選択器２１４は検出結果に応じて、変換前メモリアドレス２２０１のビット４からビット２４をそのまま選択するかローテート演算器２１３の出力を選択する。アドレス変換自体はローテート演算器２１３で行われる。
【００４５】
変換方式判定器２１２は変換前メモリアドレス２２０１のビット２０から２４を用い、アドレス変換方法を決定する。アドレス変換方法の決定に用いる変換前メモリアドレス２２０１のビット２０からビット２４をフレームＩＤとする。この結果を用いてローテート演算器２１３はアドレス変換を行う。
【００４６】
したがって、アドレス変換器２１０は変換前メモリアドレス２２０１によって異なるアドレス変換を行ったり、あるいはアドレス変換を行わなかったりすることが可能である。
【００４７】
図６、図７、図８、図９はアドレス変換器２１０が図５に示すビット割り当てを用いる際のアドレス変換方法を示している。どのアドレス変換方法を利用するかは、該当するアドレスに格納する表示データのサイズ、すなわちフレームバッファのサイズにより決定する。本発明の実施の形態では表示する画像の表示サイズはすべての表示プレーンで同じとなるので、フレームバッファのサイズは１ピクセル当たりのデータ量に比例する。このデータ量の比を、１：２：４：８とした際、図６は１に相当するサイズの表示データを格納する領域に用いるアドレス変換、図７は２に相当するサイズの表示データを格納する領域に用いるアドレス変換、図８は４に相当するサイズの表示データを格納する領域に用いるアドレス変換、図９は８に相当するサイズの表示データを格納する領域に用いるアドレス変換を示している。
【００４８】
図６に示すアドレス変換では変換前メモリアドレス２２０１のビット４からビット２４までを５ビット左ローテートすることで変換後メモリアドレス２２５１を得る。図７に示すアドレス変換では変換前メモリアドレス２２０１のビット５からビット２４までを４ビット左ローテートすることで変換後メモリアドレス２２５１を得る。図８に示すアドレス変換では変換前メモリアドレス２２０１のビット６からビット２４までを３ビット左ローテートすることで変換後メモリアドレス２２５１を得る。図９に示すアドレス変換では変換前メモリアドレス２２０１のビット７からビット２４までを２ビット左ローテートすることで変換後メモリアドレス２２５１を得る。すなわち、ローテートするビット範囲とローテート量を同時に変更する。
【００４９】
図１１及び図１２を用い、表示データを格納するメモリ領域、すなわちフレームバッファの割り当て状態の例を示す。図１１では変換前メモリアドレス２２０１のアドレス空間におけるメモリ領域割り当て例を示しており、図１２では図１１に示す例に対応する変換後メモリアドレス２２５１のアドレス空間におけるメモリ領域割り当て状態を示す。
【００５０】
図１１に示す例では、変換前メモリアドレス２２０１のビット２７及び２６が０、ビット２５が１の際に、アドレス変換器２１０がアドレス変換を行っている。また、フレームＩＤ０（８００）及びフレームＩＤ１（８０１）の領域では、図６に示すアドレス変換を選択、フレームＩＤ２（８０２）、フレームＩＤ３（８０３）、フレームＩＤ１６（８１６）、及びフレームＩＤ１７（８１７）の領域では図７に示すアドレス変換を選択、フレームＩＤ４（８０４）からフレームＩＤ７（８０７）までの領域では図８に示すアドレス変換を選択、フレームＩＤ８（８０８）からフレームＩＤ１５（８１５）までの領域は図９に示すアドレス変換を選択したことを想定している。
【００５１】
図１１に示すように、１個以上の連続するフレームＩＤ単位の領域を組にしてフレームグループとする。図６に示すアドレス変換を行った領域は１個のフレームＩＤ単位領域で、図７に示すアドレス変換を行った領域では２個のフレームＩＤ単位領域で、図８に示すアドレス変換を行った領域では４個のフレームＩＤ単位領域で、図９に示すアドレス変換を行った領域では８個のフレームＩＤ単位領域でフレームグループを構成する。フレームグループの最初の領域に対応するフレームＩＤは必ずフレームグループを構成するフレームＩＤ単位領域の個数の倍数である必要がある。
【００５２】
表示データを格納する領域、すなわちフレームバッファはフレームグループを単位とする。例えば、表示プレーン１、表示プレーン２、表示プレーン３、表示プレーン４、表示プレーン５の表示データ量の比率が１：４：２：２：８である場合、表示プレーン１にはフレームグループ０（９００）、表示プレーン２にはフレームグループ３（９３０）、表示プレーン３にはフレームグループ２（９２０）、表示プレーン４にはフレームグループ５（９５０）、表示プレーン５にはフレームグループ４（９４０）を割り当てる。
【００５３】
図１１に示したフレームグループは、アドレス変換により図１２に示すように変換後メモリアドレス２２５１空間において細かく断片化される。フレームグループ０（９００）及びフレームグループ１（９１０）は１６バイト単位に、フレームグループ２（９２０）及びフレームグループ５（９５０）は３２バイト単位に、フレームグループ３（９３０）は６４バイト単位に、フレームグループ４（９４０）は１２８バイト単位に断片化される。この結果、表示において同じタイミングで必要となるデータが、メモリ５００内部の１個のロウアドレス２２６３で指定される領域に集まる。
【００５４】
表示において同じタイミングで必要となるデータの読み出し順序は、すでに説明した表示データアドレス発生器２５０により制御される。したがって、表示に必要となる表示プレーン全ての表示データを一括して表示専用読み出しデータバッファ２８０で管理することで、表示専用読み出しデータバッファ２８０の容量を有効に活用して、メモリ５００に連続的にアクセスを発行できる。この際、表示専用読み出しデータバッファ２８０の容量を抑えるためには、複数の表示プレーンに対応するデータをなるべく細かい単位で、必要となるデータ量の比率に従い、偏りなくメモリ５００から読み出す必要がある。このような読み出し方法を行っても、すでに説明したアドレス変換機能を用いることで、ロウアドレス２２６３の変化を抑えられるので、メモリ５００アクセス時にロウアドレス２２６３を指定する頻度を抑制でき、メモリ５００に効率よくアクセス可能である。
【００５５】
【発明の効果】
以上説明したように、本発明により複数の表示プレーンの表示データを参照、合成して表示を行う表示システムで、メモリにＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭ等のロウアドレスとカラムアドレスの指定が別々に必要なメモリを使用した場合において、メモリから読み出した表示データを一時蓄えるバッファの容量を抑制しながら、メモリに効率的にアクセスすることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るブロック図である。
【図２】表示制御装置の内部構成を示すブロック図である。
【図３】メモリアクセス制御装置の内部構成を示すブロック図である。
【図４】メモリアクセス制御装置内の表示データアドレス発生器の内部構成を示すブロック図である。
【図５】メモリアクセス制御装置内のアドレス変換器の構成を示すブロック図である。
【図６】メモリアクセス制御装置内のアドレス変換器の第１のアドレス変換方法を示す図である。
【図７】メモリアクセス制御装置内のアドレス変換器の第２のアドレス変換方法を示す図である。
【図８】メモリアクセス制御装置内のアドレス変換器の第３のアドレス変換方法を示す図である。
【図９】メモリアクセス制御装置内のアドレス変換器の第４のアドレス変換方法を示す図である。
【図１０】変換後メモリアドレスとメモリアクセス時に必要となるアドレスの関係の例を示す図である。
【図１１】変換前メモリアドレスによるアドレス空間においてフレームメモリ領域の割り当て例を示す図である。
【図１２】図１１に示したフレームメモリ領域の割り当て例に対応する、変換後メモリアドレスによるアドレス空間におけるフレームメモリ領域の割り当て状態を示す図である。
【符号の説明】
１０１…システムバス、１０２…表示専用バス、１１０…プロセッサ、１２０…ダイレクトメモリアクセス制御装置、１３０…各種Ｉ／Ｏ、２００…メモリアクセス制御装置、２１０…アドレス変換器、２１１…領域判定器、２１２…変換方式判定器、２１３…ローテート演算器、２１４…アドレス選択器、２２０…システムバスインタフェース、２３０…表示専用バスインタフェース、２４０…メモリアクセス要求ＦＩＦＯ、２５０…表示データアドレス発生器、２５１…表示プレーン１アドレスカウンタ、２５２…表示プレーン２アドレスカウンタ、２５３…表示プレーン３アドレスカウンタ、２５４…表示プレーン４アドレスカウンタ、２５５…表示プレーン５アドレスカウンタ、２５７…アドレスカウンタ選択器、２５８…アクセス順序指定レジスタ、２６０…調停装置、２７０…書き込みデータＦＩＦＯ、２７５…読み出しデータＦＩＦＯ、２８０…表示専用読み出しデータバッファ、２９０…メモリアクセスタイミング発生器、３００…表示制御装置、３１０…表示タイミング及び表示モード制御装置、３２１、３２２、３２４、３２５、３２６…ＦＩＦＯ−Ａ、３２３…ＦＩＦＯ−Ｂ、３３１、３３２…フォーマッタＡ、３３３…フォーマッタＢ、３３４、３３５、３３６…フォーマッタＣ、３４１…画像選択器、３５１…色変換器Ａ、３５４、３５５、３５６…色変換器Ｂ、３５９…色変換器Ｃ、３６４、３６５、３６６…αブレンド演算器、３７１、３７２…同期信号挿入器、４０１…表示装置Ａ、４０２…表示装置Ｂ、５００…メモリ、８００…フレームＩＤ０に対応するメモリ領域、８０１…フレームＩＤ１に対応するメモリ領域、８０２…フレームＩＤ２に対応するメモリ領域、８０３…フレームＩＤ３に対応するメモリ領域、８０４…フレームＩＤ４に対応するメモリ領域、８０５…フレームＩＤ５に対応するメモリ領域、８０６…フレームＩＤ６に対応するメモリ領域、８０７…フレームＩＤ７に対応するメモリ領域、８０８…フレームＩＤ８に対応するメモリ領域、８０９…フレームＩＤ９に対応するメモリ領域、８１０…フレームＩＤ１０に対応するメモリ領域、８１１…フレームＩＤ１１に対応するメモリ領域、８１２…フレームＩＤ１２に対応するメモリ領域、８１３…フレームＩＤ１３に対応するメモリ領域、８１４…フレームＩＤ１４に対応するメモリ領域、８１５…フレームＩＤ１５に対応するメモリ領域、８１６…フレームＩＤ１６に対応するメモリ領域、８１７…フレームＩＤ１７に対応するメモリ領域、９００…フレームグループ０に対応するメモリ領域、９０１…フレームグループ０に対応するメモリ領域の第１の断片領域、９０２…フレームグループ０に対応するメモリ領域の第２の断片領域、９１０…フレームグループ１に対応するメモリ領域、９１１…フレームグループ１に対応するメモリ領域の第１の断片領域、９１２…フレームグループ１に対応するメモリ領域の第２の断片領域、９２０…フレームグループ２に対応するメモリ領域、９２１…フレームグループ２に対応するメモリ領域の第１の断片領域、９２２…フレームグループ２に対応するメモリ領域の第２の断片領域、９３０…フレームグループ３に対応するメモリ領域、９３１…フレームグループ３に対応するメモリ領域の第１の断片領域、９４０…フレームグループ４に対応するメモリ領域、９４１…フレームグループ４に対応するメモリ領域の第１の断片領域、９５０…フレームグループ５に対応するメモリ領域、９５１…フレームグループ５に対応するメモリ領域の第１の断片領域、２２０１…変換前メモリアドレス、２２５１…変換後メモリアドレス、２２６１…バイト選択ビット、２２６２…カラムアドレスビット、２２６３…ロウアドレスビット、２２６４…バンクアドレスビット、２２６５…チップ選択ビット。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a system for displaying display data stored in a memory in a computer device and an application device thereof.
[0002]
[Prior art]
There are systems that simultaneously display a plurality of display data. For example, Japanese Patent Application Laid-Open No. Hei 6-149527 discloses a method of simultaneously displaying display data existing in a plurality of frame memories using a multi-window system. Also, Japanese Patent Application Laid-Open No. Hei 10-207446 discloses an apparatus that reduces a memory space for storing display data necessary for realizing a multi-window system and suppresses the number of memory accesses for display.
[0003]
[Patent Document 1]
JP-A-6-149527
[Patent Document 2]
JP-A-10-207446
[0004]
[Problems to be solved by the invention]
As a result of an increase in the data transfer speed of the memory and an increase in the storage capacity, it has become possible to allocate a plurality of frame memory areas for storing display data required to be simultaneously displayed in a set of memories. Also, it is possible to share a memory that allocates the frame memory area with a program that is executed by a processor that generates display data to be stored in a frame memory and a memory that stores data required by the processor. Was.
[0005]
As a memory used for a frame memory or a main storage device of a processor, a DRAM, which is a semiconductor memory capable of high integration, particularly a synchronous DRAM (hereinafter, SDRAM) is used. However, in a DRAM, it is necessary to specify a row address and a column address as an address. If the row address does not change, data can be transferred continuously, but if the row address changes, the precharge and row There is a problem that the address must be reset and the data transfer is temporarily interrupted. In particular, in a DDR-SDRAM which is an SDRAM that performs data transfer in synchronization with both rising and falling of a clock, the overhead of this temporary interruption is large.
[0006]
In a normal system, since it is necessary to transfer data of consecutive addresses at high speed, the upper bits of the address are assigned to a row address and the lower bits are assigned to a column address. However, in order to allocate a plurality of frame memory areas inside a set of memories and combine display data existing in the plurality of frame memory areas, it is necessary to access the plurality of frame memory areas. Usually, one frame memory area is not small enough to fit in the same row address. As a result, frequent switching of row addresses is required, and temporary interruption of memory data transfer occurs frequently.
[0007]
Even if the data transfer speed of the memory is increased, if the data transfer is interrupted frequently, the effective data transfer speed will decrease.If a frame memory area is allocated to the memory, the data transfer speed required for display will be reduced. The display may be disturbed because the data transfer speed from the memory cannot keep up. When the frame memory is shared with the program and data of the processor, the operating speed of the processor is reduced. In order to avoid such a problem, there is a method in which a buffer memory having a certain size is prepared for each frame memory area which needs to be referred to at the time of display, and data is continuously transferred from the frame memory area to the buffer memory. However, in this method, a buffer memory of at least several hundred bytes is required as many as the number of frame memory areas that need to be simultaneously referred to at the time of display, and the area increases when an integrated circuit is used as the display control system. There's a problem.
[0008]
As another method of avoiding the problem, it is conceivable to suppress the number of memory accesses by using the method disclosed in Japanese Patent Application Laid-Open No. H10-207446. When the display data stored in the memory corresponds to the display of the entire screen of the display device and alpha blending (semi-transparent composition) is performed between the display data stored in the individual frame memories, little effect is expected. .
[0009]
Therefore, in a display control system that prepares a plurality of frame memory areas on a DRAM, especially an SDRAM or a DDR-SDRAM, and reads and combines display data from a plurality of frame memories during display, it is necessary to read data from the frame memory area. The problem to be solved by the present invention is to provide a system for efficiently transferring data from the frame memory area while suppressing interruption of data transfer due to precharge and row address transfer while suppressing the capacity of the buffer memory. is there.
[0010]
[Means for Solving the Problems]
When display data is read from a plurality of frame memory areas during display, a frame memory area having necessary display data is accessed in a certain order. At this time, the next frame memory area is accessed in units of several to several tens of bytes. If the required data amount per unit time differs for each frame memory area, data is read from each frame memory area at the same ratio.
[0011]
When accessing the frame memory area, if the access is performed in the above-described order, the address conversion is performed so that the access is made to the same row address in most cases. In order to perform such address conversion, at the time of address conversion, different address conversion is performed with reference to the ratio information of the amount of data read per unit time from each frame memory area.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to FIG. The system bus 101 includes a processor 110 capable of performing arithmetic processing and generating display data, and a direct memory access capable of efficiently transferring a large amount of data to functional blocks connected to the system bus 101. A control device 120, various I / Os 130 used for connection to an external device, a display control device 300 for generating a signal to be output to a display device, and a memory access control device 200 necessary for connection to the memory 500 are connected. The memory 500 is a DDR-SDRAM, but may be another DRAM such as an SDRAM. The display-only bus 102 is a bus for transferring a large amount of data necessary for display from the memory 500 to the display control device 300 without burdening the system bus 101, and includes a memory access control device 200 and a display control device 300. Is directly connected. An address converter 210 exists inside the memory access control device 200 so that display data can be read from the memory 500 efficiently. The display control device 300 can output two types of display signals, and a display device A401 and a display device B402 are connected. However, the output of the display control device 300 may be one system, or may be three or more systems.
[0013]
The memory 500 stores programs and data required by the processor 110, control parameters of the direct memory access control device 120, and display data corresponding to display contents.
[0014]
The internal configuration of the display control device 300 will be described with reference to FIG. The display timing and display mode control device 310 controls the entire display control device 300. The display timing and display mode control device 310 is connected to the system bus 101, and can change the operation mode of the display control device 300 under the control of the processor 110.
[0015]
The FIFO-A (321, 322, 324, 325, 326) temporarily stores display data input from the system bus 101 or the display-only bus 102. The input to be used can be selected by a display timing and a control signal from the display mode control device 310. The display data existing in the memory 500 is transferred to the FIFO-A (321, 322, 324, 325, 326) that has selected the system bus 101 as an input, using the direct memory access control device 120. The memory access control device 200 transfers display data existing in the memory 500 to the FIFO-A (321, 322, 324, 325, 326) that has selected the display-only bus 102 as an input.
[0016]
The FIFO-B 323 temporarily stores data input from the system bus 101. The display data existing in the memory 500 is transferred to the FIFO-B 323 by using the direct memory access control device 120. The FIFO-B 323 is used for temporarily storing bitmap images used for selecting two types of display data input to the FIFO-A (321, 322), and is used for the FIFO-A (321, 322, 324, 325, 325). Since a small amount of data is handled compared to the data amount handled in 326), the display dedicated bus 102 is not connected.
[0017]
The formatter A (331, 332) extracts data from the FIFO-A (321, 322) in units corresponding to one pixel of display data, and allocates data, thereby converting data corresponding to component signals such as YCbCr and RGB. create. Each component of RGB or YCbCr output from the formatter A (331, 332) is 8-bit data, and has a total of 24 bits. By this data allocation process, it is possible to capture 8-bit data per pixel and set the same value for all component components, or capture 32-bit data and set independent values for each component component. is there. It is also possible to halve the display resolution in the horizontal direction and halve the data amount of the display data by using the same data for two consecutive pixels and outputting the same data. Further, when data in the YCbCr format is input, the resolution in the horizontal direction is reduced by half only for the Cb and Cr signals, which are color signals, so that the data amount of display data can be suppressed. Can be treated as 5-bit or 6-bit data, and the data amount can be suppressed by performing gradation conversion.
[0018]
The formatter B333 extracts 1-bit data per pixel from the FIFO-B323 and sends it to the image selector 341. The image selector 341 selects data from the formatter A 331 or A 332 depending on whether the value from the formatter B 333 is 0 or 1, and sends the data to the color converter A 351.
[0019]
The color converter A351 has two types of color conversion functions. The first function is a color space conversion function from RGB to YCbCr or YCbCr to RGB, and is realized by a product-sum operation. The second function is color conversion using a look-up table, and performs color conversion with reference to the conversion table for each component. The conversion table is composed of a memory having an 8-bit width and 256 entries per component. The processing order of the first function and the second function is arbitrary, and the order is selected by a display timing and a control signal from the display mode control device 310. It is also possible to select not to use each function.
[0020]
The formatter C (334, 335, 336) has almost the same function as the formatter A (331, 332), but can handle the alpha value specifying the transparency required for translucent composition in addition to the YCbCr or RGB component components. It is. The α value is also the same 8-bit data as other components. The α value can be taken from the FIFO-A (324, 325, 326), or can be a constant value. When 8-bit input data extracted from the FIFO-A (324, 325, 326) is assigned to all component components, that is, when the same value is used for all component components, the same value is used for the α value. It is possible to assign
[0021]
The color converter B (354, 355, 356) is a color converter based on a lookup table, and performs color conversion by referring to the conversion table for each component. The conversion table is composed of a memory having an 8-bit width and 256 entries per component. The color converter B (354, 355, 356) also has a conversion table for α values.
[0022]
As the output of the color converter A 351 and the output of the color converter B 354, the α value output from the color converter B 354 is used, and the α blend calculator 364 performs translucent synthesis. As this output and the output of the color converter B355, the α value output from the color converter B355 is used, and the α blend calculator 365 performs translucent synthesis. Further, as this output and the output of the color converter B 356, the α value output from the color converter B 356 is used, and the α blend calculator 366 performs translucent synthesis. The α blend calculators (364, 365, 366) perform translucent synthesis at a ratio according to the α value for each of YCbCr or RGB components.
[0023]
The output of the α blend calculator 366 is added with a synchronization signal necessary for display by a synchronization signal inserter 371 and output as a video signal A.
[0024]
The output of the α blend calculator 365 is also sent to the color converter C359. The color converter C359 has the same function as the first function of the color converter A, and can perform color space conversion from RGB to YCbCr or from YCbCr to RGB. It is also possible to select not to perform color space conversion by a display timing and a control signal from the display mode control device 310. The color converter 359 can output signals in different color spaces for the video output A and the video output B.
[0025]
The output of the color converter C359 is added with a synchronization signal required for display by the synchronization signal inserter 372, and is output as a video signal B.
[0026]
The synchronizing signal inserter 371 and the synchronizing signal inserter 372 are synchronized, and the video output A and the video output B output a signal in which the pixel value output interval, horizontal synchronization, and vertical synchronization match.
[0027]
The α blending calculators (364, 365, 366) independently select one of the input signals without performing translucent synthesis and output the same according to the control signal from the display timing and the display mode control device 310. It is also possible. With this function, by outputting only the signal from the color converter B 356 by the α blend calculator 366, it is possible to output different display contents between the video output A and the video output B.
[0028]
The internal configuration of the memory access control device 200 will be described with reference to FIG. The memory access request input from the system bus 101 is temporarily stored in the memory access request FIFO 240 via the system bus interface 220. If the memory access request is a memory write, the data to be written to the memory is temporarily stored in the write data FIFO 270. The memory access request FIFO 240 stores address information to be accessed, the type of read or write request, the number of bytes of data to be accessed, and an access request identification ID in the case of a memory read. The access request identification ID is used to identify a return destination when returning data to the request source after reading of data from the memory is completed. When a memory access request is received while the memory access request FIFO 240 has no room, the system bus interface 220 stalls the system bus 101 until the memory access request FIFO 240 has room. In the case where the memory access request has a margin in the write data FIFO 270 when the memory is written, or in the case where the memory access request has a margin in the read data FIFO 275 when the memory is read, the system is similarly operated until the margin is made. Stall the bus 101.
[0029]
The request temporarily stored in the memory access request FIFO 240 is arbitrated by the arbitration device 260 with the address generated by the display data address generator 250 and sent to the address converter 210. The address before conversion by the address converter 210 is a memory address before conversion 2201, and the address after conversion is a memory address after conversion 2251. The address converter 210 performs different conversion according to the pre-conversion memory address 2201.
[0030]
The display data address generator 250 generates an address where display data to be sent to the display control device 300 via the display-only bus 102 is stored. When an address is generated, an access request identification ID is also generated so that the destination of the display data read from the address in the display control device 300 can be identified.
[0031]
The storage address of the display data and the order of reading the display data from the memory 500 are set by the processor 110 in the display data address generator 250 via the system bus 101.
[0032]
The arbitrating device 260 uses a data transfer function using the display-only bus interface 102. If the display-only data buffer 280 has a space larger than the amount of data to be read from the memory 500 at one time, the arbitration device 260 basically stores the display data. Reading is prioritized, and the address generated by the display data address generator 250 is selected. However, when a state in which the address generated by the display data address generator 250 is continued for a certain period or more and a memory access request exists in the memory access request FIFO 240, the system bus 101 is prevented from being completely stopped. Therefore, the address from the memory access request FIFO 240 is selected. The amount of data read from the memory 500 to the display-only data buffer 280 at a time is a power of 2 in byte units. This data amount is about 256 bytes when the memory 500 and the memory access control device 200 are connected by a 64-bit data bus, but other values are also possible.
[0033]
The converted memory address 2251 generated by the address converter 210 is sent to the memory access timing generator 290 together with the access request identification ID. Then, a control signal necessary for accessing the memory 500 is generated by the memory access timing generator 290.
[0034]
The memory access timing generator 290 generates a row address 2263, a column address 2262, a bank address 2264, a byte selection signal, and a chip selection signal for selecting a memory chip constituting the memory 500 from the converted memory address 2251, and at the same time, Generate a control signal to control At this time, a control signal corresponding to a plurality of accesses may be generated according to the amount of data to access the memory 500. It also generates refresh commands required by the memory 500 at appropriate intervals.
[0035]
At the time of memory write, write data is output from the write data FIFO 270 to the memory 500 in synchronization with the memory access timing generator 290.
[0036]
At the time of memory reading, the memory access timing generator 290 issues an instruction to the read data FIFO 275 or the display-only read data buffer 280 at the timing when the read data is output from the memory 500, and fetches the data. Which of the read data FIFO 275 and the display-only read data buffer 280 is to be loaded with data is determined by the access request identification ID. When the read data FIFO 275 or the read-only read data buffer 280 fetches data from the memory 500, the corresponding access request identification ID is fetched from the memory access timing generator 290 at the same time.
[0037]
FIG. 10 shows an example of the relationship between the converted memory address 2251 and the row address 2263, the column address 2262, the bank address 2264, the byte selection 2261 bits, and the chip selection 2265 bits. In the example shown in FIG. 10, the memory 500 and the memory access control device 200 are connected by a 64-bit data bus, and the memory 500 is a DDR-SDRAM. It is assumed that 128 M bits, the data bus width is 16 bits, the bank address width is 2 bits, the row address width is 12 bits, and the column address width is 9 bits. The byte selection signal actually sent to the memory 500 is generated based on the byte selection 2261 bits and the byte width to be accessed. The chip select signal to be sent to the memory 500 is generated by decoding the chip select 2265 bits. When the amount of data to be accessed is large and a plurality of accesses to the memory 500 are required, the bank address 2264, the row address 2263, and the column address 2262 are updated for each access as needed.
[0038]
The data stored in the read data FIFO 275 is sequentially transmitted to the access request source based on the access request identification ID via the system bus 101 via the system bus interface 220.
[0039]
The data stored in the display-only read data buffer 280 is sequentially transmitted to the display control device 300 via the display-only bus 102 via the display-only bus interface 230. The destination in the display control device 300 is determined using the access request identification ID.
[0040]
The configuration of the display data address generator 250 in the memory access control device 200 will be described with reference to FIG. The display plane 1 address counter 251 holds a read address of display data to be sent to the FIFO-A 321 in the display control device 300. The display plane 2 address counter 252 holds a read address of display data to be sent to the FIFO-A 322 in the display control device 300. The display plane 3 address counter 253 holds a read address of display data to be sent to the FIFO-A 324 in the display control device 300. The display plane 4 address counter 254 holds a read address of display data to be sent to the FIFO-A 325 in the display control device 300. The display plane 5 address counter 255 holds a read address of display data to be sent to the FIFO-A 326 in the display control device 300. In each address counter, a data start address and a data size can be set from the system bus 101. After an address corresponding to the data size is generated, returning to the start address repeatedly generates an address in the range. The increment of the address counter needs to be adjusted depending on the data bus width with the memory 500, the type of the memory 500, and the unit of burst transfer with the memory 500. When the burst transfer unit is handled as 2, it is 16 bytes. However, the increment may be other than 16 bytes. When specifying the data size, it is necessary to specify all the address counters so as to be one, two, four, or eight times the size of an arbitrary size. Normally, in display, the amount of data required per pixel changes depending on the display mode, but the ratio of the amount of data often becomes 1, 2, 4, or 8 times a certain value. Therefore, when superimposing the entire screen, it is possible to satisfy the condition of this size. When the display control device handles an interlaced (interlaced scan) image, it is necessary to change the address generation pattern of the address counter in accordance with the scanning order.
[0041]
According to the order specified by the access order specifying register 258, the address counter selector 257 displays the display plane 1 address counter 251, the display plane 2 address counter 252, the display plane 3 address counter 253, the display plane 4 address counter 254, or the display plane 5 address. One of the addresses of the counter 255 is selected and sent to the arbitration device 260.
[0042]
An access order list is set in the access order designation register 258 via the system bus 101. At this time, the list is selected so that the address counter is selected at the same ratio as the ratio of the data amount required in a short cycle. Further, address counters to be selected are distributed as much as possible.
[0043]
The configuration of the address converter 210 in the memory access control device 200 will be described with reference to FIG. However, the assignment of bits differs depending on the configuration of the memory 500, and FIG. 5 shows an example thereof.
[0044]
The area determiner 211 refers to bits 20 to 27 of the pre-conversion memory address 2201 and detects whether the address falls within a certain range. The detection result is transmitted to the address selector 214, and the address selector 214 selects the bits 4 to 24 of the pre-conversion memory address 2201 as they are or selects the output of the rotate operation unit 213 according to the detection result. The address conversion itself is performed by the rotate operation unit 213.
[0045]
The conversion method determiner 212 determines an address conversion method using bits 20 to 24 of the pre-conversion memory address 2201. Bits 20 to 24 of the pre-conversion memory address 2201 used for determining the address conversion method are used as a frame ID. Using this result, the rotate operation unit 213 performs address conversion.
[0046]
Therefore, the address converter 210 can perform different address conversion depending on the pre-conversion memory address 2201, or can perform no address conversion.
[0047]
FIGS. 6, 7, 8 and 9 show an address conversion method when the address converter 210 uses the bit assignment shown in FIG. Which address conversion method is used is determined by the size of the display data stored at the corresponding address, that is, the size of the frame buffer. In the embodiment of the present invention, the display size of an image to be displayed is the same for all display planes, so the size of the frame buffer is proportional to the amount of data per pixel. Assuming that the data amount ratio is 1: 2: 4: 8, FIG. 6 shows an address conversion used for an area for storing display data of a size corresponding to 1, and FIG. FIG. 8 shows an address conversion used for an area for storing display data having a size corresponding to 4, and FIG. 9 shows an address conversion used for an area for storing display data having a size corresponding to 8. I have.
[0048]
In the address conversion shown in FIG. 6, the post-conversion memory address 2251 is obtained by rotating the bits 4 to 24 of the pre-conversion memory address 2201 left by 5 bits. In the address conversion shown in FIG. 7, the post-conversion memory address 2251 is obtained by rotating the bits 5 to 24 of the pre-conversion memory address 2201 by 4 bits to the left. In the address conversion shown in FIG. 8, the post-conversion memory address 2251 is obtained by rotating left from bit 6 to bit 24 of the pre-conversion memory address 2201 by 3 bits. In the address conversion shown in FIG. 9, the post-conversion memory address 2251 is obtained by rotating left by two bits from bit 7 to bit 24 of the pre-conversion memory address 2201. That is, the bit range to be rotated and the rotation amount are simultaneously changed.
[0049]
FIGS. 11 and 12 show an example of a memory area for storing display data, that is, an example of a frame buffer allocation state. FIG. 11 shows an example of memory area allocation in the address space of the pre-conversion memory address 2201, and FIG. 12 shows the state of memory area allocation in the address space of the post-conversion memory address 2251 corresponding to the example shown in FIG.
[0050]
In the example shown in FIG. 11, when bits 27 and 26 of the pre-conversion memory address 2201 are 0 and bit 25 is 1, the address converter 210 performs the address conversion. In the area of frame ID 0 (800) and frame ID 1 (801), the address conversion shown in FIG. 6 is selected, and frame ID 2 (802), frame ID 3 (803), frame ID 16 (816), and frame ID 17 (817) 7, the address conversion shown in FIG. 7 is selected. In the area from frame ID 4 (804) to frame ID 7 (807), the address conversion shown in FIG. 8 is selected. The area from frame ID 8 (808) to frame ID 15 (815) is selected. Assumes that the address translation shown in FIG. 9 has been selected.
[0051]
As shown in FIG. 11, one or more continuous frame ID units are grouped into a frame group. The area where the address conversion shown in FIG. 6 is performed is one frame ID unit area, and the area where the address conversion is performed shown in FIG. 7 is two frame ID unit areas and the area where the address conversion shown in FIG. 8 is performed. In FIG. 9, a frame group is composed of four frame ID unit areas, and eight frame ID unit areas are formed in the area subjected to the address conversion shown in FIG. The frame ID corresponding to the first area of the frame group must be a multiple of the number of frame ID unit areas constituting the frame group.
[0052]
The area for storing the display data, that is, the frame buffer is in units of frame groups. For example, when the display data amount ratio of the display plane 1, the display plane 2, the display plane 3, the display plane 4, and the display plane 5 is 1: 4: 2: 2: 8, the frame group 0 ( 900), frame group 3 (930) for display plane 2, frame group 2 (920) for display plane 3, frame group 5 (950) for display plane 4, and frame group 4 (940) for display plane 5. Assign.
[0053]
The frame group shown in FIG. 11 is finely fragmented in the converted memory address 2251 space by the address conversion as shown in FIG. Frame group 0 (900) and frame group 1 (910) are in units of 16 bytes, frame group 2 (920) and frame group 5 (950) are in units of 32 bytes, frame group 3 (930) in units of 64 bytes, Frame group 4 (940) is fragmented in units of 128 bytes. As a result, data necessary for display at the same timing is collected in an area designated by one row address 2263 in the memory 500.
[0054]
The reading order of data required at the same timing in display is controlled by the display data address generator 250 described above. Therefore, by managing the display data of all the display planes necessary for display collectively in the display-only read data buffer 280, the capacity of the display-only read data buffer 280 is effectively utilized, and the display data is continuously stored in the memory 500. Can issue access. At this time, in order to reduce the capacity of the display-dedicated read data buffer 280, it is necessary to read data corresponding to a plurality of display planes from the memory 500 in as small units as possible according to the required data amount ratio. Even if such a reading method is performed, a change in the row address 2263 can be suppressed by using the address conversion function described above, so that the frequency of specifying the row address 2263 at the time of accessing the memory 500 can be suppressed, and the efficiency of the memory 500 can be reduced. Well accessible.
[0055]
【The invention's effect】
As described above, according to the present invention, in a display system in which display is performed by referring to and synthesizing display data of a plurality of display planes, it is necessary to separately specify a row address and a column address of an SDRAM or DDR-SDRAM in a memory. When a memory is used, it is possible to efficiently access the memory while suppressing the capacity of a buffer that temporarily stores display data read from the memory.
[Brief description of the drawings]
FIG. 1 is a block diagram according to an embodiment of the present invention.
FIG. 2 is a block diagram illustrating an internal configuration of a display control device.
FIG. 3 is a block diagram showing an internal configuration of a memory access control device.
FIG. 4 is a block diagram showing an internal configuration of a display data address generator in the memory access control device.
FIG. 5 is a block diagram showing a configuration of an address converter in the memory access control device.
FIG. 6 is a diagram illustrating a first address translation method of an address translator in a memory access control device.
FIG. 7 is a diagram illustrating a second address translation method of the address translator in the memory access control device.
FIG. 8 is a diagram showing a third address translation method of the address translator in the memory access control device.
FIG. 9 is a diagram showing a fourth address translation method of the address translator in the memory access control device.
FIG. 10 is a diagram illustrating an example of a relationship between a converted memory address and an address required at the time of memory access.
FIG. 11 is a diagram showing an example of allocating a frame memory area in an address space based on a pre-conversion memory address.
12 is a diagram illustrating an allocation state of a frame memory area in an address space based on a converted memory address, corresponding to the example of allocation of a frame memory area illustrated in FIG. 11;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 101 ... System bus, 102 ... Display only bus, 110 ... Processor, 120 ... Direct memory access control device, 130 ... Various I / O, 200 ... Memory access control device, 210 ... Address converter, 211 ... Area judgment device, 212 ... Conversion method determiner, 213 rotate operator, 214 address selector, 220 system bus interface, 230 display-only bus interface, 240 memory access request FIFO, 250 display data address generator, 251 display plane 1 address counter, 252 display plane 2 address counter, 253 display plane 3 address counter, 254 display plane 4 address counter, 255 display plane 5 address counter, 257 address counter selector, 258 access Order designation register, 260 arbitration device, 270 write data FIFO, 275 read data FIFO, 280 display-only read data buffer, 290 memory access timing generator, 300 display control device, 310 display timing and display mode Control devices, 321, 322, 324, 325, 326: FIFO-A, 323: FIFO-B, 331, 332: Formatter A, 333: Formatter B, 334, 335, 336: Formatter C, 341: Image selector 351: Color converter A, 354, 355, 356: Color converter B, 359: Color converter C, 364, 365, 366: α blending calculator, 371, 372: Synchronous signal inserter, 401: Display device A , 402: display device B, 500: memory, 800: frame ID0 , A memory area corresponding to frame ID1, 802, a memory area corresponding to frame ID2, 803, a memory area corresponding to frame ID3, 804, a memory area corresponding to frame ID4, 805, frame ID5 , Memory area corresponding to frame ID6, 807 memory area corresponding to frame ID7, 808 memory area corresponding to frame ID8, 809 memory area corresponding to frame ID9, 810 frame ID10 , Memory area corresponding to frame ID 11, 812 memory area corresponding to frame ID 12, 813 memory area corresponding to frame ID 13, 814 memory area corresponding to frame ID 14, 815 frame I 15, 816: memory area corresponding to frame ID 16, 817: memory area corresponding to frame ID 17, 900: memory area corresponding to frame group 0, 901: memory area corresponding to frame group 0 1, a second fragment area of a memory area corresponding to frame group 0, 910 a second fragment area of a memory area corresponding to frame group 1, 911 a first fragment area of a memory area corresponding to frame group 1, 912: a second fragment area of the memory area corresponding to the frame group 1, 920: a memory area corresponding to the frame group 2, 921 ... a first fragment area of the memory area corresponding to the frame group 2, 922 ... frame group 2 ,... 930... , A memory area corresponding to frame group 3, a memory area corresponding to frame group 4, a memory area corresponding to frame group 4, and a memory area corresponding to frame group 4 941. 950: memory area corresponding to frame group 5, 951: first fragment area of memory area corresponding to frame group 5, 2201 ... memory address before conversion, 2251 ... memory address after conversion, 2261 ... byte selection Bit, 2262 ... column address bit, 2263 ... row address bit, 2264 ... bank address bit, 2265 ... chip select bit.
