【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にメモリ混載ロジックの配線層に関する。
【０００２】
【従来の技術】
近年、メモリ（例えばＤＲＡＭ）とロジックとを１チップ上に混載したＬＳＩの需要が高まっている。これは、ＤＲＡＭ混載ロジックであれば２チップのＬＳＩが１チップとなりコストダウンできること、またＤＲＡＭとロジック間での配線遅延が少なく、システムの性能を向上できるからである。さらに、配線遅延の改善およびエレクトロマイグレーション耐性向上のため、低抵抗な銅（Ｃｕ）配線を採用したＬＳＩが主流になってきている。
【０００３】
従来技術によるＤＲＡＭ混載ロジックを４層Ｃｕ配線ＬＳＩに適用した例を図２３乃至図２９を用いて説明する。本例では、ＤＲＡＭにはトレンチキャパシタを使用している。
【０００４】
図２３のように、シリコン基板１１上にトレンチキャパシタ１２、素子分離領域１３を形成し、さらにゲート電極１４、拡散層１５、シリサイド層１６を形成する。
【０００５】
次に図２４のように、ＢＰＳＧ膜のような第１層間絶縁膜１７を堆積し、ＣＭＰ法を用いて第１層間絶縁膜１７を平坦化する。その後フォトリソグラフィー法を用いて第１コンタクトホールを開口し、第１タングステンをコンタクトホールに埋め込む。さらにＳｉＯ２膜のような第２層間絶縁膜１８堆積し、フォトリソグラフィー法を用いて第１配線溝を所定の形状にパターニングする。その後、第１Ｃｕ１９を全面に堆積し、ＣＭＰ法を用いて第１Ｃｕ１９を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜２０を堆積する。これは良く知られているＣｕ配線のシングルダマシン工程である。
【０００６】
次に図２５のように、ＳｉＯ２膜のような第３層間絶縁膜２１を堆積し、フォトリソグラフィー法を用いて第２コンタクトホール２２を開口し、続けてフォトリソグラフィー法を用いて第２配線溝を所定の形状にパターニングする。その後、第２Ｃｕ２３を全面に堆積し、ＣＭＰ法を用いて第２Ｃｕ２３を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜２４を堆積する。これは良く知られているＣｕ配線のデュアルダマシン工程である。
【０００７】
次に図２６のように、ＳｉＯ２膜のような第４層間絶縁膜２５を堆積し、フォトリソグラフィー法を用いて第３コンタクトホール２６を開口し、続けてフォトリソグラフィー法を用いて第３配線溝を所定の形状にパターニングする。その後、第３Ｃｕ２７を全面に堆積し、ＣＭＰ法を用いて第３Ｃｕ２７を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜２８を堆積する。
【０００８】
次に図２７のように、ＳｉＯ２膜のような第５層間絶縁膜２９を堆積し、フォトリソグラフィー法を用いて第４コンタクトホール３０を開口し、続けてフォトリソグラフィー法を用いて第４配線溝を所定の形状にパターニングする。その後、第４Ｃｕ３１を全面に堆積し、ＣＭＰ法を用いて第４Ｃｕ３１を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜３２を堆積する。
【０００９】
次に図２８のように、ＰＳＧ膜のようなパッシベーション膜３３とＳｉ３Ｎ４膜のようなパッシベーション膜３４を順次堆積する。その後、水素ガス雰囲気で４００〜４５０℃程度の温度で熱処理を行い、Ｓｉ３Ｎ４膜中に含まれる水素をシリコン基板中に拡散させて、シリコンとゲート酸化膜界面のダングリングボンドを水素で終端させる。この工程はシンター工程と呼ばれ、ＭＯＳＦＥＴのしきい値ばらつきを低減し、接合リークを減少させる、ＤＲＡＭのポーズ特性改善に欠く事のできない重要な工程である。
【００１０】
次に２９図のように、フォトリソグラフィー法を用いてボンディングパッドとなる第４Ｃｕ３１上のパッシベーション膜３３、３４をエッチングする。さらに薄いＳｉ３Ｎ４膜３２をエッチングし、ボンディングパッドを開口する。その後ボンディングパッドとなるＡｌ３５を堆積し、フォトリソグラフィー法を用いてボンディングパッドとなるＡｌ３５を所定の形状にパターニングする。ここで、断面図の右半分はＤＲＡＭ領域、左半分はロジック領域となっている。
【００１１】
【特許文献１】
特開２０００−５８６３９号公報
【特許文献２】
特開２０００−１１４３７３号公報
【特許文献３】
特開２００１−１０２４５２号公報
【特許文献４】
特開２０００−１６４７０４号公報
【００１２】
【発明が解決しようとする課題】
従来技術では、配線にＣｕを用いると、Ｃｕ上を拡散防止のＳｉ３Ｎ４膜でキャップするために、その後のシンター工程（シリコン界面のＳｉの空いている手にＨをつける）で水素が基板に入りにくいという問題があった。この理由は、ＳｉＯ２膜は水素を通すがＳｉ３Ｎ４膜は水素を通さないため、Ｃｕ配線では水素の拡散経路がＳｉ３Ｎ４膜をコンタクト開口した部分に限られてしまうからである。また、Ｓｉ３Ｎ４膜の他に、ＳｉＣやそれらを主成分とする膜においても同様の問題が起こる。さらに、ＤＲＡＭのポーズ特性（キャパシタからの電荷漏れ）改善のためにはシンター工程が長く必要だが、Ｃｕ配線の場合、Ａｌ配線に較べて２〜３倍長時間のシンター工程が必要である。
【００１３】
ところが、ロジック部ではシンター工程を長く行うとＭＯＳＦＥＴのホットキャリア信頼性が悪化するという問題があった。このように、ＤＲＡＭ領域とロジック領域とではシンター工程に要求される条件（あるいは水素の拡散条件）が異なるので、従来技術では両者の条件を満たすことが困難であった。
【００１４】
ここで、水素の拡散径路を確保するために水素の拡散径路を、水素を通しやすい膜を拡散径路として形成するといった手法が、特開２０００−１６４７０４号公報等に記載されている。しかしながら、これらの従来技術では十分な水素量が拡散されるとは言い難く、また、ＤＲＡＭ領域とロジック領域とで異なる条件を満たすことが困難であるという問題は解消されない。
【００１５】
本発明の目的は、メモリ領域とロジック領域とでシンター工程に要求される条件が異なっていても、両者の条件を満たすことができる半導体装置を提供することである。
【００１６】
【課題を解決するための手段】
この発明による半導体装置は、１チップにロジック領域及びメモリ領域を有する半導体装置において、前記チップ表面のパッシベーション膜が、前記ロジック領域に比べ前記メモリ領域で厚い半導体装置を提供する。
【００１７】
また、１チップにロジック領域及びメモリ領域を有する半導体装置において、前記チップ表面のパッシベーション膜が、前記メモリ領域で２層構造、前記ロジック領域で１層構造である半導体装置を提供する。
【００１８】
また、１チップにロジック領域及びメモリ領域を有する半導体装置において、配線に使用される金属の拡散防止膜が、前記ロジック領域に形成され、かつ、前記メモリ領域には選択的に形成される半導体装置を提供する。
【００１９】
また、ロジック領域及びメモリ領域を有し、かつ多層の配線領域を有する１チップＬＳＩにおいて、前記メモリ領域に、最下層から最上層の配線領域までを貫通する金属領域を設ける半導体装置を提供する。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。尚、以下の実施の形態では、メモリとしてＤＲＡＭ、またＤＲＡＭにはトレンチキャパシタを使用している。
（第１の実施の形態）
第１の実施の形態における半導体装置は、ＤＲＡＭ混載ロジックを４層Ｃｕ配線ＬＳＩに適用した例を、図１乃至図８を用いて説明する。
【００２１】
まず、図１のように、シリコン基板４１上にトレンチキャパシタ４２、素子分離領域４３を形成し、さらにゲート電極４４、拡散層４５、シリサイド層４６を形成する。
【００２２】
次に図２のように、ＢＰＳＧ膜のような第１層間絶縁膜４７を堆積し、ＣＭＰ法を用いて第１層間絶縁膜４７を平坦化する。その後フォトリソグラフィー法を用いて第１コンタクトホールを開口する。ここで、第１タングステンをコンタクトホールに埋め込んでもよい。さらにＳｉＯ２膜のような第２層間絶縁膜４８堆積し、フォトリソグラフィー法を用いて第１配線溝を所定の形状にパターニングする。その後、第１Ｃｕ４９を全面に堆積し、ＣＭＰ法を用いて第１Ｃｕ４９を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜５０を堆積する。これは良く知られているＣｕ配線のシングルダマシン工程である。
【００２３】
次に図３のように、ＳｉＯ２膜のような第３層間絶縁膜５１を堆積し、フォトリソグラフィー法を用いて第２コンタクトホール５２を開口し、続けてフォトリソグラフィー法を用いて第２配線溝を所定の形状にパターニングする。その後、第２Ｃｕ５３を全面に堆積し、ＣＭＰ法を用いて第２Ｃｕ５３を平坦化し、Ｃｕの埋込み配線を形成する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜５４を堆積する。これは良く知られているＣｕ配線のデュアルダマシン工程である。
【００２４】
次に図４のように、ＳｉＯ２膜のような第４層間絶縁膜５５を堆積し、フォトリソグラフィー法を用いて第３コンタクトホール５６を開口し、続けてフォトリソグラフィー法を用いて第３配線溝を所定の形状にパターニングする。その後、第３Ｃｕ５７を全面に堆積し、ＣＭＰ法を用いて第３Ｃｕ５７を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜５８を堆積する。
【００２５】
次に図５のように、ＳｉＯ２膜のような第５層間絶縁膜５９を堆積し、フォトリソグラフィー法を用いて第４コンタクトホール６０を開口し、続けてフォトリソグラフィー法を用いて第４配線溝を所定の形状にパターニングする。その後、第４Ｃｕ６１を全面に堆積し、ＣＭＰ法を用いて第４Ｃｕ６１を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜６２を堆積する。
【００２６】
次に図６のように、ＰＳＧ膜のようなパッシベーション膜６３とＳｉ３Ｎ４膜のような第１のパッシベーション膜６４を順次堆積する。その後、フォトリソグラフィー法を用いてロジック領域の第１のパッシベーション膜６４のみを除去する。その後、水素ガス雰囲気で４００〜４５０℃程度の温度で熱処理を行い、Ｓｉ３Ｎ４膜中に含まれる水素をシリコン基板中に拡散させて、シリコンとゲート酸化膜界面のダングリングボンドを水素で終端させる（シンター工程）。
【００２７】
次に図７のように、Ｓｉ３Ｎ４膜のような第２のパッシベーション膜６５を堆積する。
【００２８】
次に図８のように、フォトリソグラフィー法を用いてボンディングパッドとなる第４Ｃｕ６１上のパッシベーション膜６３、６５をエッチングする。さらに薄いＳｉ３Ｎ４膜６２をエッチングし、ボンディングパッドを開口する。その後ボンディングパッドとなるＡｌ６６を堆積し、フォトリソグラフィー法を用いてボンディングパッドとなるＡｌ６６を所定の形状にパターニングする。断面図の右半分はＤＲＡＭ領域、左半分はロジック領域となっている。
【００２９】
本実施の形態では、図６のように、Ｓｉ３Ｎ４膜のような第１のパッシベーション膜６４を堆積した後、フォトリソグラフィー法を用いてロジック領域の第１のパッシベーション膜６４のみを除去している。その後、水素ガス雰囲気で４００〜４５０℃程度の温度で熱処理を行い、Ｓｉ３Ｎ４膜中に含まれる水素をシリコン基板中に拡散させて、シリコンとゲート酸化膜界面のダングリングボンドを水素で終端させている（シンター工程）。そのため、ＤＲＡＭ領域にのみ効果的にＳｉ３Ｎ４膜中に含まれる水素をシリコン基板中に拡散させることができる。したがって、ＤＲＡＭのポーズ特性改善のためシンター工程を長時間行う必要がなくなり、ロジック部のＭＯＳＦＥＴのホットキャリア信頼性が悪化するという問題は起こらない。すなわち、本発明による技術では、ＤＲＡＭ領域とロジック領域とではシンター工程に要求される条件が異なっていても、両者の条件を満たすことが可能となる。
（第２の実施の形態）
第２の実施の形態における半導体装置は、ＤＲＡＭ混載ロジックを４層Ｃｕ配線ＬＳＩに適用した例を、図９乃至図１５を用いて説明する。
【００３０】
まず、図９のように、シリコン基板７１上にトレンチキャパシタ７２、素子分離領域７３を形成し、さらにゲート電極７４、拡散層７５、シリサイド層７６を形成する。
【００３１】
次に図１０のように、ＢＰＳＧ膜のような第１層間絶縁膜７７を堆積し、ＣＭＰ法を用いて第１層間絶縁膜７７を平坦化する。その後フォトリソグラフィー法を用いて第１コンタクトホールを開口し、第１タングステンをコンタクトホールに埋め込む。さらにＳｉＯ２膜のような第２層間絶縁膜７８堆積し、フォトリソグラフィー法を用いて第１配線溝を所定の形状にパターニングする。その後、第１Ｃｕ７９を全面に堆積し、ＣＭＰ法を用いて第１Ｃｕ７９を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜８０を堆積する。これは良く知られているＣｕ配線のシングルダマシン工程である。更にその後、フォトリソグラフィー法を用いて、ＤＲＡＭ領域でかつ第１配線溝をキャップしている箇所以外の薄いＳｉ３Ｎ４膜８１を除去する。
【００３２】
次に図１１のように、ＳｉＯ２膜のような第３層間絶縁膜８２を堆積し、フォトリソグラフィー法を用いて第２コンタクトホール８３を開口し、続けてフォトリソグラフィー法を用いて第２配線溝を所定の形状にパターニングする。その後、第２Ｃｕ８４を全面に堆積し、ＣＭＰ法を用いて第２Ｃｕ８４を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜８５を堆積する。これは良く知られているＣｕ配線のデュアルダマシン工程である。更にその後、フォトリソグラフィー法を用いて、ロジック領域とメモリ領域の境近傍の領域、望ましくは、例えばＤＲＡＭ領域でかつ第２配線溝をキャップしている箇所以外の領域８６のＳｉ３Ｎ４膜を除去する。
【００３３】
次に図１２のように、ＳｉＯ２膜のような第４層間絶縁膜８７を堆積し、フォトリソグラフィー法を用いて第３コンタクトホール８８を開口し、続けてフォトリソグラフィー法を用いて第３配線溝を所定の形状にパターニングする。その後、第３Ｃｕ８９を全面に堆積し、ＣＭＰ法を用いて第３Ｃｕ８９を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜９０を堆積する。更にその後、フォトリソグラフィー法を用いて、ロジック領域とメモリ領域の境近傍の領域、望ましくは、例えばＤＲＡＭ領域でかつ第３配線溝をキャップしている箇所以外の領域９１のＳｉ３Ｎ４膜を除去する。
【００３４】
次に図１３のように、ＳｉＯ２膜のような第５層間絶縁膜９２を堆積し、フォトリソグラフィー法を用いて第４コンタクトホール９３を開口し、続けてフォトリソグラフィー法を用いて第４配線溝を所定の形状にパターニングする。その後、第４Ｃｕ９４を全面に堆積し、ＣＭＰ法を用いて第４Ｃｕ９４を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜９５を堆積する。更にその後、フォトリソグラフィー法を用いて、ロジック領域とメモリ領域の境近傍の領域、望ましくは、例えばＤＲＡＭ領域でかつ第４配線溝をキャップしている箇所以外の領域９６のＳｉ３Ｎ４膜を除去する。
【００３５】
次に図１４のように、ＰＳＧ膜のようなパッシベーション膜９７とＳｉ３Ｎ４膜のようなパッシベーション膜９８を順次堆積する。その後、水素ガス雰囲気で４００〜４５０℃程度の温度で熱処理を行い、Ｓｉ３Ｎ４膜中に含まれる水素をシリコン基板中に拡散させて、シリコンとゲート酸化膜界面のダングリングボンドを水素で終端させる（シンター工程）。
【００３６】
次に図１５のように、フォトリソグラフィー法を用いてボンディングパッドとなる第４Ｃｕ９４上のパッシベーション膜９７、９８をエッチングする。さらに薄いＳｉ３Ｎ４膜９６をエッチングし、ボンディングパッドを開口する。その後ボンディングパッドとなるＡｌ９９を堆積し、フォトリソグラフィー法を用いてボンディングパッドとなるＡｌ９９を所定の形状にパターニングする。断面図の右半分はＤＲＡＭ領域、左半分はロジック領域となっている。
【００３７】
本実施の形態では、図１４のように、フォトリソグラフィー法を用いて、ロジック領域とメモリ領域の境近傍の領域、望ましくは、例えばＤＲＡＭ領域でかつ第１〜４配線溝をキャップしている箇所以外の領域のＳｉ３Ｎ４膜を除去している。その後、水素ガス雰囲気で４００〜４５０℃程度の温度で熱処理を行い、Ｓｉ３Ｎ４膜中に含まれる水素をシリコン基板中に拡散させて、シリコンとゲート酸化膜界面のダングリングボンドを水素で終端させている（シンター工程）。そのため、Ｓｉ３Ｎ４膜除去部を伝ってＤＲＡＭ領域にのみ効果的にＳｉ３Ｎ４膜中に含まれる水素をシリコン基板中に拡散させることができる。したがって、ＤＲＡＭのポーズ特性改善のためのシンター工程を短時間で行うことができ、ロジック部でのＭＯＳＦＥＴのホットキャリア信頼性が悪化するという問題は起こらない。すなわち、本発明による技術では、ＤＲＡＭ領域とロジック領域とではシンター工程に要求される条件が異なっていても、両者の条件を満たすことが可能となる。（第３の実施の形態）
第３の実施の形態における半導体装置は、ＤＲＡＭ混載ロジックを４層Ｃｕ配線ＬＳＩに適用した例を、図１６乃至図２２を用いて説明する。
【００３８】
まず、 図１６のように、シリコン基板１０１上にトレンチキャパシタ１０２、素子分離領域１０３を形成し、さらにゲート電極１０４、拡散層１０５、シリサイド層１０６を形成する。
【００３９】
次に図１７のように、ＢＰＳＧ膜のような第１層間絶縁膜１０７を堆積し、ＣＭＰ法を用いて第１層間絶縁膜１０７を平坦化する。その後フォトリソグラフィー法を用いて第１コンタクトホールを開口し、第１タングステンをコンタクトホールに埋め込む。さらにＳｉＯ２膜のような第２層間絶縁膜１０８堆積し、フォトリソグラフィー法を用いて第１配線溝を所定の形状にパターニングする。その後、第１Ｃｕ１０９を全面に堆積し、ＣＭＰ法を用いて第１Ｃｕ１０９を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜１１０を堆積する。これは良く知られているＣｕ配線のシングルダマシン工程である。同時にこの時、ＤＲＡＭ領域でかつ第１配線溝をキャップしている箇所以外にダミーの第１配線溝１１１を形成する。
【００４０】
次に図１８のように、ＳｉＯ２膜のような第３層間絶縁膜１１２を堆積し、フォトリソグラフィー法を用いて第２コンタクトホール１１３を開口し、続けてフォトリソグラフィー法を用いて第２配線溝を所定の形状にパターニングする。その後、第２Ｃｕ１１４を全面に堆積し、ＣＭＰ法を用いて第２Ｃｕ１１４を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜１１５を堆積する。これは良く知られているＣｕ配線のデュアルダマシン工程である。同時にこの時、ＤＲＡＭ領域でかつ第２配線溝をキャップしている箇所以外にダミーの第２配線溝１１６を形成する。
【００４１】
次に図１９のように、ＳｉＯ２膜のような第４層間絶縁膜１１７を堆積し、フォトリソグラフィー法を用いて第３コンタクトホール１１８を開口し、続けてフォトリソグラフィー法を用いて第３配線溝を所定の形状にパターニングする。その後、第３Ｃｕ１１９を全面に堆積し、ＣＭＰ法を用いて第３Ｃｕ１１９を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜１２０を堆積する。同時にこの時、ＤＲＡＭ領域でかつ第３配線溝をキャップしている箇所以外にダミーの第３配線溝１２１を形成する。
【００４２】
次に図２０のように、ＳｉＯ２膜のような第５層間絶縁膜１２２を堆積し、フォトリソグラフィー法を用いて第４コンタクトホール１２３を開口し、続けてフォトリソグラフィー法を用いて第４配線溝を所定の形状にパターニングする。その後、第４Ｃｕ１２４を全面に堆積し、ＣＭＰ法を用いて第４Ｃｕ１２４を平坦化する。そしてＣｕ酸化および拡散防止のため、薄いＳｉ３Ｎ４膜１２５を堆積する。同時にこの時、ＤＲＡＭ領域でかつ第４配線溝をキャップしている箇所以外にダミーの第４配線溝１２６を形成する。
【００４３】
次に図２１のように、ＰＳＧ膜のようなパッシベーション膜１２７とＳｉ３Ｎ４膜のようなパッシベーション膜１２８を順次堆積する。その後、水素ガス雰囲気で４００〜４５０℃程度の温度で熱処理を行い、Ｓｉ３Ｎ４膜中に含まれる水素をシリコン基板中に拡散させて、シリコンとゲート酸化膜界面のダングリングボンドを水素で終端させる（シンター工程）。
【００４４】
次に図２２のように、フォトリソグラフィー法を用いてボンディングパッドとなる第４Ｃｕ１２４上のパッシベーション膜１２７、１２８をエッチングする。さらに薄いＳｉ３Ｎ４膜１２６をエッチングし、ボンディングパッドを開口する。その後ボンディングパッドとなるＡｌ１２９を堆積し、フォトリソグラフィー法を用いてボンディングパッドとなるＡｌ１２９を所定の形状にパターニングする。断面図の右半分はＤＲＡＭ領域、左半分はロジック領域となっている。
【００４５】
本実施の形態では、図２１のように、ＤＲＡＭ領域でかつ第１〜４配線溝をキャップしている箇所以外にダミーの第１〜４配線溝を配線層を貫通するように形成している。その後、水素ガス雰囲気で４００〜４５０℃程度の温度で熱処理を行い、Ｓｉ３Ｎ４膜中に含まれる水素をシリコン基板中に拡散させて、シリコンとゲート酸化膜界面のダングリングボンドを水素で終端させている（シンター工程）。そのため、ダミーの第１〜４配線溝を伝ってＤＲＡＭ領域にのみ効果的にＳｉ３Ｎ４膜中に含まれる水素をシリコン基板中に拡散させることができる。したがって、ＤＲＡＭのポーズ特性改善のためのシンター工程を短時間で行うことができ、ロジック部でのＭＯＳＦＥＴのホットキャリア信頼性が悪化するという問題は起こらない。すなわち、本発明による技術では、ＤＲＡＭ領域とロジック領域とではシンター工程に要求される条件が異なっていても、両者の条件を満たすことが可能となる。
【００４６】
尚、第１乃至第３の実施の形態の説明に用いた材料や数値は、これに限定されるものではない。拡散防止膜としては、Ｓｉ３Ｎ４以外にもＳｉＣやこれらを主成分とする膜等も適用できる。また、本実施の形態は、ＤＲＡＭ以外のメモリに対しても適用される。さらに、上記第１、第２、第３の実施の形態を適宜組み合わせた構造にすることにより、さらに効果的にメモリ領域にのみ水素をシリコン基板中に拡散させることができる。その他、この発明の要旨を変えない範囲において、種々変形実施可能なことはもちろんである。
【００４７】
【発明の効果】
本発明の半導体装置では、メモリ領域とロジック領域とでシンター工程に要求される条件が異なっていても、両者の条件を満たすことができる。
【図面の簡単な説明】
【図１】第１の実施の形態における半導体装置の製造工程を示す断面図。
【図２】第１の実施の形態における半導体装置の製造工程を示す断面図。
【図３】第１の実施の形態における半導体装置の製造工程を示す断面図。
【図４】第１の実施の形態における半導体装置の製造工程を示す断面図。
【図５】第１の実施の形態における半導体装置の製造工程を示す断面図。
【図６】第１の実施の形態における半導体装置の製造工程を示す断面図。
【図７】第１の実施の形態における半導体装置の製造工程を示す断面図。
【図８】第１の実施の形態における半導体装置の製造工程を示す断面図。
【図９】第２の実施の形態における半導体装置の製造工程を示す断面図。
【図１０】第２の実施の形態における半導体装置の製造工程を示す断面図。
【図１１】第２の実施の形態における半導体装置の製造工程を示す断面図。
【図１２】第２の実施の形態における半導体装置の製造工程を示す断面図。
【図１３】第２の実施の形態における半導体装置の製造工程を示す断面図。
【図１４】第２の実施の形態における半導体装置の製造工程を示す断面図。
【図１５】第２の実施の形態における半導体装置の製造工程を示す断面図。
【図１６】第３の実施の形態における半導体装置の製造工程を示す断面図。
【図１７】第３の実施の形態における半導体装置の製造工程を示す断面図。
【図１８】第３の実施の形態における半導体装置の製造工程を示す断面図。
【図１９】第３の実施の形態における半導体装置の製造工程を示す断面図。
【図２０】第３の実施の形態における半導体装置の製造工程を示す断面図。
【図２１】第３の実施の形態における半導体装置の製造工程を示す断面図。
【図２２】第３の実施の形態における半導体装置の製造工程を示す断面図。
【図２３】従来技術による半導体装置の製造工程を示す断面図。
【図２４】従来技術による半導体装置の製造工程を示す断面図。
【図２５】従来技術による半導体装置の製造工程を示す断面図。
【図２６】従来技術による半導体装置の製造工程を示す断面図。
【図２７】従来技術による半導体装置の製造工程を示す断面図。
【図２８】従来技術による半導体装置の製造工程を示す断面図。
【図２９】従来技術による半導体装置の製造工程を示す断面図。
【符号の説明】
４１…シリコン基板
４２…トレンチキャパシタ
４３…素子分離領域
４４…ゲート電極
４５…拡散層
４６…シリサイド層
４７…第１層間絶縁膜
４８…第２層間絶縁膜
４９…第１Ｃｕ
５０…Ｓｉ３Ｎ４膜
５１…第３層間絶縁膜
５２…第２コンタクトホール
５３…第２Ｃｕ
５４…Ｓｉ３Ｎ４膜
５５…第４層間絶縁膜
５６…第３コンタクトホール
５７…第３Ｃｕ
５８…Ｓｉ３Ｎ４膜
５９…第５層間絶縁膜
６０…第４コンタクトホール
６１…第４Ｃｕ
６２…Ｓｉ３Ｎ４膜
６３…ＰＳＧ膜等のパッシベーション膜
６４…Ｓｉ３Ｎ４膜等の第１のパッシベーション膜
６５…Ｓｉ３Ｎ４膜等の第２のパッシベーション膜
６６…Ａｌ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly, to a wiring layer of a memory embedded logic.
[0002]
[Prior art]
In recent years, demand for an LSI in which a memory (for example, a DRAM) and a logic are mixed on one chip has been increasing. This is because a two-chip LSI can be reduced to one chip if DRAM embedded logic is used, and the wiring delay between the DRAM and the logic is small and the system performance can be improved. In addition, LSIs employing low-resistance copper (Cu) wiring have become mainstream in order to improve wiring delay and improve electromigration resistance.
[0003]
An example in which a DRAM embedded logic according to the prior art is applied to a four-layer Cu wiring LSI will be described with reference to FIGS. In this example, a trench capacitor is used for the DRAM.
[0004]
As shown in FIG. 23, a trench capacitor 12, an element isolation region 13 are formed on a silicon substrate 11, and a gate electrode 14, a diffusion layer 15, and a silicide layer 16 are further formed.
[0005]
Next, as shown in FIG. 24, a first interlayer insulating film 17 such as a BPSG film is deposited, and the first interlayer insulating film 17 is planarized by using a CMP method. Thereafter, a first contact hole is opened by using a photolithography method, and first tungsten is buried in the contact hole. Furthermore, SiO 2 A second interlayer insulating film 18 such as a film is deposited, and the first wiring groove is patterned into a predetermined shape using a photolithography method. After that, the first Cu19 is deposited on the entire surface, and the first Cu19 is planarized by using the CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 20 is deposited. This is a well-known single damascene process for Cu wiring.
[0006]
Next, as shown in FIG. 2 A third interlayer insulating film 21 such as a film is deposited, a second contact hole 22 is opened using photolithography, and the second wiring groove is subsequently patterned into a predetermined shape using photolithography. After that, a second Cu 23 is deposited on the entire surface, and the second Cu 23 is planarized by using the CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 24 is deposited. This is a well-known dual damascene process for Cu wiring.
[0007]
Next, as shown in FIG. 2 A fourth interlayer insulating film 25 such as a film is deposited, a third contact hole 26 is opened using photolithography, and the third wiring groove is patterned into a predetermined shape using photolithography. Thereafter, a third Cu 27 is deposited on the entire surface, and the third Cu 27 is flattened by using a CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 28 is deposited.
[0008]
Next, as shown in FIG. 2 A fifth interlayer insulating film 29 such as a film is deposited, a fourth contact hole 30 is opened using photolithography, and the fourth wiring groove is patterned into a predetermined shape using photolithography. Thereafter, a fourth Cu 31 is deposited on the entire surface, and the fourth Cu 31 is planarized by using the CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 32 is deposited.
[0009]
Next, as shown in FIG. 28, a passivation film 33 such as a PSG film is 3 N 4 A passivation film 34 such as a film is sequentially deposited. Thereafter, heat treatment is performed in a hydrogen gas atmosphere at a temperature of about 400 to 450 ° C. 3 N 4 Hydrogen contained in the film is diffused into the silicon substrate, and dangling bonds at the interface between silicon and the gate oxide film are terminated with hydrogen. This step is called a sintering step and is an important step indispensable for improving the pause characteristics of the DRAM, which reduces the variation in the threshold voltage of the MOSFET and reduces the junction leakage.
[0010]
Next, as shown in FIG. 29, the passivation films 33 and 34 on the fourth Cu 31 serving as bonding pads are etched using photolithography. Thinner Si 3 N 4 The film 32 is etched to open a bonding pad. Thereafter, Al35 serving as a bonding pad is deposited, and Al35 serving as a bonding pad is patterned into a predetermined shape by using a photolithography method. Here, the right half of the sectional view is a DRAM area, and the left half is a logic area.
[0011]
[Patent Document 1]
JP-A-2000-58639
[Patent Document 2]
JP 2000-114373 A
[Patent Document 3]
JP 2001-102452 A
[Patent Document 4]
JP 2000-164704 A
[0012]
[Problems to be solved by the invention]
In the prior art, when Cu is used for wiring, Si is used to prevent diffusion on Cu. 3 N 4 Since the film is capped, there is a problem that it is difficult for hydrogen to enter the substrate in the subsequent sintering step (H is attached to the vacant hand of Si at the silicon interface). The reason for this is that SiO 2 The membrane is permeable to hydrogen but Si 3 N 4 Since the film does not pass hydrogen, the diffusion path of hydrogen is 3 N 4 This is because the film is limited to the portion where the contact is opened. In addition, Si 3 N 4 In addition to the film, the same problem occurs in SiC and a film containing them as a main component. Furthermore, a sintering process is required for a long time to improve the pause characteristic (charge leakage from the capacitor) of the DRAM. However, the sintering process for the Cu wiring requires two to three times as long as the Al wiring.
[0013]
However, in the logic section, if the sintering step is performed for a long time, there is a problem that the hot carrier reliability of the MOSFET is deteriorated. As described above, since the conditions (or hydrogen diffusion conditions) required for the sintering process are different between the DRAM region and the logic region, it is difficult to satisfy both conditions in the related art.
[0014]
Here, in order to secure a hydrogen diffusion path, a method of forming a hydrogen diffusion path using a film through which hydrogen can easily pass as a diffusion path is described in JP-A-2000-164704 and the like. However, it is difficult to say that these conventional techniques diffuse a sufficient amount of hydrogen, and it is still difficult to satisfy different conditions in the DRAM region and the logic region.
[0015]
An object of the present invention is to provide a semiconductor device that can satisfy both conditions required for a sintering process in a memory region and a logic region even if the conditions are different.
[0016]
[Means for Solving the Problems]
A semiconductor device according to the present invention provides a semiconductor device having a logic region and a memory region on one chip, wherein a passivation film on the chip surface is thicker in the memory region than in the logic region.
[0017]
In a semiconductor device having a logic region and a memory region in one chip, a semiconductor device in which a passivation film on the surface of the chip has a two-layer structure in the memory region and a one-layer structure in the logic region is provided.
[0018]
In a semiconductor device having a logic region and a memory region in one chip, a diffusion prevention film of metal used for wiring is formed in the logic region and selectively formed in the memory region. I will provide a.
[0019]
Further, in a one-chip LSI having a logic region and a memory region and having a multilayer wiring region, a semiconductor device is provided in which a metal region penetrating from a lowermost layer to an uppermost wiring region is provided in the memory region.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, a DRAM is used as a memory, and a trench capacitor is used for the DRAM.
(First Embodiment)
An example in which a DRAM embedded logic is applied to a four-layer Cu wiring LSI in the semiconductor device according to the first embodiment will be described with reference to FIGS.
[0021]
First, as shown in FIG. 1, a trench capacitor 42 and an element isolation region 43 are formed on a silicon substrate 41, and further, a gate electrode 44, a diffusion layer 45, and a silicide layer 46 are formed.
[0022]
Next, as shown in FIG. 2, a first interlayer insulating film 47 such as a BPSG film is deposited, and the first interlayer insulating film 47 is planarized by using a CMP method. Thereafter, a first contact hole is opened by using a photolithography method. Here, the first tungsten may be embedded in the contact hole. Furthermore, SiO 2 A second interlayer insulating film 48 such as a film is deposited, and the first wiring groove is patterned into a predetermined shape using a photolithography method. After that, the first Cu 49 is deposited on the entire surface, and the first Cu 49 is planarized by using the CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 50 is deposited. This is a well-known single damascene process for Cu wiring.
[0023]
Next, as shown in FIG. 2 A third interlayer insulating film 51 such as a film is deposited, a second contact hole 52 is opened by using a photolithography method, and then the second wiring groove is patterned into a predetermined shape by using a photolithography method. Thereafter, a second Cu 53 is deposited on the entire surface, the second Cu 53 is flattened using a CMP method, and a buried wiring of Cu is formed. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 54 is deposited. This is a well-known dual damascene process for Cu wiring.
[0024]
Next, as shown in FIG. 2 A fourth interlayer insulating film 55 such as a film is deposited, a third contact hole 56 is opened using photolithography, and the third wiring groove is subsequently patterned into a predetermined shape using photolithography. After that, the third Cu 57 is deposited on the entire surface, and the third Cu 57 is planarized by using the CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 58 is deposited.
[0025]
Next, as shown in FIG. 2 A fifth interlayer insulating film 59 such as a film is deposited, a fourth contact hole 60 is opened using photolithography, and the fourth wiring groove is subsequently patterned into a predetermined shape using photolithography. After that, a fourth Cu 61 is deposited on the entire surface, and the fourth Cu 61 is flattened using a CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 62 is deposited.
[0026]
Next, as shown in FIG. 6, a passivation film 63 such as a PSG film is 3 N 4 A first passivation film 64 such as a film is sequentially deposited. After that, only the first passivation film 64 in the logic region is removed by using a photolithography method. Thereafter, heat treatment is performed in a hydrogen gas atmosphere at a temperature of about 400 to 450 ° C. 3 N 4 Hydrogen contained in the film is diffused into the silicon substrate to terminate dangling bonds at the interface between silicon and the gate oxide film with hydrogen (sintering step).
[0027]
Next, as shown in FIG. 3 N 4 A second passivation film 65 such as a film is deposited.
[0028]
Next, as shown in FIG. 8, the passivation films 63 and 65 on the fourth Cu 61 serving as bonding pads are etched using a photolithography method. Thinner Si 3 N 4 The film 62 is etched to open a bonding pad. Thereafter, Al66 to be a bonding pad is deposited, and Al66 to be a bonding pad is patterned into a predetermined shape by using a photolithography method. The right half of the sectional view is a DRAM area, and the left half is a logic area.
[0029]
In the present embodiment, as shown in FIG. 3 N 4 After depositing the first passivation film 64 such as a film, only the first passivation film 64 in the logic region is removed by using a photolithography method. Thereafter, heat treatment is performed in a hydrogen gas atmosphere at a temperature of about 400 to 450 ° C. 3 N 4 Hydrogen contained in the film is diffused into the silicon substrate, and dangling bonds at the interface between silicon and the gate oxide film are terminated with hydrogen (sintering step). As a result, Si is effectively removed only to the DRAM region. 3 N 4 Hydrogen contained in the film can be diffused into the silicon substrate. Therefore, it is not necessary to perform the sintering step for a long time to improve the pause characteristic of the DRAM, and the problem that the hot carrier reliability of the MOSFET in the logic part is deteriorated does not occur. That is, in the technique according to the present invention, even if the conditions required for the sintering process are different between the DRAM region and the logic region, both conditions can be satisfied.
(Second embodiment)
An example in which the DRAM embedded logic is applied to a four-layer Cu wiring LSI in the semiconductor device according to the second embodiment will be described with reference to FIGS.
[0030]
First, as shown in FIG. 9, a trench capacitor 72 and an element isolation region 73 are formed on a silicon substrate 71, and further, a gate electrode 74, a diffusion layer 75, and a silicide layer 76 are formed.
[0031]
Next, as shown in FIG. 10, a first interlayer insulating film 77 such as a BPSG film is deposited, and the first interlayer insulating film 77 is planarized by using a CMP method. Thereafter, a first contact hole is opened by using a photolithography method, and first tungsten is buried in the contact hole. Furthermore, SiO 2 A second interlayer insulating film 78 such as a film is deposited, and the first wiring groove is patterned into a predetermined shape using a photolithography method. After that, the first Cu 79 is deposited on the entire surface, and the first Cu 79 is planarized by using the CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 80 is deposited. This is a well-known single damascene process for Cu wiring. Further, thereafter, using a photolithography method, the thin Si in the DRAM region and other than the portion where the first wiring groove is capped 3 N 4 The film 81 is removed.
[0032]
Next, as shown in FIG. 2 A third interlayer insulating film 82 such as a film is deposited, a second contact hole 83 is opened using photolithography, and the second wiring groove is subsequently patterned into a predetermined shape using photolithography. After that, a second Cu 84 is deposited on the entire surface, and the second Cu 84 is flattened using a CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 85 is deposited. This is a well-known dual damascene process for Cu wiring. Thereafter, by photolithography, the Si in the region near the boundary between the logic region and the memory region, desirably, for example, in the DRAM region and in the region 86 other than the portion where the second wiring groove is capped, is formed. 3 N 4 Remove the film.
[0033]
Next, as shown in FIG. 2 A fourth interlayer insulating film 87 such as a film is deposited, a third contact hole 88 is opened by using a photolithography method, and then the third wiring groove is patterned into a predetermined shape by using a photolithography method. Thereafter, a third Cu 89 is deposited on the entire surface, and the third Cu 89 is planarized by using a CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 90 is deposited. Thereafter, by photolithography, the Si in the region near the boundary between the logic region and the memory region, desirably, for example, in the DRAM region and in the region 91 other than the portion where the third wiring groove is capped, is formed. 3 N 4 Remove the film.
[0034]
Next, as shown in FIG. 2 A fifth interlayer insulating film 92 such as a film is deposited, a fourth contact hole 93 is opened using photolithography, and the fourth wiring groove is subsequently patterned into a predetermined shape using photolithography. After that, a fourth Cu 94 is deposited on the entire surface, and the fourth Cu 94 is planarized by using the CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 95 is deposited. Thereafter, by photolithography, the Si in the region 96 near the boundary between the logic region and the memory region, desirably, for example, the DRAM region and the region 96 other than the portion where the fourth wiring groove is capped, is formed. 3 N 4 Remove the film.
[0035]
Next, as shown in FIG. 14, a passivation film 97 such as a PSG film is 3 N 4 A passivation film 98 such as a film is sequentially deposited. Thereafter, heat treatment is performed in a hydrogen gas atmosphere at a temperature of about 400 to 450 ° C. 3 N 4 Hydrogen contained in the film is diffused into the silicon substrate, and dangling bonds at the interface between silicon and the gate oxide film are terminated with hydrogen (sintering step).
[0036]
Next, as shown in FIG. 15, the passivation films 97 and 98 on the fourth Cu 94 serving as bonding pads are etched using a photolithography method. Thinner Si 3 N 4 The film 96 is etched to open a bonding pad. Thereafter, Al99 to be a bonding pad is deposited, and Al99 to be a bonding pad is patterned into a predetermined shape by using a photolithography method. The right half of the sectional view is a DRAM area, and the left half is a logic area.
[0037]
In the present embodiment, as shown in FIG. 14, a region near a boundary between a logic region and a memory region, preferably, for example, a DRAM region and a portion where the first to fourth wiring grooves are capped, using a photolithography method. Si in areas other than 3 N 4 The film has been removed. Thereafter, heat treatment is performed in a hydrogen gas atmosphere at a temperature of about 400 to 450 ° C. 3 N 4 Hydrogen contained in the film is diffused into the silicon substrate, and dangling bonds at the interface between silicon and the gate oxide film are terminated with hydrogen (sintering step). Therefore, Si 3 N 4 Effectively only in the DRAM area through the film removal part 3 N 4 Hydrogen contained in the film can be diffused into the silicon substrate. Therefore, the sintering process for improving the pause characteristic of the DRAM can be performed in a short time, and the problem that the hot carrier reliability of the MOSFET in the logic part is deteriorated does not occur. That is, in the technique according to the present invention, even if the conditions required for the sintering process are different between the DRAM region and the logic region, both conditions can be satisfied. (Third embodiment)
An example in which a DRAM embedded logic is applied to a four-layer Cu wiring LSI in the semiconductor device according to the third embodiment will be described with reference to FIGS.
[0038]
First, as shown in FIG. 16, a trench capacitor 102 and an element isolation region 103 are formed on a silicon substrate 101, and further, a gate electrode 104, a diffusion layer 105, and a silicide layer 106 are formed.
[0039]
Next, as shown in FIG. 17, a first interlayer insulating film 107 such as a BPSG film is deposited, and the first interlayer insulating film 107 is planarized by using a CMP method. Thereafter, a first contact hole is opened by using a photolithography method, and first tungsten is buried in the contact hole. Furthermore, SiO 2 A second interlayer insulating film 108 such as a film is deposited, and the first wiring groove is patterned into a predetermined shape using a photolithography method. After that, the first Cu 109 is deposited on the entire surface, and the first Cu 109 is planarized by using the CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 110 is deposited. This is a well-known single damascene process for Cu wiring. Simultaneously, at this time, a dummy first wiring groove 111 is formed in a portion other than the portion where the first wiring groove is capped in the DRAM region.
[0040]
Next, as shown in FIG. 2 A third interlayer insulating film 112 such as a film is deposited, a second contact hole 113 is opened by using photolithography, and the second wiring groove is patterned into a predetermined shape by using photolithography. After that, the second Cu 114 is deposited on the entire surface, and the second Cu 114 is planarized by using the CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 115 is deposited. This is a well-known dual damascene process for Cu wiring. Simultaneously, at this time, a dummy second wiring groove 116 is formed in a portion other than the portion where the second wiring groove is capped in the DRAM region.
[0041]
Next, as shown in FIG. 2 A fourth interlayer insulating film 117 such as a film is deposited, a third contact hole 118 is opened using photolithography, and the third wiring groove is subsequently patterned into a predetermined shape using photolithography. After that, a third Cu 119 is deposited on the entire surface, and the third Cu 119 is planarized by using a CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 120 is deposited. Simultaneously, at this time, a dummy third wiring groove 121 is formed in a portion other than the portion where the third wiring groove is capped in the DRAM region.
[0042]
Next, as shown in FIG. 2 A fifth interlayer insulating film 122 such as a film is deposited, a fourth contact hole 123 is opened using photolithography, and the fourth wiring groove is subsequently patterned into a predetermined shape using photolithography. Thereafter, a fourth Cu 124 is deposited on the entire surface, and the fourth Cu 124 is planarized by using the CMP method. And to prevent Cu oxidation and diffusion, thin Si 3 N 4 A film 125 is deposited. Simultaneously, at this time, a dummy fourth wiring groove 126 is formed in a portion other than the portion where the fourth wiring groove is capped in the DRAM region.
[0043]
Next, as shown in FIG. 21, a passivation film 127 such as a PSG film is 3 N 4 A passivation film 128 such as a film is sequentially deposited. Thereafter, heat treatment is performed in a hydrogen gas atmosphere at a temperature of about 400 to 450 ° C. 3 N 4 Hydrogen contained in the film is diffused into the silicon substrate to terminate dangling bonds at the interface between silicon and the gate oxide film with hydrogen (sintering step).
[0044]
Next, as shown in FIG. 22, the passivation films 127 and 128 on the fourth Cu 124 serving as bonding pads are etched using photolithography. Thinner Si 3 N 4 The film 126 is etched to open a bonding pad. After that, Al129 serving as a bonding pad is deposited, and the Al129 serving as a bonding pad is patterned into a predetermined shape by using a photolithography method. The right half of the sectional view is a DRAM area, and the left half is a logic area.
[0045]
In the present embodiment, as shown in FIG. 21, dummy first to fourth wiring grooves are formed so as to penetrate through the wiring layer in the DRAM region other than the places where the first to fourth wiring grooves are capped. . Thereafter, heat treatment is performed in a hydrogen gas atmosphere at a temperature of about 400 to 450 ° C. 3 N 4 Hydrogen contained in the film is diffused into the silicon substrate, and dangling bonds at the interface between silicon and the gate oxide film are terminated with hydrogen (sintering step). Therefore, Si is effectively transferred only to the DRAM region through the dummy first to fourth wiring grooves. 3 N 4 Hydrogen contained in the film can be diffused into the silicon substrate. Therefore, the sintering process for improving the pause characteristic of the DRAM can be performed in a short time, and the problem that the hot carrier reliability of the MOSFET in the logic part is deteriorated does not occur. That is, in the technique according to the present invention, even if the conditions required for the sintering process are different between the DRAM region and the logic region, both conditions can be satisfied.
[0046]
The materials and numerical values used in the description of the first to third embodiments are not limited to those described above. As the diffusion prevention film, Si 3 N 4 Besides, SiC, a film containing these as a main component, or the like can be applied. This embodiment is also applied to memories other than DRAM. Furthermore, by appropriately combining the first, second, and third embodiments, hydrogen can be more effectively diffused only in the memory region into the silicon substrate. In addition, it goes without saying that various modifications can be made without departing from the scope of the present invention.
[0047]
【The invention's effect】
In the semiconductor device of the present invention, even if the conditions required for the sintering process are different between the memory region and the logic region, both conditions can be satisfied.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a manufacturing process of a semiconductor device according to a first embodiment.
FIG. 2 is a sectional view showing a manufacturing step of the semiconductor device according to the first embodiment;
FIG. 3 is a sectional view showing a manufacturing step of the semiconductor device according to the first embodiment;
FIG. 4 is a sectional view showing a manufacturing step of the semiconductor device according to the first embodiment;
FIG. 5 is a sectional view showing the manufacturing process of the semiconductor device according to the first embodiment;
FIG. 6 is a sectional view showing a manufacturing step of the semiconductor device according to the first embodiment;
FIG. 7 is a sectional view showing the manufacturing process of the semiconductor device according to the first embodiment;
FIG. 8 is a sectional view showing a manufacturing step of the semiconductor device according to the first embodiment;
FIG. 9 is a sectional view showing a manufacturing step of the semiconductor device according to the second embodiment;
FIG. 10 is a sectional view showing a manufacturing step of the semiconductor device according to the second embodiment;
FIG. 11 is a sectional view showing a manufacturing step of the semiconductor device according to the second embodiment;
FIG. 12 is a sectional view showing a manufacturing step of the semiconductor device according to the second embodiment;
FIG. 13 is a sectional view showing a manufacturing step of the semiconductor device according to the second embodiment;
FIG. 14 is a sectional view showing a manufacturing step of the semiconductor device according to the second embodiment;
FIG. 15 is a sectional view showing a manufacturing step of the semiconductor device according to the second embodiment;
FIG. 16 is a sectional view showing a manufacturing step of the semiconductor device according to the third embodiment;
FIG. 17 is a sectional view illustrating a manufacturing step of the semiconductor device according to the third embodiment;
FIG. 18 is a sectional view illustrating a manufacturing step of the semiconductor device according to the third embodiment;
FIG. 19 is a sectional view showing a manufacturing step of the semiconductor device according to the third embodiment;
FIG. 20 is a sectional view showing a manufacturing step of the semiconductor device according to the third embodiment;
FIG. 21 is a sectional view showing a manufacturing step of the semiconductor device according to the third embodiment;
FIG. 22 is a sectional view showing a manufacturing step of the semiconductor device according to the third embodiment;
FIG. 23 is a sectional view showing a manufacturing process of a semiconductor device according to a conventional technique.
FIG. 24 is a sectional view showing a manufacturing process of a semiconductor device according to a conventional technique.
FIG. 25 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a conventional technique.
FIG. 26 is a sectional view showing a manufacturing process of a semiconductor device according to a conventional technique.
FIG. 27 is a sectional view showing a manufacturing process of a semiconductor device according to a conventional technique.
FIG. 28 is a sectional view showing a manufacturing process of a semiconductor device according to a conventional technique.
FIG. 29 is a cross-sectional view showing a manufacturing process of a semiconductor device according to a conventional technique.
[Explanation of symbols]
41 ... Silicon substrate
42 ... Trench capacitor
43 ... element isolation region
44 ... Gate electrode
45 ... Diffusion layer
46 ... silicide layer
47 ... First interlayer insulating film
48 second interlayer insulating film
49 ... First Cu
50 ... Si 3 N 4 film
51: Third interlayer insulating film
52 ... second contact hole
53 ... Second Cu
54 ... Si 3 N 4 film
55 ... Fourth interlayer insulating film
56 ... third contact hole
57: Third Cu
58 ... Si 3 N 4 film
59: fifth interlayer insulating film
60: 4th contact hole
61: Fourth Cu
62 ... Si 3 N 4 film
63 ... Passivation film such as PSG film
64 ... Si 3 N 4 First passivation film such as a film
65 ... Si 3 N 4 Second passivation film such as a film
66 ... Al
