JP2004311470A

JP2004311470A - Structure for semiconductor device and its manufacturing method

Info

Publication number: JP2004311470A
Application number: JP2003098629A
Authority: JP
Inventors: Hiroyuki Mitsui; 宏之三井
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-04-01
Filing date: 2003-04-01
Publication date: 2004-11-04

Abstract

<P>PROBLEM TO BE SOLVED: To provide a cross-point type ferroelectric capacitor device that prevents the oxidation of a plug in an oxidizing atmosphere, the reduction of a ferroelectric layer in a hydrogen atmosphere, and the occurrence of film peeling in external wiring, and that is reduced in chip area. <P>SOLUTION: In order to get the continuity of a ferroelectric capacitor 40, a W plug 19a and a TiAlN film 23a are used in a CMOS logic circuit, and the opening of the W plug 19a is completely covered with the TiAlN film 23a. In order to prevent the oxidation of the W plug 19a, in addition, plasma treatment is performed on the surface of the TiAlN film 23a in an oxygen or nitrogen atmosphere, and IrOx 23b is added to the lower conductive layer 23 of the ferroelectric capacitor 40. Moreover, an ozone TEOS film 27a which is an interlayer insulating film 27 is dehydrated by adding IrOx 25b to the upper conductive layer 25 of the capacitor 40, and completely covering the conductive layer 25 with AlOx 26b. Furthermore, the occurrence of film peeling in the external wiring 30 is prevented by adding a metal oxide 30a to the base of the external wiring 30, and the reduction of a ferroelectric substance 24 is prevented by covering the substance 24 with Al<SB>2</SB>O<SB>3</SB>26b. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、クロスポイント型強誘電体メモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】
一般的に強誘電体メモリ装置はＣＭＯＳ論理回路で構成されている部分と強誘電体キャパシタで構成されている半導体装置で、ＣＭＯＳ論理回路と強誘電体キャパシタとの間に層間絶縁膜が形成され、その層間絶縁膜中にコンタクトを形成し、導通をとることにより、ＣＭＯＳ論理回路と強誘電体キャパシタとを電気的に接続している。
【０００３】
強誘電体メモリ装置の強誘電体材料には主にＰｂ（ＺｒｘＴｉ１−Ｘ）Ｏ_３（以下ＰＺＴという）及びＳｒＢｉ_２Ｔａ_２Ｏ_９（以下ＳＢＴという）等のペロブスカイト型結晶構造を有する金属酸化物を使用し、残留分極の向きにより情報の記憶を行っている。
強誘電体キャパシタで使用されるＰＺＴ及びＳＢＴはペロブスカイト型結晶構造を確実なものとするため、酸素雰囲気で６００〜８００℃の間で数回酸化処理が行われている。
【０００４】
強誘電体キャパシタを形成した後、層間絶縁層の形成工程やドライエッチング工程などにおいて、強誘電体層が水素雰囲気下に曝されることがある。強誘電体層は、一般に金属酸化物からなる。このため、強誘電体層が水素に曝されると、強誘電体層を構成する酸素がこの水素により還元される。これにより、強誘電体層がダメージを受けることになる。
【０００５】
これを防止する目的で、一般的に水素バリア膜と称される保護膜を強誘電体キャパシタ上に被覆する。水素バリア膜としては各種酸化物が検討されており、特にＡｌ_２Ｏ_３の化学式で表される化合物が優れた水素バリア性能を示すため有力な候補材料として使用されている。
【０００６】
【発明が解決しようとする課題】
近年半導体はチップ面積の縮小に伴い、デザインル−ルの縮小、プロセスル−ルの微細化が進み、構造全体が立体的になってきている。
【０００７】
クロスポイント型強誘電体メモリ装置でもチップ面積縮小のためプロセスの微細化が進んでいたが、クロスポイント型強誘電体メモリの下部にＣＭＯＳ部を構成することは困難であった。これはＣＭＯＳ部と強誘電体メモリとのコンタクトをＷプラグにより導通しなければならないのだが、Ｗプラグは非常に酸化し易い物質のため、強誘電体の特性回復のための６００〜８００℃程度の酸化処理途中で、Ｗプラグが酸化するとＷｏｘとして生成し、体積が２倍近く膨張してしまう。そのような膨張により型強誘電体メモリ装置が破壊されてしまう。そのようなＷプラグの酸化防止をするためにＷプラグ上に酸化防止する膜を形成する必要性がある。
【０００８】
またクロスポイント型強誘電体メモリの下部にＣＭＯＳ部を構成するには、配線設計上、１層以上のロ−カルインタ−コネクト配線が必要であり、この配線も上記酸化処理で酸化され難い金属でなければならない。
【０００９】
素子の形成過程において層間絶縁膜から発生する水分等はＡｌ_２Ｏ_３に対して多大な悪影響を及ぼすことが判っており、Ａｌ_２Ｏ_３と水分が反応するとＡｌ_２Ｏ_３の一部が水酸化物に変化してしまい、Ａｌ_２Ｏ_３の膜質が大きく損なわれてしまう。膜本来の水素バリア性能が発揮されず、還元雰囲気に対する耐性を望むことが出来ないという問題点があった。
【００１０】
またクロスポイント型強誘電体メモリの下部電極には一般にＰｔを用いるが、Ｐｔは酸化膜との密着力が弱く、下部電極の配線を形成してＣＭＯＳ論理回路との導通をとるために強誘電体メモリ領域外に配線を引き出そうとすると、配線が剥がれてしまう問題があった。また上部電極と導通をとるための外部配線（ビット線）はＡＬを主に使用していたが、ＡＬは融点が低く、ＡＬを使用すると強誘電体の特性回復のための６００℃程度の酸素雰囲気での熱処理ができない。そこで融点が高く耐酸化性に強いＰｔを使用するのが好ましいのだが、上記のとおりＰｔは酸化膜との密着力が弱いため外部配線も剥がれてしまう問題点も存在していた。
【００１１】
そこで本発明では、ＣＭＯＳ論理回路で構成されている部分と強誘電体キャパシタ部で構成されている半導体装置において、強誘電体キャパシタ部は下部電極配線と該下部電極配線と交差する方向に上部電極と接している外部配線とが配列され、上部電極と下部電極との交差領域にメモリセルがマトリクス状に配列されているクロスポイント型強誘電体メモリにおいて、ＣＭＯＳ論理回路と強誘電体キャパシタ部とを結ぶロ−カルインタ−コネクトにはＴｉＡｌＮを使用し、ロ−カルインタ−コネクトの酸化を防止したこと、Ｗプラグ酸化防止にＴｉＡｌＮを用いたこと、層間絶縁膜等から発生する水分を低減することにより水素バリア膜を保護し、水素バリア膜を強誘電体キャパシタ上と外部配線上の２箇所に設けることにより水素ダメ−ジを低減させること、下部電極及び外部配線に密着層を追加することにより配線の密着力を上げ膜剥がれを防止したこと、以上の対策によりクロスポイント型強誘電体メモリ装置の信頼性を向上させることを目的としている。
【００１２】
【課題を解決するための手段】
本発明のクロスポイント型強誘電体メモリ装置の構造は、ＣＭＯＳ論理回路で構成されている部分と強誘電体キャパシタ部で構成されている半導体装置において、ＣＭＯＳ論理回路と強誘電体キャパシタ部との間に層間絶縁膜が形成され、層間絶縁膜にはＷプラグが形成され、さらに強誘電体キャパシタがプラグを通じて導通されている半導体装置で、強誘電体キャパシタ部は下部電極配線と該下部電極配線と交差する方向に上部電極と接している外部配線とが配列され、上部電極と下部電極との交差領域にメモリセルがマトリクス状に配列されているクロスポイント型強誘電体メモリにおいて、マトリックス状の強誘電体キャパシタ部の真下にＣＭＯＳ論理回路が構成されていることを特徴とする。
【００１３】
上記構成によれば、マトリックス状の強誘電体キャパシタ部の真下にＣＭＯＳ論理回路が構成することにより、ＣＭＯＳ論理回路部の面積分チップを縮小することができる効果を有する。
【００１４】
本発明のクロスポイント型強誘電体メモリ装置の構造は、強誘電体からなる金属酸化物の下に、ＴｉＡｌＮ膜及びＩｒＯｘ膜を有することを特徴とする。
上記構成によれば、ＩｒＯｘ膜は膜の密着性を向上させる効果を有し、下部電極での膜剥がれ防止の効果を有する。
【００１５】
本発明のクロスポイント型強誘電体メモリ装置の構造は、ＣＭＯＳ論理回路部と強誘電体キャパシタ部の間に１層以上のロ−カルインタ−コネクト配線が形成されていることを特徴とする。
【００１６】
上記構成によれば、強誘電体キャパシタ部の真下にＣＭＯＳ論理回路が構成されているため、Ｗプラグを用いて接続するのだが、上強誘電体キャパシタ部とＣＭＯＳ論理回路を直接接合するよりもロ−カルインタ−コネクト配線を介して接合するほうが、設計としては配線の自由度が増すことができ、ＣＭＯＳ論理回路の構成により自由にロ−カルインタ−コネクト配線を変更できる効果を有する。
【００１７】
本発明のクロスポイント型強誘電体メモリ装置の構造は、ロ−カルインタ−コネクト配線の材質にＴｉＡｌＮからなる窒化金属を用いており、Ｗプラグ上の開口部を完全に覆っていることを特徴とする。
【００１８】
上記構成によれば、強誘電体の結晶化のためにＯ_２雰囲気で６００℃から８００℃で焼結する工程において、プラグの材質であるＷの酸化を防止することができるという効果を有する。一般にＴｉＡｌＮは耐酸化性に強い物質として世に知られている。
【００１９】
本発明のクロスポイント型強誘電体メモリ装置の構造は、ＴｉＡｌＮからなる窒化金属をＯ_２又はＮ_２雰囲気中でプラズマ処理を施すことを特徴とする。
【００２０】
上記構成によれば、ＴｉＡｌＮの金属結晶は、ＴｉＮ膜のものと同一で柱状構造になっている。この柱状構造は比較的に縦方向に隙間が生じており、耐酸化性に強い物質とはいえ酸化条件によっては酸素分子が隙間を通じてプラグを酸化させてしまう。この現象を防ぐためにＯ_２又はＮ_２雰囲気中でプラズマ処理を施す。これはプラズマ処理によりＯ_２又はＮ_２分子をプラズマ化し、原子レベルに分解させ柱状構造の隙間にＯ、Ｎ原子を埋め込み、後から強誘電体の結晶化のための酸化処理にＯ_２分子がこの隙間を通過するのを防ぐ役割を有している。Ｏ，Ｎ原子を埋め込んたＴｉＡｌＮの厚みは表面から数百Åの範囲で存在している。これによりＴｉＡｌＮ膜の耐酸化性能をより強固にする効果を有する。
【００２１】
本発明のクロスポイント型強誘電体メモリ装置の構造は、強誘電体からなる金属酸化物の上に、複数の金属膜からなる上部電極の材質の１つにＩｒＯｘ膜を有することを特徴とする。
【００２２】
上記構成によれば、上記プラズマ処理を施したＴｉＡｌＮ膜と、下部電極にＩｒＯｘを追加した構造に、上部電極にもＩｒＯｘを追加することにより、Ｗプラグに対する耐酸化性の向上を更に図ることができる。またＩｒＯｘ膜は膜の密着性を向上させる効果を有し、上部電極での膜剥がれ防止にも役立っている。更にＩｒＯｘ膜はキャパシタ部を形成した後の層間絶縁膜の成膜中に発生する水素が強誘電体を還元し特性劣化を防ぐ効果も持ち合わせている。従って上部電極にＩｒＯｘ膜を追加することはＷプラグの酸化防止のみだけではなく、層間絶縁膜の水素ダメ−ジも防止する２重の効果を有する。
【００２３】
本発明のクロスポイント型強誘電体メモリ装置の構造は、上部電極と外部との導通をとるために、ビット線の役割をした外部配線が設けられ、ＰｔとＩｒＯｘとの積層構造の外部配線であることを特徴とする。
【００２４】
上記構成によれば、外部配線がＰｔのみでなくＩｒＯｘをＰｔ下地に設けることにより酸化膜との密着力が向上し、外部配線として加工しても剥がれを防止できる。またＩｒＯｘは比較的抵抗が低く、上部電極と直接接する部分での抵抗増大は僅かであり、導電性には支障がない効果を有する。
【００２５】
本発明のクロスポイント型強誘電体メモリ装置の構造は、上記強誘電体キャパシタの上部及び側面を被う水素バリア性能を有する材料が酸化物であることを特徴とする。
【００２６】
上記構成によれば、上記強誘電体キャパシタと層間絶縁層との密着力をきわめて強固にすることができるという効果を有する。
【００２７】
本発明のクロスポイント型強誘電体メモリ装置の構造は、前記酸化物がＡｌ_２Ｏ_３の化学式で表記される酸化物を含有していることを特徴とする。
【００２８】
上記構成によれば、密着層がきわめて優れた水素バリア性能を発揮するため、上部電極の上部あるいは上部電極の側壁部から侵入する水素を完全に強誘電体層から遮断できるという効果を有する。
【００２９】
本発明のクロスポイント型強誘電体メモリ装置の構造で、Ａｌ_２Ｏ_３の化学式で表記される酸化物上の層間絶縁膜は、ＴＥＯＳを原料としてオゾンと熱分解により成膜するオゾンＴＥＯＳとプラズマ処理により成膜するプラズマＴＥＯＳの２層構造のどちらかで構成されている。オゾンＴＥＯＳ成膜直後には酸素雰囲気でプラズマ処理が施される。またオゾンＴＥＯＳと酸素雰囲気のプラズマ処理、プラズマＴＥＯＳは同一装置内で連続して処理が施されることを特徴とする。
【００３０】
上記構成によれば、オゾンＴＥＯＳ成膜直後に酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ_２Ｏ_３膜の劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。
【００３１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
図１は、クロスポイント型強誘電体メモリ装置を模式的に示す平面図であり、図２ａは、図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図２ｂは、図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【００３２】
図１のクロスポイント型強誘電体メモリ装置はＣＭＯＳ部１と、強誘電体メモリ部２とを有する。そして、ＣＭＯＳ部は強誘電体メモリ部の直下に形成されている。この例では下層にＣＭＯＳ部が、上層に強誘電体メモリ部が形成されている。ＣＭＯＳ部の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。
【００３３】
強誘電体メモリ部は、行選択のための下部電極（ワード線）２３と、列選択のための外部配線（ビット線）３０とが直交するように配列されている。すなわち、Ｘ方向に沿って下部電極が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って外部配線が所定ピッチで配列されている。なお、下部電極がビット線、外部電極がワード線でもよい。
【００３４】
強誘電体メモリ部は、図２ａおよび図２ｂに示すように、第二層間膜２１の上に下部電極２３、強誘電体層２４、上部電極２５および第三層間膜２７を挟んで外部配線３０が積層されて構成されている。強誘電体層および上部電極は、下部電極と外部配線との交差領域に設けられている。すなわち、下部電極と外部配線との交差領域において、強誘電体キャパシタからなるメモリセルが構成されている。
【００３５】
さらに上部配線の上には水素バリア膜であるＡｌ_２Ｏ_３２６ｂと第四層間膜３１が形成されており、最終的には第四層間膜上にＡＬ配線３２が形成されている。
【００３６】
また、ＣＭＯＳ部１は、Ｐ型基板１０上に形成され素子分離１１、ゲート電極１２およびＰ＋拡散層１３、Ｎ＋拡散層１４を有しておりその上には第１層間膜１５が形成されている。そして、ＣＭＯＳ部１と強誘電体メモリ部２とは、第一コンタクトホ−ル１６によって電気的に接続されている。
【００３７】
またＣＭＯＳ部は、強誘電体メモリ部に対して選択的に情報の書き込みもしくは読み出しを行うための各種回路を含み、例えば、下部電極を選択的に制御するための第１駆動回路と、外部配線を選択的に制御するための第２駆動回路と、センスアンプなどの信号検出回路（共に図示せず）とを含む。
【００３８】
次に、クロスポイント型強誘電体メモリ装置の書き込み，読み出し動作の一例について述べる。
【００３９】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ_０」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００４０】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ_０」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００４１】
【実施例１】
実施例１においては図１のようにＣＭＯＳ部が強誘電体メモリ部の領域の外部に構成されている場合の実施例を示す。
【００４２】
図３において、先ずＰ型基盤１０に素子分離１１をヒ−ト工程により形成する。本発明においてはＬＯＣＯＳ形状を示しているが、トレンチを使用した素子分離形状（ＳＴＩ）でも構わない。そして拡散層をイオンインプラント工程とヒ−ト工程により形成した後にゲ−ト電極１２を形成する。ここで必要であればイオンインプラント工程を追加して拡散層にＰ＋拡散層１３、Ｎ＋拡散層１４と分けて形成してもよい。そしてその上に第一層間膜１５を約１００００Å堆積させる。膜種はプロセスに合わせて選択するようにし、ＢＰＳＧ単層又はＢＰＳＧとＮＳＧとの組み合わせでもよい。その後ＣＭＰにより平坦化処理を行う。
【００４３】
次にＰ＋拡散層１３又はＮ＋拡散層１４に導通を取るために、拡散層の位置に対応して第一コンタクトホ−ル１６をフォトリソ、エッチングにより形成する。第一コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ａとＴｉＮ１８ａをスパッタ工程で成膜する。次に第一コンタクトホ−ルをＷでＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ａが形成される。
【００４４】
図４においてスパッタによりＴｉＡｌＮ２３ａを１５００Å成膜する。ここでＴｉＡｌＮはＴｉＡｌのタ−ゲットを使用しておりＴｉとＡｌの組成比はそれぞれのプロセスに応じて変化させてもよい。ここではＴｉ／Ａｌは６０／４０の比率のタ−ゲットを使用することとする。スパッタの条件はＰｏｗｅｒ約１．５ｋｗｈ、Ｎ_２／Ａｒ流量約２．５ｓｃｃｍ／４７．５ｓｃｃｍである。ＴｉＡｌＮ膜をＷプラグ上に形成する理由は、強誘電体材料で使用されるＰＺＴ及びＳＢＴの結晶化のため、酸素雰囲気で６００〜８００℃の間で数回酸化処理が行わなければならないが、Ｗプラグは非常に酸化し易い物質で、酸化するとＷＯｘとして生成し、体積が２倍近く膨張してしまう。そのような膨張によりＷプラグ上に形成した下部電極２０は持ち上げられ破壊されてしまう。そのようなＷプラグの酸化防止をするためにＷプラグ上にＴｉＡｌＮ膜を形成する必要性がある。そして更なる耐酸化防止のため、ＴｉＡｌＮ膜をウェハ−全面にスパッタした後は、Ｏ_２またはＮ_２雰囲気中でプラズマ処理を実施する。このプラズマ処理によりＯ_２またはＮ_２を原子レベルに分解させ、ＴｉＡｌＮの柱状構造の隙間にＯ，Ｎ原子を埋め込まれる層を数百Å程度形成させる。この層を追加することにより、ＴｉＡｌＮ膜の耐酸化性能をより強固にし、強誘電体の結晶化のための酸化処理にＯ_２分子がこの隙間を通過するのを防ぐ役割をしている。
【００４５】
次にプラズマ処理を施したＴｉＡｌＮ膜上にＩｒＯｘ２３ｂ５００Å、Ｉｒ２３ｃ５００Åの順に成膜する。ＩｒＯｘ膜はＴｉＡｌＮと同様に耐酸化性に優れた材質であるためプラズマ処理を施したＴｉＡｌＮ膜単体よりも、更なるＷプラグに対する耐酸化性の向上を図ることができ、またＩｒＯｘ膜は膜の密着性を向上させる効果を有し、第一導電層での膜剥がれ防止にも役立っている。次のＰｔ２３ｄを１５００Å程度成膜する。
【００４６】
次に強誘電体２４を形成する。本実施形態では強誘電体としてＰＺＴを使用し、ゾル−ゲル法を用いている。先ずＰＺＴを数回に分けて塗布・３００℃でベ−ク処理を実施し、規定の厚みになったところで炉で酸素雰囲気、６００℃で結晶化させる。このようにして強誘電体層を形成する。次にＰｔ２５ａ５００Å、ＩｒＯｘ２５ｂ１０００Å、Ｐｔ２５ｃ５００Åの順にスパッタにて成膜する。さらに炉で酸素雰囲気、７００℃で結晶化させる。上部電極２５にもＩｒＯｘを追加することにより、Ｗプラグ１９ａに対する耐酸化性の向上を更に図ることができ、またＩｒＯｘ膜は膜の密着性を向上させる効果を有し、上部電極での膜剥がれ防止にも役立っている。更にＩｒＯｘ膜は強誘電体キャパシタ部４０を形成した後の層間絶縁膜の成膜中に発生する水素が強誘電体を還元し特性劣化を防ぐ効果も持ち合わせている。従って上部電極にＩｒＯｘ膜を追加することはＷプラグの酸化防止、密着性向上だけではなく、層間絶縁膜の水素ダメ−ジも防止する３重の効果を有する。
【００４７】
図５ａは図５ｂのＣ−Ｃ間の断面図、図５ｂは平面図を示している。図５ａ、ｂでは上部電極２５と強誘電体２４をフォトリソ、エッチングにより加工する。このとき図５ｂのように上部電極と強誘電体は升目状に形成し、下部電極２３はエッチングせずに膜を残した状態にしておく。
【００４８】
図６ａは図６ｂのＤ−Ｄ間の断面図、図６ｂは平面図を示している。この工程では下部電極２３のみを配線状にフォトリソ、エッチングにより加工する。この処理により図６ｂのように下部電極と外部配線とが交差した形状を示すようになる。
【００４９】
図７では強誘電体キャパシタ４０が形成された後、ウェハー全面にＡｌ_２Ｏ_３２６ａをスパッタもしくはＣＶＤにより６００Å成膜する。Ａｌ_２Ｏ_３は優れた水素バリア性能を発揮するため、強誘電体キャパシタの上部あるいは側壁部から侵入する水素を完全に遮断できる効果を有する。Ａｌ_２Ｏ_３はＣＭＯＳ部には不要なため、フォトリソ、エッチングにより除去しておく。
【００５０】
図８では第二層間膜２１を形成する。オゾンＴＥＯＳ２１ａを２０００Å成膜直後、同一処理チャンバ−内で酸素雰囲気でプラズマ処理を実施する。酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ_２Ｏ_３膜の劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。次にプラズマＴＥＯＳ２１ｂを２０００Å成膜する。
【００５１】
図９ａ，ｂにおいて、図９ａは図２ａと同方向の断面図、図９ｂは図２ｂと同方向の断面図を示している。図８において第二層間膜２１を成膜した後、先ず図９ｂに示すように、Ｎ型拡散層１４と外部配線３０とを導通させるため、フォトリソ、エッチングにより第二コンタクトホ−ル２２を形成する。第二コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ｂとＴｉＮ１８ｂをスパッタ工程で成膜する。次にＷをＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ｂが形成される。
【００５２】
次に上部電極２５上に第三コンタクトホール２８を形成するため、フォトリソ、エッチングにより加工する。この際第二層間膜だけでなく、上部電極上のＡｌ_２Ｏ_３２６ａも同時に除去するようにする。Ａｌ_２Ｏ_３は絶縁物であるため、除去しておかないと上部電極と外部配線との電気的に導通されないからである。次にＩｒＯｘ３０ａを４００Åスパッタにより成膜した後に真空中で連続してＰｔ３０ｂを２０００Åスパッタにより成膜する。ＩｒＯｘはコンタクトホ−ル内に残すようにする。ＩｒＯｘは抵抗の低い金属酸化物であるため、上部電極と外部配線との電気的導通にはなんら問題はない。
【００５３】
図１０ａ，ｂでは、フォトリソ、エッチングにより外部配線３０を形成する。この際図１０ｂに示すように、外部配線は下部電極と直交するように加工する。
【００５４】
図１１では、外部配線が形成された後、ウェハー全面にＡｌ_２Ｏ_３２６ｂをスパッタもしくはＣＶＤにより６００Å成膜する。Ａｌ_２Ｏ_３は優れた水素バリア性能を発揮するため、第三層間膜２７から発生する水素を完全に遮断できる効果を有する。Ａｌ_２Ｏ_３はＣＭＯＳ部には不要なため、フォトリソ、エッチングにより除去しておく。
【００５５】
図１２では第三層間膜２７を形成する。オゾンＴＥＯＳ２７ａを２０００Å成膜直後、同一処理チャンバ−内で酸素雰囲気でプラズマ処理を実施する。酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ_２Ｏ_３膜の劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。次にプラズマＴＥＯＳ２７ｂを１００００Å成膜する。
【００５６】
プラズマＴＥＯＳを成膜後、ＣＭＰを所望の膜厚まで削りウェハ−表面を平坦にする。その後ＡＬ配線と導通をとるために、第四コンタクトホ−ル２９をフォトリソ、エッチングにより形成する。第四コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ｃとＴｉＮ１８ｃをスパッタ工程で成膜する。次に第四コンタクトホ−ルをＷでＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ｃが形成される。次にＡＬ配線３２を形成するために、スパッタによりＴｉ３２ａ、ＴｉＮ３２ｂ、Ａｌ−Ｃｕ３２ｃ、ＴｉＮ３２ｄを連続成膜によりそれぞれ１５０Å、１０００Å、５０００Å、６００Åの膜厚で成膜をする。次にフォトリソ、エッチングにより所望のＡＬ配線を形成する。図解はしないがこれ以降の工程では目的のプロセス仕様により、さらに層間絶縁膜を成膜し、コンタクトホ−ル、Ｗプラグ、ＡＬ配線を形成してもよい。最後にはパシベ−ション膜、ポリイミド膜を成膜して製品となる。
【００５７】
【実施例２】
実施例２においては図１３のようにＣＭＯＳ部が強誘電体メモリ部の領域の内部に構成されている場合の実施例を示す。図１３は、実施例２のクロスポイント型強誘電体メモリ装置を模式的に示す平面図であり、図１４ａは、図１３のＦ−Ｆ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図１４ｂは、図１のＧ−Ｇ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【００５８】
図１５において、先ずＰ型基盤１０に素子分離１１をヒ−ト工程により形成する。本発明においてはＬＯＣＯＳ形状を示しているが、トレンチを使用した素子分離形状（ＳＴＩ）でも構わない。そして拡散層をイオンインプラント工程とヒ−ト工程により形成した後にゲ−ト電極１２を形成する。ここで必要であればイオンインプラント工程を追加して拡散層にＰ＋拡散層１３、Ｎ＋拡散層１４と分けて形成してもよい。そしてその上に第一層間膜１５を約１００００Å堆積させる。膜種はプロセスに合わせて選択するようにし、ＢＰＳＧ単層又はＢＰＳＧとＮＳＧとの組み合わせでもよい。その後ＣＭＰにより平坦化処理を行う。
【００５９】
次にＰ＋拡散層１３とＮ＋拡散層１４に導通を取るために、拡散層の位置に対応して第一コンタクトホ−ル１６をフォトリソ、エッチングにより形成する。第一コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ａとＴｉＮ１８ａをスパッタ工程で成膜する。次に第一コンタクトホ−ルをＷでＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ａが形成される。
【００６０】
図１６においてＴｉＡｌＮのロ−カルインタ−コネクト配線を形成するために、スパッタによりＴｉＡｌＮ２０を１５００Å成膜する。ここでＴｉＡｌＮはＴｉＡｌのタ−ゲットを使用しておりＴｉとＡｌの組成比はそれぞれのプロセスに応じて変化させてもよい。ここではＴｉ／Ａｌは６０／４０の比率のタ−ゲットを使用することとする。スパッタの条件はＰｏｗｅｒ約１．５ｋｗｈ、Ｎ_２／Ａｒ流量約２．５ｓｃｃｍ／４７．５ｓｃｃｍである。ＴｉＡｌＮ膜をＷプラグ上に形成する理由は、強誘電体材料で使用されるＰＺＴ及びＳＢＴの結晶化のため、酸素雰囲気で６００〜８００℃の間で数回酸化処理が行わなければならないが、Ｗプラグは非常に酸化し易い物質で、酸化するとＷＯｘとして生成し、体積が２倍近く膨張してしまう。そのような膨張によりＷプラグ上に形成した構造は持ち上げられ破壊されてしまう。そのようなＷプラグの酸化防止をするためにＷプラグ上にＴｉＡｌＮ膜を形成する必要性がある。そして更なる耐酸化防止のため、ＴｉＡｌＮ膜をウェハ−全面にスパッタした後は、Ｏ_２またはＮ_２雰囲気中でプラズマ処理を実施する。このプラズマ処理によりＯ_２またはＮ_２を原子レベルに分解させ、ＴｉＡｌＮの柱状構造の隙間にＯ，Ｎ原子を埋め込まれる層を数百Å程度形成させる。この層を追加することにより、ＴｉＡｌＮ膜の耐酸化性能をより強固にし、強誘電体の結晶化のための酸化処理にＯ_２分子がこの隙間を通過するのを防ぐ役割をしている。次にフォトリソ・エッチングにより配線を形成させる。
【００６１】
図１７においてプラズマＴＥＯＳにて１００００Å成膜して第二層間膜２１を形成し、その後ＣＭＰにより平坦化処理を行う。次にロ−カルインタ−コネクト配線と導通を取るために、ロ−カルインタ−コネクト配線の位置に対応して第二コンタクトホ−ル２２をフォトリソ、エッチングにより形成する。第二コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ｂとＴｉＮ１８ｂをスパッタ工程で成膜する。次に第二コンタクトホ−ルをＷでＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ｂが形成される。
【００６２】
図１８においてＷプラグ１９ｂの酸化防止膜としてスパッタによりＴｉＡｌＮ２３ａを１０００Å成膜する。ここでＴｉＡｌＮはＴｉＡｌのタ−ゲットを使用しておりＴｉとＡｌの組成比はそれぞれのプロセスに応じて変化させてもよい。ここではＴｉ／Ａｌは６０／４０の比率のタ−ゲットを使用することとする。スパッタの条件はＰｏｗｅｒ約１．５ｋｗｈ、Ｎ_２／Ａｒ流量約２．５ｓｃｃｍ／４７．５ｓｃｃｍである。ＴｉＡｌＮ膜をＷプラグ上に形成する理由は、強誘電体材料で使用されるＰＺＴ及びＳＢＴの結晶化のため、酸素雰囲気で６００〜８００℃の間で数回酸化処理が行わなければならないが、Ｗプラグは非常に酸化し易い物質で、酸化するとＷＯｘとして生成し、体積が２倍近く膨張してしまう。そのような膨張によりＷプラグ上に形成した構造は持ち上げられ破壊されてしまう。そのようなＷプラグの酸化防止をするためにＷプラグ上にＴｉＡｌＮ膜を形成する必要性がある。そして更なる耐酸化防止のため、ＴｉＡｌＮ膜をウェハ−全面にスパッタした後は、Ｏ_２またはＮ_２雰囲気中でプラズマ処理を実施する。このプラズマ処理によりＯ_２またはＮ_２を原子レベルに分解させ、ＴｉＡｌＮの柱状構造の隙間にＯ，Ｎ原子を埋め込まれる層を数百Å程度形成させる。この層を追加することにより、ＴｉＡｌＮ膜の耐酸化性能をより強固にし、強誘電体の結晶化のための酸化処理にＯ_２分子がこの隙間を通過するのを防ぐ役割をしている。
【００６３】
図１９において、ＴｉＡｌＮ膜上にＩｒＯｘ２３ｂ５００Å、Ｉｒ２３ｃ５００Åの順に成膜する。ＩｒＯｘ膜はＴｉＡｌＮと同様に耐酸化性に優れた材質であるためプラズマ処理を施したＴｉＡｌＮ膜単体よりも、更なるＷプラグに対する耐酸化性の向上を図ることができ、またＩｒＯｘ膜は膜の密着性を向上させる効果を有し、第一導電層での膜剥がれ防止にも役立っている。続いてＰｔ２３ｄを１５００Å程度成膜する。
【００６４】
次に強誘電体２４を形成する。本実施形態では強誘電体としてＰＺＴを使用し、ゾル−ゲル法を用いている。先ずＰＺＴを数回に分けて塗布・３００℃でベ−ク処理を実施し、規定の厚みになったところで炉で酸素雰囲気、６００℃で結晶化させる。このようにして強誘電体層を形成する。次にＰｔ２５ａ５００Å、ＩｒＯｘ２５ｂ１０００Å、Ｐｔ２５ｃ５００Åの順にスパッタにて成膜する。さらに炉で酸素雰囲気、７００℃で結晶化させる。上部電極２５にもＩｒＯｘを追加することにより、Ｗプラグ１９ｂに対する耐酸化性の向上を更に図ることができ、またＩｒＯｘ膜は膜の密着性を向上させる効果を有し、上部電極での膜剥がれ防止にも役立っている。更にＩｒＯｘ膜は強誘電体キャパシタ部を形成した後の層間絶縁膜の成膜中に発生する水素が強誘電体を還元し特性劣化を防ぐ効果も持ち合わせている。従って上部電極にＩｒＯｘ膜を追加することはＷプラグの酸化防止、密着性向上だけではなく、層間絶縁膜の水素ダメ−ジも防止する３重の効果を有する。
【００６５】
図２０ａは図２０ｂのＨ−Ｈ間の断面図、図２０ｂは平面図を示している。図２０ａ、ｂでは上部電極２５と強誘電体２４をフォトリソ、エッチングにより加工する。このとき図１９ｂのように上部電極と強誘電体は升目状に形成し、下部電極２３はエッチングせずに膜を残した状態にしておく。
【００６６】
図２１ａは図２１ｂのＩ−Ｉ間の断面図、図２１ｂは平面図を示している。この工程では下部電極２３のみを配線状にフォトリソ、エッチングにより加工する。この処理により図９ｂのように下部電極と外部配線とが交差した形状を示すようになる。
【００６７】
図２２では強誘電体キャパシタ４０が形成された後、ウェハー全面にＡｌ_２Ｏ_３２３ａをスパッタもしくはＣＶＤにより６００Å成膜する。Ａｌ_２Ｏ_３は優れた水素バリア性能を発揮するため、強誘電体キャパシタの上部あるいは側壁部から侵入する水素を完全に遮断できる効果を有する。Ａｌ_２Ｏ_３はＣＭＯＳ部には不要なため、フォトリソ、エッチングにより除去しておく。
【００６８】
図２３では第二層間膜２７を形成する。オゾンＴＥＯＳ２７ａを４０００Å成膜直後、同一処理チャンバ−内で酸素雰囲気でプラズマ処理を実施する。酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ_２Ｏ_３膜の劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。次にプラズマＴＥＯＳ２７ｂを４０００Å成膜する。
【００６９】
図２４ａ，ｂにおいて、図２４ａは図１４ａと同方向の断面図、図２４ｂは図１４ｂと同方向の断面図を示している。先ず図２４ｂに示すように、ロ−カルインタ−コネクト配線２０と外部配線３０とを導通させるため、フォトリソ、エッチングにより第三コンタクトホ−ル２８を形成する。第三コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ｃとＴｉＮ１８ｃをスパッタ工程で成膜する。次にＷをＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ｃが形成される。
【００７０】
次に図２４ａ，ｂにおいて、上部電極２５上に第四コンタクトホール２９を形成するため、フォトリソ、エッチングにより加工する。この際第四層間膜だけでなく、上部電極上のＡｌ_２Ｏ_３２６ａも同時に除去するようにする。Ａｌ_２Ｏ_３は絶縁物であるため、除去しておかないと上部電極と外部配線との電気的に導通されないからである。
【００７１】
図２５において、ＩｒＯｘ３０ａを４００Åスパッタにより成膜した後に真空中で連続してＰｔ３０ｃを２０００Åスパッタにより成膜する。ＩｒＯｘはコンタクトホ−ル内に残すようにする。ＩｒＯｘは抵抗の低い金属酸化物であるため、上部電極と外部配線との電気的導通にはなんら問題はない。
【００７２】
図２６ａ，ｂでは、図２６ａは図２６ｂのＪ−Ｊ間の断面図、図２６ｂは平面図を示している。ここではフォトリソ、エッチングにより外部配線を形成する。この際図２６ｂに示すように、外部配線は下部電極と直交するように加工する。
【００７３】
図２７では、外部配線が形成された後、ウェハー全面にＡｌ_２Ｏ_３２６ｂをスパッタもしくはＣＶＤにより６００Å成膜する。Ａｌ_２Ｏ_３は優れた水素バリア性能を発揮するため、第三層間膜２７から発生する水素を完全に遮断できる効果を有する。Ａｌ_２Ｏ_３はＣＭＯＳ部には不要なため、フォトリソ、エッチングにより除去しておく。
【００７４】
図２８では第四層間膜３１を形成する。オゾンＴＥＯＳ３１ａを２０００Å成膜直後、同一処理チャンバ−内で酸素雰囲気でプラズマ処理を実施する。酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ_２Ｏ_３膜の劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。次にプラズマＴＥＯＳ３１ｂを１００００Å成膜する。
【００７５】
プラズマＴＥＯＳを成膜後、ＣＭＰを所望の膜厚まで削りウェハ−表面を平坦にする。その後ＡＬ配線３２を形成するために、スパッタによりＴｉ３２ａとＴｉＮ３２ｂ、Ａｌ−Ｃｕ３２ｃ、ＴｉＮ３２ｄを連続成膜によりそれぞれ１５０Å、１０００Å、５０００Å、６００Åの膜厚で成膜をする。次にフォトリソ、エッチングにより所望のＡＬ配線を形成する。図解はしないがこれ以降の工程では目的のプロセス仕様により、さらに層間絶縁膜を成膜し、コンタクトホ−ル、Ｗプラグ、ＡＬ配線を形成してもよい。最後にはパシベ−ション膜、ポリイミド膜を成膜して製品となる。
【００７６】
【実施例３】
実施例３においては外部電極の密着層をＩｒＯｘ３０を使用して上部電極２５と外部配線３０との接合をコンタクトホールを介さずに接合されている例を示す。
【００７７】
実施例３は実施例２の図１５から２３までの工程と共通のため、その部分の説明は省略する。
【００７８】
図２９ａ，ｂにおいて、図２９ａは図１４ａと同方向の断面図、図２９ｂは図１４ｂと同方向の断面図を示している。図２９ａでは、第三層間膜２７を成膜した後、上部電極２５が露出するまでＣＭＰにより第三層間膜を削る。また上部電極上のＡｌ_２Ｏ_３２６ａも同時に除去するようにする。Ａｌ_２Ｏ_３は絶縁物であるため、除去しておかないと上部電極と外部配線との電気的に導通されないからである。これによりウェハ−は全面平坦化される。
【００７９】
次に図２９ｂにおいて、ロ−カルインタ−コネクト配線２０と外部配線３０とを導通させるため、フォトリソ、エッチングにより第三コンタクトホ−ル２８を形成する。第三コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ｃとＴｉＮ１８ｃをスパッタ工程で成膜する。次にＷをＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ｃが形成される。
【００８０】
図３０では、ＩｒＯｘ３０ａを４００Åスパッタにより成膜した後に真空中で連続してＰｔ３０ｃを２０００Åスパッタにより成膜する。ＩｒＯｘは直接上部電極と接するようにする。ＩｒＯｘは抵抗の低い金属酸化物であるため、上部電極と外部配線との電気的導通にはなんら問題はない。次にフォトリソ、エッチングにより外部配線３０を形成する。この際外部配線は図２６ｂに示すのと同様、下部電極と直交するように加工する。
【００８１】
図３１では、外部配線が形成された後、ウェハー全面にＡｌ_２Ｏ_３２３ｂをスパッタもしくはＣＶＤにより６００Å成膜する。Ａｌ_２Ｏ_３は優れた水素バリア性能を発揮するため、第四層間膜３１から発生する水素を完全に遮断できる効果を有する。Ａｌ_２Ｏ_３は強誘電体キャパシタ以外は不要なため、フォトリソ、エッチングにより除去しておく。
【００８２】
図３２では、第四層間膜３１を形成する。オゾンＴＥＯＳ３１ａを２０００Å成膜直後、同一処理チャンバ−内で酸素雰囲気でプラズマ処理を実施する。酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ_２Ｏ_３膜２６ｂの劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。次にプラズマＴＥＯＳ３１ｂを１００００Å成膜する。
【００８３】
プラズマＴＥＯＳを成膜後、ＣＭＰを所望の膜厚まで削りウェハ−表面を平坦にする。その後ＡＬ配線３２を形成するために、スパッタによりＴｉ３２ａ、ＴｉＮ３２ｂ、Ａｌ−Ｃｕ３２ｃ、ＴｉＮ３２ｄを連続成膜によりそれぞれ１５０Å、１０００Å、５０００Å、６００Åの膜厚で成膜をする。次にフォトリソ、エッチングにより所望のＡＬ配線を形成する。図解はしないがこれ以降の工程では目的のプロセス仕様により、さらに層間絶縁膜を成膜し、コンタクトホ−ル、Ｗプラグ、ＡＬ配線を形成してもよい。最後にはパシベ−ション膜、ポリイミド膜を成膜して製品となる。
【図面の簡単な説明】
【図１】クロスポイント型強誘電体メモリ装置を模式的に示す平面図である。
【図２】ａクロスポイント型強誘電体メモリ装置を模式的に示す断面図１である。
ｂクロスポイント型強誘電体メモリ装置を模式的に示す断面図２である。
【図３】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図４】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図５】ａ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図６】ａ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図７】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図８】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図９】ａ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図１０】ａ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図１１】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１２】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１３】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１４】ａ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図１である。
ｂ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図２である。
【図１５】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１６】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１７】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１８】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１９】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２０】ａ実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図２１】ａ実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図２２】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２３】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２４】ａ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図１である。
ｂ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図２である。
【図２５】実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２６】ａ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図２７】実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２８】実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２９】ａ実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図３０】実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図３１】実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図３２】実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【符号の説明】
１ＣＭＯＳ部
２強誘電体メモリ部
１０Ｐ型基板
１１素子分離
１２ゲ−ト電極
１３Ｐ型拡散層
１４Ｎ型拡散層
１５第一層間膜
１６第一コンタクトホ−ル
１７ａ１７ｂ１７ｃＴｉ
１８ａ１８ｂ１８ｃＴｉＮ
１９ａ１９ｂ１９ｃＷプラグ
２０ロ−カルインタ−コネクト配線
２１第二層間膜
２１ａオゾンＴＥＯＳ
２１ｂプラズマＴＥＯＳ
２２第二コンタクトホ−ル
２３下部電極
２３ａＴｉＡｌＮ
２３ｂＩｒＯｘ
２３ｃＩｒ
２３ｄＰｔ
２４強誘電体
２５上部電極
２５ａＰｔ
２５ｂＩｒＯｘ
２５ｃＰｔ
２６ａ、２６ｂＡｌ_２Ｏ_３
２７第三層間膜
２７ａオゾンＴＥＯＳ
２７ｂプラズマＴＥＯＳ
２８第三コンタクトホ−ル
２９第四コンタクトホ−ル
３０外部配線
３０ａＩｒＯｘ
３０ｂＰｔ
３１第四層間膜
３１ａオゾンＴＥＯＳ
３１ｂプラズマＴＥＯＳ
３２ＡＬ配線部
３２ａＴｉ
３２ｂ３２ｄＴｉＮ
３２ｃＡｌ−Ｃｕ
４０強誘電体キャパシタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a cross-point type ferroelectric memory device and a method of manufacturing the same.
[0002]
[Prior art]
In general, a ferroelectric memory device is a semiconductor device including a portion constituted by a CMOS logic circuit and a ferroelectric capacitor. An interlayer insulating film is formed between the CMOS logic circuit and the ferroelectric capacitor. The CMOS logic circuit and the ferroelectric capacitor are electrically connected by forming a contact in the interlayer insulating film and establishing conduction.
[0003]
Pb (ZrxTi1-X) O is mainly used as a ferroelectric material of a ferroelectric memory device.₃(Hereinafter referred to as PZT) and SrBi₂Ta₂O₉A metal oxide having a perovskite crystal structure such as SBT (hereinafter referred to as SBT) is used to store information according to the direction of remanent polarization.
PZT and SBT used in ferroelectric capacitors are subjected to several oxidation treatments at 600 to 800 ° C. in an oxygen atmosphere in order to ensure a perovskite crystal structure.
[0004]
After the formation of the ferroelectric capacitor, the ferroelectric layer may be exposed to a hydrogen atmosphere in a step of forming an interlayer insulating layer, a dry etching step, or the like. The ferroelectric layer generally comprises a metal oxide. Therefore, when the ferroelectric layer is exposed to hydrogen, oxygen constituting the ferroelectric layer is reduced by the hydrogen. As a result, the ferroelectric layer is damaged.
[0005]
In order to prevent this, a protective film generally called a hydrogen barrier film is coated on the ferroelectric capacitor. Various oxides have been studied as hydrogen barrier films.₂O₃Is used as a promising candidate material because it exhibits excellent hydrogen barrier performance.
[0006]
[Problems to be solved by the invention]
2. Description of the Related Art In recent years, as semiconductors have become smaller in chip area, design rules and process rules have become smaller, and the entire structure has become three-dimensional.
[0007]
In the cross-point ferroelectric memory device, the process has been miniaturized to reduce the chip area. However, it has been difficult to form a CMOS section below the cross-point ferroelectric memory. This requires that the contact between the CMOS part and the ferroelectric memory be conducted by a W plug. However, since the W plug is a substance that is very easily oxidized, it is about 600 to 800 ° C. for recovering the ferroelectric characteristics. When the W plug is oxidized in the middle of the oxidation process, the W plug is generated as Wox, and the volume expands almost twice. Such expansion may destroy the ferroelectric memory device. In order to prevent such oxidation of the W plug, it is necessary to form a film for preventing oxidation on the W plug.
[0008]
Further, in order to form a CMOS section below the cross-point type ferroelectric memory, one or more layers of local interconnect wiring are required in terms of wiring design, and this wiring is also made of a metal which is not easily oxidized by the above-mentioned oxidation treatment. There must be.
[0009]
Moisture and the like generated from the interlayer insulating film in the process of forming the element are Al₂O₃Has a significant adverse effect on Al₂O₃Reacts with water and Al₂O₃Is converted to hydroxide, and Al₂O₃Film quality is greatly impaired. There is a problem in that the hydrogen barrier performance inherent to the film is not exhibited, and resistance to a reducing atmosphere cannot be desired.
[0010]
In general, Pt is used for the lower electrode of the cross-point type ferroelectric memory. However, Pt has weak adhesion to an oxide film, and ferroelectricity is required to form wiring for the lower electrode and establish conduction with a CMOS logic circuit. There is a problem in that when the wires are drawn out of the body memory area, the wires are peeled off. External wiring (bit line) for conducting with the upper electrode mainly uses AL. However, AL has a low melting point. If AL is used, oxygen at about 600 ° C. for recovering the characteristics of the ferroelectric substance is used. Heat treatment in atmosphere is not possible. Therefore, it is preferable to use Pt having a high melting point and strong oxidation resistance. However, as described above, there is a problem that Pt has weak adhesion to an oxide film and thus external wiring is also peeled off.
[0011]
Therefore, according to the present invention, in a semiconductor device including a portion constituted by a CMOS logic circuit and a ferroelectric capacitor portion, the ferroelectric capacitor portion includes a lower electrode wiring and an upper electrode in a direction intersecting the lower electrode wiring. A CMOS logic circuit and a ferroelectric capacitor unit are provided in a cross-point type ferroelectric memory in which external wirings in contact with the ferroelectric memory are arranged and memory cells are arranged in a matrix at intersections between the upper electrode and the lower electrode. The use of TiAlN for the local interconnects to prevent oxidation of the local interconnects, the use of TiAlN for the prevention of W plug oxidation, and the reduction of moisture generated from interlayer insulating films, etc. By protecting the hydrogen barrier film and providing the hydrogen barrier film at two places on the ferroelectric capacitor and on the external wiring, hydrogen damage is caused. The addition of an adhesion layer to the lower electrode and the external wiring to increase the adhesion of the wiring to prevent film peeling, and to improve the reliability of the cross-point type ferroelectric memory device by the above measures. It is an object.
[0012]
[Means for Solving the Problems]
The structure of the cross-point type ferroelectric memory device according to the present invention is such that, in a semiconductor device composed of a part composed of a CMOS logic circuit and a ferroelectric capacitor part, the structure of the CMOS logic circuit and the ferroelectric capacitor part is different. A semiconductor device in which an interlayer insulating film is formed therebetween, a W plug is formed in the interlayer insulating film, and a ferroelectric capacitor is conducted through the plug. The ferroelectric capacitor portion includes a lower electrode wiring and the lower electrode wiring. In a cross-point type ferroelectric memory in which external wirings in contact with the upper electrode are arranged in a direction intersecting with the upper electrode and memory cells are arranged in a matrix in an intersection region between the upper electrode and the lower electrode, A CMOS logic circuit is configured immediately below the ferroelectric capacitor section.
[0013]
According to the above configuration, since the CMOS logic circuit is configured immediately below the matrix-shaped ferroelectric capacitor section, the chip size can be reduced by the area of the CMOS logic circuit section.
[0014]
The structure of the cross-point ferroelectric memory device according to the present invention is characterized in that a TiAlN film and an IrOx film are provided under a metal oxide made of a ferroelectric.
According to the above configuration, the IrOx film has an effect of improving the adhesiveness of the film, and has an effect of preventing film peeling at the lower electrode.
[0015]
The structure of the cross-point type ferroelectric memory device according to the present invention is characterized in that at least one layer of local interconnect wiring is formed between the CMOS logic circuit portion and the ferroelectric capacitor portion.
[0016]
According to the above configuration, since the CMOS logic circuit is formed immediately below the ferroelectric capacitor portion, the connection is made using the W plug. However, it is more difficult to directly connect the upper ferroelectric capacitor portion and the CMOS logic circuit. The connection via the local interconnect wiring can increase the degree of freedom of the wiring as a design, and has an effect that the local interconnect wiring can be freely changed by the configuration of the CMOS logic circuit.
[0017]
The structure of the cross-point type ferroelectric memory device according to the present invention is characterized in that a metal nitride made of TiAlN is used as a material of the local interconnect wiring, and the opening on the W plug is completely covered. I do.
[0018]
According to the above configuration, O is used for crystallization of the ferroelectric.₂In the step of sintering at 600 ° C. to 800 ° C. in an atmosphere, there is an effect that oxidation of W which is a material of the plug can be prevented. Generally, TiAlN is known in the world as a substance having high oxidation resistance.
[0019]
The structure of the cross-point ferroelectric memory device of the present invention is such that a metal nitride made of TiAlN is₂Or N₂The plasma treatment is performed in an atmosphere.
[0020]
According to the above configuration, the metal crystal of TiAlN has the same columnar structure as that of the TiN film. In this columnar structure, a gap is formed relatively in the vertical direction, and although the material has high oxidation resistance, oxygen molecules oxidize the plug through the gap depending on the oxidation conditions. O to prevent this phenomenon₂Or N₂Plasma treatment is performed in an atmosphere. This is achieved by plasma treatment.₂Or N₂Molecules are turned into plasma, decomposed to the atomic level, and O and N atoms are buried in the gaps of the columnar structure, and then oxidized for crystallization of ferroelectrics.₂It has a role in preventing molecules from passing through this gap. The thickness of TiAlN in which O and N atoms are embedded exists within a range of several hundreds of mm from the surface. This has the effect of strengthening the oxidation resistance of the TiAlN film.
[0021]
The structure of the cross-point type ferroelectric memory device according to the present invention is characterized in that an IrOx film is formed as one of materials of an upper electrode made of a plurality of metal films on a metal oxide made of a ferroelectric material. .
[0022]
According to the configuration, the oxidation resistance to the W plug can be further improved by adding IrOx to the upper electrode in addition to the structure in which the plasma-treated TiAlN film and IrOx are added to the lower electrode. it can. Further, the IrOx film has an effect of improving the adhesion of the film, and also serves to prevent film peeling at the upper electrode. Further, the IrOx film has an effect that hydrogen generated during the formation of the interlayer insulating film after the formation of the capacitor portion reduces the ferroelectric and prevents deterioration of characteristics. Therefore, adding an IrOx film to the upper electrode has a dual effect of preventing not only oxidation of the W plug but also hydrogen damage of the interlayer insulating film.
[0023]
In the structure of the cross-point type ferroelectric memory device of the present invention, an external wiring serving as a bit line is provided in order to establish conduction between the upper electrode and the outside, and an external wiring having a laminated structure of Pt and IrOx is provided. There is a feature.
[0024]
According to the above configuration, by providing IrOx on the Pt base as well as Pt as the external wiring, the adhesion to the oxide film is improved, and peeling can be prevented even when the external wiring is processed. In addition, IrOx has a relatively low resistance, a slight increase in resistance in a portion directly in contact with the upper electrode, and has an effect that does not hinder conductivity.
[0025]
The structure of the cross-point type ferroelectric memory device according to the present invention is characterized in that a material having a hydrogen barrier property covering the upper and side surfaces of the ferroelectric capacitor is an oxide.
[0026]
According to the above configuration, there is an effect that the adhesion between the ferroelectric capacitor and the interlayer insulating layer can be extremely increased.
[0027]
The structure of the cross-point type ferroelectric memory device of the present invention is such that the oxide is Al₂O₃Characterized by containing an oxide represented by the chemical formula:
[0028]
According to the above configuration, since the adhesion layer exhibits extremely excellent hydrogen barrier performance, there is an effect that hydrogen invading from above the upper electrode or from the side wall of the upper electrode can be completely blocked from the ferroelectric layer.
[0029]
In the structure of the cross-point type ferroelectric memory device of the present invention,₂O₃The interlayer insulating film on the oxide represented by the chemical formula is composed of either a two-layer structure of ozone TEOS formed by thermal decomposition and ozone using TEOS as a raw material and plasma TEOS formed by plasma processing. . Immediately after the ozone TEOS film formation, plasma processing is performed in an oxygen atmosphere. In addition, ozone TEOS, plasma processing in an oxygen atmosphere, and plasma TEOS are continuously performed in the same apparatus.
[0030]
According to the above configuration, the plasma treatment in an oxygen atmosphere immediately after the formation of the ozone TEOS releases moisture in the ozone TEOS film.₂O₃This has the effect that deterioration of the film and deterioration of the ferroelectric characteristics can be prevented.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a plan view schematically showing a cross-point type ferroelectric memory device. FIG. 2A is a cross-sectional view schematically showing a part of the ferroelectric memory device along line AA in FIG. FIG. FIG. 2B is a cross-sectional view schematically illustrating a part of the ferroelectric memory device along the line BB of FIG.
[0032]
The cross-point type ferroelectric memory device of FIG. 1 includes a CMOS section 1 and a ferroelectric memory section 2. The CMOS section is formed immediately below the ferroelectric memory section. In this example, a CMOS section is formed in a lower layer, and a ferroelectric memory section is formed in an upper layer. Specific examples of the CMOS unit include a Y gate, a sense amplifier, an input / output buffer, an X address decoder, a Y address decoder, and an address buffer.
[0033]
In the ferroelectric memory unit, a lower electrode (word line) 23 for selecting a row and an external wiring (bit line) 30 for selecting a column are arranged to be orthogonal to each other. That is, the lower electrodes are arranged at a predetermined pitch along the X direction, and the external wirings are arranged at a predetermined pitch along the Y direction orthogonal to the X direction. The lower electrode may be a bit line and the external electrode may be a word line.
[0034]
As shown in FIGS. 2A and 2B, the ferroelectric memory unit includes an external wiring 30 with a lower electrode 23, a ferroelectric layer 24, an upper electrode 25 and a third interlayer film 27 interposed on a second interlayer film 21. Are laminated. The ferroelectric layer and the upper electrode are provided in an intersection region between the lower electrode and the external wiring. That is, a memory cell made of a ferroelectric capacitor is formed in the intersection region between the lower electrode and the external wiring.
[0035]
Further, on the upper wiring, a hydrogen barrier film Al₂O₃26b and a fourth interlayer film 31 are formed, and finally, an AL wiring 32 is formed on the fourth interlayer film.
[0036]
The CMOS section 1 is formed on a P-type substrate 10 and has an element isolation 11, a gate electrode 12, a P + diffusion layer 13, and an N + diffusion layer 14, on which a first interlayer film 15 is formed. I have. The CMOS section 1 and the ferroelectric memory section 2 are electrically connected by a first contact hole 16.
[0037]
The CMOS section includes various circuits for selectively writing or reading information to or from the ferroelectric memory section. For example, the CMOS section includes a first driving circuit for selectively controlling a lower electrode, and an external wiring. , And a signal detection circuit such as a sense amplifier (both not shown).
[0038]
Next, an example of writing and reading operations of the cross-point type ferroelectric memory device will be described.
[0039]
First, in the read operation, the read voltage “V” is applied to the capacitor of the selected cell.₀Is applied. This also serves as a "0" write operation at the same time. At this time, the current flowing through the selected bit line or the potential when the bit line is set to high impedance is read by the sense amplifier. At this time, a predetermined voltage is applied to the capacitors of the non-selected cells in order to prevent crosstalk during reading.
[0040]
In the write operation, in the case of writing “1”, “−V” is applied to the capacitor of the selected cell.₀Is applied. In the case of writing “0”, a voltage that does not reverse the polarization of the selected cell is applied to the capacitor of the selected cell, and the “0” state written during the read operation is maintained. At this time, a predetermined voltage is applied to the capacitors of the non-selected cells in order to prevent crosstalk during writing.
[0041]
Embodiment 1
The first embodiment shows an example in which the CMOS section is formed outside the region of the ferroelectric memory section as shown in FIG.
[0042]
In FIG. 3, first, an element isolation 11 is formed on a P-type substrate 10 by a heat process. Although the LOCOS shape is shown in the present invention, an element isolation shape (STI) using a trench may be used. After the diffusion layer is formed by the ion implantation process and the heat process, the gate electrode 12 is formed. Here, if necessary, an ion implant process may be added to form the diffusion layer separately from the P + diffusion layer 13 and the N + diffusion layer 14. Then, a first interlayer film 15 is deposited thereon by about 10,000 °. The film type is selected according to the process, and may be a single layer of BPSG or a combination of BPSG and NSG. After that, a planarization process is performed by CMP.
[0043]
Next, in order to establish conduction with the P + diffusion layer 13 or the N + diffusion layer 14, a first contact hole 16 corresponding to the position of the diffusion layer is formed by photolithography and etching. In order to bury the first contact hole with W, a film of Ti17a and TiN18a is formed as a base by a sputtering process. Next, the first contact hole is completely filled with W by CVD. Then, the deposited W is polished to a predetermined position by CMP. At this time, W may be deleted by an etch back process. Thereby, a W plug 19a is formed.
[0044]
In FIG. 4, a TiAlN 23a film is formed at 1500 ° by sputtering. Here, TiAlN uses a target of TiAl, and the composition ratio of Ti and Al may be changed according to each process. Here, Ti / Al uses a target having a ratio of 60/40. The condition of the sputtering is Power about 1.5 kwh, N₂/ Ar flow rate is about 2.5 sccm / 47.5 sccm. The reason why the TiAlN film is formed on the W plug is that oxidation must be performed several times in an oxygen atmosphere at 600 to 800 ° C. for crystallization of PZT and SBT used in a ferroelectric material. The W plug is a substance that is very easily oxidized. When oxidized, the W plug is formed as WOx, and the volume expands almost twice. Due to such expansion, the lower electrode 20 formed on the W plug is lifted and destroyed. In order to prevent such W plug oxidation, it is necessary to form a TiAlN film on the W plug. Then, after a TiAlN film is sputtered on the entire surface of the wafer to further prevent oxidation,₂Or N₂Plasma treatment is performed in an atmosphere. This plasma treatment allows O₂Or N₂Is decomposed to the atomic level, and a layer in which O and N atoms are embedded in gaps between the columnar structures of TiAlN is formed on the order of several hundreds of square meters. By adding this layer, the oxidation resistance of the TiAlN film is further strengthened, and the oxidation treatment for crystallization of the ferroelectric is performed with O.₂It serves to prevent molecules from passing through this gap.
[0045]
Next, IrOx23b500Å and Ir23c500Å are formed in this order on the TiAlN film subjected to the plasma treatment. Since the IrOx film is a material having excellent oxidation resistance like TiAlN, the oxidation resistance against the W plug can be further improved as compared with the TiAlN film alone subjected to the plasma treatment. It has the effect of improving the adhesion and is also useful for preventing film peeling in the first conductive layer. The next Pt23d is formed to a thickness of about 1500 °.
[0046]
Next, the ferroelectric substance 24 is formed. In this embodiment, PZT is used as the ferroelectric, and the sol-gel method is used. First, PZT is applied several times, and a baking treatment is performed at 300 ° C., and when it reaches a specified thickness, it is crystallized at 600 ° C. in an oxygen atmosphere in a furnace. Thus, a ferroelectric layer is formed. Next, a film is formed by sputtering in the order of Pt25a500Ｐ, IrOx25b1000Å, and Pt25c500Å. Further, it is crystallized at 700 ° C. in an oxygen atmosphere in a furnace. By adding IrOx also to the upper electrode 25, the oxidation resistance to the W plug 19a can be further improved, and the IrOx film has an effect of improving the adhesion of the film, and the film is peeled off at the upper electrode. It is also useful for prevention. Further, the IrOx film has an effect that hydrogen generated during the formation of the interlayer insulating film after the formation of the ferroelectric capacitor portion 40 reduces the ferroelectric and prevents deterioration of characteristics. Therefore, the addition of the IrOx film to the upper electrode has a triple effect of preventing not only oxidation of the W plug and improvement of the adhesion but also prevention of hydrogen damage of the interlayer insulating film.
[0047]
5A is a cross-sectional view taken along the line CC of FIG. 5B, and FIG. 5B is a plan view. 5A and 5B, the upper electrode 25 and the ferroelectric 24 are processed by photolithography and etching. At this time, as shown in FIG. 5B, the upper electrode and the ferroelectric are formed in a grid shape, and the lower electrode 23 is left in a state in which the film is left without being etched.
[0048]
FIG. 6A is a cross-sectional view taken along the line DD in FIG. 6B, and FIG. 6B is a plan view. In this step, only the lower electrode 23 is processed into a wiring shape by photolithography and etching. As a result of this processing, the lower electrode and the external wiring cross each other as shown in FIG. 6B.
[0049]
In FIG. 7, after the ferroelectric capacitor 40 is formed,₂O₃26a is formed to a thickness of 600 ° by sputtering or CVD. Al₂O₃Has excellent hydrogen barrier performance, and thus has the effect of completely blocking hydrogen invading from the top or side wall of the ferroelectric capacitor. Al₂O₃Since is unnecessary in the CMOS part, it is removed by photolithography and etching.
[0050]
In FIG. 8, a second interlayer film 21 is formed. Immediately after the film formation of the ozone TEOS 21a at 2000 °, plasma processing is performed in an oxygen atmosphere in the same processing chamber. By performing plasma treatment in an oxygen atmosphere, water in the ozone TEOS film is released.₂O₃This has the effect that deterioration of the film and deterioration of the ferroelectric characteristics can be prevented. Next, a plasma TEOS 21b is formed to a thickness of 2000 °.
[0051]
9A and 9B, FIG. 9A is a sectional view in the same direction as FIG. 2A, and FIG. 9B is a sectional view in the same direction as FIG. 2B. After forming the second interlayer film 21 in FIG. 8, first, as shown in FIG. 9B, a second contact hole 22 is formed by photolithography and etching to make the N-type diffusion layer 14 and the external wiring 30 conductive. I do. In order to bury the second contact hole with W, Ti17b and TiN18b are formed as a base by a sputtering process. Next, W is completely embedded by CVD. Then, the deposited W is polished to a predetermined position by CMP. At this time, W may be deleted by an etch back process. Thus, a W plug 19b is formed.
[0052]
Next, in order to form the third contact hole 28 on the upper electrode 25, it is processed by photolithography and etching. At this time, not only the second interlayer film but also the Al₂O₃26a is also removed at the same time. Al₂O₃This is because, since is an insulator, it is not electrically connected between the upper electrode and the external wiring unless it is removed. Next, after IrOx30a is formed by sputtering at 400 °, Pt30b is formed continuously by sputtering at 2000 ° in vacuum. IrOx is left in the contact hole. Since IrOx is a metal oxide having a low resistance, there is no problem in electrical conduction between the upper electrode and the external wiring.
[0053]
10A and 10B, the external wiring 30 is formed by photolithography and etching. At this time, as shown in FIG. 10B, the external wiring is processed so as to be orthogonal to the lower electrode.
[0054]
In FIG. 11, after the external wiring is formed, Al₂O₃26b is formed to a thickness of 600 ° by sputtering or CVD. Al₂O₃Has an effect that hydrogen generated from the third interlayer film 27 can be completely shut off because it exhibits excellent hydrogen barrier performance. Al₂O₃Since is unnecessary in the CMOS part, it is removed by photolithography and etching.
[0055]
In FIG. 12, a third interlayer film 27 is formed. Immediately after the formation of the ozone TEOS 27a at a film thickness of 2000 °, plasma processing is performed in an oxygen atmosphere in the same processing chamber. By performing plasma treatment in an oxygen atmosphere, water in the ozone TEOS film is released.₂O₃This has the effect that deterioration of the film and deterioration of the ferroelectric characteristics can be prevented. Next, a plasma TEOS 27b is deposited to a thickness of 10,000 °.
[0056]
After forming the plasma TEOS, the CMP is cut to a desired film thickness to flatten the wafer surface. Thereafter, a fourth contact hole 29 is formed by photolithography and etching in order to establish conduction with the AL wiring. In order to embed the fourth contact hole with W, a film of Ti17c and TiN18c is formed as a base by a sputtering process. Next, the fourth contact hole is completely buried with W by CVD. Then, the deposited W is polished to a predetermined position by CMP. At this time, W may be deleted by an etch back process. As a result, a W plug 19c is formed. Next, in order to form the AL wiring 32, Ti32a, TiN32b, Al-Cu32c, and TiN32d are successively formed by sputtering to a thickness of 150, 1000, 5000, and 600, respectively. Next, a desired AL wiring is formed by photolithography and etching. Although not illustrated, in subsequent steps, an interlayer insulating film may be further formed and a contact hole, a W plug, and an AL wiring may be formed according to a target process specification. Finally, a passivation film and a polyimide film are formed into a product.
[0057]
Embodiment 2
In the second embodiment, an embodiment in which the CMOS section is formed inside the region of the ferroelectric memory section as shown in FIG. FIG. 13 is a plan view schematically illustrating a cross-point type ferroelectric memory device according to the second embodiment. FIG. 14A schematically illustrates a part of the ferroelectric memory device along line FF in FIG. FIG. FIG. 14B is a cross-sectional view schematically illustrating a part of the ferroelectric memory device along the line GG of FIG.
[0058]
In FIG. 15, first, an element isolation 11 is formed on a P-type substrate 10 by a heat process. Although the LOCOS shape is shown in the present invention, an element isolation shape (STI) using a trench may be used. After the diffusion layer is formed by the ion implantation process and the heat process, the gate electrode 12 is formed. Here, if necessary, an ion implant process may be added to form the diffusion layer separately from the P + diffusion layer 13 and the N + diffusion layer 14. Then, a first interlayer film 15 is deposited thereon by about 10,000 °. The film type is selected according to the process, and may be a single layer of BPSG or a combination of BPSG and NSG. After that, a planarization process is performed by CMP.
[0059]
Next, in order to establish conduction between the P + diffusion layer 13 and the N + diffusion layer 14, a first contact hole 16 corresponding to the position of the diffusion layer is formed by photolithography and etching. In order to bury the first contact hole with W, a film of Ti17a and TiN18a is formed as a base by a sputtering process. Next, the first contact hole is completely filled with W by CVD. Then, the deposited W is polished to a predetermined position by CMP. At this time, W may be deleted by an etch back process. Thereby, a W plug 19a is formed.
[0060]
In FIG. 16, in order to form a local interconnect wiring of TiAlN, TiAlN 20 is deposited to a film thickness of 1500 ° by sputtering. Here, TiAlN uses a target of TiAl, and the composition ratio of Ti and Al may be changed according to each process. Here, Ti / Al uses a target having a ratio of 60/40. The condition of the sputtering is Power about 1.5 kwh, N₂/ Ar flow rate is about 2.5 sccm / 47.5 sccm. The reason why the TiAlN film is formed on the W plug is that oxidation must be performed several times in an oxygen atmosphere at 600 to 800 ° C. for crystallization of PZT and SBT used in a ferroelectric material. The W plug is a substance that is very easily oxidized. When oxidized, the W plug is formed as WOx, and the volume expands almost twice. Such expansion causes the structure formed on the W plug to be lifted and destroyed. In order to prevent such W plug oxidation, it is necessary to form a TiAlN film on the W plug. Then, after a TiAlN film is sputtered on the entire surface of the wafer to further prevent oxidation,₂Or N₂Plasma treatment is performed in an atmosphere. This plasma treatment allows O₂Or N₂Is decomposed to the atomic level, and a layer in which O and N atoms are embedded in gaps between the columnar structures of TiAlN is formed on the order of several hundreds of square meters. By adding this layer, the oxidation resistance of the TiAlN film is further strengthened, and the oxidation treatment for crystallization of the ferroelectric is performed with O.₂It serves to prevent molecules from passing through this gap. Next, a wiring is formed by photolithographic etching.
[0061]
In FIG. 17, the second interlayer film 21 is formed by forming a film of 10000.ANG. With plasma TEOS, and thereafter, a planarization process is performed by CMP. Next, a second contact hole 22 is formed by photolithography and etching corresponding to the position of the local interconnect wiring in order to establish conduction with the local interconnect wiring. In order to bury the second contact hole with W, Ti17b and TiN18b are formed as a base by a sputtering process. Next, the second contact hole is completely filled with W by CVD. Then, the deposited W is polished to a predetermined position by CMP. At this time, W may be deleted by an etch back process. Thus, a W plug 19b is formed.
[0062]
In FIG. 18, a 1000 .ANG.-thick TiAlN layer 23a is formed by sputtering as an oxidation preventing film for the W plug 19b. Here, TiAlN uses a target of TiAl, and the composition ratio of Ti and Al may be changed according to each process. Here, Ti / Al uses a target having a ratio of 60/40. The condition of the sputtering is Power about 1.5 kwh, N₂/ Ar flow rate is about 2.5 sccm / 47.5 sccm. The reason why the TiAlN film is formed on the W plug is that oxidation must be performed several times in an oxygen atmosphere at 600 to 800 ° C. for crystallization of PZT and SBT used in a ferroelectric material. The W plug is a substance that is very easily oxidized. When oxidized, the W plug is formed as WOx, and the volume expands almost twice. Such expansion causes the structure formed on the W plug to be lifted and destroyed. In order to prevent such W plug oxidation, it is necessary to form a TiAlN film on the W plug. Then, after a TiAlN film is sputtered on the entire surface of the wafer to further prevent oxidation,₂Or N₂Plasma treatment is performed in an atmosphere. This plasma treatment allows O₂Or N₂Is decomposed to the atomic level, and a layer in which O and N atoms are embedded in gaps between the columnar structures of TiAlN is formed on the order of several hundreds of square meters. By adding this layer, the oxidation resistance of the TiAlN film is further strengthened, and the oxidation treatment for crystallization of the ferroelectric is performed with O.₂It serves to prevent molecules from passing through this gap.
[0063]
In FIG. 19, IrOx23b500 # and Ir23c500 # are formed on the TiAlN film in this order. Since the IrOx film is a material having excellent oxidation resistance like TiAlN, the oxidation resistance against the W plug can be further improved as compared with the TiAlN film alone subjected to the plasma treatment. It has the effect of improving the adhesion and is also useful for preventing film peeling in the first conductive layer. Subsequently, Pt23d is formed into a film of about 1500 °.
[0064]
Next, the ferroelectric substance 24 is formed. In this embodiment, PZT is used as the ferroelectric, and the sol-gel method is used. First, PZT is applied several times, and a baking treatment is performed at 300 ° C., and when it reaches a specified thickness, it is crystallized at 600 ° C. in an oxygen atmosphere in a furnace. Thus, a ferroelectric layer is formed. Next, a film is formed by sputtering in the order of Pt25a500Ｐ, IrOx25b1000Å, and Pt25c500Å. Further, it is crystallized at 700 ° C. in an oxygen atmosphere in a furnace. By adding IrOx also to the upper electrode 25, the oxidation resistance to the W plug 19b can be further improved, and the IrOx film has an effect of improving the adhesion of the film, and the film is peeled off at the upper electrode. It is also useful for prevention. Further, the IrOx film also has an effect that hydrogen generated during the formation of the interlayer insulating film after the formation of the ferroelectric capacitor portion reduces the ferroelectric and prevents deterioration in characteristics. Therefore, the addition of the IrOx film to the upper electrode has a triple effect of preventing not only oxidation of the W plug and improvement of the adhesion but also prevention of hydrogen damage of the interlayer insulating film.
[0065]
FIG. 20A is a sectional view taken along line HH in FIG. 20B, and FIG. 20B is a plan view. 20A and 20B, the upper electrode 25 and the ferroelectric 24 are processed by photolithography and etching. At this time, as shown in FIG. 19B, the upper electrode and the ferroelectric are formed in a grid shape, and the lower electrode 23 is left in a state of being etched without being etched.
[0066]
21A is a cross-sectional view taken along a line II of FIG. 21B, and FIG. 21B is a plan view. In this step, only the lower electrode 23 is processed into a wiring shape by photolithography and etching. As a result of this processing, the lower electrode and the external wiring cross each other as shown in FIG. 9B.
[0067]
In FIG. 22, after the ferroelectric capacitor 40 is formed, Al₂O₃23a is formed to a thickness of 600 ° by sputtering or CVD. Al₂O₃Has excellent hydrogen barrier performance, and thus has the effect of completely blocking hydrogen invading from the top or side wall of the ferroelectric capacitor. Al₂O₃Since is unnecessary in the CMOS part, it is removed by photolithography and etching.
[0068]
In FIG. 23, a second interlayer film 27 is formed. Immediately after the deposition of ozone TEOS 27a at 4000 °, plasma processing is performed in an oxygen atmosphere in the same processing chamber. By performing plasma treatment in an oxygen atmosphere, water in the ozone TEOS film is released.₂O₃This has the effect that deterioration of the film and deterioration of the ferroelectric characteristics can be prevented. Next, a plasma TEOS 27b is deposited to a thickness of 4000 °.
[0069]
24a and 24b, FIG. 24a is a sectional view in the same direction as FIG. 14a, and FIG. 24b is a sectional view in the same direction as FIG. 14b. First, as shown in FIG. 24B, a third contact hole 28 is formed by photolithography and etching in order to make the local interconnect wiring 20 and the external wiring 30 conductive. In order to embed the third contact hole with W, a film of Ti17c and TiN18c is formed as a base by a sputtering process. Next, W is completely embedded by CVD. Then, the deposited W is polished to a predetermined position by CMP. At this time, W may be deleted by an etch back process. As a result, a W plug 19c is formed.
[0070]
Next, referring to FIGS. 24A and 24B, in order to form a fourth contact hole 29 on the upper electrode 25, the fourth contact hole 29 is processed by photolithography and etching. At this time, not only the fourth interlayer film but also the Al₂O₃26a is also removed at the same time. Al₂O₃This is because, since is an insulator, it is not electrically connected between the upper electrode and the external wiring unless it is removed.
[0071]
In FIG. 25, after forming IrOx30a by 400 ° sputtering, Pt30c is continuously formed by 2000 ° sputtering in vacuum. IrOx is left in the contact hole. Since IrOx is a metal oxide having a low resistance, there is no problem in electrical conduction between the upper electrode and the external wiring.
[0072]
26a and 26b, FIG. 26a is a cross-sectional view between JJ of FIG. 26b, and FIG. 26b is a plan view. Here, the external wiring is formed by photolithography and etching. At this time, as shown in FIG. 26B, the external wiring is processed so as to be orthogonal to the lower electrode.
[0073]
In FIG. 27, after the external wiring is formed, Al₂O₃26b is formed to a thickness of 600 ° by sputtering or CVD. Al₂O₃Has an effect that hydrogen generated from the third interlayer film 27 can be completely shut off because it exhibits excellent hydrogen barrier performance. Al₂O₃Is unnecessary for the CMOS part, and is removed by photolithography and etching.
[0074]
In FIG. 28, a fourth interlayer film 31 is formed. Immediately after the formation of the ozone TEOS 31a at 2000 °, plasma processing is performed in an oxygen atmosphere in the same processing chamber. By performing plasma treatment in an oxygen atmosphere, water in the ozone TEOS film is released.₂O₃This has the effect that deterioration of the film and deterioration of the ferroelectric characteristics can be prevented. Next, a plasma TEOS 31b is formed to a thickness of 10,000 °.
[0075]
After forming the plasma TEOS, the CMP is cut to a desired film thickness to flatten the wafer surface. Thereafter, in order to form the AL wiring 32, Ti32a, TiN32b, Al-Cu32c, and TiN32d are successively formed by sputtering to have a film thickness of 150, 1000, 5000, and 600, respectively. Next, a desired AL wiring is formed by photolithography and etching. Although not illustrated, in the subsequent steps, an interlayer insulating film may be further formed and a contact hole, a W plug, and an AL wiring may be formed according to a target process specification. Finally, a passivation film and a polyimide film are formed into a product.
[0076]
Embodiment 3
In the third embodiment, an example is shown in which the upper electrode 25 and the external wiring 30 are joined without using a contact hole by using IrOx30 as the adhesion layer of the external electrode.
[0077]
Since the third embodiment is common to the steps of FIGS. 15 to 23 of the second embodiment, the description of that part is omitted.
[0078]
29a and 29b, FIG. 29a is a sectional view in the same direction as FIG. 14a, and FIG. 29b is a sectional view in the same direction as FIG. 14b. In FIG. 29A, after forming the third interlayer film 27, the third interlayer film is removed by CMP until the upper electrode 25 is exposed. Al on the upper electrode₂O₃26a is also removed at the same time. Al₂O₃This is because, since is an insulator, it is not electrically connected between the upper electrode and the external wiring unless it is removed. Thus, the entire surface of the wafer is flattened.
[0079]
Next, in FIG. 29B, a third contact hole 28 is formed by photolithography and etching in order to make the local interconnect wiring 20 and the external wiring 30 conductive. In order to embed the third contact hole with W, a film of Ti17c and TiN18c is formed as a base by a sputtering process. Next, W is completely embedded by CVD. Then, the deposited W is polished to a predetermined position by CMP. At this time, W may be deleted by an etch back process. As a result, a W plug 19c is formed.
[0080]
In FIG. 30, after forming IrOx 30a by 400 ° sputtering, Pt 30c is continuously formed by 2000 ° sputtering in vacuum. IrOx is in direct contact with the upper electrode. Since IrOx is a metal oxide having a low resistance, there is no problem in electrical conduction between the upper electrode and the external wiring. Next, the external wiring 30 is formed by photolithography and etching. At this time, the external wiring is processed so as to be orthogonal to the lower electrode, as shown in FIG. 26B.
[0081]
In FIG. 31, after the external wiring is formed,₂O₃23b is formed to a thickness of 600 ° by sputtering or CVD. Al₂O₃Has an effect of completely blocking hydrogen generated from the fourth interlayer film 31 since it exhibits excellent hydrogen barrier performance. Al₂O₃Since is unnecessary other than the ferroelectric capacitor, it is removed by photolithography and etching.
[0082]
In FIG. 32, a fourth interlayer film 31 is formed. Immediately after the formation of the ozone TEOS 31a at 2000 °, plasma processing is performed in an oxygen atmosphere in the same processing chamber. By performing plasma treatment in an oxygen atmosphere, water in the ozone TEOS film is released.₂O₃This has an effect that deterioration of the film 26b and deterioration of ferroelectric characteristics can be prevented. Next, a plasma TEOS 31b is formed to a thickness of 10,000 °.
[0083]
After forming the plasma TEOS, the CMP is cut to a desired film thickness to flatten the wafer surface. Thereafter, in order to form the AL wiring 32, Ti32a, TiN32b, Al-Cu32c, and TiN32d are successively formed by sputtering to have a thickness of 150, 1000, 5000, and 600, respectively. Next, a desired AL wiring is formed by photolithography and etching. Although not illustrated, in subsequent steps, an interlayer insulating film may be further formed and a contact hole, a W plug, and an AL wiring may be formed according to a target process specification. Finally, a passivation film and a polyimide film are formed into a product.
[Brief description of the drawings]
FIG. 1 is a plan view schematically showing a cross-point type ferroelectric memory device.
FIG. 2 is a cross-sectional view 1 schematically showing a cross-point type ferroelectric memory device.
FIG. 3 is a sectional view 2 schematically showing a cross-point type ferroelectric memory device.
FIG. 3 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the first embodiment.
FIG. 4 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the first embodiment.
FIG. 5A is a cross-sectional view schematically showing a manufacturing step of the cross-point type ferroelectric memory device according to Example 1.
b is a plan view schematically showing the manufacturing process of the cross-point type ferroelectric memory device according to Example 1. FIG.
FIG. 6A is a cross-sectional view schematically showing a manufacturing step of the cross-point type ferroelectric memory device according to Example 1.
b is a plan view schematically showing the manufacturing process of the cross-point type ferroelectric memory device according to Example 1. FIG.
FIG. 7 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the first embodiment.
FIG. 8 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the first embodiment.
9A is a cross-sectional view schematically showing a manufacturing step of the cross-point type ferroelectric memory device according to Example 1. FIG.
b is a plan view schematically showing the manufacturing process of the cross-point type ferroelectric memory device according to Example 1. FIG.
10A is a cross-sectional view schematically showing a manufacturing step of the cross-point type ferroelectric memory device according to Example 1. FIG.
b is a plan view schematically showing the manufacturing process of the cross-point type ferroelectric memory device according to Example 1. FIG.
FIG. 11 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the first embodiment.
FIG. 12 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the first embodiment.
FIG. 13 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the second and third embodiments.
14A is a sectional view 1 schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to Example 2. FIG.
b is a cross-sectional view 2 schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to Example 2.
FIG. 15 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the second and third embodiments.
FIG. 16 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the second and third embodiments.
FIG. 17 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the second and third embodiments.
FIG. 18 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the second and third embodiments.
FIG. 19 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the second and third embodiments.
FIG. 20A is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to Example 2 and Example 3.
b is a plan view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to Example 2 and Example 3. FIG.
FIG. 21A is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to Example 2 and Example 3.
b is a plan view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to Example 2 and Example 3. FIG.
FIG. 22 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the second and third embodiments.
FIG. 23 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the second and third embodiments.
24A is a cross-sectional view 1 schematically showing a manufacturing step of the cross-point type ferroelectric memory device according to Example 2. FIG.
b is a cross-sectional view 2 schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to Example 2.
FIG. 25 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the second embodiment.
26A is a cross-sectional view schematically showing a manufacturing step of the cross-point type ferroelectric memory device according to Example 2. FIG.
b is a plan view schematically showing the manufacturing process of the cross-point type ferroelectric memory device according to Example 2. FIG.
FIG. 27 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the second embodiment.
FIG. 28 is a cross-sectional view schematically showing a manufacturing step of the cross-point type ferroelectric memory device according to the second embodiment.
29A is a cross-sectional view schematically showing a manufacturing step of the cross-point type ferroelectric memory device according to Example 3. FIG.
b is a plan view schematically showing the manufacturing process of the cross-point type ferroelectric memory device according to Example 3. FIG.
FIG. 30 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the third embodiment.
FIG. 31 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the third embodiment.
FIG. 32 is a cross-sectional view schematically showing a manufacturing process of the cross-point type ferroelectric memory device according to the third embodiment.
[Explanation of symbols]
1 CMOS section
2 Ferroelectric memory section
10 P type substrate
11 Element separation
12 Gate electrode
13 P-type diffusion layer
14 N-type diffusion layer
15 First interlayer film
16 First contact hole
17a17b17c Ti
18a18b18c TiN
19a19b19c W plug
20 Local interconnect wiring
21 Second interlayer film
21a Ozone TEOS
21b Plasma TEOS
22 Second contact hole
23 Lower electrode
23a TiAlN
23b IrOx
23c Ir
23d Pt
24 Ferroelectric
25 Upper electrode
25a Pt
25b IrOx
25c Pt
26a, 26b Al₂O₃
27 Third interlayer
27a Ozone TEOS
27b Plasma TEOS
28 Third contact hole
29 4th contact hole
30 External wiring
30a IrOx
30b Pt
31 Fourth interlayer
31a Ozone TEOS
31b Plasma TEOS
32 AL wiring section
32a Ti
32b32d TiN
32c Al-Cu
40 Ferroelectric Capacitor

Claims

In a semiconductor device including a CMOS logic circuit portion and a storage capacitor portion, an interlayer insulating film is formed between the CMOS logic circuit and the storage capacitor portion, and the interlayer insulating film includes the CMOS logic circuit and the storage capacitor portion. A structure of a semiconductor device, wherein a W plug, which is a heat-resistant metal, is formed in an opening reaching a transistor layer to be formed, and the storage capacitor is electrically connected through the W plug.

The storage capacitor section includes memory cells arranged in a matrix, a lower electrode wiring, an external wiring in contact with an upper electrode arranged in a direction crossing the lower electrode, and at least the upper electrode and the lower electrode. 2. The structure of the semiconductor device according to claim 1, wherein an inter-layer insulating layer including a hydrogen barrier film is formed on at least the memory cell array using a metal oxide made of a ferroelectric material in a cross region of the semiconductor device.

The structure of the semiconductor device according to claim 1, wherein the CMOS logic circuit portion is formed outside or inside a region of the storage capacitance portion.

A metal interconnect called a local interconnect is formed between the CMOS logic circuit portion and the storage capacitor portion, and a metal nitride made of TiAlN is used as a material of the local interconnect. The structure of the semiconductor device according to claim 1.

5. The structure of the semiconductor device according to claim 1, wherein the upper surface of the W plug is in direct contact with the metal nitride made of TiAlN.

6. The method for manufacturing a semiconductor device according to claim 1, wherein plasma treatment is performed on the metal nitride made of TiAlN in an atmosphere of oxygen and nitrogen.

7. The structure of a semiconductor device according to claim 1, wherein a metal oxide made of a ferroelectric is used as the storage capacitor.

The structure of a semiconductor device, wherein the lower electrode has a laminated structure including IrOx.

The structure of a semiconductor device, wherein the upper electrode has a laminated structure containing IrOx.

The structure of the semiconductor device, wherein the external wiring has a laminated structure including IrOx.

The structure of a semiconductor device according to claim 1, wherein the hydrogen barrier film contains an oxide represented by a chemical formula of Al ₂ O ₃ .

The structure of a semiconductor device according to claim 1, wherein the hydrogen barrier film is formed on a ferroelectric capacitor.

13. The structure of the semiconductor device according to claim 1, wherein the hydrogen barrier film is formed also on an external wiring.

14. The structure of the semiconductor device according to claim 1, wherein two kinds of oxide films of ozone TEOS and plasma TEOS are used for the interlayer insulating film.

The method of manufacturing a semiconductor device according to claim 1, wherein the step of performing a dehydration process on the ozone TEOS film includes a step of exposing the ozone TEOS film to oxygen plasma.

16. The structure of the semiconductor device according to claim 1, wherein the connection between the upper electrode and the external wiring is performed by a method via a contact hole.

17. The structure of a semiconductor device according to claim 1, wherein the connection between the upper electrode and the external wiring is made without using a contact hole.