JP2004304871A - Controller for switching power supply and switching power supply - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a controller for a switching power supply in which a stabilized output voltage is guaranteed even when an input voltage or a load current is varied, and to provide a switching power supply. <P>SOLUTION: The controller 7A generates a drive signal PS performing switching control of switching elements in a switching power supply. The controller 7A comprises means 10 and 11 for detecting the time ratio D of the drive signal PS and generating a signal corresponding to the time ratio D, means 12 and 13 for generating a control signal CS based on the difference between a target voltage V<SB>REF</SB>in the switching power supply and an output voltage V<SB>o</SB>detected in the switching power supply, an operating means 14 generating a signal RCS corresponding to the sum of a signal corresponding to the time ratio and the control signal CS, and means 15 and 16 for generating the drive signal PS based on the RCS signal generated from the operating means. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００８】
（１）式で示すように、時比率Ｄは、入力電圧Ｖ_Ｉに対する出力電圧Ｖ_Ｏの割合であり、入力電圧Ｖ_Ｉが変化すると変化する。
【０００９】
【数２】

【００１０】
図８から判るように、ＰＷＭ信号ＰＳのパルスの立ち下がり時点に注目すると、ランプ係数Ｋに時比率Ｄを乗算した値と制御信号ＣＳの値Ｇ（Ｖ_ＲＥＦ−Ｖ_Ｏ）とは等しくなる（式（２））。式（２）を変形して式（３）とすると、利得Ｇが有限の値を有している場合には、出力電圧Ｖ_Ｏは時比率Ｄの変化に応じて変化することが判る。したがって、入力電圧Ｖ_Ｉが変化すると、時比率Ｄが変化し、さらに、出力電圧Ｖ_Ｏも変化する。
【００１１】
そこで、本発明は、入力電圧や負荷電流が変化した場合でも安定した出力電圧を保障するスイッチング電源装置用制御装置及びスイッチング電源装置を提供することを課題とする。
【００１２】
【課題を解決するための手段】
本発明に係るスイッチング電源装置用制御装置は、スイッチング電源装置のスイッチング素子を制御するための駆動信号の時比率を検出し、当該時比率に対応した信号を生成する時比率生成手段と、スイッチング電源装置における目標電圧とスイッチング電源装置で検出された出力電圧との差分値に基づいて制御信号を生成する制御信号生成手段と、時比率に対応した信号と制御信号との加算値に対応した信号を生成する演算手段と、演算手段で生成した信号に基づいて駆動信号を生成する駆動信号生成手段とを含むことを特徴とする。
【００１３】
このスイッチング電源装置用制御装置では、フィードバック制御によって出力電圧を目標電圧に制御するために、制御信号生成手段によりスイッチング電源装置の実際の出力電圧と目標電圧との差分値に基づいて制御信号を生成する。また、制御装置では、時比率生成手段により駆動信号の時比率を検出し、その検出した時比率に対応した信号を生成する。さらに、制御装置では、演算手段により制御信号と時比率に対応した信号との加算値に対応した信号を生成する。そして、制御装置では、駆動信号生成手段により演算手段で生成した信号に基づいて駆動信号を生成する。制御装置では、制御装置の出力である時比率をフィードバックさせ、その時比率を利用して制御信号を補正し、その補正した制御信号により駆動信号を生成する。そのため、この制御装置では、入力電圧や負荷電流が変化した場合でも、安定した出力電圧を保障することができる。なお、時比率生成手段としては、制御装置が出力する駆動信号から時比率を直接検出する手段として構成される場合、制御装置内で演算した値（例えば、演算手段で演算した値）を用いる手段として構成される場合がある。
【００１４】
なお、駆動信号は、スイッチング電源装置のスイッチング素子をオン／オフするための信号であり、例えば、ＰＷＭ信号である。制御信号は、フィードバック制御を行うための信号であり、スイッチング電源装置において実際に検出した出力電圧と目標電圧とに基づく信号である。時比率は、駆動信号の一周期に占めるスイッチング素子をオンさせる期間の割合（つまり、スイッチング動作の一周期に占めるオン期間の割合）であり、例えば、ＰＷＭ信号の一周期毎のパルス幅やデューティ比が時比率に相当する。時比率に対応した信号は、時比率を表す様々な信号であり、例えば、駆動信号から実際に検出した時比率の信号、その検出した時比率を平均化した信号、時比率や時比率の平均値に相当する制御装置内で演算した値である。
【００１５】
ちなみに、制御装置の伝達関数は、制御信号生成手段の伝達関数によって変化する。制御信号生成手段の伝達関数を調整することによって、低周波利得を高くすることにより定常的な出力電圧精度を確保し、高周波利得と位相を調整することにより高速応答と系の安定性を両立させる。
【００１６】
本発明の上記スイッチング電源装置用制御装置は、制御信号生成手段が、差分値に対してスイッチング電源装置用制御装置における位相を補償するための処理を行う位相補償手段を含む構成としてもよい。
【００１７】
このスイッチング電源装置用制御装置では、位相補償手段により目標電圧と出力電圧との差分値に制御装置における位相を補償するための処理を行い、制御信号を生成する。位相補償手段としては、例えば、ハイパスフィルタを適用でき、ハイパスフィルタを適用した場合には制御装置の伝達関数の位相が進む。
【００１８】
本発明の上記スイッチング電源装置用制御装置は、制御信号生成手段が、差分値に対してスイッチング電源装置用制御装置における利得を調整するための処理を行う利得調整手段を含む構成としてもよい。
【００１９】
このスイッチング電源装置用制御装置では、利得調整手段により目標電圧と出力電圧との差分値に制御装置における利得を調整するための処理を行い、制御信号を生成する。利得調整手段としては、例えば、乗算器を適用でき、乗算器を適用した場合には制御装置の伝達関数の利得が変化し、また、積分器を適用でき、積分器を適用した場合には制御装置の伝達関数の低周波利得が増加し、また、ローパスフィルタを適用でき、ローパスフィルタを適用した場合には制御装置の伝達関数の高周波利得が減少する。
【００２０】
本発明の上記スイッチング電源装置用制御装置は、時比率生成手段が、検出した時比率を平均化する平均化手段を含み、演算手段を、平均化した時比率と制御信号との加算値に対応した信号を生成するように構成してもよい。
【００２１】
このスイッチング電源装置用制御装置では、平均化手段により検出した時比率を平均化する。そして、この制御装置では、演算手段により平均化した時比率と制御信号との加算値に対応した信号を生成する。時比率が変動する場合、制御装置では、時比率を平均化することにより、高精度に制御信号の補正値を求めることができる。
【００２２】
本発明の上記スイッチング電源装置用制御装置は、時比率平均化手段を、ローパスフィルタで構成すると好適である。
【００２３】
このスイッチング電源装置用制御装置は、検出した時比率をローパスフィルタに入力し、ローパスフィルタにより過去に入力された時比率を平均化する。この制御装置では、ローパスフィルタの平均化機能を利用して簡単に平均化手段を構成することができる。
【００２４】
本発明の上記スイッチング電源装置用制御装置は、時比率生成手段が、カウンタを含み、カウンタを、一定時間毎にカウントし、駆動信号におけるスイッチング素子のオン期間を検出するように構成してもよい。
【００２５】
このスイッチング電源装置用制御装置は、カウンタに制御装置から出力する駆動信号をフィードバックする。そして、制御装置では、カウンタにより制御装置のマスタクロック等の一定時間毎にカウントし、駆動信号におけるスイッチング素子のオン期間を検出する。このカウントした値が時比率に相当するので、この制御装置は、カウンタにより簡単に時比率生成手段を構成することができる。
【００２６】
本発明の上記スイッチング電源装置用制御装置は、時比率生成手段が、遅延器を含み、遅延器を、演算手段で生成した信号を所定時間保存するように構成してもよい。
【００２７】
このスイッチング電源装置用制御装置は、遅延器に演算手段で生成した信号をフィードバックする。そして、制御装置では、遅延器によりその演算手段で生成した信号を所定時間保存し、この保存している信号により時比率に対応した信号を生成する。この演算手段で生成した信号の値が時比率に相当するので、この制御装置は、遅延器により簡単に時比率生成手段を構成することができる。
【００２８】
本発明に係るスイッチング電源装置は、スイッチング素子をスイッチング制御するための駆動信号を生成する制御装置と、制御装置で生成した駆動信号に基づいてオン／オフするスイッチング素子とを含み、制御装置は、上記のいずれかの制御装置であることを特徴とする。
【００２９】
このスイッチング電源装置では、制御装置を上記制御装置の構成とし、時比率の平均値によって補正された制御信号に基づいて生成された駆動信号によりスイッチング素子をオン／オフする。そして、このスイッチング電源装置では、目標電圧となるように、スイッチング素子のオン／オフにより入力電圧を出力電圧に変換する。上記制御装置によって制御されることにより、このスイッチング電源装置では、入力電圧や負荷電流が変化した場合でも、安定した出力電圧を保障することができる。
【００３０】
【発明の実施の形態】
以下、図面を参照して、本発明に係るスイッチング電源装置用制御装置及びスイッチング電源装置の実施の形態を説明する。
【００３１】
本実施の形態では、本発明に係るスイッチング電源装置を降圧型のＤＣ／ＤＣコンバータに適用し、本発明に係るスイッチング電源装置用制御装置をＤＣ／ＤＣコンバータのスイッチング素子を制御するためのＰＷＭ信号を生成するコントローラＩＣに適用する。本実施の形態に係るコントローラＩＣは、高速で処理を行うデジタル制御式であり、電圧モード制御によりＤＣ／ＤＣコンバータをフィードバック制御する。本実施の形態には、時比率生成手段の構成の違いにより２つの実施の形態があり、第１の実施の形態ではカウンタで構成し、第２の実施の形態ではＤフリップフロップ回路で構成する。
【００３２】
図１を参照して、ＤＣ／ＤＣコンバータ１の構成について説明する。図１は、ＤＣ／ＤＣコンバータの構成図である。
【００３３】
ＤＣ／ＤＣコンバータ１は、直流の入力電圧Ｖ_Ｉを直流の出力電圧Ｖ_Ｏ（＜Ｖ_Ｉ）に変換する電源回路であり、様々な用途で使用でき、例えば、ＶＲＭ［Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ Ｍｏｄｕｌｅ］で使用される。また、ＤＣ／ＤＣコンバータ１は、ＰＷＭ制御によりスイッチング素子をオン／オフするスイッチングレギュレータである。入力電圧Ｖ_Ｉは、可変であり、入力電圧範囲（例えば、５〜１２Ｖ）が設定されている。出力電圧Ｖ_Ｏは、負荷Ｌに応じて一定の目標電圧（例えば、１Ｖ）が設定されている。負荷Ｌは、例えば、コンピュータやルータ等の通信機器などのＣＰＵ、ＭＰＵ、ＤＳＰが相当し、処理負荷に応じて負荷電流が大きく変動する負荷である。
【００３４】
ＤＣ／ＤＣコンバータ１は、主な構成として、２個のＦＥＴ等のスイッチング素子２，３、インダクタンス４、コンデンサ５、Ａ／Ｄコンバータ６及びコントローラＩＣ７を備えている。スイッチング素子２は、コントローラＩＣ７からのＰＷＭ信号がハイ信号のときにオンする。スイッチング素子３は、ＰＷＭ信号がロー信号のときにオンする。インダクタンス４及びコンデンサ５は、平滑回路を構成する。スイッチング素子２，３のスイッチング動作によって振幅が入力電圧Ｖ_Ｉに等しいパルス状電圧が平滑回路に出力され、平滑回路においてそのパルス状電圧を平均化する。Ａ／Ｄコンバータ６は、電圧センサ（図示せず）で検出したアナログの出力電圧Ｖ_Ｏをデジタルの出力電圧Ｖ_Ｏに変換し、コントローラＩＣ７に出力する。コントローラＩＣ７は、出力電圧Ｖ_Ｏが目標電圧となるようにデジタルの出力電圧Ｖ_Ｏに基づいて電圧モード制御によりＰＷＭ信号を生成し、スイッチング素子２，３のオン／オフを制御する。
【００３５】
図２〜図５を参照して、第１の実施の形態に係るコントローラＩＣ７Ａの構成について説明する。図２は、第１の実施の形態に係るコントローラＩＣの構成図である。図３は、図２のカウンタにおけるパルス幅検出の説明図であり、（ａ）がマスタクロックであり、（ｂ）がＰＷＭ信号であり、（ｃ）がサンプルクロック信号であり、（ｄ）がリセット信号であり、（ｅ）がカウンタにおけるカウントアップであり、（ｆ）が保持されるカウントアップ値（パルス幅）である。図４は、図２のローパスフィルタであり、（ａ）がブロック図であり、（ｂ）が周波数−利得特性図である。図５は、図２のコントローラＩＣにおける電圧モード制御の説明図であり、（ａ）がマスタクロックであり、（ｂ）がランプ信号と補正制御信号であり、（ｃ）がリセット信号であり、（ｄ）がパルス幅制限信号であり、（ｅ）がＰＷＭ信号である。
【００３６】
コントローラＩＣ７Ａは、マスタクロック（例えば、１０ＭＨｚ〜１００ＭＨｚ）に基づいて動作するデジタル回路である。コントローラＩＣ７Ａでは、Ｐ制御によるフィードバック制御により、Ａ／Ｄコンバータ６で変換されたデジタルの出力電圧Ｖ_Ｏと目標電圧Ｖ_ＲＥＦから制御信号ＣＳを生成し、制御信号ＣＳとランプ信号ＬＳとからＰＷＭ信号ＰＳを生成する。特に、コントローラＩＣ７Ａでは、生成したＰＷＭ信号ＰＳをマイナループによってフィードバックし、ＰＷＭ信号ＰＳのパルス幅（時比率）の平均値により制御信号ＣＳを補正する。そのために、コントローラＩＣ７Ａは、カウンタ１０、ローパスフィルタ１１、減算器１２、乗算器１３、加算器１４、ランプ回路１５、コンパレータ１６、アンド回路１７を備えている。なお、以下の説明におけるハイ信号はコントローラＩＣ７Ａを電源電圧（例えば、５Ｖ）等が設定され、図中では１で示している。また、ロー信号は０Ｖが設定され、図中では０で示している。
【００３７】
第１の実施の形態では、カウンタ１０及びローパスフィルタ１１が特許請求の範囲に記載する時比率生成手段に相当し、ローパスフィルタ１１が特許請求の範囲に記載する平均化手段に相当し、減算器１２及び乗算器１３が特許請求の範囲に記載する制御信号生成手段に相当し、乗算器１３が特許請求の範囲に記載する利得調整手段に相当し、加算器１４が特許請求の範囲に記載する演算手段に相当し、ランプ回路１５及びコンパレータ１６が特許請求の範囲に記載する駆動信号生成手段に相当する。
【００３８】
カウンタ１０は、ＰＷＭ信号ＰＳのパルス幅Ｄ（時比率）を検出する。そのために、カウンタ１０には、コントローラＩＣ７Ａで生成しているＰＷＭ信号ＰＳ及びリセット信号ＲＳとサンプルクロック信号ＳＳが入力される。カウンタ１０では、ＰＷＭ信号ＰＳがハイ信号のときにはマスタクロックＭＣの一周期毎にカウントアップし、ＰＷＭ信号ＰＳがロー信号のときにはカウントアップ値をホールドする（図３（ａ），（ｂ），（ｅ）参照）。そして、カウンタ１０では、リセット信号ＲＳがロー信号のときにホールドしているカウントアップ値を０にリセットする（図３（ｄ），（ｅ）参照）。カウンタ１０では、サンプルクロック信号ＳＳがハイ信号となったときにカウントアップ値をパルス幅Ｄとして保持し（図３（ｃ），（ｅ），（ｆ）参照）、サンプルクロック信号ＳＳの次周期でハイ信号となるまで保持しているパルス幅Ｄをローパスフィルタ１１に出力する。ちなみに、パルス幅Ｄは、ＰＷＭ信号ＰＳの周期が一定であるので、ＰＷＭ信号ＰＳの一周期に占めるスイッチング素子２をオンさせる期間の割合を示し、時比率に相当する。
【００３９】
リセット信号ＲＳは、分周器（図示せず）によってマスタクロックＭＣを分周した信号であり、ＰＷＭ信号ＰＳの一周期（ＤＣ／ＤＣコンバータ１のスイッチング周期）を規定する信号であり、ＰＷＭ信号ＰＳのロー信号からハイ信号への立ち上りを規定するパルスをロー信号（マスタクロックＭＣの一周期分）で出力する。ＰＷＭ信号ＰＳの周波数は、例えば、１００ｋＨｚ〜１ＭＨｚであり、ＤＣ／ＤＣコンバータ１におけるスイッチング周波数に相当する。また、サンプルクロック信号ＳＳは、分周器によってマスタクロックＭＣを分周した信号であり、図３（ｃ）に示すように、ＰＷＭ信号ＰＳの周期と同一周期であり、リセット信号ＲＳによってカウントアップ値をリセットする直前の値を保持するためのパルスをハイ信号（マスタクロックＭＣの一周期分）で出力する。
【００４０】
ローパスフィルタ１１は、ＩＩＲ［Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ］型の１次のローパスフィルタであり、このフィルタの平均化機能により過去に入力されたパルス幅Ｄを無限に平均化する。ローパスフィルタ１１は、図４（ａ）に示すように、３つの乗算器１１ａ，１１ｂ，１１ｃ、２つのＤフリップフロップ回路１１ｄ，１１ｅ及び加算器１１ｆから構成される。乗算器１１ａでは、入力値Ｕ_ｎにフィルタ係数ａ０を乗算して加算器１１ｆに出力する。Ｄフリップフロップ回路１１ｄでは、入力値Ｕ_ｎが入力され、サンプルクロック信号ＳＳに基づいて入力値の前回値Ｕ_ｎ−１を保持し、乗算器１１ｂに出力する。乗算器１１ｂでは、入力値の前回値Ｕ_ｎ−１にフィルタ係数ａ１を乗算して加算器１１ｆに出力する。Ｄフリップフロップ回路１１ｅでは、出力値Ｙ_ｎが入力され、サンプルクロック信号ＳＳに基づいて出力値の前回値Ｙ_ｎ−１を保持し、乗算器１１ｃに出力する。乗算器１１ｃでは、出力値の前回値Ｙ_ｎ−１にフィルタ係数ｂ１を乗算して加算器１１ｆに出力する。加算器１１ｆでは、乗算器１１ａ〜１１ｃの各乗算値を加算し、出力値Ｙ_ｎとして出力する。ローパスフィルタ１１は、カットオフ周波数ｆｃを有し、図４（ｂ）に示すように、低周波成分を通過させる利得特性を有し、利得が１である。
【００４１】
【数３】

【００４２】
ローパスフィルタ１１は、（４）式で表され、Ｕ_ｎがカウンタ１０からのパルス幅Ｄ_ｎであり、Ｙ_ｎが過去入力されたパルス幅の平均値Ｄ_ＡＶＧである。
【００４３】
減算器１２は、目標電圧Ｖ_ＲＥＦと出力電圧Ｖ_Ｏが入力され、目標電圧Ｖ_ＲＥＦから出力電圧Ｖ_Ｏを減算し、その減算値（Ｖ_ＲＥＦ−Ｖ_Ｏ）を乗算器１３に出力する。
【００４４】
乗算器１３は、減算値（Ｖ_ＲＥＦ−Ｖ_Ｏ）が入力され、その減算値（Ｖ_ＲＥＦ−Ｖ_Ｏ）にＰ制御の利得Ｇを乗算し、その乗算値Ｇ（Ｖ_ＲＥＦ−Ｖ_Ｏ）を制御信号ＣＳとして加算器１４に出力する。
【００４５】
加算器１４は、パルス幅の平均値Ｄ_ＡＶＧと制御信号ＣＳが入力され、制御信号ＣＳに平均値Ｄ_ＡＶＧを加算し、その加算値ＣＳ＋Ｄ_ＡＶＧを補正制御信号ＲＣＳとしてコンパレータ１６に出力する。
【００４６】
ランプ回路１５は、ランプ係数が１のランプ信号ＬＳを生成する。そのために、ランプ回路１５には、リセット信号ＲＳが入力される。ランプ回路１５では、マスタクロックＭＣの一周期毎にランプ係数１によりカウントアップする（図５（ａ），（ｂ）参照）。そして、ランプ回路１５では、リセット信号ＲＳがロー信号のときにカウントアップ値を０にリセットする（図５（ｂ），（ｃ）参照）。このように、ランプ信号ＬＳは、ランプ係数１で増加し、ＰＷＭ信号ＰＳがロー信号からハイ信号に立ち上がる直前に０となる信号である。
【００４７】
コンパレータ１６は、ランプ信号ＬＳが補正制御信号ＲＣＳを超えるか否かを判定する。そのために、コンパレータ１６には、非反転入力端子に補正制御信号ＲＣＳが入力され、反転入力端子にランプ信号ＬＳが入力される。コンパレータ１６では、補正制御信号ＲＣＳとランプ信号ＬＳとを比較し、ランプ信号ＬＳが補正制御信号ＲＣＳを超えるまではハイ信号を出力し、ランプ信号ＬＳが補正制御信号ＲＣＳを超えるとロー信号を出力する（図５（ｂ），（ｅ）参照）。
【００４８】
アンド回路１７は、ＰＷＭ信号ＰＳのパルス幅を制限し、ＰＷＭ信号ＰＳを出力する。そのために、アンド回路１７には、コンパレータ１６の出力信号とパルス幅制限信号ＰＬＳが入力される（図５（ｄ）参照）。アンド回路１７では、コンパレータ１６の出力信号がハイ信号かつパルス幅制限信号ＰＬＳがハイ信号の場合にハイ信号を出力し、それ以外の場合にロー信号を出力する（図５（ｄ），（ｅ）参照）。このハイ信号とロー信号とからなる信号がＰＷＭ信号ＰＳであり、このハイ信号の期間がＰＷＭ信号ＰＳのパルス幅Ｄである。
【００４９】
パルス幅制限信号ＰＬＳは、分周器によってマスタクロックＭＣを分周した信号であり、ＰＷＭ信号ＰＳの周期と同一周期であり、ＰＷＭ信号ＰＳで許容される最大のパルス幅（ひいては、ＤＣ／ＤＣコンバータ１で許容される最大の出力電圧）を規定する区間をハイ信号として出力する。
【００５０】
図１〜図５を参照して、コントローラＩＣ７Ａ及びＤＣ／ＤＣコンバータ１の動作を説明する。
【００５１】
ＤＣ／ＤＣコンバータ１に入力電圧Ｖ_Ｉが入力される。すると、ＤＣ／ＤＣコンバータ１では、コントローラＩＣ７ＡからのＰＷＭ信号ＰＳに基づいてスイッチング素子２，３が交互にオン／オフする。さらに、ＤＣ／ＤＣコンバータ１では、インダクタンス４及びコンデンサ５でスイッチング素子２のオン期間にパルスとなって出力する入力電圧Ｖ_Ｉを平均化し、電圧Ｖ_Ｏを出力する。また、ＤＣ／ＤＣコンバータ１では、出力電圧Ｖ_Ｏを電圧センサで検出し、その検出した出力電圧Ｖ_ＯをＡ／Ｄコンバータ６でデジタル化してコントローラＩＣ７Ａにフィードバックさせる。
【００５２】
コントローラＩＣ７Ａでは、目標電圧Ｖ_ＲＥＦから出力電圧Ｖ_Ｏを減算し、その減算値に利得Ｇを乗算して制御信号ＣＳを生成する。また、コントローラＩＣ７Ａでは、生成したＰＷＭ信号ＰＳのパルス幅Ｄを検出し、過去に検出しているパルス幅Ｄを無限に平均化し、パルス幅の平均値Ｄ_ＡＶＧを求める。そして、コントローラＩＣ７Ａでは、制御信号ＣＳに平均値Ｄ_ＡＶＧを加算し、補正制御信号ＲＣＳを生成する。また、コントローラＩＣ７Ａでは、ランプ係数（＝１）によりランプ信号ＬＳを生成する。そして、コントローラＩＣ７Ａでは、補正制御信号ＲＣＳとランプ信号ＬＳとを比較し、ランプ信号ＬＳが補正制御信号ＲＣＳを超えない期間ではハイ信号を出力し、ランプ信号ＬＳが補正制御信号ＲＣＳを超える期間ではロー信号を出力する。最後に、コントローラＩＣ７Ａでは、パルス幅制限信号ＰＬＳによってパルス幅に制限をかけて、ＰＷＭ信号ＰＳを出力する。ちなみに、制御信号ＣＳとランプ信号ＬＳとを比較してＰＷＭ信号ＰＳを生成した場合、制御信号ＣＳは補正制御信号ＲＣＳより小さい値を有するので、ＰＷＭ信号ＰＳのパルス幅Ｄが狭くなる（図５（ｂ）参照）。
【００５３】
ここで、制御信号ＣＳにパルス幅平均値（時比率平均値）Ｄ_ＡＶＧを加算し、制御信号ＣＳを補正する理由について説明する。以下の説明では、ランプ係数をＫとする。コントローラＩＣ７Ａでは、図５（ｂ），（ｅ）から判るように、補正制御信号ＲＣＳとランプ信号ＬＳとが交わるときに、ハイ信号からロー信号に切り換るように（パルスが立ち下がるように）ＰＷＭ信号ＰＳを生成している。したがって、ランプ係数Ｋ（＝１）にパルス幅（時比率）Ｄを乗算した値とＧ（Ｖ_Ｏ−Ｖ_ＲＥＦ）＋Ｄ_ＡＶＧとが等しくなり、以下の式（５）が成立する。
【００５４】
【数４】

【００５５】
式（５）はランプ係数Ｋが１の場合であり、ランプ係数Ｋを１以外の場合には式（６）が成立する。式（６）を変形して式（７）とする。コントローラＩＣ７Ａではランプ係数Ｋが１なので、式（７）は式（８）となる。
【００５６】
時比率Ｄと時比率平均値Ｄ_ＡＶＧとは、定常的には等しいとみなせる。したがって、式（７）、（８）から判るように、出力電圧Ｖ_Ｏは、利得Ｇが有限の値を有している場合でも目標電圧Ｖ_ＲＥＦと等しくなり、一定の値となる。そのため、入力電圧Ｖ_Ｉの変化に応じて時比率Ｄが変化した場合でも（式（１）参照）、出力電圧Ｖ_Ｏは変化しない。また、負荷Ｌの処理負荷が大幅に変動して負荷電流が大幅に変動しても、出力電圧Ｖ_Ｏが変化しない。
【００５７】
コントローラＩＣ７Ａによれば、コントローラＩＣ７Ａの出力であるパルス幅（時比率）Ｄを制御系にフィードバックさせ、制御信号ＣＳをパルス幅平均値（時比率平均値）Ｄ_ＡＶＧで補正することによって、入力電圧Ｖ_Ｉや負荷電流が変化しても、出力電圧Ｖ_Ｏに定常偏差が発生しない。また、コントローラＩＣ７Ａでは、カウンタ１０による簡単な回路構成によってＰＷＭ信号ＰＳのパルス幅Ｄを検出し、回路構成が簡単な１次のローパスフィルタ１１の平均化特性を利用してパルス幅Ｄを平均化する。さらに、コントローラＩＣ７Ａでは、ランプ係数を１に設定することによって、補正する際にパルス幅平均値Ｄ_ＡＶＧにランプ係数を乗算する必要がない。
【００５８】
次に、図６及び図７を参照して、第２の実施の形態に係るコントローラＩＣ７Ｂの構成について説明する。図６は、第２の実施の形態に係るコントローラＩＣの構成図である。図７は、図６のＤフリップフロップ回路におけるパルス幅検出の説明図であり、（ａ）がＰＷＭ信号であり、（ｂ）が補正制御信号であり、（ｃ）が保持される補正制御信号値である。なお、コントローラＩＣ７Ｂでは、第１の実施の形態に係るコントローラＩＣ７Ａと同様に構成については同一の符号を付し、その説明を省略する。
【００５９】
コントローラＩＣ７Ｂは、第１の実施の形態に係るコントローラＩＣ７Ａと基本的には同様の構成を有するとともに同様に動作するが，パルス幅Ｄを検出する構成及びパルス幅Ｄを検出する動作のみが異なる。コントローラＩＣ７Ｂは、Ｄフリップフロップ回路１８、リミッタ回路１９、ローパスフィルタ１１、減算器１２、乗算器１３、加算器１４、ランプ回路１５、コンパレータ１６、アンド回路１７を備えている。
【００６０】
なお、第２の実施の形態では、Ｄフリップフロップ回路１８が特許請求の範囲に記載する遅延器に相当する。
【００６１】
Ｄフリップフロップ回路１８は、時比率Ｄを検出する。そのために、Ｄフリップフロップ回路１８には、コントローラＩＣ７Ｂで生成している補正制御信号ＲＣＳが入力され、クロック信号としてＰＷＭ信号ＰＳが入力される。Ｄフリップフロップ回路１８では、ＰＷＭ信号ＰＳのパルスの立ち下がり（ハイ信号からロー信号への切り換り）のときに補正制御信号ＲＣＳの値を保持し、ＰＷＭ信号ＰＳの次周期のパルスの立ち下がりとなるまで保持している補正制御信号ＲＣＳの値をリミッタ回路１９に出力する（図７（ａ）〜（ｃ）参照）。なお、補正制御信号ＲＣＳの値とランプ信号ＬＳの値とが同じ値になった時点でＰＷＭ信号ＰＳのパルスの立ち下がり（すなわち、パルス幅Ｄ）を規定しているので、ＰＷＭ信号ＰＳのパルスの立ち下がりのときの補正制御信号ＲＣＳの値はパルス幅（時比率）Ｄに相当する。
【００６２】
リミッタ回路１９は、アンド回路１７と同様の回路であり、補正制御信号ＲＣＳの値を制限する。そのために、リミッタ回路１９には、Ｄフリップフロップ回路１８からの補正制御信号ＲＣＳの値と時比率制限信号ＲＬＳが入力される。リミッタ回路１９では、補正制御信号ＲＣＳの値が時比率制限信号ＲＬＳに示される制限値以下の場合にそのまま補正制御信号ＲＣＳの値を出力し、制限値より大きい場合に制限値を出力する。このリミッタ回路１９から出力される値が、パルス幅（時比率）Ｄである。
【００６３】
図６及び図７を参照して、コントローラＩＣ７Ｂの動作について説明する。ここでは、第１の実施の形態に係るコントローラＩＣ７Ａと異なる動作のみ説明する。
【００６４】
コントローラＩＣ７Ｂでは、生成したＰＷＭ信号ＰＳのパルスの立ち下がりのときに補正制御信号ＲＣＳの値を保持し、その値に制限をかけ、パルス幅Ｄとして出力する。そして、コントローラＩＣ７Ｂでは、このパルス幅Ｄを無限に平均化し、パルス幅平均値Ｄ_ＡＶＧを求める。
【００６５】
このコントローラＩＣ７Ｂによれば、コントローラＩＶ７Ａと同様の効果を有し、カウンタ１０に代えて、Ｄフリップフロップ回路１８による簡単な回路構成によってパルス幅Ｄを検出することができる。
【００６６】
以上、本発明に係る実施の形態について説明したが、本発明は上記実施の形態に限定されることなく様々な形態で実施される。
【００６７】
例えば、本実施の形態では制御装置をデジタル回路で構成したが、アナログ回路で構成してもよい。また、本実施の形態ではコントローラＩＣのデジタル回路（ハードウエア）によって制御装置の各手段を構成したが、マイコン等のコンピュータに組み込むプログラム（ソフトウエア）によって制御装置の各手段を構成してもよい。この各手段を実現するプログラムは、ＣＤ−ＲＯＭ等の記憶媒体やインターネット等による配信によって流通する場合あるいはコンピュータに組み込まれた状態で制御装置として流通する場合もある。
【００６８】
また、本実施の形態ではＤＣ／ＤＣコンバータに適用したが、ＡＣ／ＤＣコンバータやＤＣ／ＡＣコンバータにも適用可能である。また、本実施の形態ではトランスを有しない非絶縁型かつ降圧型のコンバータに適用したが、トランスを有する絶縁型のコンバータにも適用可能であり、昇圧型又は昇降圧型のコンバータにも適用可能である。
【００６９】
また、本実施の形態では時比率生成手段をＰＷＭ信号がハイ信号のときにカウントアップするカウンタ又はＰＷＭ信号のパルスの立ち下がりの補正制御信号の値を遅延するＤフリップフロップ回路で構成したが、ＰＷＭ信号がハイ信号のときにカウントダウンするカウンタ等の他の手段により構成してもよい。また、本実施の形態では平均化手段をデジタルのＩＩＲ型の１次のローパスフィルタで構成したが、アナログのローパスフィルタ、ＦＩＲ型のローパスフィルタ、２次のローパスフィルタ等の他のローパスフィルタで構成してもよいし、ローパスフィルタ以外の他の回路によって構成してもよい。
【００７０】
また、本実施の形態ではＰ制御に適用したが、ＰＩ制御やＰＩＤ制御等の他の制御にも適用可能である。
【００７１】
また、本実施の形態ではランプ係数が１のランプ信号を用いたが、１以外のランプ係数のランプ信号を用いてもよい。１以外のランプ係数の場合、時比率（パルス幅）平均値にランプ係数を乗算し、その乗算値を制御信号に加算して補正制御信号を生成する。その場合、ランプ係数に等しい利得を有するローパスフィルタを用いればよい。
【００７２】
また、本実施の形態ではＡ／ＤコンバータとコントローラＩＣとを別体で構成したが、Ａ／ＤコンバータがコントローラＩＣに含まれる構成でもよい。
【００７３】
また、本実施の形態では制御信号生成手段において乗算器を用いて、コントローラＩＣの伝達関数の利得を変化させ、利得調整手段を構成したが、積分器やローパスフィルタ等の他の手段を用いて利得調整手段を構成してもよいし、あるいは、ハイパスフィルタ等を用いて位相補償手段を構成してもよい。
【００７４】
また、本実施の形態では検出した時比率をローパスフィルタによって平均化し、その平均化した時比率を制御信号に加算する構成としたが、検出した時比率を平均化せずに、制御信号に直接加算する構成としてもよい。
【００７５】
【発明の効果】
本発明によれば、制御装置の出力である時比率をフィードバックさせ、制御信号を時比率で補正することによって、入力電圧や負荷電流が変化した場合でも安定した出力電圧を保障することができる。
【図面の簡単な説明】
【図１】本実施の形態に係るＤＣ／ＤＣコンバータの構成図である。
【図２】第１の実施の形態に係るコントローラＩＣの構成図である。
【図３】図２のカウンタにおけるパルス幅検出の説明図であり、（ａ）がマスタクロックであり、（ｂ）がＰＷＭ信号であり、（ｃ）がサンプルクロック信号であり、（ｄ）がリセット信号であり、（ｅ）がカウンタにおけるカウントアップであり、（ｆ）が保持されるカウントアップ値（パルス幅）である。
【図４】図２のローパスフィルタであり、（ａ）がブロック図であり、（ｂ）が周波数−利得特性図である。
【図５】図２のコントローラＩＣにおける電圧モード制御の説明図であり、（ａ）がマスタクロックであり、（ｂ）がランプ信号と補正制御信号であり、（ｃ）がリセット信号であり、（ｄ）がパルス幅制限信号であり、（ｅ）がＰＷＭ信号である。
【図６】第２の実施の形態に係るコントローラＩＣの構成図である。
【図７】図６のＤフリップフロップ回路におけるパルス幅検出の説明図であり、（ａ）がＰＷＭ信号であり、（ｂ）が補正制御信号であり、（ｃ）が保持される補正制御信号値である。
【図８】従来の制御装置におけるＰ制御による電圧モード制御の説明図である。
【符号の説明】
１…ＤＣ／ＤＣコンバータ、２，３…スイッチング素子、４…インダクタンス、５…コンデンサ、６…Ａ／Ｄコンバータ、７，７Ａ，７Ｂ…コントローラＩＣ、１０…カウンタ、１１…ローパスフィルタ、１１ａ，１１ｂ，１１ｃ…乗算器、１１ｄ，１１ｅ…Ｄフリップフロップ回路、１１ｆ…減算器、１２…減算器、１３…乗算器、１４…加算器、１５…ランプ回路、１６…コンパレータ、１７…アンド回路、１８…Ｄフリップフロップ回路、１９…リミッタ回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a switching power supply control device and a switching power supply.
[0002]
[Prior art]
Switching power supply devices have features such as small size, light weight, and high efficiency, and are widely used as power sources for microcomputers and personal computers incorporated in various devices. In these personal computers and the like, low voltage and high speed processing are progressing, and current consumption is increasing. For this reason, in the switching power supply device, the load current increases or decreases rapidly depending on the processing load on the personal computer or the like. Further, the switching power supply device has a feature that it can easily cope with a wide input voltage range, and is also used as a power supply that can be used in several countries in the world and a power supply with wide input voltage specification settings. In a switching power supply, it is necessary to guarantee a stable output voltage with respect to such a change in load current and input voltage. Further, even when the output voltage has a transient response to a sudden change in the load current or the input voltage, the switching power supply device is required to quickly recover to a stable state.
[0003]
For this purpose, the switching power supply device includes a control device such as a digital control type controller IC [Integrated Circuit], and the control device turns on / off a switching element such as an FET [Field Effect Transistor] at high speed (non-switching). Patent Document 1). The control device generates a PWM (Pulse Width Modulation) signal for turning on / off the switching element based on the output voltage of the switching power supply device or the like by feedback control based on voltage mode control or current mode control.
[0004]
For example, in the case of the voltage mode control by P [Proportional] control (proportional control), the control device compares the ramp signal LS with the control signal CS as shown in FIG. 8, and the ramp signal LS exceeds the control signal CS. A PWM signal PS is generated in which a period during which no signal is output is a high signal and a period when the signal is exceeded is a low signal. The control signal CS has the target voltage V _REF Output voltage V detected in the switching power supply from _O Is subtracted and the subtracted value is multiplied by the gain G of the P control. The ramp signal LS is a signal that is increased by a constant ramp coefficient K for each cycle (switching cycle) SC in the PWM signal PS. Incidentally, the high period of the PWM signal PS is the pulse width D of the PWM signal PS. The pulse width D corresponds to a time ratio that is a ratio of a pulse period in one cycle of the PWM signal PS (a ratio of an ON period in one cycle of the switching operation).
[0005]
[Non-patent document 1]
Kosuke Harada, Tamotsu Ninomiya, Bunken Kou, "Basics of Switching Converters", Corona
[0006]
[Problems to be solved by the invention]
However, in the conventional control device, when the input voltage or the load current changes, the pulse width (duration) D of the PWM signal PS changes. Therefore, in the switching power supply device, the output voltage V _O Changes, and a steady-state deviation occurs with respect to a change in the input voltage or the like. Therefore, the conventional control device cannot guarantee a stable output voltage when the input voltage or the load current changes. Below, in the DC / DC converter, the input voltage V _I Will be described specifically.
[0007]
(Equation 1)

[0008]
As shown by equation (1), the duty ratio D is equal to the input voltage V _I Output voltage V _O And the input voltage V _I It changes when changes.
[0009]
(Equation 2)

[0010]
As can be seen from FIG. 8, focusing on the time of the falling edge of the pulse of the PWM signal PS, the value obtained by multiplying the ramp coefficient K by the duty ratio D and the value G (V _REF -V _O ) (Equation (2)). By transforming equation (2) to equation (3), if the gain G has a finite value, the output voltage V _O Changes according to the change in the duty ratio D. Therefore, the input voltage V _I Changes, the duty ratio D changes, and the output voltage V _O Also change.
[0011]
Accordingly, an object of the present invention is to provide a switching power supply control device and a switching power supply that guarantee a stable output voltage even when an input voltage or a load current changes.
[0012]
[Means for Solving the Problems]
A control device for a switching power supply according to the present invention includes a duty ratio generating unit that detects a duty ratio of a drive signal for controlling a switching element of the switching power supply device and generates a signal corresponding to the duty ratio, Control signal generating means for generating a control signal based on a difference value between a target voltage in the device and an output voltage detected by the switching power supply device, and a signal corresponding to an added value of the control signal and a signal corresponding to the duty ratio. It is characterized by including arithmetic means for generating, and drive signal generating means for generating a drive signal based on the signal generated by the arithmetic means.
[0013]
In this switching power supply control device, in order to control the output voltage to the target voltage by feedback control, the control signal generation means generates a control signal based on a difference value between the actual output voltage of the switching power supply and the target voltage. I do. In the control device, the duty ratio generating means detects the duty ratio of the drive signal, and generates a signal corresponding to the detected duty ratio. Further, in the control device, the arithmetic unit generates a signal corresponding to an added value of the control signal and the signal corresponding to the duty ratio. Then, the control device generates a drive signal based on the signal generated by the arithmetic unit by the drive signal generation unit. The control device feeds back the duty ratio output from the control device, corrects the control signal using the duty ratio, and generates a drive signal based on the corrected control signal. Therefore, this control device can guarantee a stable output voltage even when the input voltage or the load current changes. When the duty ratio generating means is configured as a means for directly detecting the duty ratio from the drive signal output by the control device, a means using a value calculated in the control device (for example, a value calculated by the calculation means). May be configured as
[0014]
Note that the drive signal is a signal for turning on / off the switching element of the switching power supply device, and is, for example, a PWM signal. The control signal is a signal for performing feedback control, and is a signal based on an output voltage actually detected in the switching power supply device and a target voltage. The duty ratio is a ratio of a period during which the switching element is turned on in one cycle of the drive signal (that is, a ratio of an on-period in one cycle of the switching operation). The ratio corresponds to the hourly ratio. The signals corresponding to the duty ratio are various signals representing the duty ratio, for example, a signal of the duty ratio actually detected from the drive signal, a signal obtained by averaging the detected duty ratio, an average of the duty ratio and the duty ratio. This is a value calculated in the control device corresponding to the value.
[0015]
Incidentally, the transfer function of the control device changes depending on the transfer function of the control signal generating means. By adjusting the transfer function of the control signal generation means, the low-frequency gain is increased to secure a steady output voltage accuracy, and by adjusting the high-frequency gain and the phase, high-speed response and system stability are compatible. .
[0016]
The control device for a switching power supply of the present invention may be configured such that the control signal generating means includes a phase compensating means for performing a process for compensating a phase in the switching power supply control device for the difference value.
[0017]
In the control device for a switching power supply device, a process for compensating the phase in the control device to the difference value between the target voltage and the output voltage by the phase compensating means is performed to generate a control signal. As the phase compensating means, for example, a high-pass filter can be applied. When a high-pass filter is applied, the phase of the transfer function of the control device advances.
[0018]
The control device for a switching power supply of the present invention may be configured such that the control signal generating means includes a gain adjusting means for performing a process for adjusting the gain in the control device for the switching power supply for the difference value.
[0019]
In the control device for a switching power supply, the gain adjusting means performs a process for adjusting the gain in the control device to a difference value between the target voltage and the output voltage, and generates a control signal. As the gain adjusting means, for example, a multiplier can be applied, the gain of the transfer function of the control device changes when the multiplier is applied, the integrator can be applied, and the control can be performed when the integrator is applied. The low-frequency gain of the transfer function of the device increases, and a low-pass filter can be applied. When the low-pass filter is applied, the high-frequency gain of the transfer function of the control device decreases.
[0020]
In the control device for a switching power supply of the present invention, the duty ratio generating means includes averaging means for averaging the detected duty ratio, and the arithmetic means corresponds to an added value of the averaged duty ratio and the control signal. It may be configured to generate such a signal.
[0021]
In this switching power supply control device, the duty ratio detected by the averaging means is averaged. In this control device, a signal corresponding to the sum of the duty ratio averaged by the arithmetic means and the control signal is generated. When the duty ratio fluctuates, the control device can calculate the correction value of the control signal with high accuracy by averaging the duty ratio.
[0022]
In the control device for a switching power supply of the present invention, it is preferable that the duty ratio averaging means is constituted by a low-pass filter.
[0023]
The switching power supply control device inputs the detected duty ratio to a low-pass filter, and averages the duty ratio previously input by the low-pass filter. In this control device, the averaging means can be easily configured using the averaging function of the low-pass filter.
[0024]
The control device for a switching power supply device of the present invention may be configured such that the duty ratio generating means includes a counter, counts the counter at fixed time intervals, and detects an ON period of the switching element in the drive signal. .
[0025]
This switching power supply control device feeds back a drive signal output from the control device to the counter. Then, in the control device, the counter counts at regular intervals such as a master clock of the control device or the like, and detects the ON period of the switching element in the drive signal. Since the counted value corresponds to the duty ratio, the control device can easily configure the duty ratio generation means by the counter.
[0026]
In the control device for a switching power supply of the present invention, the duty ratio generating means may include a delay device, and the delay device may be configured to store the signal generated by the arithmetic means for a predetermined time.
[0027]
The switching power supply controller feeds back the signal generated by the arithmetic means to the delay unit. Then, the control device stores the signal generated by the arithmetic means by the delay device for a predetermined time, and generates a signal corresponding to the duty ratio from the stored signal. Since the value of the signal generated by the calculating means corresponds to the duty ratio, the control device can easily constitute the duty ratio generating means by the delay device.
[0028]
A switching power supply according to the present invention includes a control device that generates a drive signal for controlling switching of a switching element, and a switching element that is turned on / off based on the drive signal generated by the control device. It is a control device of any of the above.
[0029]
In this switching power supply device, the control device is configured as the control device, and the switching element is turned on / off by a drive signal generated based on the control signal corrected by the average value of the duty ratio. Then, in this switching power supply device, the input voltage is converted into the output voltage by turning on / off the switching element so that the target voltage is obtained. By being controlled by the control device, the switching power supply device can guarantee a stable output voltage even when the input voltage or the load current changes.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a switching power supply control device and a switching power supply according to the present invention will be described with reference to the drawings.
[0031]
In the present embodiment, the switching power supply according to the present invention is applied to a step-down DC / DC converter, and the control device for the switching power supply according to the present invention is a PWM signal for controlling a switching element of the DC / DC converter. Is applied to the controller IC that generates. The controller IC according to the present embodiment is of a digital control type that performs high-speed processing, and performs feedback control of a DC / DC converter by voltage mode control. In this embodiment, there are two embodiments depending on the difference in the configuration of the duty ratio generating means. In the first embodiment, it is configured by a counter, and in the second embodiment, it is configured by a D flip-flop circuit. .
[0032]
The configuration of the DC / DC converter 1 will be described with reference to FIG. FIG. 1 is a configuration diagram of a DC / DC converter.
[0033]
The DC / DC converter 1 has a DC input voltage V _I Is the DC output voltage V _O (<V _I ), And can be used in various applications, for example, in a VRM (Voltage Regulator Module). The DC / DC converter 1 is a switching regulator that turns on / off a switching element by PWM control. Input voltage V _I Is variable, and an input voltage range (for example, 5 to 12 V) is set. Output voltage V _O Has a constant target voltage (for example, 1 V) set according to the load L. The load L corresponds to, for example, a CPU, an MPU, or a DSP such as a communication device such as a computer or a router, and is a load whose load current largely fluctuates according to a processing load.
[0034]
The DC / DC converter 1 mainly includes switching elements 2 and 3, such as two FETs, an inductance 4, a capacitor 5, an A / D converter 6, and a controller IC 7 as main components. The switching element 2 is turned on when the PWM signal from the controller IC 7 is a high signal. The switching element 3 is turned on when the PWM signal is a low signal. The inductance 4 and the capacitor 5 form a smoothing circuit. The switching operation of the switching elements 2 and 3 causes the amplitude to change to the input voltage V. _I Is output to the smoothing circuit, and the smoothing circuit averages the pulsed voltage. The A / D converter 6 outputs an analog output voltage V detected by a voltage sensor (not shown). _O Is the digital output voltage V _O And outputs it to the controller IC7. The controller IC 7 outputs the output voltage V _O Is the digital output voltage V so that _O , A PWM signal is generated by voltage mode control, and ON / OFF of the switching elements 2 and 3 is controlled.
[0035]
The configuration of the controller IC 7A according to the first embodiment will be described with reference to FIGS. FIG. 2 is a configuration diagram of the controller IC according to the first embodiment. 3A and 3B are explanatory diagrams of pulse width detection in the counter of FIG. 2, wherein FIG. 3A shows a master clock, FIG. 3B shows a PWM signal, FIG. 3C shows a sample clock signal, and FIG. (E) is a count-up in the counter, and (f) is a count-up value (pulse width) to be held. 4A and 4B show the low-pass filter of FIG. 2, wherein FIG. 4A is a block diagram and FIG. 4B is a frequency-gain characteristic diagram. 5A and 5B are explanatory diagrams of voltage mode control in the controller IC of FIG. 2, wherein FIG. 5A shows a master clock, FIG. 5B shows a ramp signal and a correction control signal, FIG. 5C shows a reset signal, (D) is the pulse width limiting signal, and (e) is the PWM signal.
[0036]
The controller IC 7A is a digital circuit that operates based on a master clock (for example, 10 MHz to 100 MHz). In the controller IC 7A, the digital output voltage V converted by the A / D converter 6 is obtained by feedback control by P control. _O And target voltage V _REF From the control signal CS, and the PWM signal PS from the control signal CS and the ramp signal LS. In particular, the controller IC 7A feeds back the generated PWM signal PS through a minor loop, and corrects the control signal CS based on the average value of the pulse width (duration) of the PWM signal PS. For this purpose, the controller IC 7A includes a counter 10, a low-pass filter 11, a subtractor 12, a multiplier 13, an adder 14, a ramp circuit 15, a comparator 16, and an AND circuit 17. In the following description, the high signal sets the power supply voltage (for example, 5 V) of the controller IC 7A and the like, and is indicated by 1 in the figure. The low signal is set to 0 V, and is indicated by 0 in the figure.
[0037]
In the first embodiment, the counter 10 and the low-pass filter 11 correspond to the duty ratio generating means described in the claims, and the low-pass filter 11 corresponds to the averaging means described in the claims. The multiplier 12 and the multiplier 13 correspond to the control signal generating means described in the claims, the multiplier 13 corresponds to the gain adjusting means described in the claims, and the adder 14 is described in the claims. The ramp circuit 15 and the comparator 16 correspond to the operation means, and correspond to the drive signal generation means described in the claims.
[0038]
The counter 10 detects a pulse width D (duration) of the PWM signal PS. Therefore, the PWM signal PS, the reset signal RS, and the sample clock signal SS generated by the controller IC 7A are input to the counter 10. The counter 10 counts up each cycle of the master clock MC when the PWM signal PS is a high signal, and holds the count-up value when the PWM signal PS is a low signal (FIGS. 3A, 3B, and 3B). e)). Then, the counter 10 resets the count-up value held when the reset signal RS is a low signal to 0 (see FIGS. 3D and 3E). The counter 10 holds the count-up value as the pulse width D when the sample clock signal SS becomes a high signal (see FIGS. 3C, 3E, and 3F), and the next period of the sample clock signal SS. Then, the pulse width D held until the signal becomes a high signal is output to the low-pass filter 11. Incidentally, since the period of the PWM signal PS is constant, the pulse width D indicates the ratio of the period during which the switching element 2 is turned on to one period of the PWM signal PS, and corresponds to the time ratio.
[0039]
The reset signal RS is a signal obtained by dividing the master clock MC by a frequency divider (not shown), and is a signal that defines one cycle of the PWM signal PS (the switching cycle of the DC / DC converter 1). A pulse defining a rise from a low signal to a high signal of PS is output as a low signal (for one cycle of the master clock MC). The frequency of the PWM signal PS is, for example, 100 kHz to 1 MHz, and corresponds to a switching frequency in the DC / DC converter 1. The sample clock signal SS is a signal obtained by dividing the master clock MC by the frequency divider, and has the same cycle as the PWM signal PS as shown in FIG. 3C, and is counted up by the reset signal RS. A pulse for holding the value immediately before resetting the value is output as a high signal (one cycle of the master clock MC).
[0040]
The low-pass filter 11 is a first-order low-pass filter of the IIR (Infinite Impulse Response) type, and averages the pulse width D input in the past infinitely by an averaging function of this filter. As shown in FIG. 4A, the low-pass filter 11 includes three multipliers 11a, 11b, 11c, two D flip-flop circuits 11d, 11e, and an adder 11f. In the multiplier 11a, the input value U _n Is multiplied by a filter coefficient a0 and output to the adder 11f. In the D flip-flop circuit 11d, the input value U _n Is input and the previous value U of the input value is determined based on the sample clock signal SS. _n-1 And outputs the result to the multiplier 11b. In the multiplier 11b, the previous value U of the input value _n-1 Is multiplied by the filter coefficient a1 and output to the adder 11f. In the D flip-flop circuit 11e, the output value Y _n Is input, and the previous value Y of the output value is determined based on the sample clock signal SS. _n-1 And outputs the result to the multiplier 11c. In the multiplier 11c, the previous value Y of the output value _n-1 Is multiplied by a filter coefficient b1 and output to the adder 11f. In the adder 11f, the multiplied values of the multipliers 11a to 11c are added, and the output value Y _n Is output as The low-pass filter 11 has a cutoff frequency fc, has a gain characteristic of passing low frequency components as shown in FIG. 4B, and has a gain of 1.
[0041]
[Equation 3]

[0042]
The low-pass filter 11 is expressed by Expression (4), _n Is the pulse width D from the counter 10 _n And Y _n Is the average value of the pulse width D that has been input in the past _AVG It is.
[0043]
The subtractor 12 calculates the target voltage V _REF And output voltage V _O Is input and the target voltage V _REF Output voltage V _O Is subtracted, and the subtracted value (V _REF -V _O ) Is output to the multiplier 13.
[0044]
The multiplier 13 outputs the subtraction value (V _REF -V _O ) Is input, and the subtraction value (V _REF -V _O ) Is multiplied by the gain G of the P control, and the multiplied value G (V _REF -V _O ) Is output to the adder 14 as the control signal CS.
[0045]
The adder 14 calculates the average value D of the pulse width. _AVG And the control signal CS are input, and the control signal CS has the average value D _AVG And the sum CS + D _AVG To the comparator 16 as the correction control signal RCS.
[0046]
The ramp circuit 15 generates a ramp signal LS having a ramp coefficient of one. Therefore, a reset signal RS is input to the ramp circuit 15. The ramp circuit 15 counts up by the ramp coefficient 1 for each cycle of the master clock MC (see FIGS. 5A and 5B). Then, the ramp circuit 15 resets the count-up value to 0 when the reset signal RS is a low signal (see FIGS. 5B and 5C). Thus, the ramp signal LS is a signal that increases by a ramp coefficient of 1 and becomes 0 immediately before the PWM signal PS rises from a low signal to a high signal.
[0047]
The comparator 16 determines whether the ramp signal LS exceeds the correction control signal RCS. Therefore, the comparator 16 receives the correction control signal RCS at the non-inverting input terminal and the ramp signal LS at the inverting input terminal. The comparator 16 compares the correction control signal RCS with the ramp signal LS, outputs a high signal until the ramp signal LS exceeds the correction control signal RCS, and outputs a low signal when the ramp signal LS exceeds the correction control signal RCS. (See FIGS. 5B and 5E).
[0048]
The AND circuit 17 limits the pulse width of the PWM signal PS and outputs the PWM signal PS. For this purpose, the output signal of the comparator 16 and the pulse width limiting signal PLS are input to the AND circuit 17 (see FIG. 5D). The AND circuit 17 outputs a high signal when the output signal of the comparator 16 is a high signal and the pulse width limiting signal PLS is a high signal, and outputs a low signal otherwise (see FIGS. 5D and 5E). )reference). The signal composed of the high signal and the low signal is the PWM signal PS, and the period of the high signal is the pulse width D of the PWM signal PS.
[0049]
The pulse width limiting signal PLS is a signal obtained by dividing the master clock MC by the frequency divider, has the same cycle as the cycle of the PWM signal PS, and has the maximum pulse width allowed by the PWM signal PS (in other words, DC / DC The section that defines the maximum output voltage allowed by converter 1) is output as a high signal.
[0050]
The operation of the controller IC 7A and the DC / DC converter 1 will be described with reference to FIGS.
[0051]
Input voltage V to DC / DC converter 1 _I Is entered. Then, in the DC / DC converter 1, the switching elements 2 and 3 are alternately turned on / off based on the PWM signal PS from the controller IC 7A. Further, in the DC / DC converter 1, the input voltage V output as a pulse during the ON period of the switching element 2 by the inductance 4 and the capacitor 5. _I And the voltage V _O Is output. In the DC / DC converter 1, the output voltage V _O Is detected by a voltage sensor, and the detected output voltage V _O Is digitized by the A / D converter 6 and fed back to the controller IC 7A.
[0052]
In the controller IC 7A, the target voltage V _REF Output voltage V _O And a gain G is multiplied by the subtracted value to generate a control signal CS. The controller IC 7A detects the pulse width D of the generated PWM signal PS, averages the pulse widths D detected in the past infinitely, and obtains the average value D of the pulse widths. _AVG Ask for. Then, in the controller IC 7A, the average value D is added to the control signal CS. _AVG Is added to generate a correction control signal RCS. The controller IC 7A generates a ramp signal LS based on the ramp coefficient (= 1). Then, the controller IC 7A compares the correction control signal RCS with the ramp signal LS, outputs a high signal during a period when the ramp signal LS does not exceed the correction control signal RCS, and outputs a high signal during a period when the ramp signal LS exceeds the correction control signal RCS. Outputs low signal. Finally, the controller IC 7A limits the pulse width by the pulse width limitation signal PLS and outputs the PWM signal PS. Incidentally, when the PWM signal PS is generated by comparing the control signal CS with the ramp signal LS, the pulse width D of the PWM signal PS becomes narrower because the control signal CS has a value smaller than the correction control signal RCS (FIG. 5). (B)).
[0053]
Here, the control signal CS has an average pulse width (duration average) D _AVG Will be described to correct the control signal CS. In the following description, the ramp coefficient is K. As can be seen from FIGS. 5B and 5E, when the correction control signal RCS and the ramp signal LS cross, the controller IC 7A switches from a high signal to a low signal (so that the pulse falls). ) The PWM signal PS is generated. Therefore, the value obtained by multiplying the ramp coefficient K (= 1) by the pulse width (duration) D and G (V _O -V _REF ) + D _AVG Becomes equal, and the following expression (5) is established.
[0054]
(Equation 4)

[0055]
Equation (5) is for the case where the ramp coefficient K is 1, and when the ramp coefficient K is other than 1, equation (6) holds. Equation (6) is transformed into equation (7). Since the ramp coefficient K is 1 in the controller IC 7A, Expression (7) becomes Expression (8).
[0056]
Duty ratio D and duty ratio average value D _AVG Can be always regarded as equal. Therefore, as can be seen from equations (7) and (8), the output voltage V _O Is the target voltage V even when the gain G has a finite value. _REF And a constant value. Therefore, the input voltage V _I When the duty ratio D changes in accordance with the change in the output voltage V (see equation (1)), the output voltage V _O Does not change. Further, even if the processing load of the load L fluctuates greatly and the load current fluctuates significantly, the output voltage V _O Does not change.
[0057]
According to the controller IC 7A, the pulse width (duration) D, which is the output of the controller IC 7A, is fed back to the control system, and the control signal CS is pulse width average value (duration average value) D _AVG The input voltage V _I Output voltage V _O No steady-state deviation occurs. In the controller IC 7A, the pulse width D of the PWM signal PS is detected by a simple circuit configuration using the counter 10, and the pulse width D is averaged using the averaging characteristic of the primary low-pass filter 11 whose circuit configuration is simple. I do. Further, the controller IC 7A sets the ramp coefficient to 1 so that the pulse width average value D _AVG Need not be multiplied by the ramp coefficient.
[0058]
Next, a configuration of a controller IC 7B according to the second embodiment will be described with reference to FIGS. FIG. 6 is a configuration diagram of a controller IC according to the second embodiment. FIGS. 7A and 7B are explanatory diagrams of pulse width detection in the D flip-flop circuit of FIG. 6, wherein FIG. 7A shows a PWM signal, FIG. 7B shows a correction control signal, and FIG. Value. In the controller IC 7B, the same components as those of the controller IC 7A according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
[0059]
The controller IC 7B has basically the same configuration and operates similarly to the controller IC 7A according to the first embodiment, except for the configuration for detecting the pulse width D and the operation for detecting the pulse width D. The controller IC 7B includes a D flip-flop circuit 18, a limiter circuit 19, a low-pass filter 11, a subtractor 12, a multiplier 13, an adder 14, a ramp circuit 15, a comparator 16, and an AND circuit 17.
[0060]
In the second embodiment, the D flip-flop circuit 18 corresponds to a delay device described in the claims.
[0061]
The D flip-flop circuit 18 detects the duty ratio D. For this purpose, the correction control signal RCS generated by the controller IC 7B is input to the D flip-flop circuit 18, and the PWM signal PS is input as a clock signal. The D flip-flop circuit 18 holds the value of the correction control signal RCS when the pulse of the PWM signal PS falls (switches from a high signal to a low signal), and sets the rising edge of the pulse of the next cycle of the PWM signal PS. The value of the correction control signal RCS held until the value falls is output to the limiter circuit 19 (see FIGS. 7A to 7C). Since the fall of the pulse of the PWM signal PS (that is, the pulse width D) is defined when the value of the correction control signal RCS and the value of the ramp signal LS become the same value, the pulse of the PWM signal PS The value of the correction control signal RCS at the time of falling corresponds to the pulse width (duration) D.
[0062]
The limiter circuit 19 is a circuit similar to the AND circuit 17, and limits the value of the correction control signal RCS. Therefore, the value of the correction control signal RCS and the duty ratio restriction signal RLS from the D flip-flop circuit 18 are input to the limiter circuit 19. The limiter circuit 19 outputs the value of the correction control signal RCS as it is when the value of the correction control signal RCS is equal to or less than the limit value indicated by the duty ratio limit signal RLS, and outputs the limit value when it is larger than the limit value. The value output from the limiter circuit 19 is the pulse width (duration) D.
[0063]
The operation of the controller IC 7B will be described with reference to FIGS. Here, only operations different from those of the controller IC 7A according to the first embodiment will be described.
[0064]
The controller IC 7B holds the value of the correction control signal RCS when the pulse of the generated PWM signal PS falls, limits the value, and outputs the result as the pulse width D. Then, in the controller IC 7B, the pulse width D is averaged infinitely, and the pulse width average value D _AVG Ask for.
[0065]
The controller IC 7B has the same effect as the controller IV 7A, and can detect the pulse width D with a simple circuit configuration using the D flip-flop circuit 18 instead of the counter 10.
[0066]
As described above, the embodiments according to the present invention have been described, but the present invention is not limited to the above embodiments, but may be implemented in various forms.
[0067]
For example, in the present embodiment, the control device is configured by a digital circuit, but may be configured by an analog circuit. Further, in the present embodiment, each unit of the control device is constituted by a digital circuit (hardware) of the controller IC, but each unit of the control device may be constituted by a program (software) incorporated in a computer such as a microcomputer. . A program for realizing each of these means may be distributed by a storage medium such as a CD-ROM or by distribution on the Internet, or may be distributed as a control device in a state of being incorporated in a computer.
[0068]
Further, although the present embodiment is applied to the DC / DC converter, the present invention is also applicable to an AC / DC converter and a DC / AC converter. Although the present embodiment is applied to a non-insulated and step-down converter without a transformer, the present invention is also applicable to an isolated converter having a transformer and is applicable to a step-up or step-up / step-down converter. is there.
[0069]
Further, in the present embodiment, the duty ratio generating means is constituted by a counter that counts up when the PWM signal is a high signal or a D flip-flop circuit that delays the value of the correction control signal for the fall of the pulse of the PWM signal. Other means such as a counter that counts down when the PWM signal is a high signal may be used. In this embodiment, the averaging means is constituted by a digital IIR type primary low-pass filter, but is constituted by another low-pass filter such as an analog low-pass filter, an FIR type low-pass filter, and a secondary low-pass filter. Or a circuit other than the low-pass filter.
[0070]
Although the present embodiment is applied to the P control, the present invention can be applied to other controls such as PI control and PID control.
[0071]
In the present embodiment, a ramp signal with a ramp coefficient of 1 is used, but a ramp signal with a ramp coefficient other than 1 may be used. If the ramp coefficient is other than 1, the average value of the duty ratio (pulse width) is multiplied by the ramp coefficient, and the multiplied value is added to the control signal to generate a correction control signal. In that case, a low-pass filter having a gain equal to the ramp coefficient may be used.
[0072]
Further, in the present embodiment, the A / D converter and the controller IC are configured separately, but the configuration may be such that the A / D converter is included in the controller IC.
[0073]
Further, in the present embodiment, the gain of the transfer function of the controller IC is changed by using a multiplier in the control signal generating means to constitute the gain adjusting means. However, other means such as an integrator and a low-pass filter are used. The gain adjusting means may be constituted, or the phase compensating means may be constituted by using a high-pass filter or the like.
[0074]
Further, in the present embodiment, the detected duty ratio is averaged by a low-pass filter, and the averaged duty ratio is added to the control signal. However, the detected duty ratio is not averaged, but is directly added to the control signal. It is good also as a structure which adds.
[0075]
【The invention's effect】
According to the present invention, a stable output voltage can be ensured even when the input voltage or the load current changes, by feeding back the duty which is the output of the control device and correcting the control signal with the duty.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a DC / DC converter according to the present embodiment.
FIG. 2 is a configuration diagram of a controller IC according to the first embodiment.
3A and 3B are explanatory diagrams of pulse width detection in the counter of FIG. 2, wherein FIG. 3A shows a master clock, FIG. 3B shows a PWM signal, FIG. 3C shows a sample clock signal, and FIG. (E) is a count-up in the counter, and (f) is a count-up value (pulse width) to be held.
4A and 4B are block diagrams of the low-pass filter of FIG. 2, and FIG. 4B is a frequency-gain characteristic diagram.
5A and 5B are explanatory diagrams of voltage mode control in the controller IC of FIG. 2, wherein FIG. 5A is a master clock, FIG. 5B is a ramp signal and a correction control signal, FIG. 5C is a reset signal, (D) is the pulse width limiting signal, and (e) is the PWM signal.
FIG. 6 is a configuration diagram of a controller IC according to a second embodiment.
FIGS. 7A and 7B are explanatory diagrams of pulse width detection in the D flip-flop circuit of FIG. 6, wherein FIG. 7A is a PWM signal, FIG. 7B is a correction control signal, and FIG. Value.
FIG. 8 is an explanatory diagram of voltage mode control by P control in a conventional control device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... DC / DC converter, 2, 3 ... Switching element, 4 ... Inductance, 5 ... Capacitor, 6 ... A / D converter, 7, 7A, 7B ... Controller IC, 10 ... Counter, 11 ... Low-pass filter, 11a, 11b , 11c multiplier, 11d, 11e D flip-flop circuit, 11f subtractor, 12 subtractor, 13 multiplier, 14 adder, 15 ramp circuit, 16 comparator, 17 AND circuit, 18 ... D flip-flop circuit, 19 ... Limiter circuit

Claims (8)

A duty ratio generating means for detecting a duty ratio of a drive signal for controlling a switching element of the switching power supply device and generating a signal corresponding to the duty ratio;
Control signal generating means for generating a control signal based on a difference value between a target voltage in the switching power supply and an output voltage detected by the switching power supply,
An arithmetic unit that generates a signal corresponding to an added value of the signal corresponding to the duty ratio and the control signal,
And a drive signal generating means for generating a drive signal based on the signal generated by the arithmetic means. 2. The control for a switching power supply according to claim 1, wherein the control signal generating means includes a phase compensating means for performing a process for compensating a phase in the switching power supply control device with respect to the difference value. apparatus. 2. The control for a switching power supply according to claim 1, wherein the control signal generating means includes a gain adjusting means for performing a process for adjusting a gain in the switching power supply control device with respect to the difference value. apparatus. The duty ratio generating means includes an averaging means for averaging the detected duty ratio,
4. The switching power supply device according to claim 1, wherein the calculation unit generates a signal corresponding to an added value of the averaged duty ratio and the control signal. 5. Control device. 5. The control device according to claim 4, wherein the averaging unit is a low-pass filter. The duty ratio generating means includes a counter,
The control device for a switching power supply device according to any one of claims 1 to 5, wherein the counter counts at regular time intervals and detects an ON period of the switching element in the drive signal. . The duty ratio generating means includes a delay unit,
The control device for a switching power supply device according to claim 1, wherein the delay unit stores the signal generated by the arithmetic unit for a predetermined time. A control device for generating a drive signal for controlling switching of the switching element,
A switching element that is turned on / off based on a drive signal generated by the control device,
The switching power supply device according to claim 1, wherein the control device is the control device according to claim 1.

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