JP2004296920A

JP2004296920A - Semiconductor device and inspecting method of the same

Info

Publication number: JP2004296920A
Application number: JP2003089114A
Authority: JP
Inventors: Itaru Tamura; 至田村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2004-10-21

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor and an inspecting method of the same capable of quickly inspecting the failure without increasing chip area. <P>SOLUTION: This semiconductor device has a semiconductor substrate, a semiconductor region arranged on the upper part including the surface of the semiconductor substrate, a plurality of wirings respectively arranged at different distances from the surface of the semiconductor substrate, a contact for connecting the semiconductor region with the wiring being nearest to the surface of the semiconductor substrate, and vias for connecting wirings each other. The plurality of wirings are connected only to the semiconductor region of the semiconductor substrate. The contact and the via are arranged in the direction vertical to the surface of the substrate. The plurality of wirings, the contact and the via are electrically insulated from element and wiring constituting a circuit for realizing the main function of the semiconductor device. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及び半導体装置の検査方法に関わり、特に、半導体基板に対して垂直方向に配列された複数のコンタクト又はビアを有する半導体装置及びその検査方法に関する。
【０００２】
【従来の技術】
現在、ＬＳＩを構成する配線の多層化及びチップ面積の縮小化に伴い、多くの半導体装置は、基板表面に対して垂直方向にビア及び配線を交互に配列したビアスタック構造を採用する。しかし、ビアスタック構造は、ビアのオープン不良等を誘発し、製品の製造歩留まりに大きな影響を与える。そこで、ビアスタック構造のフィールドレベル管理及び歩留まり向上の為、ビアスタックチェーン構造を有するモニター・テスト・エレメント・グループ（モニターＴＥＧ）が半導体チップ内に形成されている。
【０００３】
図１３（ａ）に示すように、ビアスタックチェーン構造を有するモニターＴＥＧは、半導体チップ５１のうち、半導体チップ５１の主要な機能を実現する為のＬＳＩが搭載されたＬＳＩ製品領域５２とは異なるモニターＴＥＧ領域５３に形成されている。図１３（ｂ）に示すようにモニターＴＥＧ領域５３の一部断面において、半導体基板７４の上部には、素子分離領域５７により互いに絶縁された複数の半導体領域５４ａ〜５４ｃが配置されている。半導体領域５４ａは、コンタクト６１ａ、第１の配線６２ａ、第１のビア６３ａ、第２の配線６４ａ及び第２のビア６５ａを介して、第３の配線６６に接続されている。第３の配線６６は、第２のビア６５ｂ、第２の配線６４ｂ、第１のビア６３ｂ、第１の配線６２ｂ及びコンタクト６１ｂを介して半導体領域５４ｂに接続されている。この直列接続が何段も繰り返され、直列接続の両端で電気的測定を行うことで、ビアのオープン不良等を検知する。
【０００４】
【発明が解決しようとする課題】
しかし、複数の半導体領域５４ａ〜５４ｃを直列に接続してビアスタックチェーン構造を形成するため、ＬＳＩ製品領域５２とは別個独立に、ある程度まとまったモニターＴＥＧ領域５３が必要となる。
【０００５】
また、フィールドレベルが向上すると小規模なＴＥＧパターンでは十分に不良を検知することは不可能となる。したがって、不良検知率を向上させるため、ビアスタックチェーン構造を大規模化すると、モニターＴＥＧ領域５３が大面積を占有してしまう。よって、１ウェハから得られる半導体チップ５１の数が減少してしまう。
【０００６】
更に、不良検査において電気的な測定を必要とし、不良解析にはまた別の手法を要する。
【０００７】
本発明はこのような従来技術の問題点を解決するために成されたものであり、その目的は、チップ面積を増やすことなく、迅速な不良検査を成し得る半導体装置及び半導体装置の検査方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の第１の特徴は、半導体基板と、半導体基板の表面を含む上部に配置された半導体領域と、半導体基板の表面から異なる距離にそれぞれ配置された複数の配線と、半導体領域と半導体基板の表面に最も近い配線とを接続するコンタクトと、配線同士を接続するビアとを有し、複数の配線は半導体基板のうち半導体領域にのみ接続され、コンタクト及びビアは半導体基板の表面に対して垂直方向に配列され、複数の配線、コンタクト及びビアは、半導体装置の主要な機能を実現する為の回路を構成する素子及び配線から電気的に絶縁されている半導体装置であることを要旨とする。
【０００９】
本発明の第２の特徴は、半導体基板と、半導体基板の表面を含む上部に配置された半導体領域と、半導体領域に接続されたコンタクトと、コンタクトに接続された第１の配線と、第１の配線に接続された第１のビアと、第１のビアに接続された第２の配線とを有し、第１及び第２の配線は、半導体基板のうち半導体領域にのみ接続されている半導体装置であることを要旨とする。
【００１０】
本発明の第３の特徴は、半導体基板と、半導体基板の表面を含む上部に配置された半導体領域と、半導体基板の表面から異なる距離にそれぞれ配置された第１及び第２の配線と、半導体領域と半導体基板の表面に最も近い第１の配線とを接続するコンタクトと、第１及び第２の配線の間を接続するビアとを有し、第１及び第２の配線は半導体基板のうち半導体領域にのみ接続され、コンタクト及びビアは半導体基板の表面に対して垂直方向に配列され、第１及び第２の配線、コンタクト及びビアは、半導体装置の主要な機能を実現する為の回路を構成する素子及び配線から電気的に絶縁されている半導体装置が有する第１の配線に対して電子を照射し、第１の配線から放出される電子を検出し、第１の配線から放出される電子の量から第１の配線がチャージアップしているか否かを判断する半導体装置の検査方法であることを要旨とする。
【００１１】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一あるいは類似の部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、層の厚みと幅との関係、各層の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
図１（ａ）に示すように、本発明の実施の形態に係る半導体装置１はＬＳＩ製品領域２を有し、ＬＳＩ製品領域２とは別に図１３（ａ）に示したモニターＴＥＧ領域５３は有さない。
【００１３】
図１（ａ）の点線で囲んだ領域３を拡大すると、半導体装置１は図１（ｂ）に示す構成を有する。半導体装置１は、ポリシリコンからなるゲート電極８と、ゲート電極８の両脇に隣接して配置されたソース領域９及びドレイン領域１０と、行列状に配置された複数の半導体領域４ａ、４ｂ、・・・と、半導体領域４ａ、４ｂ、・・・と同じ位置に配置された配線群５ａ、５ｂ、・・・及び接続プラグ群６ａ、６ｂ、・・・とを有する。
【００１４】
ゲート電極８、ソース領域９及びドレイン領域１０はＭＯＳトランジスタを構成している。ＭＯＳトランジスタと複数の半導体領域４ａ、４ｂ、・・・の間には素子分離領域７が配置され、電気的に絶縁されている。このＭＯＳトランジスタは、半導体装置１の主要な機能を実現する為の回路を構成する素子の一例である。半導体領域４ａ、４ｂ、・・・は、半導体チップのチップレイアウトを設計する時に、半導体装置１の主要な機能を実現する為の回路を構成する素子を避けて、半導体チップ全体にわたって自動的に発生させたものである。具体的には、ゲート電極８、ソース領域９及びドレイン領域１０を避けて、その周囲にくまなく形成されている。したがって、半導体チップ上には、多数の半導体領域４ａ、４ｂ、・・・が配置されている。
【００１５】
配線群５ａ、５ｂ、・・・及び接続プラグ群６ａ、６ｂ、・・・は、半導体領域４ａ、４ｂ、・・・にそれぞれ接続され、半導体装置１の主要な機能を実現する為の回路を構成する素子及び配線から電気的に絶縁されている。また、半導体領域４ａ、配線群５ａ及び接続プラグ群６ａは、隣接する半導体領域４ｂ、配線群５ｂ及び接続プラグ群６ｂから電気的に絶縁されている。
【００１６】
図２に示すように、図１（ｂ）のＡ−Ａ’切断面において、配線群５ａ、５ｂは、第１の配線１２ａ、１２ｂと、第１の配線１２ａ、１２ｂの上方に配置された第２の配線１４ａ、１４ｂと、第２の配線１４ａ、１４ｂの上方に配置された第３の配線１６ａ、１６ｂとをそれぞれ有する。図１（ｂ）の接続プラグ群６ａ、６ｂは、半導体領域４ａ、４ｂと第１の配線１２ａ、１２ｂとの間を接続するコンタクト１１ａ、１１ｂと、第１の配線１２ａ、１２ｂと第２の配線１４ａ、１４ｂとの間を接続する第１のビア１３ａ、１３ｂと、第２の配線１４ａ、１４ｂと第３の配線１６ａ、１６ｂとの間を接続する第２のビア１５ａ、１５ｂとをそれぞれ有する。
【００１７】
図２において、半導体装置１は、半導体基板２４と、半導体基板２４の表面を含む上部に配置された半導体領域４ａ、４ｂと、半導体基板２４の表面から異なる距離にそれぞれ配置された第１乃至第３の配線１２ａ、１２ｂ、１４ａ、１４ｂ、１６ａ、１６ｂと、半導体領域４ａ、４ｂと半導体基板２４の表面に最も近い第１の配線１２ａ、１２ｂとの間を接続するコンタクト１１ａ、１１ｂと、第１乃至第３の配線１２ａ、１２ｂ、１４ａ、１４ｂ、１６ａ、１６ｂ同士の間を接続する第１及び第２のビア１３ａ、１３ｂ、１５ａ、１５ｂとを有する。
【００１８】
半導体基板２４の表面を含む上部には、半導体領域４ａ、４ｂの他に、チャネル領域１７が配置されている。半導体領域４ａ、４ｂ及びチャネル領域１７の間には素子分離領域７が配置され、互いに電気的に絶縁されている。チャネル領域１７の上にはゲート電極８が配置されている。半導体基板２４及びゲート電極８の上に第１の絶縁膜２０が積層されている。コンタクト１１ａ、１１ｂは、第１の絶縁膜２０の内部に埋め込まれ、半導体領域４ａ、４ｂにそれぞれ接続されている。第１の絶縁膜２０の上には、第１の配線１２ａ、１２ｂが配置され、第１の配線１２ａ、１２ｂは、コンタクト１１ａ、１１ｂにそれぞれ接続されている。第１の配線１２ａ、１２ｂ及び第１の絶縁膜２０の上には、第２の絶縁膜２１が積層されている。第１のビア１３ａ、１３ｂは、第２の絶縁膜２１の内部に埋め込まれ、第１の配線１２ａ、１２ｂにそれぞれ接続されている。第２の絶縁膜２１の上には、第２の配線１４ａ、１４ｂが配置され、第２の配線１４ａ、１４ｂは、第１のビア１３ａ、１３ｂにそれぞれ接続されている。第２の配線１４ａ、１４ｂ及び第２の絶縁膜２１の上には、第３の絶縁膜２２が積層されている。第２のビア１５ａ、１５ｂは、第３の絶縁膜２２の内部に埋め込まれ、第２の配線１４ａ、１４ｂにそれぞれ接続されている。第３の絶縁膜２２の上には、第３の配線１６ａ、１６ｂが配置され、第３の配線１６ａ、１６ｂは、第２のビア１５ａ、１５ｂにそれぞれ接続されている。第３の配線１６ａ、１６ｂ及び第３の絶縁膜２２の上には、保護膜２３が積層されている。
【００１９】
第１の配線１２ａ、１２ｂは、半導体基板２４の表面に最も近い第１の配線層内に配置されている。第２の配線１４ａ、１４ｂは、第１の配線層の上方に位置する第２の配線層内に配置されている。第３の配線１６ａ、１６ｂは、第２の配線層の上方に位置する第３の配線層内に配置されている。第１乃至第３の配線１２ａ、１４ａ、１６ａ、コンタクト１１ａ及び第１及び第２のビア１３ａ、１５ａは、半導体基板２４の表面に対してほぼ垂直な方向に配列されている。第１乃至第３の配線１２ｂ、１４ｂ、１６ｂ、コンタクト１１ｂ及び第１及び第２のビア１３ｂ、１５ｂは、半導体基板２４の表面に対してほぼ垂直な方向に配列されている。
【００２０】
第１乃至第３の配線１２ａ、１４ａ、１６ａ、コンタクト１１ａ及び第１及び第２のビア１３ａ、１５ａは、半導体基板２４のうち半導体領域４ａにのみ接続され、半導体装置の主要な機能を実現する為の素子及び配線から電気的に絶縁されている。第１乃至第３の配線１２ｂ、１４ｂ、１６ｂ、コンタクト１１ｂ及び第１及び第２のビア１３ｂ、１５ｂは、半導体基板２４のうち半導体領域４ｂにのみ接続され、半導体装置の主要な機能を実現する為の素子及び配線から電気的に絶縁されている。また、第１乃至第３の配線１２ａ、１４ａ、１６ａ、コンタクト１１ａ及び第１及び第２のビア１３ａ、１５ａは、隣接する第１乃至第３の配線１２ｂ、１４ｂ、１６ｂ、コンタクト１１ｂ及び第１及び第２のビア１３ｂ、１５ｂから絶縁されている。したがって、図１３（ｂ）に示したビアスタックチェーン構造とは異なり、複数の半導体領域４ａ、４ｂ、・・・は相互に電気的に絶縁されている。
【００２１】
半導体領域４ａ、４ｂは、例えば、ｐ型又はｎ型の不純物が高濃度に添加された拡散領域であり、第１乃至第３の絶縁膜２０〜２２及び保護膜２３の積層面の平坦化のために形成されるダミーパターンである。即ち、チャネル領域１７及びゲート電極８を含む素子が形成される領域と素子が形成されない領域との間で生じる段差を回避する為に、素子が形成されない領域に半導体領域４ａ、４ｂが配置されている。
【００２２】
図３に示すように、図２に示した半導体装置における第１乃至第３の配線１２ａ、１２ｂ、１４ａ、１４ｂ、１６ａ、１６ｂの間でのオープン不良を検出するための欠陥検査装置は、速度及び方向性が均一な複数の電子からなる電子線３２をウェハ３５の表面へ向けて放出する電子銃３１と、電子線３２をウェハ３５の表面において収束させるためのレンズ３４と、電子線３２の照射によってウェハ３５の表面から放出される２次電子の電荷量を検出する検出器３３と、電子銃３１、レンズ３４、ウェハ３５及び検出器３３を収納するチャンバー３０とを有する。
【００２３】
検出器３３が検出した２次電子の電荷量は、２次電子像として出力される。ウェハ３５は、図１（ａ）に示した半導体装置１が複数接続されたものである。検出器３３が検出する電荷量は、ウェハ３５の表面の状態により変化する。ウェハ３５の表面に照射される電子線４３の一部はウェハ３５の表面に吸収される。例えば、電子線４３の一部が図２の絶縁性の保護膜２３に吸収された場合、保護膜２３の内部は電気が流れないので、保護膜２３に電子が蓄積される、いわゆるチャージアップする。一方、電子線４３の一部が保護膜２３を貫通して図２の第３の配線１６ａ、１６ｂに吸収された場合、電子線４３の一部は、第１及び第２の配線１２ａ、１２ｂ、１４ａ、１４ｂ、第１及び第２のビア１３ａ、１３ｂ、１５ａ、１５ｂ、コンタクト１１ａ、１１ｂを介して、半導体基板２４へ逃げる。したがって、第３の配線１６ａ、１６ｂはチャージアップしない。一般的に、ウェハ３５の表面が帯電している状態では、帯電していない状態に比して検出器３３が検出する電荷量は多くなる。したがって、通常、図１（ｂ）において、素子分離領域７において検出される電荷量は、配線群５ａ、５ｂ、・・・において検出される電荷量よりも多くなる。しかし、第１及び第２のビア１３ａ、１３ｂ、１５ａ、１５ｂ或いはコンタクト１１ａ、１１ｂが段線している場合、第３の配線１６ａ、１６ｂに吸収された電子線４３の一部は、半導体基板２４へ逃げることが出来ず、第３の配線１６ａ、１６ｂ内に蓄積されることになる。このように、検出器３３が検出する電荷量から、各配線群５ａ、５ｂ、・・・のオープン不良の有無を判断することが出来る。
【００２４】
次に、図４、図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）を参照して、図３の不良検査装置を用いた検査工程を含む半導体装置１の製造方法の一例を説明する。
【００２５】
（イ）先ずＳ１段階において、基板工程を実施する。具体的には、フォトリソグラフィ法及び反応性イオンエッチング法（ＲＩＥ法）を用いて半導体基板２４の表面を含む上部を選択的に除去して溝を形成する。化学的気相成長法（ＣＶＤ法）及び化学的機械的研磨（ＣＭＰ）を用いて、溝の内部に酸化膜（ＳｉＯ_２膜）を選択的に埋め込み、図５（ａ）に示すように素子分離領域７を形成する。イオン注入法を用いて、ｐ型不純物イオン或いはｎ型不純物イオンを半導体基板２４の表面に打ち込み、アニール処理を施して半導体領域４ａ、４ｂを同時に形成する。そして、ＣＶＤ法により半導体基板２４の上にポリシリコン膜を堆積し、フォトリソグラフィ法及びＲＩＥ法を用いて、ポリシリコン膜を選択的に除去してゲート電極８を形成する。図示は省略するが、ゲート電極８の周囲に、ｐ型又はｎ型不純物イオンを打ち込み、アニール処理を施してソース領域９及びドレイン領域１０を形成する。これと同時に、チャネル領域１７も形成される。
【００２６】
（ロ）次に、Ｓ２段階において、配線工程を実施する。先ず、Ｓ２０段階において、コンタクト１１ａ、１１ｂ及び第１の配線１２ａ、１２ｂを形成する。具体的には、図５（ｂ）に示すように、ＣＶＤ法により第１の絶縁膜２０を堆積する。フォトリソグラフィ法及びＲＩＥ法を用いて半導体領域４ａ、４ｂの上にコンタクトホールを形成する。ＣＶＤ法及びＣＭＰ法を用いてコンタクトホール内に選択的に金属プラグを埋め込み、コンタクト１１ａ、１１ｂを同時に形成する。スパッタ法を用いて金属膜を堆積し、フォトリソグラフィ法及びＲＩＥ法を用いて金属膜を選択的に除去して、第１の配線１２ａ、１２ｂを形成する。
【００２７】
（ハ）次に、Ｓ２１段階において、図３に示した欠陥検査装置を用いて、第１の配線１２ａ、１２ｂの検査を実施する。具体的には、第１の配線１２ａ、１２ｂ及び第１の絶縁膜２０の表面に図３の電子線３２を照射し、第１の配線１２ａ、１２ｂにおいて検出される電荷量をそれぞれ観察する。第１の配線１２ａ、１２ｂでの電荷量が比較的大きく、第１の配線１２ａ、１２ｂがチャージアップしている場合、第１の配線１２ａ、１２ｂと半導体領域４ａ、４ｂとが充分小さな抵抗値にて接続されていない可能性、或いはコンタクト１１ａ、１１ｂが断線している可能性がある。つまり、第１の配線１２ａ、１２ｂと半導体領域４ａ、４ｂの間にオープン不良が発生している可能性が示唆される。
【００２８】
（ニ）次に、Ｓ２２段階において、第１のビア１３ａ、１３ｂ及び第２の配線１４ａ、１４ｂを形成する。具体的には、図６（ａ）に示すように、ＣＶＤ法により第２の絶縁膜２１を堆積する。フォトリソグラフィ法及びＲＩＥ法を用いて第１の配線１２ａ、１２ｂの上にコンタクトホールを形成する。ＣＶＤ法及びＣＭＰ法を用いてコンタクトホール内に選択的に金属プラグを埋め込み、第１のビア１３ａ、１３ｂを同時に形成する。スパッタ法を用いて金属膜を堆積し、フォトリソグラフィ法及びＲＩＥ法を用いて金属膜を選択的に除去して、第２の配線１４ａ、１４ｂを形成する。
【００２９】
（ホ）次に、Ｓ２３段階において、図３に示した欠陥検査装置を用いて、第２の配線１４ａ、１４ｂの検査を実施する。具体的には、第２の配線１４ａ、１４ｂ及び第２の絶縁膜２１の表面に図３の電子線３２を照射し、第２の配線１４ａ、１４ｂにおいて検出される電荷量をそれぞれ観察する。第２の配線１４ａ、１４ｂでの電荷量が比較的大きく、第２の配線１４ａ、１４ｂがチャージアップしている場合、第２の配線１４ａ、１４ｂと第１の配線１２ａ、１２ｂとが充分小さな抵抗値にて接続されていない可能性、或いは第１のビア１３ａ、１３ｂが断線している可能性がある。つまり、第２の配線１４ａ、１４ｂと第１の配線１２ａ、１２ｂの間にオープン不良が発生している可能性が示唆される。
【００３０】
（へ）次に、Ｓ２４段階において、第２のビア１５ａ、１５ｂ及び第３の配線１６ａ、１６ｂを形成する。具体的には、図６（ｂ）に示すように、ＣＶＤ法により第３の絶縁膜２２を堆積する。フォトリソグラフィ法及びＲＩＥ法を用いて第２の配線１４ａ、１４ｂの上にコンタクトホールを形成する。ＣＶＤ法及びＣＭＰ法を用いてコンタクトホール内に選択的に金属プラグを埋め込み、第２のビア１５ａ、１５ｂを同時に形成する。スパッタ法を用いて金属膜を堆積し、フォトリソグラフィ法及びＲＩＥ法を用いて金属膜を選択的に除去して、第３の配線１６ａ、１６ｂを形成する。
【００３１】
（ト）次に、Ｓ２５段階において、図３に示した欠陥検査装置を用いて、第３の配線１６ａ、１６ｂの検査を実施する。具体的には、第３の配線１６ａ、１６ｂ及び第３の絶縁膜２２の表面に図３の電子線３２を照射し、第３の配線１６ａ、１６ｂにおいて検出される電荷量をそれぞれ観察する。第３の配線１６ａ、１６ｂでの電荷量が比較的大きく、第３の配線１６ａ、１６ｂがチャージアップしている場合、第３の配線１６ａ、１６ｂと第２の配線１４ａ、１４ｂとが充分小さな抵抗値にて接続されていない可能性、或いは第２のビア１５ａ、１５ｂが断線している可能性がある。つまり、第３の配線１６ａ、１６ｂと第２の配線１４ａ、１４ｂの間にオープン不良が発生している可能性が示唆される。
【００３２】
（チ）最後に、Ｓ２６段階において、ＣＶＤ法により保護膜２４を堆積することにより、図２に示した半導体装置が完成する。
【００３３】
以上説明したように、実施の形態に係る半導体装置において、複数の半導体領域４ａ、４ｂ、・・・はそれぞれ電気的に絶縁され、図１３（ｂ）のようにビアスタックチェーンによって接続されていない。したがって、図１（ｂ）に示したように、多数の半導体領域４ａ、４ｂ、・・・を、半導体装置１の主要な機能を実現する為の回路を構成する素子が形成されていない領域に配置することが出来る。よって、図１３（ｂ）のモニターＴＥＧ領域５３のようなある程度まとまった領域を半導体チップ上に形成する必要がなくなるため、半導体チップの面積を縮小することが出来る。すなわち、チップ面積を犠牲にすることなく、大規模なビアスタック構造を容易に形成することが出来る。
【００３４】
また、実施の形態に係る半導体装置の欠陥検査方法は、各配線層の形成工程毎に、配線及びビアの欠陥検査を実施する。したがって、配線工程Ｓ２において発生する不良を短時間且つリアルタイムに検出することが出来るため、迅速な歩留まり向上へのフィードバックを行うことが可能となる。また、不良が発生した配線層を容易に特定することが出来る。よって、故障解析作業が容易になる。また、チャージアップの有無によりオープン不良を判断する為、高い検出感度にて不良を検出できる。
【００３５】
更に、図１３（ｂ）に示したビアスタックチェーン構造においては電気的な測定を行った後、ビアスタックチェーン構造の中から不良が発生した箇所を特定する為に別途に不良解析作業が必要であった。しかし、実施の形態に係る半導体装置によれば、図３の欠陥検査装置から出力される２次電子像から、ビアスタック毎にチャージアップの有無を短時間に識別することができる。図３の欠陥検査装置から、直接、不良箇所の座標を特定することが出来る。よって、故障解析作業が容易になる。
【００３６】
なお、実施の形態において、各配線層の形成工程毎に配線及びビアの欠陥検査を実施した。しかし、本発明はこれに限定されるものではない。例えば、図４のＳ２１、Ｓ２３段階の検査工程を実施せず、第２のビア１５ａ、１５ｂ及び第３の配線１６ａ、１６ｂを形成した後に、Ｓ２５段階の検査工程のみを実施しても構わない。この場合であっても、第３の配線１６ａ、１６ｂから半導体領域４ａ、４ｂの間で発生するオープン不良を検出することは可能である。
【００３７】
（第１の変形例）
図１（ｂ）に示したように、半導体領域４ａ、４ｂ、・・・は、半導体チップのチップレイアウトを設計する時に、半導体装置１の主要な機能を実現する為の回路を構成する素子を避けて、半導体チップ全体にわたって自動的に発生する。したがって、半導体装置の主要な機能を実現する為の回路を構成する素子はないが、半導体装置の主要な機能を実現する為の回路を構成する配線が形成されている領域においても、半導体領域は自動的に発生する。本発明の実施の形態の第１の変形例では、半導体装置の主要な機能を実現する為の回路を構成する配線を避けて、半導体領域上にビアスタックを形成する場合について説明する。
【００３８】
図７に示すように、第１の変形例に係る半導体装置は、行列状に配置された複数の半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・と、半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・と同じ位置に配置された配線群４１ａ、４１ｂ、・・・、４１ｄ、４１ｅ、・・・及び接続プラグ群４２ａ、４２ｂ、・・・、４２ｄ、４２ｅ、・・・と、半導体装置の主要な機能を実現する為の回路を構成する配線４３とを有する。
【００３９】
半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・は、半導体チップのチップレイアウトを設計する時に、半導体装置の主要な機能を実現する為の回路を構成する素子を避けて、半導体チップ全体にわたって自動的に発生させたものである。したがって、半導体チップ上には、多数の半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・が配置されている。
【００４０】
配線群４１ａ、４１ｂ、・・・、４１ｄ、４１ｅ、・・・及び接続プラグ群４２ａ、４２ｂ、・・・、４２ｄ、４２ｅ、・・・は、半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・にそれぞれ接続され、半導体装置の主要な機能を実現する為の回路を構成する素子及び配線から電気的に絶縁されている。また、半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・、配線群４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・及び接続プラグ群４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・は、隣接する他の半導体領域、他の配線群及び他の接続プラグ群から電気的に絶縁されている。
【００４１】
図８に示すように、図７のＢ−Ｂ’切断面において、配線群４１ａは、第１の配線５１ａと、第１の配線５１ａの上方に配置された第２の配線５３ａと、第２の配線５３ａの上方に配置された第３の配線５５ａとを有する。他の配線群４１ｂ、・・・、４１ｄ、４１ｅ、・・・についても同様である。図７の接続プラグ群４２ａは、半導体領域４０ａと第１の配線５１ａとの間を接続するコンタクト５０ａと、第１の配線５１ａと第２の配線５３ａとの間を接続する第１のビア５２ａと、第２の配線５３ａと第３の配線５５ａとの間を接続する第２のビア５４ａとを有する。他の接続プラグ群４２ｂ、・・・、４２ｄ、４２ｅ、・・・についても同様である。
【００４２】
図８において、半導体装置は、半導体基板２４と、半導体基板２４の表面を含む上部に配置された半導体領域４０ａ、４０ｂ、・・・と、半導体基板２４の表面から異なる距離にそれぞれ配置された第１乃至第３の配線５１ａ、・・・、５３ａ、・・・、５５ａ、・・・と、半導体領域４０ａ、４０ｂ、・・・と半導体基板２４の表面に最も近い第１の配線５１ａ、・・・との間を接続するコンタクト５０ａ、・・・と、第１乃至第３の配線５１ａ、・・・、５３ａ、・・・、５５ａ、・・・同士の間を接続する第１及び第２のビア５２ａ、・・・５４ａ、・・・とを有する。
【００４３】
半導体領域４０ａ、４０ｂ、・・・の間には素子分離領域７が配置され、互いに電気的に絶縁されている。半導体基板２４の上に第１の絶縁膜２０が積層されている。コンタクト５０ａ、５０ｂ、・・・は、第１の絶縁膜２０の内部に埋め込まれ、半導体領域４０ａ、４０ｂ、・・・にそれぞれ接続されている。第１の絶縁膜２０の上には、第１の配線５１ａ、５１ｂ、・・・が配置され、第１の配線５１ａ、５１ｂ、・・・は、コンタクト５０ａ、５０ｂ、・・・にそれぞれ接続されている。第１の配線５１ａ、５１ｂ、・・・及び第１の絶縁膜２０の上には、第２の絶縁膜２１が積層されている。第１のビア５２ａ、５２ｂ、・・・は、第２の絶縁膜２１の内部に埋め込まれ、第１の配線５１ａ、５１ｂ、・・・にそれぞれ接続されている。第２の絶縁膜２１の上には、第２の配線５３ａ、５３ｂ、・・・が配置され、第２の配線５３ａ、５３ｂ、・・・は、第１のビア５２ａ、５２ｂ、・・・にそれぞれ接続されている。第２の配線５３ａ、５３ｂ、・・・及び第２の絶縁膜２１の上には、第３の絶縁膜２２が積層されている。第２のビア５４ａ、５４ｂ、・・・は、第３の絶縁膜２２の内部に埋め込まれ、第２の配線５３ａ、５３ｂ、・・・にそれぞれ接続されている。第３の絶縁膜２２の上には、第３の配線５５ａ、５５ｂ、・・・が配置され、第３の配線５５ａ、５５ｂ、・・・は、第２のビア５４ａ、５４ｂ、・・・にそれぞれ接続されている。第３の配線５５ａ、５５ｂ、・・・及び第３の絶縁膜２２の上には、保護膜２３が積層されている。
【００４４】
第１の配線５１ａ、５１ｂ、・・・は、半導体基板２４の表面に最も近い第１の配線層内に配置されている。第２の配線５３ａ、５３ｂ、・・・は、第１の配線層の上方に位置する第２の配線層内に配置されている。第３の配線５５ａ、５５ｂ、・・・は、第２の配線層の上方に位置する第３の配線層内に配置されている。第１乃至第３の配線５１ａ、５３ａ、５５ａ、コンタクト５０ａ及び第１及び第２のビア５２ａ、５４ａは、半導体基板２４の表面に対してほぼ垂直な方向に配列されている。他の第１乃至第３の配線、他の他のコンタクト及び第１及び第２のビアについても同様である。
【００４５】
第１乃至第３の配線５１ａ、５３ａ、５５ａ、コンタクト５０ａ及び第１及び第２のビア５２ａ、５４ａは、半導体基板２４のうち半導体領域４０ａにのみ接続され、半導体装置の主要な機能を実現する為の素子及び配線から電気的に絶縁されている。他の第１乃至第３の配線、他のコンタクト及び他の第１及び第２のビアについても同様である。また、第１乃至第３の配線５１ａ、５３ａ、５５ａ、コンタクト５０ａ及び第１及び第２のビア５２ａ、５４ａは、隣接する他の第１乃至第３の配線、他のコンタクト及び他の第１及び第２のビアから絶縁されている。したがって、図１３（ｂ）に示したビアスタックチェーン構造とは異なり、複数の半導体領域４０ａ、４０ｂ、・・・は相互に電気的に絶縁されている。
【００４６】
半導体領域４０ａ、４０ｂ、・・・は、例えば、ｐ型又はｎ型の不純物が高濃度に添加された拡散領域であり、第１乃至第３の絶縁膜２０〜２２及び保護膜２３の積層面の平坦化のために形成されるダミーパターンである。即ち、半導体装置の主要な機能を実現する為の回路を構成する素子が形成される領域と素子が形成されない領域との間で生じる段差を回避する為に、素子が形成されない領域に半導体領域４０ａ、４０ｂ、・・・が配置されている。
【００４７】
配線４３は、第２の配線層内において第２の配線５３ｄと第２の配線５３ｅの間に配置されている。第２の配線層５３ｄと配線４３の距離、配線４３と第２の配線５３ｅとの距離、及びその周囲のビアスタックの間隔は、予め定められた配線の最小間隔ルールを違反しない程度に配置されている。即ち、ビアスタックは、デザインルールの許容範囲内で、配線４３を避けて配置されている。
【００４８】
以上説明したように、半導体領域４０ａ、４０ｂ、・・・の上方に半導体装置の主要な機能を実現する為の回路を構成する配線４３が配置されていても、配線４３を避けてビアスタックを形成する。したがって、ビアスタックの数を大幅に減らすことがなく、不良の検出率を維持することが出来る。特に、配線密度が比較的に高い場合には、有効な措置である。
【００４９】
（比較例）
第１の変形例に対する比較例では、図９に示すように、半導体装置の主要な機能を実現する為の回路を構成する素子が形成されていない領域に、複数の半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・が行列状にくまなく配置される。このうち、配線４３に係らない半導体領域４０ａ、４０ｂ、・・・には、配線群４１ａ、４１ｂ、・・・及び接続プラグ群４２ａ、４２ｂ、・・・が接続され、ビアスタックが形成されている。しかし、配線４３に係る半導体領域４０ｄ、４０ｅには、配線群及び接続プラグ群は接続されず、ビアスタックが形成されない。
【００５０】
図１０に示すように、半導体基板２４の表面を含む上部に配置され、素子分離領域７により絶縁された複数の半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｅ、・・・のうち、配線４３に係らない半導体領域４０ａ、・・・については、第１乃至第３の配線５１ａ、・・・、５３ａ、・・・、５５ａ、・・・、コンタクト５０ａ、・・・、及び第１及び第２のビア５２ａ、・・・５４ａ、・・・が形成されている。しかし、配線４３に係る半導体領域４０ｄ、４０ｅについては、第１乃至第３の配線、コンタクト、及び第１及び第２のビアは形成されていない。
【００５１】
（第２の変形例）
本発明の実施の形態の第２の変形例では、第１の変形例と同様に、半導体装置の主要な機能を実現する為の回路を構成する配線を避けて、半導体領域上にビアスタックを形成する場合について説明する。
【００５２】
図１１に示すように、本発明の実施の形態の第２の変形例に係る半導体装置は、行列状に配置された複数の半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｇ、・・・と、半導体領域４０ａ、４０ｂ、・・・、４０ｄ、４０ｇ、・・・と同じ位置に配置された配線群４１ａ、４１ｂ、・・・、４１ｄ、・・・及び接続プラグ群４２ａ、４２ｂ、・・・、４２ｄ、・・・と、半導体装置の主要な機能を実現する為の回路を構成する配線４４とを有する。配線４４は、図９の配線４３に比して線幅が広い。なお、素子分離領域７は図９に示したそれと同じである為、説明を省略する。
【００５３】
図１２に示すように、図１１のＤ−Ｄ’切断面において、半導体装置は、半導体基板２４と、半導体基板２４の表面を含む上部に配置された半導体領域４０ａ、４０ｂ、・・・と、半導体基板２４の表面から異なる距離にそれぞれ配置された第１乃至第３の配線５１ａ、・・・、５３ａ、・・・、５５ａ、・・・と、半導体領域４０ａ、・・・と半導体基板２４の表面に最も近い第１の配線５１ａ、・・・との間を接続するコンタクト５０ａ、・・・と、第１乃至第３の配線５１ａ、・・・、５３ａ、・・・、５５ａ、・・・同士の間を接続する第１及び第２のビア５２ａ、・・・５４ａ、・・・と、配線４４とを有する。なお、素子分離領域７、第１乃至第３の絶縁膜２０〜２２及び保護膜２３は図１０に示したそれと同じである為、説明を省略する。
【００５４】
配線４４は、第１の配線層内において半導体領域４０ｅ〜４０ｇの上方に配置されている。コンタクト５０ｅ〜５０ｇ、第１の配線５１ｅ〜５１ｇ、第１のビア５２ｅ〜５２ｇ及び第２の配線５３ｅ〜５３ｇは、形成されていない。しかし、半導体領域４０ｄ上に形成されているビアスタック内の第２の配線５３ｄは、配線４４及び半導体領域４０ｅ〜４０ｇの上方まで引き伸ばして形成されている。第２の配線５３ｄには、半導体領域４０ｅ〜４０ｇの上方にそれぞれ位置する複数の第２のビア５４ｅ〜５４ｇが接続されている。第２のビア５４ｅ〜５４ｇには、第２の配線５５ｅ〜５５ｇがそれぞれ接続されている。
【００５５】
図１２に示した半導体装置を、図４のフローチャートに示した方法にて製造する場合を考える。半導体領域４０ｅ〜４０ｇには、第１の配線５１ｅ〜５１ｇ及び第２の配線５３ｅ〜５３ｇが形成されていないため、半導体領域４０ｅ〜４０ｇについては、Ｓ２１段階及びＳ２３段階の検査工程を実施することはできない。しかし、第２の配線５３ｄが引き伸ばして形成され、第２のビア５４ｅ〜５４ｇ及び第２の配線５５ｅ〜５５ｇが接続されている。したがって、Ｓ２５段階の第３の配線の検査工程において、第２のビア５４ｅ〜５４ｇのオープン不良を検査することが出来る。
【００５６】
具体的には、Ｓ２１段階において、第１の配線５１ｄがチャージアップした場合、コンタクト５０ｄのオープン不良が示唆される。Ｓ２３段階において、第２の配線５３ｄがチャージアップした場合、第１のビア５２ｄのオープン不良が示唆される。Ｓ２５段階において、第３の配線５５ｄ〜５５ｇがチャージアップした場合、第２のビア５４ｄ〜５４ｇのオープン不良がそれぞれ示唆される。
【００５７】
以上説明したように、配線４４の線幅が比較的太い場合であっても、その上方に位置する配線層内にビアスタックを形成することで、ビアスタックの規模を低減することなく、不良の検出率を維持することが出来る。特に、配線密度が比較的に高い場合には、有効な措置である。
【００５８】
上記のように、本発明は、１つの実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、チップ面積を増やすことなく、迅速な不良検査を成し得る半導体装置及び半導体装置の検査方法を提供することができる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の実施の形態に係る半導体装置の全体を示す平面図である。図１（ｂ）は、図１（ａ）の点線で囲んだ領域３を拡大した平面図である。
【図２】図１（ｂ）に示した半導体装置のＡ−Ａ’切断面に沿った断面図である。
【図３】図２に示した半導体装置の不良を検査するための欠陥検査装置を示す断面図である。
【図４】図３の欠陥検査装置を用いて半導体装置１を検査する検査工程を含む半導体装置の製造方法を示すフローチャートである。
【図５】図５（ａ）及び図５（ｂ）は、図４に示した半導体装置の製造方法における工程断面図である（その１）。
【図６】図６（ａ）及び図６（ｂ）は、図４に示した半導体装置の製造方法における工程断面図である（その２）。
【図７】本発明の実施の形態の第１の変形例に係る半導体装置の一部を拡大した平面図である。
【図８】図７に示した半導体装置のＢ−Ｂ’切断面に沿った断面図である。
【図９】第１の変形例に対する比較例を示す平面図である。
【図１０】図９に示した半導体装置のＣ−Ｃ’切断面における断面図である。
【図１１】本発明の実施の形態の第２の変形例に係る半導体装置の一部を拡大した平面図である。
【図１２】図１１に示した半導体装置のＤ−Ｄ’切断面に沿った断面図である。
【図１３】図１３（ａ）は、従来に係る半導体装置の全体を示す平面図である。図１３（ｂ）は、図１３（ａ）のモニターＴＥＧ領域５３の一部を拡大した断面図である。
【符号の説明】
１半導体装置
２ＬＳＩ製品領域
４ａ、４ｂ、・・・、４０ａ、４０ｂ、・・・半導体領域
５ａ、５ｂ、・・・、４１ａ、４１ｂ、・・・配線群
６ａ、６ｂ、・・・、４２ａ、４２ｂ、・・・接続プラグ群
７素子分離領域
８ゲート電極
９ソース領域
１０ドレイン領域
１１ａ、１１ｂ、・・・、５０ａ、５０ｂ、・・・コンタクト
１２ａ、１２ｂ、・・・、５１ａ、５１ｂ、・・・第１の配線
１３ａ、１３ｂ、・・・、５２ａ、５２ｂ、・・・第１のビア
１４ａ、１４ｂ、・・・、５３ａ、５３ｂ、・・・第２の配線
１５ａ、１５ｂ、・・・、５４ａ、５４ｂ、・・・第２のビア
１６ａ、１６ｂ、・・・、５５ａ、５５ｂ、・・・第３の配線
１７チャネル領域
２０第１の絶縁膜
２１第２の絶縁膜
２２第３の絶縁膜
２３保護膜
３０チャンバー
３１電子銃
３２電子線
３３検出器
３４レンズ
３５ウェハ
４３、４４配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for testing a semiconductor device, and more particularly, to a semiconductor device having a plurality of contacts or vias arranged in a direction perpendicular to a semiconductor substrate and a method for testing the same.
[0002]
[Prior art]
2. Description of the Related Art At present, with the increase in the number of wiring layers constituting an LSI and the reduction in chip area, many semiconductor devices employ a via stack structure in which vias and wiring lines are alternately arranged in a direction perpendicular to the substrate surface. However, the via stack structure induces an open defect of the via and the like, and greatly affects the production yield of the product. Therefore, a monitor test element group (monitor TEG) having a via stack chain structure is formed in a semiconductor chip in order to manage the field level of the via stack structure and improve the yield.
[0003]
As shown in FIG. 13A, the monitor TEG having the via stack chain structure is different from the LSI product area 52 in which the LSI for realizing the main functions of the semiconductor chip 51 is mounted. It is formed in the monitor TEG area 53. As shown in FIG. 13B, in a partial cross section of the monitor TEG region 53, a plurality of semiconductor regions 54 a to 54 c insulated from each other by an element isolation region 57 are arranged above a semiconductor substrate 74. The semiconductor region 54a is connected to a third wiring 66 via a contact 61a, a first wiring 62a, a first via 63a, a second wiring 64a, and a second via 65a. The third wiring 66 is connected to the semiconductor region 54b via a second via 65b, a second wiring 64b, a first via 63b, a first wiring 62b, and a contact 61b. This series connection is repeated many times, and electrical measurement is performed at both ends of the series connection to detect a via open defect or the like.
[0004]
[Problems to be solved by the invention]
However, since a plurality of semiconductor regions 54a to 54c are connected in series to form a via stack chain structure, a monitor TEG region 53 that is somewhat integrated and independent of the LSI product region 52 is required.
[0005]
Further, when the field level is improved, it becomes impossible to detect a defect sufficiently with a small-sized TEG pattern. Therefore, if the via stack chain structure is enlarged to improve the defect detection rate, the monitor TEG region 53 occupies a large area. Therefore, the number of semiconductor chips 51 obtained from one wafer decreases.
[0006]
In addition, an electrical measurement is required for the failure inspection, and another method is required for the failure analysis.
[0007]
SUMMARY OF THE INVENTION The present invention has been made to solve such problems of the prior art, and an object of the present invention is to provide a semiconductor device and a semiconductor device inspection method capable of performing a quick defect inspection without increasing a chip area. It is to provide.
[0008]
[Means for Solving the Problems]
A first feature of the present invention is that a semiconductor substrate, a semiconductor region arranged on an upper portion including a surface of the semiconductor substrate, a plurality of wirings respectively arranged at different distances from the surface of the semiconductor substrate, a semiconductor region and a semiconductor substrate A contact connecting the wiring closest to the surface of the semiconductor substrate, and a via connecting the wiring, a plurality of wirings are connected only to the semiconductor region of the semiconductor substrate, and the contact and the via are connected to the surface of the semiconductor substrate. The gist is that the plurality of wirings, contacts, and vias arranged in the vertical direction are semiconductor devices that are electrically insulated from elements and wirings that constitute a circuit for achieving a main function of the semiconductor device. .
[0009]
A second feature of the present invention is that a semiconductor substrate, a semiconductor region disposed above including a surface of the semiconductor substrate, a contact connected to the semiconductor region, a first wiring connected to the contact, And a second wiring connected to the first via, and the first and second wirings are connected only to the semiconductor region of the semiconductor substrate. The gist is that it is a semiconductor device.
[0010]
A third feature of the present invention resides in that a semiconductor substrate, a semiconductor region disposed above including a surface of the semiconductor substrate, first and second wirings respectively disposed at different distances from the surface of the semiconductor substrate, A contact for connecting the region to a first wiring closest to the surface of the semiconductor substrate, and a via for connecting between the first and second wirings, wherein the first and second wirings of the semiconductor substrate Only the semiconductor region is connected, the contacts and vias are arranged in a direction perpendicular to the surface of the semiconductor substrate, and the first and second wirings, contacts and vias form a circuit for realizing the main functions of the semiconductor device. A first wiring included in a semiconductor device which is electrically insulated from constituent elements and wirings is irradiated with electrons, electrons emitted from the first wiring are detected, and emitted from the first wiring. First from the amount of electrons And summarized in that the line is an inspection method of a semiconductor device which determines whether or not the charge-up.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In the description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the width of the layers, the ratio of the thickness of each layer, and the like are different from actual ones. In addition, it is needless to say that dimensional relationships and ratios are different between the drawings.
[0012]
As shown in FIG. 1A, the semiconductor device 1 according to the embodiment of the present invention has an LSI product region 2, and a monitor TEG region 53 shown in FIG. I do not have.
[0013]
When the region 3 surrounded by the dotted line in FIG. 1A is enlarged, the semiconductor device 1 has a configuration shown in FIG. The semiconductor device 1 includes a gate electrode 8 made of polysilicon, a source region 9 and a drain region 10 arranged adjacent to both sides of the gate electrode 8, and a plurality of semiconductor regions 4a, 4b arranged in a matrix. , And wiring groups 5a, 5b, ... and connection plug groups 6a, 6b, ... arranged at the same positions as the semiconductor regions 4a, 4b, ....
[0014]
The gate electrode 8, the source region 9, and the drain region 10 constitute a MOS transistor. An element isolation region 7 is arranged between the MOS transistor and the plurality of semiconductor regions 4a, 4b,... And is electrically insulated. This MOS transistor is an example of an element that constitutes a circuit for realizing a main function of the semiconductor device 1. When the chip layout of the semiconductor chip is designed, the semiconductor regions 4a, 4b,... Are automatically generated over the entire semiconductor chip, avoiding the elements constituting the circuit for realizing the main functions of the semiconductor device 1. It was made. Specifically, it is formed all around the gate electrode 8, the source region 9, and the drain region 10, avoiding the same. Therefore, a large number of semiconductor regions 4a, 4b,... Are arranged on the semiconductor chip.
[0015]
The wiring groups 5a, 5b, ... and the connection plug groups 6a, 6b, ... are connected to the semiconductor regions 4a, 4b, ..., respectively, and form circuits for realizing the main functions of the semiconductor device 1. It is electrically insulated from constituent elements and wiring. The semiconductor region 4a, the wiring group 5a, and the connection plug group 6a are electrically insulated from the adjacent semiconductor region 4b, the wiring group 5b, and the connection plug group 6b.
[0016]
As shown in FIG. 2, the wiring groups 5a and 5b are arranged above the first wirings 12a and 12b and the first wirings 12a and 12b on the AA ′ cross section in FIG. There are second wirings 14a, 14b and third wirings 16a, 16b disposed above the second wirings 14a, 14b, respectively. The connection plug groups 6a and 6b in FIG. 1B include contacts 11a and 11b connecting between the semiconductor regions 4a and 4b and the first wirings 12a and 12b, and the first wirings 12a and 12b and the second wirings. The first vias 13a and 13b connecting between the wirings 14a and 14b and the second vias 15a and 15b connecting between the second wirings 14a and 14b and the third wirings 16a and 16b are respectively formed. Have.
[0017]
In FIG. 2, the semiconductor device 1 includes a semiconductor substrate 24, semiconductor regions 4 a and 4 b disposed on the upper surface including the surface of the semiconductor substrate 24, and first to fourth semiconductor regions disposed at different distances from the surface of the semiconductor substrate 24. 3 wirings 12a, 12b, 14a, 14b, 16a, 16b, contacts 11a, 11b connecting between the semiconductor regions 4a, 4b and the first wirings 12a, 12b closest to the surface of the semiconductor substrate 24; It has first and second vias 13a, 13b, 15a, 15b connecting between the first to third wirings 12a, 12b, 14a, 14b, 16a, 16b.
[0018]
In the upper portion including the surface of the semiconductor substrate 24, a channel region 17 is arranged in addition to the semiconductor regions 4a and 4b. An element isolation region 7 is arranged between the semiconductor regions 4a and 4b and the channel region 17, and is electrically insulated from each other. The gate electrode 8 is arranged on the channel region 17. The first insulating film 20 is stacked on the semiconductor substrate 24 and the gate electrode 8. The contacts 11a and 11b are embedded in the first insulating film 20 and are connected to the semiconductor regions 4a and 4b, respectively. On the first insulating film 20, first wirings 12a and 12b are arranged, and the first wirings 12a and 12b are connected to contacts 11a and 11b, respectively. On the first wirings 12a, 12b and the first insulating film 20, a second insulating film 21 is laminated. The first vias 13a and 13b are buried inside the second insulating film 21 and connected to the first wirings 12a and 12b, respectively. Second wirings 14a and 14b are arranged on the second insulating film 21, and the second wirings 14a and 14b are connected to the first vias 13a and 13b, respectively. A third insulating film 22 is stacked on the second wirings 14a and 14b and the second insulating film 21. The second vias 15a and 15b are embedded in the third insulating film 22, and are connected to the second wirings 14a and 14b, respectively. Third wirings 16a and 16b are arranged on the third insulating film 22, and the third wirings 16a and 16b are connected to the second vias 15a and 15b, respectively. On the third wirings 16a, 16b and the third insulating film 22, a protective film 23 is laminated.
[0019]
The first wirings 12a and 12b are arranged in a first wiring layer closest to the surface of the semiconductor substrate 24. The second wirings 14a and 14b are arranged in the second wiring layer located above the first wiring layer. The third wirings 16a and 16b are arranged in the third wiring layer located above the second wiring layer. The first to third wirings 12a, 14a, 16a, contacts 11a, and first and second vias 13a, 15a are arranged in a direction substantially perpendicular to the surface of the semiconductor substrate 24. The first to third wirings 12b, 14b, 16b, contacts 11b, and first and second vias 13b, 15b are arranged in a direction substantially perpendicular to the surface of the semiconductor substrate 24.
[0020]
The first to third wirings 12a, 14a, 16a, the contact 11a, and the first and second vias 13a, 15a are connected only to the semiconductor region 4a of the semiconductor substrate 24, and realize main functions of the semiconductor device. Electrically insulated from the elements and wiring for this purpose. The first to third wirings 12b, 14b, 16b, the contact 11b, and the first and second vias 13b, 15b are connected only to the semiconductor region 4b of the semiconductor substrate 24, and realize main functions of the semiconductor device. Electrically insulated from the elements and wiring for this purpose. The first to third wirings 12a, 14a, 16a, the contact 11a and the first and second vias 13a, 15a are adjacent to the first to third wirings 12b, 14b, 16b, the contact 11b, and the first And the second vias 13b and 15b. Therefore, different from the via stack chain structure shown in FIG. 13B, the plurality of semiconductor regions 4a, 4b,... Are electrically insulated from each other.
[0021]
The semiconductor regions 4a and 4b are, for example, diffusion regions in which p-type or n-type impurities are added at a high concentration, and are used to planarize the stacked surfaces of the first to third insulating films 20 to 22 and the protective film 23. Is a dummy pattern formed for the purpose. That is, the semiconductor regions 4a and 4b are arranged in the region where the element is not formed in order to avoid a step generated between the region where the element including the channel region 17 and the gate electrode 8 is formed and the region where the element is not formed. I have.
[0022]
As shown in FIG. 3, the defect inspection apparatus for detecting an open failure among the first to third wirings 12a, 12b, 14a, 14b, 16a, 16b in the semiconductor device shown in FIG. An electron gun 31 for emitting an electron beam 32 composed of a plurality of electrons having a uniform direction toward the surface of the wafer 35; a lens 34 for converging the electron beam 32 on the surface of the wafer 35; It has a detector 33 for detecting the amount of charge of secondary electrons emitted from the surface of the wafer 35 by irradiation, and a chamber 30 for accommodating the electron gun 31, the lens 34, the wafer 35 and the detector 33.
[0023]
The charge amount of the secondary electrons detected by the detector 33 is output as a secondary electron image. The wafer 35 has a plurality of semiconductor devices 1 shown in FIG. 1A connected thereto. The amount of charge detected by the detector 33 changes depending on the state of the surface of the wafer 35. A part of the electron beam 43 irradiated on the surface of the wafer 35 is absorbed by the surface of the wafer 35. For example, when a part of the electron beam 43 is absorbed by the insulating protective film 23 in FIG. 2, no electricity flows inside the protective film 23, so that electrons are accumulated in the protective film 23, so-called charge-up. . On the other hand, when a part of the electron beam 43 penetrates the protective film 23 and is absorbed by the third wirings 16a and 16b in FIG. 2, a part of the electron beam 43 becomes the first and second wirings 12a and 12b , 14a, 14b, the first and second vias 13a, 13b, 15a, 15b, and the contacts 11a, 11b. Therefore, the third wirings 16a and 16b do not charge up. Generally, when the surface of the wafer 35 is charged, the amount of electric charge detected by the detector 33 is larger than when the surface is not charged. Therefore, in FIG. 1B, normally, the amount of charge detected in the element isolation region 7 is larger than the amount of charge detected in the wiring groups 5a, 5b,. However, when the first and second vias 13a, 13b, 15a, 15b or the contacts 11a, 11b are staggered, a part of the electron beam 43 absorbed by the third wirings 16a, 16b is removed from the semiconductor substrate. 24, and cannot accumulate in the third wirings 16a and 16b. In this manner, it is possible to determine the presence or absence of an open failure in each of the wiring groups 5a, 5b,.
[0024]
Next, with reference to FIGS. 4, 5A and 5B, 6A and 6B, a method of manufacturing the semiconductor device 1 including an inspection process using the defect inspection apparatus of FIG. An example will be described.
[0025]
(A) First, in step S1, a substrate process is performed. Specifically, the upper portion including the surface of the semiconductor substrate 24 is selectively removed using a photolithography method and a reactive ion etching method (RIE method) to form a groove. An oxide film (SiO 2) is formed inside the groove by using a chemical vapor deposition (CVD) method and a chemical mechanical polishing (CMP). ₂ 5) is selectively buried to form an element isolation region 7 as shown in FIG. Using ion implantation, p-type impurity ions or n-type impurity ions are implanted into the surface of the semiconductor substrate 24, and annealing is performed to form the semiconductor regions 4a and 4b simultaneously. Then, a polysilicon film is deposited on the semiconductor substrate 24 by the CVD method, and the polysilicon film is selectively removed using the photolithography method and the RIE method to form the gate electrode 8. Although not shown, p-type or n-type impurity ions are implanted around the gate electrode 8 and an annealing process is performed to form a source region 9 and a drain region 10. At the same time, a channel region 17 is also formed.
[0026]
(B) Next, in step S2, a wiring process is performed. First, in step S20, contacts 11a and 11b and first wirings 12a and 12b are formed. Specifically, as shown in FIG. 5B, a first insulating film 20 is deposited by a CVD method. Contact holes are formed on the semiconductor regions 4a and 4b by using photolithography and RIE. A metal plug is selectively buried in the contact hole by using the CVD method and the CMP method, and the contacts 11a and 11b are simultaneously formed. A metal film is deposited by a sputtering method, and the metal film is selectively removed by a photolithography method and an RIE method to form first wirings 12a and 12b.
[0027]
(C) Next, in the step S21, the first wirings 12a and 12b are inspected by using the defect inspection apparatus shown in FIG. Specifically, the surface of the first wirings 12a and 12b and the surface of the first insulating film 20 are irradiated with the electron beam 32 of FIG. 3, and the amount of charge detected in the first wirings 12a and 12b is observed. When the amount of charge in the first wirings 12a and 12b is relatively large and the first wirings 12a and 12b are charged up, the first wirings 12a and 12b and the semiconductor regions 4a and 4b have sufficiently small resistance values. May not be connected, or the contacts 11a and 11b may be disconnected. That is, it is suggested that an open failure may occur between the first wirings 12a and 12b and the semiconductor regions 4a and 4b.
[0028]
(D) Next, in step S22, the first vias 13a and 13b and the second wirings 14a and 14b are formed. Specifically, as shown in FIG. 6A, a second insulating film 21 is deposited by a CVD method. A contact hole is formed on the first wirings 12a and 12b by using photolithography and RIE. A metal plug is selectively buried in the contact hole by using the CVD method and the CMP method, and the first vias 13a and 13b are simultaneously formed. A metal film is deposited using a sputtering method, and the metal film is selectively removed using a photolithography method and an RIE method to form second wirings 14a and 14b.
[0029]
(E) Next, in step S23, the second wirings 14a and 14b are inspected by using the defect inspection apparatus shown in FIG. Specifically, the surface of the second wirings 14a and 14b and the surface of the second insulating film 21 are irradiated with the electron beam 32 of FIG. 3, and the amount of charge detected in the second wirings 14a and 14b is observed. When the amount of charge in the second wirings 14a and 14b is relatively large and the second wirings 14a and 14b are charged up, the second wirings 14a and 14b and the first wirings 12a and 12b are sufficiently small. There is a possibility that they are not connected by a resistance value, or there is a possibility that the first vias 13a and 13b are disconnected. That is, it is suggested that an open failure may occur between the second wirings 14a and 14b and the first wirings 12a and 12b.
[0030]
(F) Next, in step S24, the second vias 15a and 15b and the third wirings 16a and 16b are formed. Specifically, as shown in FIG. 6B, a third insulating film 22 is deposited by a CVD method. A contact hole is formed on the second wirings 14a and 14b by using photolithography and RIE. A metal plug is selectively buried in the contact hole by using the CVD method and the CMP method, and the second vias 15a and 15b are simultaneously formed. A metal film is deposited by a sputtering method, and the metal film is selectively removed by a photolithography method and an RIE method to form third wirings 16a and 16b.
[0031]
(G) Next, in step S25, the third wirings 16a and 16b are inspected by using the defect inspection apparatus shown in FIG. Specifically, the surface of the third wirings 16a and 16b and the surface of the third insulating film 22 are irradiated with the electron beam 32 in FIG. 3, and the amount of charge detected in the third wirings 16a and 16b is observed. When the amount of charge in the third wirings 16a and 16b is relatively large and the third wirings 16a and 16b are charged up, the third wirings 16a and 16b and the second wirings 14a and 14b are sufficiently small. There is a possibility that they are not connected by a resistance value, or there is a possibility that the second vias 15a and 15b are disconnected. That is, it is suggested that an open failure may occur between the third wirings 16a and 16b and the second wirings 14a and 14b.
[0032]
(H) Finally, in step S26, the semiconductor device shown in FIG. 2 is completed by depositing the protective film 24 by the CVD method.
[0033]
As described above, in the semiconductor device according to the embodiment, the plurality of semiconductor regions 4a, 4b,... Are electrically insulated from each other and are not connected by the via stack chain as shown in FIG. . Therefore, as shown in FIG. 1B, a large number of semiconductor regions 4a, 4b,... Are placed in regions where elements constituting a circuit for realizing the main functions of the semiconductor device 1 are not formed. Can be placed. Therefore, since it is not necessary to form a certain area such as the monitor TEG area 53 in FIG. 13B on the semiconductor chip, the area of the semiconductor chip can be reduced. That is, a large-scale via stack structure can be easily formed without sacrificing the chip area.
[0034]
In addition, in the defect inspection method for a semiconductor device according to the embodiment, a defect inspection of a wiring and a via is performed for each process of forming each wiring layer. Therefore, a defect that occurs in the wiring step S2 can be detected in a short time and in real time, so that it is possible to quickly provide feedback for improving the yield. Further, it is possible to easily specify the wiring layer in which the defect has occurred. Therefore, the failure analysis work becomes easy. Further, since the open failure is determined based on the presence or absence of the charge-up, the failure can be detected with high detection sensitivity.
[0035]
Further, in the via stack chain structure shown in FIG. 13B, after electrical measurement is performed, a separate failure analysis operation is required to identify a place where a failure has occurred in the via stack chain structure. there were. However, according to the semiconductor device according to the embodiment, the presence or absence of charge-up for each via stack can be identified in a short time from the secondary electron image output from the defect inspection device in FIG. The coordinates of the defective part can be specified directly from the defect inspection apparatus of FIG. Therefore, the failure analysis work becomes easy.
[0036]
In the embodiment, the wiring and the via are inspected for defects in each wiring layer forming step. However, the present invention is not limited to this. For example, without performing the inspection steps of steps S21 and S23 in FIG. 4, only the inspection step of step S25 may be performed after forming the second vias 15a and 15b and the third wirings 16a and 16b. . Even in this case, it is possible to detect an open defect occurring between the third wirings 16a and 16b and the semiconductor regions 4a and 4b.
[0037]
(First Modification)
As shown in FIG. 1B, the semiconductor regions 4a, 4b,... Are used to design elements for forming circuits for realizing the main functions of the semiconductor device 1 when designing the chip layout of the semiconductor chip. Avoid and occur automatically over the entire semiconductor chip. Therefore, although there is no element that constitutes a circuit for realizing a main function of the semiconductor device, the semiconductor region is also formed in a region where a wiring that forms a circuit for realizing the main function of the semiconductor device is formed. Occurs automatically. In a first modification of the embodiment of the present invention, a case will be described in which a via stack is formed on a semiconductor region while avoiding wiring constituting a circuit for realizing main functions of a semiconductor device.
[0038]
As shown in FIG. 7, the semiconductor device according to the first modification includes a plurality of semiconductor regions 40a, 40b,..., 40d, 40e,. , 40d, 40e, ..., wiring groups 41a, 41b, ..., 41d, 41e, ... and connection plug groups 42a, 42b, ..., 42d, 42e,... And a wiring 43 that constitutes a circuit for realizing the main function of the semiconductor device.
[0039]
The semiconductor regions 40a, 40b,..., 40d, 40e,... Are designed so that when designing the chip layout of the semiconductor chip, the semiconductor regions 40a, 40b,. Generated automatically over the entire chip. Therefore, a large number of semiconductor regions 40a, 40b, ..., 40d, 40e, ... are arranged on the semiconductor chip.
[0040]
, 41d, 41e, ... and the connection plug groups 42a, 42b, ..., 42d, 42e, ... are the semiconductor regions 40a, 40b, ..., 40d, 40e, are electrically insulated from elements and wiring constituting a circuit for realizing the main function of the semiconductor device. , 40d, 40e,..., Wiring groups 40a, 40b,..., 40d, 40e,. , 40e,... Are electrically insulated from other adjacent semiconductor regions, other wiring groups, and other connection plug groups.
[0041]
As shown in FIG. 8, on the BB ′ section of FIG. 7, the wiring group 41a includes a first wiring 51a, a second wiring 53a disposed above the first wiring 51a, and a second wiring 53a. And a third wiring 55a disposed above the wiring 53a. The same applies to the other wiring groups 41b,..., 41d, 41e,. The connection plug group 42a in FIG. 7 includes a contact 50a connecting between the semiconductor region 40a and the first wiring 51a, and a first via 52a connecting between the first wiring 51a and the second wiring 53a. And a second via 54a connecting between the second wiring 53a and the third wiring 55a. The same applies to the other connection plug groups 42b,..., 42d, 42e,.
[0042]
In FIG. 8, the semiconductor device includes a semiconductor substrate 24, semiconductor regions 40a, 40b,... Disposed at an upper portion including the surface of the semiconductor substrate 24, and a semiconductor region 24 disposed at different distances from the surface of the semiconductor substrate 24. , 53a, ..., 55a, ..., the semiconductor regions 40a, 40b, ..., and the first wires 51a closest to the surface of the semiconductor substrate 24. , And the first and third wires 51a,..., 53a,..., 55a,. , 54a,...
[0043]
The element isolation regions 7 are arranged between the semiconductor regions 40a, 40b,... And are electrically insulated from each other. The first insulating film 20 is stacked on the semiconductor substrate 24. The contacts 50a, 50b,... Are embedded in the first insulating film 20 and are connected to the semiconductor regions 40a, 40b,. Are arranged on the first insulating film 20, and the first wirings 51a, 51b,... Are connected to the contacts 50a, 50b,. Have been. A second insulating film 21 is laminated on the first wirings 51a, 51b,... And the first insulating film 20. The first vias 52a, 52b,... Are embedded in the second insulating film 21 and connected to the first wirings 51a, 51b,. Are arranged on the second insulating film 21, and the second interconnects 53a, 53b,... Are provided with first vias 52a, 52b,. Connected to each other. On the second wirings 53a, 53b,... And the second insulating film 21, a third insulating film 22 is laminated. The second vias 54a, 54b,... Are embedded in the third insulating film 22, and are connected to the second wirings 53a, 53b,. On the third insulating film 22, third wirings 55a, 55b,... Are arranged, and the third wirings 55a, 55b,. Connected to each other. A protective film 23 is laminated on the third wirings 55a, 55b,... And the third insulating film 22.
[0044]
The first wirings 51a, 51b,... Are arranged in the first wiring layer closest to the surface of the semiconductor substrate 24. The second wirings 53a, 53b,... Are arranged in the second wiring layer located above the first wiring layer. The third wirings 55a, 55b,... Are arranged in the third wiring layer located above the second wiring layer. The first to third wirings 51a, 53a, 55a, contacts 50a, and first and second vias 52a, 54a are arranged in a direction substantially perpendicular to the surface of the semiconductor substrate 24. The same applies to other first to third wirings, other other contacts, and first and second vias.
[0045]
The first to third wirings 51a, 53a, 55a, the contact 50a, and the first and second vias 52a, 54a are connected only to the semiconductor region 40a of the semiconductor substrate 24, and realize main functions of the semiconductor device. Electrically insulated from the elements and wiring for this purpose. The same applies to other first to third wirings, other contacts, and other first and second vias. Further, the first to third wirings 51a, 53a, 55a, the contact 50a and the first and second vias 52a, 54a are adjacent to other first to third wirings, other contacts, and other first and second vias. And the second via. Therefore, different from the via stack chain structure shown in FIG. 13B, the plurality of semiconductor regions 40a, 40b,... Are electrically insulated from each other.
[0046]
The semiconductor regions 40a, 40b,... Are, for example, diffusion regions in which p-type or n-type impurities are added at a high concentration, and are stacked surfaces of the first to third insulating films 20 to 22 and the protective film 23. Is a dummy pattern formed for flattening. That is, in order to avoid a level difference between a region where an element forming a circuit for realizing a main function of the semiconductor device is formed and a region where the element is not formed, the semiconductor region 40a is formed in a region where no element is formed. , 40b,... Are arranged.
[0047]
The wiring 43 is disposed between the second wiring 53d and the second wiring 53e in the second wiring layer. The distance between the second wiring layer 53d and the wiring 43, the distance between the wiring 43 and the second wiring 53e, and the distance between the via stacks around the distance are arranged so as not to violate a predetermined minimum wiring distance rule. ing. That is, the via stack is arranged so as to avoid the wiring 43 within the allowable range of the design rule.
[0048]
As described above, even if the wiring 43 constituting a circuit for realizing the main function of the semiconductor device is arranged above the semiconductor regions 40a, 40b,. Form. Therefore, the defect detection rate can be maintained without greatly reducing the number of via stacks. This is an effective measure especially when the wiring density is relatively high.
[0049]
(Comparative example)
In the comparative example with respect to the first modification, as shown in FIG. 9, a plurality of semiconductor regions 40a, 40b,... Are formed in a region where elements constituting a circuit for realizing a main function of the semiconductor device are not formed. .., 40d, 40e,... Are arranged in a matrix. , And the connection plug groups 42a, 42b,... Are connected to the semiconductor regions 40a, 40b,. I have. However, the wiring group and the connection plug group are not connected to the semiconductor regions 40d and 40e related to the wiring 43, and no via stack is formed.
[0050]
As shown in FIG. 10, among a plurality of semiconductor regions 40a, 40b,..., 40d, 40e,. , 53a,..., 55a,..., Contacts 50a,. .. 54a,... Are formed. However, the first to third wirings, contacts, and first and second vias are not formed in the semiconductor regions 40d and 40e related to the wiring 43.
[0051]
(Second Modification)
In the second modification of the embodiment of the present invention, similarly to the first modification, a via stack is formed on a semiconductor region while avoiding wiring constituting a circuit for realizing a main function of a semiconductor device. The case of forming will be described.
[0052]
As shown in FIG. 11, a semiconductor device according to a second modification of the embodiment of the present invention includes a plurality of semiconductor regions 40a, 40b,..., 40d, 40g,. , 40d, 40g, ..., wiring groups 41a, 41b, ..., 41d, ... and connection plug groups 42a, 42b, ... arranged at the same position as the semiconductor regions 40a, 40b, ..., 40d, 40g, ... .., 42d,..., And a wiring 44 constituting a circuit for realizing the main function of the semiconductor device. The wiring 44 has a wider line width than the wiring 43 of FIG. Since the element isolation region 7 is the same as that shown in FIG. 9, the description is omitted.
[0053]
As shown in FIG. 12, at the section cut along the line DD ′ in FIG. 11, the semiconductor device includes a semiconductor substrate 24, and semiconductor regions 40 a, 40 b,. , 53a, ..., 55a, ... arranged at different distances from the surface of the semiconductor substrate 24, the semiconductor regions 40a, ..., and the semiconductor substrate 24, respectively. , 55a,..., 55a,..., 55a,. .. Have first and second vias 52a,... 54a,. Note that the element isolation region 7, the first to third insulating films 20 to 22, and the protective film 23 are the same as those shown in FIG.
[0054]
The wiring 44 is disposed above the semiconductor regions 40e to 40g in the first wiring layer. The contacts 50e to 50g, the first wirings 51e to 51g, the first vias 52e to 52g, and the second wirings 53e to 53g are not formed. However, the second wiring 53d in the via stack formed on the semiconductor region 40d is formed to extend above the wiring 44 and the semiconductor regions 40e to 40g. A plurality of second vias 54e to 54g located above the semiconductor regions 40e to 40g are connected to the second wiring 53d. The second wirings 55e to 55g are connected to the second vias 54e to 54g, respectively.
[0055]
It is assumed that the semiconductor device shown in FIG. 12 is manufactured by the method shown in the flowchart of FIG. Since the first wirings 51e to 51g and the second wirings 53e to 53g are not formed in the semiconductor regions 40e to 40g, the semiconductor regions 40e to 40g need to be subjected to the inspection process in the steps S21 and S23. Can not. However, the second wiring 53d is formed to be elongated, and the second vias 54e to 54g and the second wirings 55e to 55g are connected. Therefore, in the third wiring inspection step of S25, it is possible to inspect the second vias 54e to 54g for open defects.
[0056]
Specifically, when the first wiring 51d is charged up in the step S21, an open failure of the contact 50d is suggested. In the step S23, when the second wiring 53d is charged up, an open failure of the first via 52d is suggested. In the step S25, when the third wirings 55d to 55g are charged up, the open defects of the second vias 54d to 54g are respectively suggested.
[0057]
As described above, even when the line width of the wiring 44 is relatively large, by forming the via stack in the wiring layer located above the wiring 44, it is possible to reduce the size of the via stack without reducing the size of the via stack. The detection rate can be maintained. This is an effective measure especially when the wiring density is relatively high.
[0058]
As described above, the present invention has been described by one embodiment and its modifications, but it should not be understood that the description and drawings forming a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art.
[0059]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a semiconductor device and a semiconductor device inspection method capable of performing a quick defect inspection without increasing a chip area.
[Brief description of the drawings]
FIG. 1A is a plan view showing an entire semiconductor device according to an embodiment of the present invention. FIG. 1B is an enlarged plan view of a region 3 surrounded by a dotted line in FIG.
FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG.
FIG. 3 is a sectional view showing a defect inspection apparatus for inspecting a defect of the semiconductor device shown in FIG. 2;
4 is a flowchart illustrating a method of manufacturing a semiconductor device including an inspection step of inspecting the semiconductor device 1 using the defect inspection device of FIG.
5 (a) and 5 (b) are process cross-sectional views in the method of manufacturing the semiconductor device shown in FIG. 4 (part 1).
6 (a) and 6 (b) are cross-sectional views showing a step in the method for manufacturing the semiconductor device shown in FIG. 4 (part 2).
FIG. 7 is an enlarged plan view of a part of a semiconductor device according to a first modification of the embodiment of the present invention.
8 is a cross-sectional view of the semiconductor device shown in FIG. 7, taken along the line BB '.
FIG. 9 is a plan view showing a comparative example with respect to the first modified example.
10 is a cross-sectional view of the semiconductor device shown in FIG. 9 taken along the line CC ′.
FIG. 11 is an enlarged plan view of a part of a semiconductor device according to a second modification of the embodiment of the present invention.
FIG. 12 is a cross-sectional view of the semiconductor device shown in FIG. 11, taken along the line DD ′.
FIG. 13A is a plan view showing an entire conventional semiconductor device. FIG. 13B is an enlarged cross-sectional view of a part of the monitor TEG region 53 in FIG.
[Explanation of symbols]
1 Semiconductor device
2 LSI product area
4a, 4b,..., 40a, 40b,.
5a, 5b,..., 41a, 41b,.
6a, 6b,..., 42a, 42b,.
7 Element isolation area
8 Gate electrode
9 Source area
10 Drain region
11a, 11b, ..., 50a, 50b, ... Contacts
12a, 12b,..., 51a, 51b,.
13a, 13b,..., 52a, 52b,.
, 53a, 53b,... Second wiring
15a, 15b,..., 54a, 54b,.
16a, 16b, ..., 55a, 55b, ... Third wiring
17 Channel area
20 First insulating film
21 Second insulating film
22 Third insulating film
23 Protective film
30 chambers
31 electron gun
32 electron beam
33 detector
34 lenses
35 wafer
43, 44 Wiring

Claims

A semiconductor substrate;
A semiconductor region disposed above including the surface of the semiconductor substrate,
A plurality of wirings respectively arranged at different distances from the surface of the semiconductor substrate,
A contact connecting the semiconductor region and the wiring closest to the surface of the semiconductor substrate;
Having a via connecting the wiring,
The plurality of wirings are connected only to the semiconductor region of the semiconductor substrate, the contacts and the vias are arranged in a direction perpendicular to a surface of the semiconductor substrate, and the plurality of wirings, the contacts and the vias are A semiconductor device characterized by being electrically insulated from elements and wiring constituting a circuit for realizing a main function of the semiconductor device.

A semiconductor substrate;
A semiconductor region disposed above including the surface of the semiconductor substrate,
A contact connected to the semiconductor region;
A first wiring connected to the contact;
A first via connected to the first wiring;
A second wiring connected to the first via,
The semiconductor device according to claim 1, wherein the first and second wirings are connected only to the semiconductor region of the semiconductor substrate.

3. The semiconductor device according to claim 2, wherein the number of the first via and the second wiring is plural, and a second wiring is connected to each of the first vias.

A second via connected to the second wiring;
A third wiring connected to the second via.
3. The semiconductor device according to claim 2, wherein the third wiring is connected only to the semiconductor region of the semiconductor substrate.

5. The semiconductor device according to claim 4, wherein the number of the second via and the third wiring is plural, and a third wiring is connected to each of the second vias.

A semiconductor substrate, a semiconductor region disposed above including the surface of the semiconductor substrate, first and second wirings respectively disposed at different distances from the surface of the semiconductor substrate, A contact connecting the first wiring closest to the surface; and a via connecting the first and second wirings, wherein the first and second wirings are formed of the semiconductor substrate. The semiconductor device is connected only to a semiconductor region, the contacts and the vias are arranged in a direction perpendicular to a surface of the semiconductor substrate, and the first and second wirings, the contacts and the vias are main functions of the semiconductor device. Irradiating electrons to the first wiring included in the semiconductor device which is electrically insulated from the elements and the wiring configuring the circuit for realizing
Detecting electrons emitted from the first wiring,
A method for inspecting a semiconductor device, comprising: determining whether or not the first wiring is charged up based on the amount of electrons emitted from the first wiring.

Irradiating the second wiring with electrons;
Detecting electrons emitted from the second wiring,
7. The method according to claim 6, wherein whether or not the second wiring is charged up is determined based on an amount of electrons emitted from the second wiring.