【０００１】
【発明の属する技術分野】
本発明は、金属多層配線を用いるＭＯＳ半導体装置に関するものである。
【０００２】
【従来の技術】
従来から、ＭＯＳ半導体の集積回路において、電源変動の急峻な変化に対して半導体の動作安定とノイズによる影響を低減するために、電源配線とグランド配線間に容量を形成していた。その容量を形成する手段として電源配線とグランド配線の直下にＭＯＳトランジスタを形成し、そのＭＯＳトランジスタのゲート電極を電源配線に接続し、他方、ソース電極とドレイン電極とをグランド配線に接続して、ＭＯＳトランジスタを常時ＯＮである状態にし、ＭＯＳトランジスタのゲートとその直下にあるチャネル領域間の容量が電源配線とグランド配線間の容量として挿入されるようにしていた。しかしながら、集積回路のチップサイズが小さい場合、電源配線とグランド配線間に十分な容量を形成することができないという問題点があった。
【０００３】
尚、本願では、「電源配線」とは集積回路に印加する電源電圧側に係わる配線を言い、「グランド配線」とは“零”電位側に係わる配線を言うものとする。
【０００４】
これらの問題点に対する対策として、例えば下記の特許文献１または特許文献２に記載されているものがある。これらの文献にはノイズによる影響を低減するために電源配線とグランド配線の間に容量を設けることが示されている。しかしながらここに開示されている技術では配線の直下、或いは配線の内側の領域にのみ容量を設けるため、十分な容量が得られず、ノイズに対する低減効果は限られるものである。
【０００５】
【特許文献１】
特開２００１−１０２５３１号公報
【特許文献２】
特開平７−８６５１３号公報
【０００６】
【発明が解決しようとする課題】
上述したように、従来のＭＯＳ半導体装置は電源配線及びグランド配線の直下に容量が構成されていたので、近年の高集積化、小チップ化に応じた電源配線領域の小さいなチップでは十分な容量は確保できず、半導体の動作安定とノイズに対する特性の向上には十分に寄与できない。従って本発明は上記のような課題を解決するためになされたもので半導体回路の動作安定とノイズに対する特性の向上を図ったＭＯＳ半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係るＭＯＳ半導体装置は上記課題を解決するために、ＭＯＳ半導体の配線領域に電源配線とグランド配線とを平行に配設し、前記電源配線と前記グランド配線の延設方向に直交してゲート電極を設けるとともに前記ゲート電極を用いてトランジスタを形成する拡散領域を設け、且つ前記ゲート電極と前記電源配線を第一のコンタクトで接続し、前記拡散領域と前記グランド配線とを第二のコンタクトで接続する構成を備えるものである。
【０００８】
【発明の実施の形態】
次に、本発明のＭＯＳ半導体装置に係る実施の一形態について、図を参照して説明する。従来のＭＯＳ半導体装置の製造プロセスでは拡散配線のシート抵抗、ゲート配線のシート抵抗はともに数１０Ω／□であったが、近年の製造プロセスでは配線表面に金属を付ける技術により、ともに数Ω／□〜１０Ω／□程度に下げることが可能となってきている。本発明はこのような製造プロセスの向上に伴ってなされたものであり、ＭＯＳ半導体装置の電源配線とグランド配線間に大きな容量を設けるための電極配置、形状等に係わるものである。
【０００９】
実施の形態１．
図１を参照して本発明に係る実施の形態１について説明する。ＭＯＳ半導体回路１はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されているＭＯＳ型の電源容量用トランジスタ（ＯＮトランジスタ）２２を形成して、電源配線とグランド配線間に容量を挿入している。
【００１０】
図１（ａ）に示すように第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４は近接して平行に配置され、これらの延設方向に直行してＭＯＳ型の電源容量用トランジスタ２２のポリシリコン１１のゲート電極を複数個短冊状に設ける。このゲート電極の夫々は第一アルミ（Ｖｃｃ）１３にポリコンタクト（第一のコンタクト）１５によって接続される。また、これらゲート電極と電源容量用トランジスタ２２を形成するために拡散領域１２を設け、この拡散領域１２は第一アルミ（Ｖｓｓ）１４に拡散コンタクト（第二のコンタクト）１６によって接続される。
【００１１】
図１（ｂ）に示すように電源容量用トランジスタ２２のゲート電極２２ａはポリコンタクト１５によって第一アルミ（Ｖｃｃ）１３に接続され、ソース電極２２ｂ及びドレイン電極２２ｃは共に拡散コンタクト１６によって第一アルミ（Ｖｓｓ）１４に接続されている。これによって電源容量用トランジスタ２２は常時導通し、また、ゲート電極２２ａとソース電極２２ｂ及びドレイン電極２２ｃ間にゲート容量４３が形成される。従って、第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４の間に電源容量としてゲート容量４３が挿入されることになる。
【００１２】
実施の形態１によれば、上述したように電源容量用トランジスタ２２としてＭＯＳトランジスタを電源配線及びグランド配線の直下だけでなく、その両脇に広げて設けたことにより、それらの配線面積に限ることなく大きな容量を形成することが可能となる。また、拡散配線領域があるのでチャネルのＯＮ抵抗が容量と直列に挿入されることによる高周波特性の悪化、即ち電源配線及びグランド配線から離れたところにある容量による効果の低下を、チャネルのＯＮ抵抗より低い拡散配線をすることで緩和することが可能となる。特に拡散配線にＣｏＳｉ等の拡散配線抵抗を下げるプロセスが使用されている場合には著しい効果が想定される。また、電源配線及びグランド配線そのものを太くして対策したのではないため、配線領域の更なる利用を図ることが可能となる。尚、ポリシリコン１１のゲート電極は短冊状に限ることは無い。
【００１３】
実施の形態２．
図２を参照して本発明に係る実施の形態２について説明する。ＭＯＳ半導体回路２はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３ａと第一アルミ（Ｖｃｃ）１３ｂ、グランド配線である第一アルミ（Ｖｓｓ）１４ａと第一アルミ（Ｖｓｓ）１４ｂとに接続されたＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。
【００１４】
第一アルミ（Ｖｃｃ）１３ａと第一アルミ（Ｖｓｓ）１４ａは一定距離を離して平行に配置し、これらの延設方向に直行してＭＯＳ型の電源容量用トランジスタ２２のポリシリコン１１のゲート電極を複数個短冊状に設ける。このゲート電極の夫々は電源配線である第一アルミ（Ｖｃｃ）１３ａ、１３ｂにポリコンタクト１５ａ、１５ｂによって接続される。また、これらゲート電極とで電源容量用トランジスタ２２を形成するように拡散領域１２を設け、この拡散領域１２はグランド電極である第一アルミ（Ｖｓｓ）１４ａ、１４ｂに拡散コンタクト１６ａ、１６ｂによって接続される。また、第一アルミ（Ｖｃｃ）１３ａと第一アルミ（Ｖｃｃ）１３ｂ及び第一アルミ（Ｖｓｓ）１４ａと第一アルミ（Ｖｓｓ）１４ｂは夫々、図示しない金属配線により適宜接続されている。
【００１５】
上述したように実施の形態２では電源配線とグランド配線の対を２つ設け、それらの対を所定距離、離して設定し、夫々電源配線同士、グランド配線同士を、例えば所定間隔で梯子状に金属配線により接続していることを特徴とする。
尚、電源容量用トランジスタ２２の構成とその作用は実施の形態１で説明したことと同様であり、ここでの再度の説明は省略する。
【００１６】
実施の形態２によれば、ＭＯＳトランジスタの電源配線及びグランド配線から最遠部の部分とそれら配線間の距離を縮めることができるため、チャネルのＯＮ抵抗が容量と直列に挿入されることによる高周波特性の悪化、即ち抵抗成分により電源配線及びグランド配線から離れた部分にある容量の効果の低下を緩和することが可能となる。
【００１７】
実施の形態３．
図３を参照して本発明に係る実施の形態３について説明する。ＭＯＳ半導体回路３はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されているＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。
【００１８】
第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４は近接して平行に配置し、これらの延設方向に直行してＭＯＳ型の電源容量用トランジスタ２２のポリシリコン１１のゲート電極を設ける。このゲート電極は第一アルミ（Ｖｃｃ）１３にポリコンタクト１５によって接続される。また、このゲート電極とで電源容量用トランジスタ２２を形成するように拡散領域１２を設け、この拡散領域１２は第一アルミ（Ｖｓｓ）１４に拡散コンタクト１６によって接続される。
【００１９】
ここで、拡散領域１２は電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４の配線部分において広く設定することを特徴とする。これにより拡散領域のシート抵抗がゲート電極のシート抵抗に比べて比較的高い場合であっても、チャネルのＯＮ抵抗が容量と直列に挿入されることによる高周波特性の悪化、即ち抵抗成分による電源配線及びグランド配線から離れた部分にある容量の効果の低減を緩和することが可能となる。
尚、電源容量用トランジスタ２２の構成とその作用は実施の形態１で説明したことと同様であり、ここでの再度の説明は省略する。
【００２０】
実施の形態４．
図４を参照して本発明に係る実施の形態４について説明する。ＭＯＳ半導体回路４はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されているＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。
【００２１】
第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４は近接して平行に配置し、これらの延設方向に直行してＭＯＳ型の電源容量用トランジスタ２２のポリシリコン１１のゲート電極を設ける。このゲート電極の夫々は第一アルミ（Ｖｃｃ）１３にポリコンタクト１５によって接続される。また、これらゲート電極とで電源容量用トランジスタ２２を形成するように拡散領域１２を設け、この拡散領域１２は第一アルミ（Ｖｓｓ）１４に拡散コンタクト１６によって接続される。
【００２２】
実施の形態４ではゲート電極を電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４の一方の側の直行方向において広く設定することを特徴とする。このように設定することによって、電源配線及びグランド配線をブロック自体の電源配線及びグランド配線と共用することができ、チップサイズを小さくすることが可能となる。
尚、電源容量用トランジスタ２２の構成とその作用は実施の形態１で説明したことと同様であり、ここでの再度の説明は省略する。
【００２３】
実施の形態５．
図５を参照して本発明に係る実施の形態５について説明する。電源配線、グランド配線、それらの配置等は実施の形態１〜４で説明したことと同様である。また、電源容量用トランジスタ２２の構成とその作用は実施の形態１で説明したことと同様であり、ここでの再度の説明は省略する。
【００２４】
実施の形態５のＭＯＳ半導体回路５の特徴は、図５に示すように電源容量用トランジスタ２２のゲート酸化膜２４を内部論理用トランジスタ２１のゲート酸化膜２３よりも厚く構成したものである。この構成により大面積のゲート領域の欠陥密度が十分に低下し、従って単位容量あたりの欠陥密度も低下するため、容量を設けることによる集積回路製品の歩留まりを向上させることが可能となる。
【００２５】
実施の形態６．
図６及び図７を参照して本発明に係る実施の形態６について説明する。この実施の形態の特徴は、例えば電源配線の幹線をシート抵抗の少ない金属配線層で形成し、容量の両極を夫々の金属配線層に接続する構成をとる。幹線を金属配線層で形成することで信号配線のスペースが確保でき、配線効率が向上する。尚、電源容量用トランジスタ２２の構成とその作用は実施の形態１で説明したことと同様であり、ここでの再度の説明は省略する。
【００２６】
実施の形態６−１．
図６（ａ）の平面図、及び（ｂ）の断面図に示すようにＭＯＳ半導体回路６はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されるＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。ポリシリコン１１と第一アルミ（Ｖｃｃ）１３はポリコンタクト１５で接続され、拡散領域１２と第一アルミ（Ｖｓｓ）１４は拡散コンタクト１６で接続されている。
【００２７】
また、図６（ｂ）は同図（ａ）のＡ−Ａ断面図であって、同図（ｂ）に示すように幹線となる電源配線は、幹線アルミ（Ｖｃｃ）（幹線となる電源配線）２５と幹線アルミ（Ｖｓｓ）（幹線となるグランド配線）２６が配線層の最上部に、近接し対向して設けられている状態を示している。同図（ａ）の平面図において幹線アルミ（Ｖｃｃ）２５、幹線アルミ（Ｖｓｓ）２６を破線で示す。幹線アルミ（Ｖｃｃ）２５及び幹線アルミ（Ｖｓｓ）２６の下層部に、第一アルミ（Ｖｃｃ）１３や第一アルミ（Ｖｓｓ）１４の他に例えば第二アルミ（Ｖｃｃ）１７や第二アルミ（Ｖｓｓ）１８が配線され、スルーホール１９を介して上下の配線が接続されている。尚、ポリシリコン１１は短冊状の複数個で示されているが、１枚の板状のものでもよい。
【００２８】
実施の形態６−２．
図７（ａ）の平面図、及び（ｂ）の断面図に示すようにＭＯＳ半導体回路７はポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されるＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。ポリシリコン１１と第一アルミ（Ｖｃｃ）１３はポリコンタクト１５で接続され、拡散領域１２と第一アルミ（Ｖｓｓ）１４は拡散コンタクト１６で接続されている。
【００２９】
また、図７（ｂ）は同図（ａ）のＢ−Ｂ断面図であって、同図（ｂ）に示すように幹線となる電源配線は、幹線アルミ（Ｖｃｃ）２５と幹線アルミ（Ｖｓｓ）２６が配線層の最上部に所定距離、離間し対向して設けられている。図７（ａ）の平面図では幹線アルミ（Ｖｃｃ）２５と幹線アルミ（Ｖｓｓ）２６を破線で示している。また、ポリシリコン１１は一枚の板状で示されているが短冊状に複数個備わるものでもよい。幹線アルミ（Ｖｃｃ）２５及び幹線アルミ（Ｖｓｓ）２６の下層部に第一アルミ（Ｖｃｃ）１３や第一アルミ（Ｖｓｓ）１４の他に例えば第二アルミ（Ｖｃｃ）１７や第二アルミ（Ｖｓｓ）１８が配線され、スルーホール１９を介して上下の配線が接続されている。
【００３０】
実施の形態７．
図８〜図１０を参照して本発明に係る実施の形態７について説明する。
近年、半導体回路において外部の電源電圧より内部電源電圧が低くなっており、図８に示すように外部電源３１から供給される電源電圧をチップ３２上のレギュレータ３３で降圧し、電圧の低い内部電源として生成して電源配線部３４を経由し、内部回路３５に供給する構成を採ることが多くなってきている。この電源配線部３４の構成は実施の形態１〜７で説明したものに相当する。
【００３１】
このレギュレータ３３の位相補償用回路としてレギュレータ出力、即ち、内部の電源配線とその接地電位間に容量―抵抗の直列回路を挿入する場合がある。レギュレータ３３がＭＯＳ回路で構成されている場合では、抵抗値は出力段トランジスタの１／ｇｍ程度が目安となる。その値は一般的に数Ω／□〜数十Ω／□程度であり、負荷が重いほど抵抗値は小さくなる傾向にある。
【００３２】
上述した目的から実施の形態１〜６で説明したＭＯＳ半導体回路１〜７は位相補償用の容量、抵抗、バイパスコンデンサを一緒に作り込むことが可能であり、外部電源の電圧を降下させるレギュレータを備えた半導体回路を構成するためには好適である。従って実施の形態７は上述した位相補償の機能を備えたＭＯＳ半導体回路に関している。尚、ＭＯＳ半導体回路１〜７では抵抗値が小さすぎる場合、電源配線側の第一アルミ（Ｖｃｃ）１３とグランド配線側の第一アルミ（Ｖｓｓ）１４の間隔を、図９に示すように拡大することで対応することが可能である。
【００３３】
図９に示すように本発明に適用される実施の形態７のＭＯＳ半導体回路８は、ポリシリコン１１と拡散領域１２の間に、電源配線である第一アルミ（Ｖｃｃ）１３とグランド配線である第一アルミ（Ｖｓｓ）１４とに接続されるＭＯＳ型の電源容量用トランジスタ２２を形成して、電源配線とグランド配線間に容量を形成している。
【００３４】
第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４はポリシリコン１１の所定の位置、即ち目的とする抵抗値が得られる位置に配置される。ゲート電極、即ちポリシリコン１１の夫々は第一アルミ（Ｖｃｃ）１３にポリコンタクト１５によって接続される。また、これらゲート電極とで電源容量用トランジスタ２２を形成するように拡散領域１２を設け、この拡散領域１２は第一アルミ（Ｖｓｓ）１４に拡散コンタクト１６によって接続される。
【００３５】
図１０（ａ）はＭＯＳ半導体回路８の斜視図であり、ポリシリコン１１のゲート電極にポリシリコン抵抗４１が、拡散領域１２に拡散抵抗４２が、ポリシリコン１１のゲート電極にゲート容量４３が生成され、また、ゲート電極直下のチャネル領域のソース−ドレインの区間にチャネル抵抗４４がゲート容量４３と直列に入る。図１０（ｂ）はＭＯＳ半導体回路８の電源容量用トランジスタ２２の等価回路である。
【００３６】
上述した位相補償用回路はゲート容量４３とチャネル抵抗４４を利用するものであって、それらの定数は例えば第一アルミ（Ｖｃｃ）１３と第一アルミ（Ｖｓｓ）１４の間隔を制御することで好適な位相補償用回路を実現することができる。本発明に係るＭＯＳ半導体回路はその原理的構成から、レギュレータ３３の位相補償用回路が容易に得られるものであり、回路定数の調整も容易に行うことができるものである。
【００３７】
【発明の効果】
以上のように、この発明によれば、電源配線とグランド配線の延設方向に直交してゲート電極を設け、このゲート電極とトランジスタを形成するように拡散領域を設け、ゲート電極と電源配線を第一のコンタクトで接続し、拡散領域とグランド配線を第二のコンタクトで接続するよう構成したので、電源配線とグランド配線間に十分な容量を形成することが可能となり、近年の高集積化、小チップ化に応じて電源配線領域が小さく制限されるチップであっても、動作安定とノイズに対する特性の向上を図ることが可能となる。また、その特性向上のために電源配線及びグランド配線そのものを太くする必要はなく、配線領域の更なる利用を図ることが可能となる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る電源配線とグランド配線について示す図であって、（ａ）はその平面図であり、同図（ｂ）は等価回路である。
【図２】本発明の実施の形態２に係る電源配線とグランド配線について示す図である。
【図３】本発明の実施の形態３に係る電源配線とグランド配線について示す図である。
【図４】本発明の実施の形態４に係る電源配線とグランド配線について示す図である。
【図５】本発明の実施の形態５に係る電源配線とグランド配線について示す図である。
【図６】本発明の実施の形態６に係る第一の例の電源配線とグランド配線について示す図であって、同図（ａ）はその平面図であり、同図（ｂ）は同図（ａ）のＡ−Ａ断面図である。
【図７】本発明の実施の形態６に係る第二の例の電源配線とグランド配線について示す図であって、同図（ａ）はその平面図であり、同図（ｂ）は同図（ａ）のＢ−Ｂ断面図である。
【図８】本発明の実施の形態７に係るブロック図である。
【図９】本発明の実施の形態７に係る電源配線とグランド配線について示す図である。
【図１０】本発明の実施の形態７に係る位相補償回路について示す図であって、同図（ａ）は斜視図であり、同図（ｂ）は等価回路である。
【符号の説明】
１，２，３，４，５，６，７，８ ＭＯＳ半導体回路（ＭＯＳ半導体装置）、１１ ポリシリコン、１２ 拡散領域、１３，１３ａ，１３ｂ 第一アルミ（Ｖｃｃ）（電源配線）、１４，１４ａ，１４ｂ 第一アルミ（Ｖｓｓ）（グランド配線）、１５，１５ａ，１５ｂ、ポリコンタクト（第一のコンタクト）、１６，１６ａ，１６ｂ 拡散コンタクト（第二のコンタクト）、１７ 第二アルミ（Ｖｃｃ）、１８ 第二アルミ（Ｖｓｓ）、１９ スルーホール、２１ 内部論理用トランジスタ、２２ 電源容量用トランジスタ（ＯＮトランジスタ）、２３，２４ ゲート酸化膜、２５ 幹線アルミ（Ｖｃｃ）（幹線となる電源配線）、２６幹線アルミ（Ｖｓｓ）（幹線となるグランド配線）、３１ 外部電源、３２ チップ、３３ レギュレータ、３４ 電源配線部、３５ 内部回路、４１ ポリシリコン抵抗、４２ 拡散抵抗、４３ ゲート容量、４４ チャネル抵抗。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a MOS semiconductor device using a metal multilayer wiring.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in a MOS semiconductor integrated circuit, a capacitance has been formed between a power supply wiring and a ground wiring in order to stabilize the operation of the semiconductor and reduce the influence of noise with respect to a sharp change in power supply fluctuation. As means for forming the capacitance, a MOS transistor is formed immediately below the power supply wiring and the ground wiring, and the gate electrode of the MOS transistor is connected to the power supply wiring, while the source electrode and the drain electrode are connected to the ground wiring, The MOS transistor is always turned on, and the capacitance between the gate of the MOS transistor and the channel region immediately below the gate is inserted as the capacitance between the power supply wiring and the ground wiring. However, when the chip size of the integrated circuit is small, there is a problem that a sufficient capacitance cannot be formed between the power supply wiring and the ground wiring.
[0003]
In the present application, the “power supply wiring” refers to a wiring related to a power supply voltage applied to an integrated circuit, and the “ground wiring” refers to a wiring related to a “zero” potential side.
[0004]
As a countermeasure against these problems, for example, there is one described in Patent Document 1 or Patent Document 2 below. These documents indicate that a capacitor is provided between a power supply wiring and a ground wiring in order to reduce the influence of noise. However, in the technology disclosed herein, a capacitance is provided only immediately below the wiring or only in a region inside the wiring, so that sufficient capacitance cannot be obtained, and the effect of reducing noise is limited.
[0005]
[Patent Document 1]
JP 2001-102531 A [Patent Document 2]
JP-A-7-86513
[Problems to be solved by the invention]
As described above, in the conventional MOS semiconductor device, the capacitance is configured immediately below the power supply wiring and the ground wiring. Therefore, a sufficient capacity is required for a chip having a small power supply wiring area in accordance with recent high integration and miniaturization of a chip. Cannot be ensured, and cannot sufficiently contribute to the stability of operation of the semiconductor and the improvement of the characteristics with respect to noise. SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a MOS semiconductor device which has been made in order to solve the above-mentioned problems, and which aims at improving the operation stability of a semiconductor circuit and improving the characteristics against noise.
[0007]
[Means for Solving the Problems]
In order to solve the above problem, a MOS semiconductor device according to the present invention has a power supply wiring and a ground wiring arranged in parallel in a wiring area of a MOS semiconductor, and is orthogonal to a direction in which the power supply wiring and the ground wiring extend. A gate electrode is provided and a diffusion region for forming a transistor using the gate electrode is provided, and the gate electrode and the power supply line are connected by a first contact, and the diffusion region and the ground line are connected by a second contact. It is provided with a configuration for connection by.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, an embodiment of a MOS semiconductor device according to the present invention will be described with reference to the drawings. In the conventional MOS semiconductor device manufacturing process, the sheet resistance of the diffusion wiring and the sheet resistance of the gate wiring are both several tens of Ω / □, but in recent manufacturing processes, both are several Ω / □ due to the technique of attaching a metal to the wiring surface. It is becoming possible to reduce the voltage to about 10Ω / □. The present invention has been made in accordance with such an improvement in the manufacturing process, and relates to an electrode arrangement, a shape, and the like for providing a large capacitance between a power supply wiring and a ground wiring of a MOS semiconductor device.
[0009]
Embodiment 1 FIG.
Embodiment 1 according to the present invention will be described with reference to FIG. The MOS semiconductor circuit 1 has a MOS-type power supply capacitor connected between a first aluminum (Vcc) 13 as a power supply line and a first aluminum (Vss) 14 as a ground line between the polysilicon 11 and the diffusion region 12. A transistor (ON transistor) 22 is formed, and a capacitor is inserted between the power supply wiring and the ground wiring.
[0010]
As shown in FIG. 1A, the first aluminum (Vcc) 13 and the first aluminum (Vss) 14 are arranged close to and parallel to each other, and are orthogonal to the extending direction thereof, and are MOS-type power supply capacity transistors 22. A plurality of gate electrodes of polysilicon 11 are provided in a strip shape. Each of the gate electrodes is connected to a first aluminum (Vcc) 13 by a poly contact (first contact) 15. Further, a diffusion region 12 is provided for forming the gate electrode and the transistor 22 for power supply capacitance. The diffusion region 12 is connected to the first aluminum (Vss) 14 by a diffusion contact (second contact) 16.
[0011]
As shown in FIG. 1B, the gate electrode 22a of the power supply capacitance transistor 22 is connected to the first aluminum (Vcc) 13 by the poly contact 15, and the source electrode 22b and the drain electrode 22c are both connected by the diffusion contact 16 to the first aluminum (Vcc). (Vss) 14. As a result, the power supply capacitance transistor 22 is always conductive, and a gate capacitance 43 is formed between the gate electrode 22a, the source electrode 22b, and the drain electrode 22c. Therefore, the gate capacitance 43 is inserted between the first aluminum (Vcc) 13 and the first aluminum (Vss) 14 as a power supply capacitance.
[0012]
According to the first embodiment, as described above, the MOS transistor as the power supply capacitance transistor 22 is provided not only immediately below the power supply wiring and the ground wiring but also on both sides thereof, so that the wiring area is limited. It is possible to form a large capacitance without the need. Further, since the diffusion wiring region is provided, the deterioration of the high-frequency characteristics due to the channel ON resistance being inserted in series with the capacitance, that is, the reduction of the effect due to the capacitance distant from the power supply wiring and the ground wiring is reduced by the ON resistance of the channel. This can be alleviated by lower diffusion wiring. In particular, when a process of lowering the diffusion wiring resistance such as CoSi is used for the diffusion wiring, a remarkable effect is expected. In addition, since the power supply wiring and the ground wiring themselves are not made thicker as a countermeasure, it is possible to further use the wiring area. The gate electrode of the polysilicon 11 is not limited to a strip.
[0013]
Embodiment 2 FIG.
Embodiment 2 according to the present invention will be described with reference to FIG. The MOS semiconductor circuit 2 has a first aluminum (Vcc) 13a and a first aluminum (Vcc) 13b serving as a power supply wiring and a first aluminum (Vss) 14a and a first aluminum (Vss) 14a serving as a ground wiring between the polysilicon 11 and the diffusion region 12. A MOS power supply capacity transistor 22 connected to the aluminum (Vss) 14b is formed to form a capacitance between the power supply wiring and the ground wiring.
[0014]
The first aluminum (Vcc) 13a and the first aluminum (Vss) 14a are arranged in parallel at a predetermined distance from each other, and are perpendicular to the extending direction of the first aluminum (Vcc) 13a and the gate electrode of the polysilicon 11 of the MOS type power supply transistor 22. Are provided in a strip shape. Each of the gate electrodes is connected to first aluminum (Vcc) 13a, 13b, which is a power supply wiring, by poly contacts 15a, 15b. Further, a diffusion region 12 is provided so as to form a power capacity transistor 22 with these gate electrodes, and this diffusion region 12 is connected to first aluminum (Vss) 14a, 14b as a ground electrode by diffusion contacts 16a, 16b. You. The first aluminum (Vcc) 13a and the first aluminum (Vcc) 13b, and the first aluminum (Vss) 14a and the first aluminum (Vss) 14b are appropriately connected by metal wiring (not shown).
[0015]
As described above, in the second embodiment, two pairs of the power supply wiring and the ground wiring are provided, and the pairs are set to be separated by a predetermined distance, and the power supply wirings and the ground wirings are ladder-shaped at predetermined intervals, for example. It is characterized by being connected by metal wiring.
Note that the configuration and operation of the power supply capacitance transistor 22 are the same as those described in the first embodiment, and description thereof will not be repeated here.
[0016]
According to the second embodiment, it is possible to reduce the distance between the power wiring and the ground wiring of the MOS transistor and the part farthest from the power wiring and the ground wiring. It is possible to alleviate the deterioration of the characteristics, that is, the reduction in the effect of the capacitance located at a portion away from the power supply wiring and the ground wiring due to the resistance component.
[0017]
Embodiment 3 FIG.
Third Embodiment A third embodiment according to the present invention will be described with reference to FIG. The MOS semiconductor circuit 3 has a MOS-type power supply capacitor connected between a first aluminum (Vcc) 13 as a power supply line and a first aluminum (Vss) 14 as a ground line between the polysilicon 11 and the diffusion region 12. The transistor 22 is formed to form a capacitance between the power supply wiring and the ground wiring.
[0018]
The first aluminum (Vcc) 13 and the first aluminum (Vss) 14 are arranged close to and parallel to each other, and a gate electrode of the polysilicon 11 of the MOS power supply transistor 22 is provided in a direction perpendicular to the extending direction. . This gate electrode is connected to a first aluminum (Vcc) 13 by a poly contact 15. Further, a diffusion region 12 is provided so as to form a power capacity transistor 22 with the gate electrode, and the diffusion region 12 is connected to a first aluminum (Vss) 14 by a diffusion contact 16.
[0019]
Here, the diffusion region 12 is widely set in a wiring portion of the first aluminum (Vcc) 13 which is a power supply wiring and the first aluminum (Vss) 14 which is a ground wiring. As a result, even when the sheet resistance of the diffusion region is relatively higher than the sheet resistance of the gate electrode, the high-frequency characteristics deteriorate due to the channel ON resistance being inserted in series with the capacitor, that is, the power supply wiring due to the resistance component. In addition, it is possible to alleviate the reduction in the effect of the capacitance located at a portion distant from the ground wiring.
Note that the configuration and operation of the power supply capacitance transistor 22 are the same as those described in the first embodiment, and description thereof will not be repeated here.
[0020]
Embodiment 4 FIG.
Fourth Embodiment A fourth embodiment according to the present invention will be described with reference to FIG. The MOS semiconductor circuit 4 has a MOS type power supply capacitor connected between the polysilicon 11 and the diffusion region 12 and connected to the first aluminum (Vcc) 13 serving as a power supply wiring and the first aluminum (Vss) 14 serving as a ground wiring. The transistor 22 is formed to form a capacitance between the power supply wiring and the ground wiring.
[0021]
The first aluminum (Vcc) 13 and the first aluminum (Vss) 14 are arranged close to and parallel to each other, and a gate electrode of the polysilicon 11 of the MOS power supply transistor 22 is provided in a direction perpendicular to the extending direction. . Each of the gate electrodes is connected to a first aluminum (Vcc) 13 by a poly contact 15. Further, a diffusion region 12 is provided so as to form a power capacity transistor 22 with these gate electrodes, and the diffusion region 12 is connected to a first aluminum (Vss) 14 by a diffusion contact 16.
[0022]
The fourth embodiment is characterized in that the gate electrode is set wider in the direction perpendicular to one side of the first aluminum (Vcc) 13 as the power supply wiring and the first aluminum (Vss) 14 as the ground wiring. With such a setting, the power supply wiring and the ground wiring can be shared with the power supply wiring and the ground wiring of the block itself, and the chip size can be reduced.
Note that the configuration and operation of the power supply capacitance transistor 22 are the same as those described in the first embodiment, and description thereof will not be repeated here.
[0023]
Embodiment 5 FIG.
A fifth embodiment according to the present invention will be described with reference to FIG. The power supply wiring, the ground wiring, their arrangement, and the like are the same as those described in the first to fourth embodiments. The configuration and operation of the power supply capacitance transistor 22 are the same as those described in the first embodiment, and a description thereof will not be repeated.
[0024]
The feature of the MOS semiconductor circuit 5 of the fifth embodiment is that the gate oxide film 24 of the power supply capacity transistor 22 is thicker than the gate oxide film 23 of the internal logic transistor 21 as shown in FIG. With this configuration, the defect density of a large-area gate region is sufficiently reduced, and hence the defect density per unit capacitance is also reduced. Therefore, it is possible to improve the yield of integrated circuit products by providing the capacitance.
[0025]
Embodiment 6 FIG.
Sixth Embodiment A sixth embodiment according to the present invention will be described with reference to FIGS. The feature of this embodiment is that, for example, the main line of the power supply wiring is formed of a metal wiring layer having a small sheet resistance, and both electrodes of the capacitance are connected to the respective metal wiring layers. By forming the trunk line with a metal wiring layer, a space for signal wiring can be secured, and wiring efficiency is improved. Note that the configuration and operation of the power supply capacitance transistor 22 are the same as those described in the first embodiment, and description thereof will not be repeated here.
[0026]
Embodiment 6-1.
As shown in the plan view of FIG. 6A and the sectional view of FIG. 6B, the MOS semiconductor circuit 6 has a first aluminum (Vcc) 13 as a power supply wiring and a ground wiring between the polysilicon 11 and the diffusion region 12. And a MOS type power supply capacity transistor 22 connected to the first aluminum (Vss) 14 to form a capacitance between the power supply wiring and the ground wiring. The polysilicon 11 and the first aluminum (Vcc) 13 are connected by a poly contact 15, and the diffusion region 12 and the first aluminum (Vss) 14 are connected by a diffusion contact 16.
[0027]
FIG. 6B is a cross-sectional view taken along line AA of FIG. 6A. As shown in FIG. 6B, the main power supply wiring is a main aluminum (Vcc) (the main power supply wiring). ) 25 and a main line aluminum (Vss) (ground line serving as a main line) 26 are provided close to and opposed to the uppermost portion of the wiring layer. In the plan view of FIG. 3A, the main aluminum (Vcc) 25 and the main aluminum (Vss) 26 are indicated by broken lines. Under the main aluminum (Vcc) 25 and the main aluminum (Vss) 26, for example, in addition to the first aluminum (Vcc) 13 and the first aluminum (Vss) 14, for example, a second aluminum (Vcc) 17 and a second aluminum (Vss) ) 18 are connected, and upper and lower wirings are connected via through holes 19. Although the polysilicon 11 is shown as a plurality of strips, it may be a single plate.
[0028]
Embodiment 6-2.
As shown in the plan view of FIG. 7A and the cross-sectional view of FIG. 7B, the MOS semiconductor circuit 7 has a first aluminum (Vcc) 13 as a power supply wiring and a ground wiring between the polysilicon 11 and the diffusion region 12. And a MOS type power supply capacity transistor 22 connected to the first aluminum (Vss) 14 to form a capacitance between the power supply wiring and the ground wiring. The polysilicon 11 and the first aluminum (Vcc) 13 are connected by a poly contact 15, and the diffusion region 12 and the first aluminum (Vss) 14 are connected by a diffusion contact 16.
[0029]
FIG. 7B is a cross-sectional view taken along the line BB of FIG. 7A. As shown in FIG. 7B, the main power supply wiring includes main aluminum (Vcc) 25 and main aluminum (Vss). ) 26 are provided on the uppermost portion of the wiring layer so as to face each other at a predetermined distance. In the plan view of FIG. 7A, the main aluminum (Vcc) 25 and the main aluminum (Vss) 26 are indicated by broken lines. Although the polysilicon 11 is shown as a single plate, a plurality of polysilicons may be provided in a strip shape. In addition to the first aluminum (Vcc) 13 and the first aluminum (Vss) 14, for example, the second aluminum (Vcc) 17 and the second aluminum (Vss) are provided below the main aluminum (Vcc) 25 and the main aluminum (Vss) 26. Reference numeral 18 is wired, and upper and lower wirings are connected through a through hole 19.
[0030]
Embodiment 7 FIG.
Embodiment 7 according to the present invention will be described with reference to FIGS.
In recent years, in a semiconductor circuit, the internal power supply voltage is lower than the external power supply voltage. As shown in FIG. 8, the power supply voltage supplied from the external power supply 31 is reduced by the regulator 33 on the chip 32, and the internal power supply voltage is low. , And supplying the same to the internal circuit 35 via the power supply wiring unit 34 are becoming increasingly common. The configuration of the power supply wiring section 34 corresponds to that described in the first to seventh embodiments.
[0031]
As a phase compensating circuit of the regulator 33, a regulator-output, that is, a series circuit of a capacitor and a resistor may be inserted between an internal power supply line and its ground potential. When the regulator 33 is configured by a MOS circuit, the resistance value is approximately 1 / gm of the output stage transistor. The value is generally about several Ω / □ to several tens Ω / □, and the resistance value tends to decrease as the load increases.
[0032]
The MOS semiconductor circuits 1 to 7 described in the first to sixth embodiments for the above-described purpose can incorporate a capacitance, a resistor and a bypass capacitor for phase compensation together, and provide a regulator for lowering the voltage of an external power supply. It is suitable for forming a semiconductor circuit provided. Therefore, the seventh embodiment relates to a MOS semiconductor circuit having the above-described phase compensation function. When the resistance value of the MOS semiconductor circuits 1 to 7 is too small, the interval between the first aluminum (Vcc) 13 on the power supply wiring side and the first aluminum (Vss) 14 on the ground wiring side is enlarged as shown in FIG. It is possible to respond by doing.
[0033]
As shown in FIG. 9, a MOS semiconductor circuit 8 according to a seventh embodiment applied to the present invention includes a first aluminum (Vcc) 13 serving as a power supply line and a ground line between a polysilicon 11 and a diffusion region 12. A MOS-type power supply capacity transistor 22 connected to the first aluminum (Vss) 14 is formed to form a capacitance between a power supply wiring and a ground wiring.
[0034]
The first aluminum (Vcc) 13 and the first aluminum (Vss) 14 are arranged at predetermined positions of the polysilicon 11, that is, at positions where a desired resistance value is obtained. Each of the gate electrodes, that is, the polysilicon 11 is connected to the first aluminum (Vcc) 13 by the poly contact 15. Further, a diffusion region 12 is provided so as to form a power capacity transistor 22 with these gate electrodes, and the diffusion region 12 is connected to a first aluminum (Vss) 14 by a diffusion contact 16.
[0035]
FIG. 10A is a perspective view of the MOS semiconductor circuit 8, in which a polysilicon resistor 41 is formed in the gate electrode of the polysilicon 11, a diffusion resistor 42 is formed in the diffusion region 12, and a gate capacitance 43 is formed in the gate electrode of the polysilicon 11. In addition, a channel resistor 44 enters in series with the gate capacitor 43 in the source-drain section of the channel region immediately below the gate electrode. FIG. 10B is an equivalent circuit of the power supply capacity transistor 22 of the MOS semiconductor circuit 8.
[0036]
The above-described phase compensation circuit uses the gate capacitance 43 and the channel resistance 44, and their constants are preferably controlled by controlling the distance between the first aluminum (Vcc) 13 and the first aluminum (Vss) 14, for example. It is possible to realize a simple phase compensation circuit. In the MOS semiconductor circuit according to the present invention, a circuit for phase compensation of the regulator 33 can be easily obtained from its fundamental configuration, and adjustment of circuit constants can be easily performed.
[0037]
【The invention's effect】
As described above, according to the present invention, the gate electrode is provided orthogonal to the direction in which the power supply wiring and the ground wiring extend, and the diffusion region is provided so as to form the gate electrode and the transistor. Since the connection is made by the first contact and the diffusion region and the ground wiring are connected by the second contact, it is possible to form a sufficient capacitance between the power supply wiring and the ground wiring. Even for a chip in which the power supply wiring area is limited to a small size as the chip size is reduced, it is possible to achieve stable operation and improved characteristics with respect to noise. In addition, it is not necessary to make the power supply wiring and the ground wiring themselves thicker in order to improve the characteristics, and there is an effect that the wiring area can be further used.
[Brief description of the drawings]
FIGS. 1A and 1B are diagrams showing a power supply wiring and a ground wiring according to a first embodiment of the present invention, wherein FIG. 1A is a plan view and FIG. 1B is an equivalent circuit.
FIG. 2 is a diagram showing a power supply wiring and a ground wiring according to a second embodiment of the present invention.
FIG. 3 is a diagram showing a power supply wiring and a ground wiring according to a third embodiment of the present invention.
FIG. 4 is a diagram showing a power supply wiring and a ground wiring according to a fourth embodiment of the present invention.
FIG. 5 is a diagram showing a power supply wiring and a ground wiring according to a fifth embodiment of the present invention.
FIGS. 6A and 6B are diagrams showing a power supply wiring and a ground wiring of a first example according to the sixth embodiment of the present invention, wherein FIG. 6A is a plan view thereof and FIG. It is an AA sectional view of (a).
FIGS. 7A and 7B are diagrams showing a power supply wiring and a ground wiring of a second example according to the sixth embodiment of the present invention, wherein FIG. 7A is a plan view thereof and FIG. It is a BB sectional view of (a).
FIG. 8 is a block diagram according to Embodiment 7 of the present invention.
FIG. 9 is a diagram showing a power supply wiring and a ground wiring according to a seventh embodiment of the present invention.
FIGS. 10A and 10B are diagrams showing a phase compensation circuit according to a seventh embodiment of the present invention, wherein FIG. 10A is a perspective view and FIG. 10B is an equivalent circuit.
[Explanation of symbols]
1, 2, 3, 4, 5, 6, 7, 8 MOS semiconductor circuit (MOS semiconductor device), 11 polysilicon, 12 diffusion region, 13, 13a, 13b First aluminum (Vcc) (power supply wiring), 14, 14a, 14b First aluminum (Vss) (ground wiring), 15, 15a, 15b, poly contact (first contact), 16, 16a, 16b Diffusion contact (second contact), 17 second aluminum (Vcc) , 18 second aluminum (Vss), 19 through hole, 21 internal logic transistor, 22 power supply capacity transistor (ON transistor), 23, 24 gate oxide film, 25 main aluminum (Vcc) (main power supply wiring), 26 main line aluminum (Vss) (ground line serving as main line), 31 external power supply, 32 chips, 33 regulator, 34 power supply wiring section 35 internal circuit, 41 a polysilicon resistor, 42 diffused resistor, 43 a gate capacitance, 44 channel resistance.
