JP2004295819A - Data buffer device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a data buffer device capable of preventing spike from occurring in a signal for notifying the outside of the permission/inhibition of writing and reading in using an asynchronous clock signal to write and read data. <P>SOLUTION: The permission/inhibition of writing and reading is determined in accordance with the states of flag signals F1, F2, UF1 and UF2. When input data DI is synchronized with a clock signal CK1 to be written in a flip flop 107, the value of the flag signal F1 is reversed. When the signal UF1 obtained by synchronizing the signal F1 with a clock signal CK2 is reversed in accordance with this, a read enabling signal RO is changed to a high level. Also, when stored data DO is synchronized with the clock signal CK2 to be read, the value of the flag signal F2 is reversed. When the signal UF1 obtained by synchronizing the signal F2 with the clock signal CK1 in accordance with this, a write enabling signal WO is changed to a high level. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、互いに独立したクロック信号を用いてデータの書き込みおよび読み出しを行うことができるデータバッファ装置に関し、たとえば、非同期のＦＩＦＯ型データバッファ装置や、非同期のＦＩＬＯ型データバッファ装置に関するものである。
【０００２】
【従来の技術】
一般に、ＦＩＦＯ型のデータバッファ装置（以降、ＦＩＦＯと表記する）は、内部の状態を外部回路に知らせるための２つのフラグ信号を出力する。１つはフル・フラグ（ｆｕｌｌ ｆｌａｇ）と呼ばれ、書き込みデータによって記憶領域が満杯になっている状態（以降、フル状態と表記する）を示す。他の１つはエンプティ・フラグ（ｅｍｐｔｙ ｆｌａｇ）と呼ばれ、記憶領域に未読の書き込みデータが存在しない状態（以降、エンプティ状態と表記する）を示す。
【０００３】
フル・フラグが有効な場合、データの上書きを防止するため、ＦＩＦＯに対するデータの書き込みは許可されず、フル・フラグが無効の場合に書き込みは許可される。また、エンプティ・フラグが有効の場合、読み出すべきデータが記憶領域に存在しないため、ＦＩＦＯからのデータの読み出しは許可されず、エンプティ・フラグが無効の場合に読み出しは許可される。
このように、外部回路からＦＩＦＯを見た場合、ＦＩＦＯが生成するフル／エンプティ・フラグはその状態を知るための唯一の情報であることから、ＦＩＦＯの正常な動作においてフル／エンプティ・フラグの働きは重要である。
【０００４】
通常、ＦＩＦＯの先入れ先だし動作は、データの書き込みアドレスを指す書き込みポインタＷＰ（ｗｒｉｔｅ ｐｏｉｎｔｅｒ）と、データの読み出しアドレスを指す読み出しポインタＲＰ（ｒｅａｄ ｐｏｉｎｔｅｒ）とを用いて制御される。上述のフル／エンプティ・フラグは、この書き込みポインタＷＰと読み出しポインタＲＰとを用いて生成される。
【０００５】
書き込みと読み出しが共通のクロック信号に同期して行われる同期ＦＩＦＯの場合、書き込みポインタＷＰおよび読み出しポインタＲＰは共通のクロック信号に同期して更新されるため、フル／エンプティ・フラグもこの共通のクロック信号に同期して生成される。
【０００６】
これに対し、互いに独立したクロック信号を用いてデータの書き込みおよび読み出しを行うことができる非同期ＦＩＦＯの場合、書き込みポインタＷＰおよび読み出しポインタＲＰは異なるクロック信号に同期して更新される。すなわち、書き込みポインタＷＰおよび読み出しポインタＲＰはそれぞれ任意のタイミングで独立に更新される。このため、これらのフラグに応じて生成されるフル／エンプティ・フラグには、時間幅の狭いパルス（スパイク）が含まれる可能性がある。外部回路は、フル／エンプティ・フラグの状態を見ながらＦＩＦＯとデータの受渡しを行うので、これらのフラグにスパイクが含まれると、データの授受に誤動作を生じる可能性がある。
【０００７】
たとえば、残り１ワードのデータでＦＩＦＯがフル状態になる場合において読み出しと書き込みが同時に実行されると、フル・フラグにスパイクが乗る可能性がある。また、有効データが１ワードだけ存在する場合において読み出しと書き込みが同時に実行されると、エンプティ・フラグにスパイクが乗る可能性がある。
【０００８】
このような非同期ＦＩＦＯにおけるフル／エンプティ・フラグのスパイクを防止する手法として、特許文献１に記載された従来技術が存在する。
特許文献１に記載された非同期ＦＩＦＯでは、ＦＩＦＯ内の有効データの有無がトークン信号によって表されており、フル／エンプティ・フラグはこのトークン信号を用いて生成される。
【０００９】
【特許文献１】
特許第３０１３８００号
【００１０】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載された非同期ＦＩＦＯでは、トークン信号を伝播するための回路として、ＦＩＦＯの記憶容量（図１の例では４ワード）に相当する段数のユニット（１−１９〜１−２２）を設ける必要がある。特許文献１の図２に示すように、このユニット内を伝播するトークン信号は複数のゲート回路を通過するため、ＦＩＦＯの記憶容量に比例してユニット数が増えると、トークン信号の伝播遅延が増大する。
【００１１】
すなわち、特許文献１に記載された手法では、エンプティ状態でデータが書き込まれてから読み出し可能になるまでの遅延時間や、フル状態でデータが読み出されてから書き込み可能になるまでの遅延時間が、ＦＩＦＯの記憶容量に比例して長くなってしまう不利益が生じる。特に記憶容量の大きなＦＩＦＯでは、レイテンシの面において性能の劣化が著しくなる。
【００１２】
本発明はかかる事情に鑑みてなされたものであり、その目的は、互いに独立したクロック信号を用いてデータの書き込みおよび読み出しを行う場合において、書き込み許可信号および読み出し許可信号にスパイクが発生することを防止でき、また、書き込み許可信号および読み出し許可信号の生成に要する遅延時間が記憶容量の増加にともなって長くなることを防止できるデータバッファ装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、本発明のデータバッファ装置は、入力されるデータを第１のクロック信号に同期して記憶する記憶手段と、第１のフラグ信号を保持する第１のフラグ信号保持手段と、第２のフラグ信号を保持する第２のフラグ信号保持手段と、記憶手段において上記データ書き込みが行われる場合、第１のフラグ信号保持手段に保持される第１のフラグ信号を変更する第１の信号変更手段と、第１のフラグ信号保持手段に保持される第１のフラグ信号を、第２のクロック信号に同期化した第１の同期化フラグ信号に変換する第１の同期化手段と、第１の同期化フラグ信号の変更を検出した場合、読み出し許可信号を出力し、この読み出し許可信号の出力中に第２のクロック信号に同期して記憶手段からデータが読み出される場合、読み出し許可信号の出力を停止する読み出し許可信号出力手段と、記憶手段において上記データ読み出しが行われる場合、第２のフラグ信号保持手段に保持される第２のフラグ信号を変更する第２の信号変更手段と、第２のフラグ信号保持手段に保持される第２のフラグ信号を、第１のクロック信号に同期化した第２の同期化フラグ信号に変換する第２の同期化手段と、第２の同期化フラグ信号の変更を検出した場合、書き込み許可信号を出力し、記憶手段において上記データ書き込みが行われる場合、書き込み許可信号の出力を停止する書き込み許可信号出力手段とを有する。記憶手段は、書き込み許可信号出力手段から書き込み許可信号が出力される場合に、上記データ書き込みを行う。
【００１４】
本発明のデータバッファ装置によれば、書き込み許可信号が記憶手段に入力されると、第１のクロック信号に同期して、入力データが記憶手段に記憶される。記憶手段において上記データ書き込みが行われると、第１の信号変更手段において、第１のフラグ信号保持手段に保持される第１のフラグ信号が変更される。変更された第１のフラグ信号は、第１の同期化手段において、第２のクロック信号に同期化した第１の同期化フラグ信号に変換される。第１の同期化フラグ信号の変更が読み出し許可信号出力手段において検出されると、読み出し許可信号出力手段から読み出し許可信号が出力される。読み出し許可信号の出力中に、第２のクロック信号に同期して記憶手段からデータが読み出されると、読み出し許可信号出力手段からの読み出し許可信号の出力が停止される。
記憶手段において上記データ読み出しが行われると、第２の信号変更手段において、第２のフラグ信号保持手段に保持される第２のフラグ信号が変更される。変更された第２のフラグ信号は、第２の同期化手段において、第１のクロック信号に同期化した第２の同期化フラグ信号に変換される。第２の同期化フラグ信号の変更が書き込み許可信号出力手段において検出されると、書き込み許可信号出力手段から書き込み許可信号が出力される。記憶手段において上記データ書き込みが行われると、書き込み許可手段からの書き込み許可信号の出力は停止される。
【００１５】
また、第１の観点のデータバッファ装置において、第１の信号変更手段および上記第２の信号変更手段は、変更対象のフラグ信号を、異なる２種類の信号の一方から他方へ変更しても良い。この場合、読み出し許可信号出力手段は、第２のフラグ信号保持手段に保持される第２のフラグ信号と、第１の同期化手段から出力される第１の同期化フラグ信号とを比較する第１の比較手段を含み、書き込み許可信号出力手段は、第１のフラグ信号保持手段に保持される第１のフラグ信号と、第２の同期化手段から出力される第２の同期化フラグ信号とを比較する第２の比較手段を含む。
【００１６】
【発明の実施の形態】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るデータバッファ装置の構成の一例を示すブロック図である。
図１に示すデータバッファ装置は、バッファユニット１−０〜１−７と、書き込み指示部２と、読み出し指示部３と、デコード部４および５と、選択部６〜８と、ＡＮＤ回路９および１０とを有する。
バッファユニット１−０〜１−７は、本発明のバッファユニットの一実施形態である。
書き込み指示部２は、本発明の書き込み指示手段の一実施形態である。
読み出し指示部３は、本発明の読み出し指示手段の一実施形態である。
選択部６は、本発明の第１の選択手段の一実施形態である。
選択部７は、本発明の第２の選択手段の一実施形態である。
選択部８は、本発明の第３の選択手段の一実施形態である。
【００１７】
（バッファユニット１−ｎ）
バッファユニット１−ｎ（ｎは０から７までの整数を示す）は、入力データＤＩを記憶するための記憶部を有しており、この記憶部に未読のデータが記憶されていない場合、クロック信号ＣＫ１に同期して、データの書き込みが可能であることを示すハイレベルの書き込み許可信号ＷＯ［ｎ］を出力する。ハイレベルの書き込み許可信号ＷＯ［ｎ］を出力している期間において、入力される書き込み要求信号ＷＩおよび書き込みイネーブル信号ＷＥ［ｎ］が共にハイレベルの場合、バッファユニット１−ｎは、クロック信号ＣＫ１に同期して入力データＤＩを記憶部に書き込む。また、このデータ書き込み時において、書き込み許可信号ＷＯ［ｎ］をローレベルに変化させる。
【００１８】
一方、記憶部に未読のデータが書き込まれている場合、バッファユニット１−ｎは、クロック信号ＣＫ２に同期して、データの読み出しが可能であることを示すハイレベルの読み出し許可信号ＲＯ［ｎ］を出力する。ハイレベルの読み出し許可信号ＲＯ［ｎ］を出力している期間において、入力される読み出し要求信号ＲＩおよび読み出しイネーブル信号ＲＥ［ｎ］が共にハイレベルの場合、クロック信号ＣＫ２に同期して、記憶部に記憶されたデータの読み出しが行われる。このデータ読み出し時において、バッファユニット１−ｎは、読み出し許可信号ＲＯ［ｎ］をローレベルに変化させる。
【００１９】
図２は、バッファユニット１−ｎの構成の一例を示す回路図である。
図２に示すバッファユニット１−ｎは、フリップフロップ１０１〜１０７と、ＡＮＤ回路１１０〜１１３と、インバータ１２０および１２１と、排他的ＮＯＲ回路１３０と、排他的ＯＲ回路１３１とを有する。
フリップフロップ１０１は、本発明の第１のフラグ信号保持手段の一実施形態である。
フリップフロップ１０４は、本発明の第２のフラグ信号保持手段の一実施形態である。
ＡＮＤ回路１１０、１１１およびインバータ１２０を含むユニットは、本発明の第１の信号変更手段の一実施形態である。
フリップフロップ１０２および１０３は、本発明の第１の同期化手段の一実施形態である。
排他的ＯＲ回路１３１は、本発明の読み出し許可信号出力手段の一実施形態であるとともに、本発明の第１の比較手段の一実施形態である。
ＡＮＤ回路１１２、１１３およびインバータ１２１を含むユニットは、本発明の第２の信号変更手段の一実施形態である。
フリップフロップ１０５および１０６は、本発明の第２の同期化手段の一実施形態である。
排他的ＮＯＲ回路１３０は、本発明の書き込み許可信号出力手段の一実施形態であるとともに、本発明の第２の比較手段の一実施形態である。
【００２０】
ＡＮＤ回路１１０は、書き込み許可信号ＷＯ［ｎ］、書き込みイネーブル信号ＷＥ［ｎ］および書き込み要求信号ＷＩを入力し、この３つの入力信号の論理積を演算する。
ＡＮＤ回路１１１は、ＡＮＤ回路１１０の演算結果とクロック信号ＣＫ１とを入力し、この２つの入力信号の論理積を演算する。
【００２１】
フリップフロップ１０１は、自らの保持するフラグ信号Ｆ１がインバータ１２０において論理反転された信号を入力する。そして、この入力信号を、ＡＮＤ回路１１１を介して入力されるクロック信号ＣＫ１に同期して保持し、フラグ信号Ｆ１として出力する。
【００２２】
フリップフロップ１０２は、フリップフロップ１０１から出力されるフラグ信号Ｆ１を、クロック信号ＣＫ２に同期して保持する。
フリップフロップ１０３は、フリップフロップ１０２に保持された信号を、クロック信号ＣＫ２に同期して保持し、同期化フラグ信号ＵＦ１として出力する。
【００２３】
ＡＮＤ回路１１２は、読み出し許可信号ＲＯ［ｎ］、読み出しイネーブル信号ＲＥ［ｎ］および読み出し要求信号ＲＩを入力し、この３つの入力信号の論理積を演算する。
ＡＮＤ回路１１３は、ＡＮＤ回路１１２の演算結果とクロック信号ＣＫ２とを入力し、この２つの入力信号の論理積を演算する。
【００２４】
フリップフロップ１０４は、自らの保持するフラグ信号Ｆ２がインバータ１２１において論理反転された信号を入力する。そして、この入力信号を、ＡＮＤ回路１１３を介して入力されるクロック信号ＣＫ２に同期して保持し、フラグ信号Ｆ２として出力する。
【００２５】
フリップフロップ１０５は、フリップフロップ１０４から出力されるフラグ信号Ｆ２を、クロック信号ＣＫ１に同期して保持する。
フリップフロップ１０６は、フリップフロップ１０５に保持された信号を、クロック信号ＣＫ１に同期して保持し、同期化フラグ信号ＵＦ２として出力する。
【００２６】
排他的ＮＯＲ回路１３０は、フラグ信号Ｆ１と同期化フラグ信号ＵＦ２との排他的反転論理和を演算し、その演算結果を書き込み許可信号ＷＯ［ｎ］として出力する。
排他的ＯＲ回路１３１は、フラグ信号Ｆ２と同期化フラグ信号ＵＦ１との排他的論理和を演算し、その演算結果を読み出し許可信号ＲＯ［ｎ］として出力する。
【００２７】
フリップフロップ１０７は、ＡＮＤ回路１１１を介して入力されるクロック信号ＣＫ１に同期して、入力データＤＩを保持し、保持したデータを記憶データＤＯ［ｎ］として出力する。
【００２８】
（書き込み指示部２）
書き込み指示部２は、バッファユニット１−０〜１−７の中から、書き込み対象のバッファユニットを指示するための書き込みポインタＷＰを出力する。
選択部６から出力される書き込み許可信号ＷＯと書き込み要求信号ＷＩとがハイレベルとなり、この２つの信号の論理積としてＡＮＤ回路９から出力される信号ＷＸがハイレベルになる場合、書き込みポインタＷＰに指示されたバッファユニットに対し、クロック信号ＣＫ１に同期して入力データＤＩの書き込みが行われる。書き込み指示部２は、このデータの書き込みが行われるたびに、バッファユニット１−０，１−１，…，１−７の順序に従って、書き込みポインタＷＰの指示対象を変更する。この順序における末尾のバッファユニット１−７に対してデータの書き込みが行われる場合は、この順序における先頭のバッファユニット１−０へ指示対象を変更する。
【００２９】
図３は、書き込み指示部２の構成の一例を示す回路図である。
図３に示す書き込み指示部２は、ＡＮＤ回路２０１と、フリップフロップ２０２と、加算部２０３とを有する。
ＡＮＤ回路２０１は、ＡＮＤ回路９の出力信号ＷＸおよびクロック信号ＣＫ１を入力し、この２つの信号の論理積を演算する。
フリップフロップ２０２は、ＡＮＤ回路２０３を介して入力されるクロック信号ＣＫ１に同期して、加算部２０３の加算結果を保持し、保持した信号を書き込みポインタＷＰとして出力する。
加算部２０３は、フリップフロップ２０２に保持された書き込みポインタＷＰに値‘１’を加算する。加算部２０３は、たとえば３ビットの加算結果を出力する加算器であり、加算結果が２進数で‘１１１’の場合は、これに値‘１’を加算した結果として‘０００’を出力する。
【００３０】
上述した構成を有する書き込み指示部２によれば、ＡＮＤ回路９の出力信号ＷＸがローレベルの場合、ＡＮＤ回路２０１が遮断状態となり、フリップフロップ２０２に保持された書き込みポインタＷＰは変化しない。ＡＮＤ回路９の出力信号ＷＸがハイレベルになると、ＡＮＤ回路２０１が透過状態となり、フリップフロップ２０２に対してクロック信号ＣＫ１が供給される。これにより、クロック信号ＣＫ１に同期して、加算部２０３の加算結果がフリップフロップ２０２に保持され、書き込みポインタＷＰが更新される。更新後の書き込みポインタＷＰは、更新前の書き込みポインタＷＰに値‘１’が加算された値を有する。
【００３１】
（読み出し指示部３）
読み出し指示部３は、バッファユニット１−０〜１−７の中から、読み出し対象のバッファユニットを指示するための読み出しポインタＲＰを出力する。
選択部７から出力される読み出し許可信号ＲＯと読み出し要求信号ＲＩとがハイレベルとなり、この２つの信号の論理積としてＡＮＤ回路１０から出力される信号ＲＸがハイレベルになる場合、読み出しポインタＲＰに指示されたバッファユニットから、クロック信号ＣＫ２に同期してデータの読み出しが行われる。読み出し指示部３は、このデータの読み出しが行われるたびに、バッファユニット１−０，１−１，…，１−７の順序に従って、読み出しポインタＲＰの指示対象を変更する。この順序における末尾のバッファユニット１−７からデータの読み出しが行われる場合は、この順序における先頭のバッファユニット１−０へ指示対象を変更する。
【００３２】
読み出し指示部３は、たとえば図３に示す書き込み指示部２と同様な構成によって実現可能である。すなわち、ＡＮＤ回路２０１に対してＡＮＤ回路１０の出力信号ＲＸとクロック信号ＣＫ２とを入力することにより、フリップフロップ２０２の保持信号として読み出しポインタＲＰを得ることができる。
【００３３】
（デコード部４）
デコード部４は、書き込み指示部２において生成される書き込みポインタＷＰを、８ビットの書き込みイネーブル信号ＷＥ［７：０］へ変換する。
書き込みイネーブル信号ＷＥ［７：０］の各ビットの信号（ＷＥ［０］〜ＷＥ［７］）は、バッファユニット１−０〜１−７のそれぞれに対応しており、デコード部４は、これら８ビットの信号のうち、書き込みポインタＷＰに応じた１ビットの信号をハイレベル、残りの信号をローレベルに設定する。
【００３４】
（デコード部５）
デコード部５は、読み出し指示部３において生成される読み出しポインタＲＰを、８ビットの読み出しイネーブル信号ＲＥ［７：０］へ変換する。
読み出しイネーブル信号ＲＥ［７：０］の各ビットの信号（ＲＥ［０］〜ＲＥ［７］）は、バッファユニット１−０〜１−７のそれぞれに対応しており、デコード部５は、これら８ビットの信号のうち、読み出しポインタＲＰに応じた１ビットの信号をハイレベル、残りの信号をローレベルに設定する。
【００３５】
（選択部６）
選択部６は、バッファユニット１−０〜１−７から出力される書き込み許可信号ＷＯ［０］〜ＷＯ［７］のうち、書き込みイネーブル信号ＷＥ［７：０］に応じた１つの書き込み許可信号を選択して出力する。すなわち、８ビットの信号（ＷＥ［０］〜ＷＥ［７］）のうち、ハイレベルのビット信号に対応するバッファユニットからの書き込み許可信号を選択して出力する。
【００３６】
（選択部７）
選択部７は、バッファユニット１−０〜１−７から出力される読み出し許可信号ＲＯ［０］〜ＲＯ［７］のうち、読み出しイネーブル信号ＲＥ［７：０］に応じた１つの書き込み許可信号を選択して出力する。すなわち、８ビットの信号（ＲＥ［０］〜ＲＥ［７］）のうち、ハイレベルのビット信号に対応するバッファユニットからの読み出し許可信号を選択して出力する。
【００３７】
（選択部８）
選択部８は、バッファユニット１−０〜１−７に記憶されたデータＤＯ［０］〜ＤＯ［７］のうち、読み出しイネーブル信号ＲＥ［７：０］に応じた１つのデータを選択して出力する。すなわち、８ビットの信号（ＲＥ［０］〜ＲＥ［７］）のうち、ハイレベルのビット信号に対応するバッファユニットの記憶データを選択して出力する。
【００３８】
ここで、上述した構成を有する図１に示すデータバッファ装置の動作を説明する。
例として、初期状態における書き込みポインタＷＰおよび読み出しポインタＲＰの指示対象は、共にバッファユニット１−０に設定されるものとする。また、この初期状態において、全てのバッファユニット（１−０〜１−７）は書き込み許可状態にあるとともに、読み出し禁止状態にあるものとする。すなわち、書き込み許可信号ＷＯ［０］〜ＷＯ［７］は、書き込み許可を示すハイレベルになり、読み出し許可信号ＲＯ［０］〜ＲＯ［７］は、書き込み禁止を示すローレベルになるものとする。
【００３９】
この場合、デコード部４の出力において、書き込みイネーブル信号ＷＥ［０］がハイレベル、他の書き込みイネーブル信号ＷＥ［１］〜ＷＥ［７］がローレベルになり、選択部６ではバッファユニット１−０の書き込み許可信号ＷＯ［０］が選択されて出力される。このため、選択部６から出力される書き込み許可信号ＷＯはハイレベルになり、データバッファ装置に対するデータの書き込みが許可された状態となる。
また、デコード部５の出力において、読み出しイネーブル信号ＲＥ［０］がハイレベル、他の読み出し許可信号ＲＯ［１］〜ＲＯ［７］がローレベルになり、選択部７ではバッファユニット１−０の読み出し許可信号ＲＯ［０］が選択されて出力される。このため、選択部７から出力される読み出し許可信号ＲＯはローレベルになり、データバッファ装置は、データ読み出しが禁止されたエンプティ状態になる。
【００４０】
この初期状態において、ハイレベルの書き込み要求信号ＷＩが入力されると、クロック信号ＣＫ１に同期して、バッファユニット１−０に入力データＤＩが書き込まれるとともに、書き込み許可信号ＷＯ［０］がローレベルへ変化する。
また、このデータ書き込み時において、書き込みポインタＷＰの値がインクリメントされ、指示対象がバッファユニット１−１へ変更される。これにより、書き込みイネーブル信号ＷＥ［１］がハイレベル、他の書き込みイネーブル信号ＷＥ［０］，ＷＥ［２］〜ＷＥ［７］がローレベルになり、選択部６ではバッファユニット１−１の書き込み許可信号ＷＯ［１］が選択されて出力される。書き込み許可信号ＷＯ［１］はハイレベルであるため、データバッファ装置に対するデータの書き込みは引き続き許可された状態になる。
【００４１】
また、バッファユニット１−０に未読のデータＤＯ［０］が保持されることから、クロック信号ＣＫ２に同期して、読み出し許可信号ＲＯ［０］がハイレベルに変化する。これにより、選択部７から出力される読み出し許可信号ＲＯがハイレベルになり、データバッファ装置は読み出し許可状態になる。
【００４２】
バッファユニット１−０にデータが書き込まれた後、さらにハイレベルの書き込み要求信号ＷＩが入力されると、上述と同様に、クロック信号ＣＫ１に同期して、バッファユニット１−１，１−０，…１−７に入力データＤＩが順次書き込まれ、書き込み許可信号ＷＯ［１］〜ＷＯ［７］が順次ローレベルになる。また、クロック信号ＣＫ２に同期して、読み出し許可信号ＲＯ［１］〜ＲＯ［７］が順次ハイレベルになる。
【００４３】
仮に、データ読み出しが全く行われないままバッファユニット１−０〜１−７に対するデータ書き込みが行われると、書き込みポインタＷＰおよび読み出しポインタＲＰの指示対象が共にバッファユニット１−０になり、両者の指示対象が一致する。このとき、選択部６ではバッファユニット１−０の書き込み許可信号ＷＯ［０］が選択されて出力されるが、バッファユニット１−０ではデータ書き込みの後に読み出しが行われておらず、書き込み許可信号ＷＯ［０］がローレベルのままであるため、選択部６から出力される書き込み許可信号ＷＯはローレベルになる。すなわち、データバッファ装置は、データ書き込みが禁止されたフル状態になる。
フル状態になると、ハイレベルの書き込み要求信号ＷＩが入力されても書き込みポインタＷＰの指示対象に対してデータの書き込みが行われなくなり、書き込み指示対象の変更も行われなくなる。
【００４４】
こうしたフル状態は、書き込みポインタＷＰおよび読み出しポインタＲＰの指示対象であるバッファユニット１−０に対してデータ読み出しが行われることにより解消される。
すなわち、ハイレベルの読み出し許可信号ＲＯ［０］が選択部７において選択された状態で、ハイレベルの読み出し要求信号ＲＩが入力されると、クロック信号ＣＫ２に同期して、選択部８の出力データＤＯが図示しない後段の装置において読み出される。選択部８では、読み出しポインタＲＰで指示対象であるバッファユニット１−０の記憶データＤＯ［０］が選択されるため、後段の装置には、記憶データＤＯ［０］が読み込まれる。データ読み出しが行われると、クロック信号ＣＫ１に同期して、ローレベルの書き込み許可信号ＷＯ［０］が再びハイレベルに変化する。これにより、選択部６から出力される書き込み許可信号ＷＯがハイレベルになり、データバッファ装置のフル状態が解消されて、データ書き込みが可能になる。
【００４５】
また、仮に、バッファユニット１−０〜１−７に対するデータ書き込みが行われたあと、書き込みが停止されたまま、バッファユニット１−０〜１−７からのデータ読み出しが行われると、書き込みポインタＷＰおよび読み出しポインタＲＰの指示対象が共にバッファユニット１−０になり、両者の指示対象が一致する。このとき、選択部７ではバッファユニット１−０の読み出し許可信号ＲＯ［０］が選択されて出力されるが、バッファユニット１−０ではデータの読み出しの後に書き込みが行われておらず、読み出し許可信号ＲＯ［０］がローレベルのままであるため、選択部７から出力される読み出し許可信号ＲＯ［０］はローレベルになる。すなわち、データバッファ装置は、データ読み出しが禁止されたエンプティ状態になる。
エンプティ状態になると、ハイレベルの読み出し要求信号ＲＩが入力されても読み出しポインタＲＰの指示対象に対してデータの読み出しが行われなくなり、読み出し指示対象の変更も行われなくなる。
【００４６】
こうしたエンプティ状態は、書き込みポインタＷＰおよび読み出しポインタＲＰの指示対象であるバッファユニット１−０に対してデータ書き込みが行われることにより解消される。
すなわち、ハイレベルの書き込み許可信号ＷＯ［０］が選択部６において選択された状態で、ハイレベルの書き込み要求信号ＷＩが入力されると、クロック信号ＣＫ１に同期して、入力データＤＩがバッファユニット１−０に書き込まれる。データ書き込みが行われると、クロック信号ＣＫ２に同期して、ローレベルの読み出し許可信号ＲＯ［０］が再びハイレベルに変化する。これにより、選択部７から出力される読み出し許可信号ＲＯがハイレベルになり、データバッファ装置のエンプティ状態が解消されて、データ読み出しが可能になる。
【００４７】
このように、書き込みポインタＷＰによって指示されたバッファユニットに対しデータ書き込みが行われるたびに、書き込みポインタＷＰの指示対象は、バッファユニット１−０，１−１，…，１−７，１−０，１−１，…の順序で変更される。また、読み出しポインタＲＰによって指示されたバッファユニットに対しデータ読み出しが行われるたびに、読み出しポインタＷＰの指示対象は、書き込みポインタＷＰと同じ順序で変更される。
初期状態において、書き込みポインタＷＰおよび読み出しポインタＲＰが同一のバッファユニットを指示するものとすると、各バッファユニットに書き込まれるデータは、この書き込み順序と同一の順序で読み出される。すなわち、図１に示すデータバッファ装置においては、先に書き込まれたデータから順に読み出される、ＦＩＦＯ型のデータバッファ装置としての機能が実現される。
【００４８】
次に、各バッファユニットの動作について、図４の状態遷移図を参照しながら更に詳しく説明する。
図４は、図２に示すバッファユニット１−ｎにおけるフラグ信号（Ｆ１、Ｆ２）および同期化フラグ信号（ＵＦ１、ＵＦ２）の状態遷移の一例を示す図である。
【００４９】
状態ＳＴ１：
各バッファユニットは、初期状態において、この状態ＳＴ１に設定される。状態ＳＴ１では、図５（Ａ）に示すように、フリップフロップ１０１〜１０６の保持信号が全て値‘０’、すなわちローレベルに初期化される。
この場合、フラグ信号Ｆ１および同期化フラグ信号ＵＦ２の値が一致するため、排他的ＮＯＲ回路１３０から出力される書き込み許可信号ＷＯ［ｎ］は値‘１’、すなわちハイレベルになる。この状態ＳＴ１において、書き込みポインタＷＰの指示対象がバッファユニット１−ｎに設定されると、選択部６から出力される書き込み許可信号ＷＯはハイレベルになり、データバッファ装置は書き込み許可状態となる。
また、フラグ信号Ｆ２および同期化フラグ信号ＵＦ１の値が一致するため、排他的ＯＲ回路１３１から出力される読み出し許可信号ＲＯ［ｎ］は値‘０’、すなわちローレベルになる。この状態ＳＴ２において、読み出しポインタＲＰの指示対象がバッファユニット１−ｎに設定されると、選択部７から出力される読み出し許可信号ＲＯはローレベルになり、データバッファ装置は読み出し禁止状態になる。
書き込みポインタＷＰの指示対象がバッファユニット１−ｎに設定された状態で、ハイレベルの書き込み要求信号ＷＩが入力されると、クロック信号ＣＫ１に同期して、フリップフロップ１０７に入力データＤＩが保持される。また、このとき、フリップフロップ１０１に保持されたフラグ信号Ｆ１がローレベルからハイレベルに反転し、状態ＳＴ１から状態ＳＴ２への遷移が起こる。
【００５０】
状態ＳＴ２：
状態ＳＴ２においては、図５（Ｂ）に示すように、フリップフロップ１０１の保持信号がハイレベル、フリップフロップ１０２〜１０６の保持信号がローレベルになる。
この場合、フラグ信号Ｆ１がハイレベル、同期化フラグ信号ＵＦ２がローレベルになり、両者の値が一致しないため、書き込み許可信号ＷＯ［ｎ］はローレベルになる。したがって、状態ＳＴ２において書き込みポインタＷＰの指示対象がバッファユニット１−ｎに設定されると、データバッファ装置は書き込み禁止状態になる。
また、フラグ信号Ｆ２および同期化フラグ信号ＵＦ１の値が一致するため、読み出し許可信号ＲＯ［ｎ］はローレベルになる。したがって、状態ＳＴ２において読み出しポインタＲＰがバッファユニット１−ｎに設定されると、データバッファ装置は読み出し禁止状態になる。
状態ＳＴ２への遷移が起こったあと、２サイクル分のクロック信号ＣＫ２が入力されると、フリップフロップ１０３に保持された同期化フラグ信号ＵＦ１がハイレベルに変化し、状態ＳＴ２から状態ＳＴ３への遷移が起こる。
【００５１】
状態ＳＴ３：
状態ＳＴ３においては、図５（Ｃ）に示すように、フリップフロップ１０１〜１０３の保持信号がハイレベル、フリップフロップ１０４〜１０６の保持信号がローレベルになる。
この場合、フラグ信号Ｆ１および同期化フラグ信号ＵＦ２の値が一致しないため、書き込み許可信号ＷＯ［ｎ］はローレベルになる。したがって、状態ＳＴ３において書き込みポインタＷＰの指示対象がバッファユニット１−ｎに設定されると、データバッファ装置は書き込み禁止状態になる。
また、フラグ信号Ｆ２がローレベル、同期化フラグ信号ＵＦ１がハイレベルになり、両者の値が一致しないため、読み出し許可信号ＲＯ［ｎ］はハイレベルになる。したがって、状態ＳＴ３において読み出しポインタＲＰがバッファユニット１−ｎに設定されると、データバッファ装置は読み出し許可状態になる。
読み出しポインタＲＰの指示対象がバッファユニット１−ｎに設定された状態で、ハイレベルの読み出し要求信号ＲＩが入力されると、フリップフロップ１０７に保持されたデータＤＩは、クロック信号ＣＫ２に同期して、後段の装置に読み込まれる。このとき、フリップフロップ１０４に保持されたフラグ信号Ｆ２はローレベルからハイレベルに反転し、状態ＳＴ３から状態ＳＴ４への遷移が起こる。
【００５２】
状態ＳＴ４：
状態ＳＴ４においては、図５（Ｄ）に示すように、フリップフロップ１０１〜１０４の保持信号がハイレベル、フリップフロップ１０５および１０６の保持信号がローレベルになる。
この場合、フラグ信号Ｆ１および同期化フラグ信号ＵＦ２の値が一致しないため、書き込み許可信号ＷＯ［ｎ］はローレベルになる。したがって、状態ＳＴ４において書き込みポインタＷＰの指示対象がバッファユニット１−ｎに設定されると、データバッファ装置は書き込み禁止状態になる。
また、フラグ信号Ｆ２および同期化フラグ信号ＵＦ１がハイレベルになり、両者の値が一致するため、読み出し許可信号ＲＯ［ｎ］はローレベルになる。したがって、状態ＳＴ４において読み出しポインタＲＰがバッファユニット１−ｎに設定されると、データバッファ装置は読み出し禁止状態になる。
状態ＳＴ４への遷移が起こったあと、２サイクル分のクロック信号ＣＫ１が入力されると、フリップフロップ１０６に保持された同期化フラグ信号ＵＦ２がハイレベルに変化し、状態ＳＴ４から状態ＳＴ５への遷移が起こる。
【００５３】
状態ＳＴ５：
状態ＳＴ５では、図６（Ａ）に示すように、フリップフロップ１０１〜１０６の保持信号が全てハイレベルになる。
この場合、フラグ信号Ｆ１および同期化フラグ信号ＵＦ２の値が一致するため、排他的ＮＯＲ回路１３０から出力される書き込み許可信号ＷＯ［ｎ］はハイレベルになる。したがって、状態ＳＴ５において書き込みポインタＷＰの指示対象がバッファユニット１−ｎに設定されると、データバッファ装置は書き込み許可状態となる。
また、フラグ信号Ｆ２および同期化フラグ信号ＵＦ１の値が一致するため、排他的ＯＲ回路１３１から出力される読み出し許可信号ＲＯ［ｎ］はローレベルになる。したがって、状態ＳＴ５において、読み出しポインタＲＰの指示対象がバッファユニット１−ｎに設定されると、データバッファ装置は読み出し禁止状態になる。
書き込みポインタＷＰの指示対象がバッファユニット１−ｎに設定された状態で、ハイレベルの書き込み要求信号ＷＩが入力されると、クロック信号ＣＫ１に同期して、フリップフロップ１０７に新たな入力データＤＩが保持される。また、このとき、フリップフロップ１０１に保持されたフラグ信号Ｆ１がハイレベルからローレベルに反転し、状態ＳＴ５から状態ＳＴ６への遷移が起こる。
【００５４】
状態ＳＴ６：
状態ＳＴ６においては、図６（Ｂ）に示すように、フリップフロップ１０１の保持信号がローレベル、フリップフロップ１０２〜１０６の保持信号がハイレベルになる。
この場合、フラグ信号Ｆ１がローレベル、同期化フラグ信号ＵＦ２がハイレベルになり、両者の値が一致しないため、書き込み許可信号ＷＯ［ｎ］はローレベルになる。したがって、状態ＳＴ６において書き込みポインタＷＰの指示対象がバッファユニット１−ｎに設定されると、データバッファ装置は書き込み禁止状態になる。
また、フラグ信号Ｆ２および同期化フラグ信号ＵＦ１の値が一致するため、読み出し許可信号ＲＯ［ｎ］はローレベルになる。したがって、状態ＳＴ６において読み出しポインタＲＰがバッファユニット１−ｎに設定されると、データバッファ装置は読み出し禁止状態になる。
状態ＳＴ６への遷移が起こったあと、２サイクル分のクロック信号ＣＫ２が入力されると、フリップフロップ１０３に保持された同期化フラグ信号ＵＦ１がローレベルに変化し、状態ＳＴ６から状態ＳＴ７への遷移が起こる。
【００５５】
状態ＳＴ７：
状態ＳＴ７においては、図６（Ｃ）に示すように、フリップフロップ１０１〜１０３の保持信号がローレベル、フリップフロップ１０４〜１０６の保持信号がハイレベルになる。
この場合、フラグ信号Ｆ１および同期化フラグ信号ＵＦ２の値が一致しないため、書き込み許可信号ＷＯ［ｎ］はローレベルになる。したがって、状態ＳＴ７において書き込みポインタＷＰの指示対象がバッファユニット１−ｎに設定されると、データバッファ装置は書き込み禁止状態になる。
また、フラグ信号Ｆ２がハイレベル、同期化フラグ信号ＵＦ１がローレベルになり、両者の値が一致しないため、読み出し許可信号ＲＯ［ｎ］はハイレベルになる。したがって、状態ＳＴ７において読み出しポインタＲＰがバッファユニット１−ｎに設定されると、データバッファ装置は読み出し許可状態になる。
読み出しポインタＲＰの指示対象がバッファユニット１−ｎに設定された状態で、ハイレベルの読み出し要求信号ＲＩが入力されると、フリップフロップ１０７に保持されたデータＤＩは、クロック信号ＣＫ２に同期して、後段の装置に読み込まれる。このとき、フリップフロップ１０４に保持されたフラグ信号Ｆ２はハイレベルからローレベルに反転し、状態ＳＴ７から状態ＳＴ８への遷移が起こる。
【００５６】
状態ＳＴ８：
状態ＳＴ８においては、図６（Ｄ）に示すように、フリップフロップ１０１〜１０４の保持信号がローレベル、フリップフロップ１０５および１０６の保持信号がハイレベルになる。
この場合、フラグ信号Ｆ１および同期化フラグ信号ＵＦ２の値が一致しないため、書き込み許可信号ＷＯ［ｎ］はローレベルになる。したがって、状態ＳＴ８において書き込みポインタＷＰの指示対象がバッファユニット１−ｎに設定されると、データバッファ装置は書き込み禁止状態になる。
また、フラグ信号Ｆ２および同期化フラグ信号ＵＦ１がローレベルになり、両者の値が一致するため、読み出し許可信号ＲＯ［ｎ］はローレベルになる。したがって、状態ＳＴ８において読み出しポインタＲＰがバッファユニット１−ｎに設定されると、データバッファ装置は読み出し禁止状態になる。
状態ＳＴ８への遷移が起こったあと、２サイクル分のクロック信号ＣＫ１が入力されると、フリップフロップ１０６に保持された同期化フラグ信号ＵＦ２がローレベルに変化する。これにより、状態ＳＴ８から上述した状態ＳＴ１へ再び状態が戻る。
【００５７】
このように、バッファユニット１−ｎに対する書き込みおよび読み出しの許可／不許可は、４つの信号（Ｆ１、ＵＦ１、Ｆ２、ＵＦ２）に応じて決定され、この信号状態は、８つの状態（ＳＴ１〜ＳＴ８）の間を巡回的に遷移する。
【００５８】
状態遷移の発生と停止は、４つの制御信号（書き込みポインタＷＰ、読み出しポインタＲＰ、書き込み要求信号ＷＩ、読み出し要求信号ＲＩ）とクロック信号ＣＫ１およびＣＫ２に応じて制御される。
すなわち、状態ＳＴ１から状態ＳＴ２への遷移および状態ＳＴ５から状態ＳＴ６への遷移は、書き込みポインタＷＰにおいてバッファユニット１−ｎが指示されることにより書き込みイネーブル信号ＷＥ［ｎ］がハイレベルとなり、かつ、ハイレベルの書き込み要求信号ＷＩが入力されることを条件に、クロック信号ＣＫ１に同期して発生する。この状態遷移は、バッファユニット１−ｎに対するデータの書き込みとともに発生し、上述した条件が満たされない場合、データ書き込みは行われず、状態遷移も発生しない。
状態ＳＴ３から状態ＳＴ４への遷移および状態ＳＴ７から状態ＳＴ８への遷移は、読み出しポインタＲＰにおいてバッファユニット１−ｎが指示されることにより読み出しイネーブル信号ＲＥ［ｎ］がハイレベルとなり、かつ、ハイレベルの読み出し要求信号ＲＩが入力されることを条件に、クロック信号ＣＫ２に同期して発生する。この状態遷移は、バッファユニット１−ｎに対するデータの読み出しとともに発生し、上述した条件が満たされない場合、データ読み出しは行われず、状態遷移も発生しない。
他の状態遷移（ＳＴ２−ＳＴ３、ＳＴ４−ＳＴ５、ＳＴ６−ＳＴ７、ＳＴ８−ＳＴ１）は、クロック信号ＣＫ１またはクロック信号ＣＫ２の入力に応じて自動的に発生する。
【００５９】
図４に示す状態遷移図から明らかなように、データの書き込みと読み出しは異なる状態において許可される。このため、たとえ同一のバッファユニットに対して書き込みと読み出しが同時に要求されても、これらが同時に実行される不具合は発生しない。
更に、図４に示すように、８つの状態間の遷移には分岐が存在しないため、状態遷移の順序は一定に保たれる。制御信号の値や、クロック信号ＣＫ１とクロック信号ＣＫ２との位相関係に応じて、状態遷移の順序が変更されることはない。
したがって、個々のバッファユニットに対する書き込みおよび読み出しの許可／不許可は、何れも図４に示す８つの状態の遷移に基づいて決定され、制御信号の値やクロック信号の位相関係に応じて、同一のバッファユニットに対する書き込みと読み出しが同時に実行される不具合は発生しない。加えて、書き込み許可信号ＷＯおよび読み出し許可信号ＲＯの値は、各ポインタ（ＷＰ，ＲＰ）で指示されるデータ保持部が上述した８つの状態の何れにあるかに応じて決定され、これ以外の不安定な状態によって不適切な値に設定される不具合は発生しない。
【００６０】
また、クロック信号ＣＫ１に同期したフラグ信号Ｆ１がクロック信号ＣＫ２に同期した同期化フラグ信号ＵＦ１に変換される場合、ならびに、クロック信号ＣＫ２に同期したフラグ信号Ｆ２がクロック信号ＣＫ１に同期した同期化フラグ信号ＵＦ１に変換される場合、変換元のフラグ信号は、何れも直列接続された２段のフリップフロップにおいて、変換先のクロック信号に同期して保持し直される。
【００６１】
一般に、クロック信号に対して非同期の信号がフリップフロップに保持される場合、クロック信号の保持タイミングに近い時点で非同期信号にレベル変化が生じると、フリップフロップのセットアップ時間やホールド時間といったタイミング条件に違反し、保持された信号がハイレベルとローレベルの中間的なレベルになるメタステーブルと呼ばれる状態を起こす可能性がある。
したがって、図２に示すバッファユニットにおいて、フリップフロップ１０２やフリップフロップ１０５はこのようなメタステーブルを起こす可能性がある。しかしながら、こうしたメタステーブルの持続期間がクロック信号の１周期よりも十分短いものであれば、メタステーブルが発生した次のクロック・サイクルにおいてフリップフロップ１０２、フリップフロップ１０５の出力信号はハイレベルまたはローレベルの安定状態になるため、メタステーブル状態が次段のフリップフロップ１０３、フリップフロップ１０６に伝播することはない。
【００６２】
このように、一方のクロック信号に同期したフラグ信号Ｆ１、Ｆ２が、２段のフリップフロップにおいて他方のクロック信号に同期して保持し直されることにより同期化フラグ信号ＵＦ１，ＵＦ２が得られるため、クロック信号ＣＫ１およびクロック信号ＣＫ２が非同期の場合であっても、同期化フラグ信号ＵＦ１，ＵＦ２に対するメタステーブルの影響は効果的に除去される。
【００６３】
なお、メタステーブルの持続期間がクロック信号ＣＫ１、ＣＫ２の１周期よりも長い場合は、２段のフリップフロップを３段またはそれ以上の段数に変更することによって、同期化フラグ信号ＵＦ１，ＵＦ２に対するメタステーブルの影響は容易に除去可能である。
【００６４】
次に、上述したバッファユニットに対するデータの書き込み動作および読み出し動作について、タイミングチャートを参照しながら説明する。
図７は、書き込みポインタＷＰおよび読み出しポインタＲＰが特定のバッファユニットに固定されるものとした場合における、各制御信号のタイミング関係の一例を示すタイミングチャートである。
図７（Ａ）〜（Ｈ）は、それぞれ、クロック信号ＣＫ１、書き込み要求信号ＷＩ、書き込み許可信号ＷＯ、入力データＤＩ、クロック信号ＣＫ２、読み出し要求信号ＲＩ、読み出し許可信号ＲＯ、および、バッファユニットの記憶データＤＯを示す。
図７の例においては、書き込み要求信号ＷＩおよび読み出し要求信号ＲＩがハイレベルで一定に保持されている。
【００６５】
時刻Ｔ１：
バッファユニットが状態ＳＴ１または状態ＳＴ５の状態にあると、書き込み許可信号ＷＯはハイレベルになる。この状態でクロック信号ＣＫ１の立ち上がり変化が生じると、この立ち上がりに同期して、入力データＤＩがフリップフロップ１０７に保持される。図７の例では、値‘１’の入力データＤＩがフリップフロップ１０７に保持される。また、このとき、状態ＳＴ２または状態ＳＴ６への状態遷移が起こるため、書き込み許可信号ＷＯはハイレベルからローレベルへ変化する。
【００６６】
時刻Ｔ２、Ｔ３：
状態ＳＴ２または状態ＳＴ６において、クロック信号ＣＫ２の立ち上がり変化が２回起こると、状態ＳＴ３または状態ＳＴ７への状態遷移が生じる。この状態遷移によって、読み出し許可信号ＲＯがローレベルからハイレベルに変化する。
【００６７】
時刻Ｔ４：
読み出し許可信号ＲＯがハイレベルの状態で、クロック信号ＣＫ２の立ち上がり変化が生じると、この立ち上がりに同期して、フリップフロップ１０７に保持されたデータが後段の装置に読み込まれるとともに、状態ＳＴ４または状態ＳＴ８への状態遷移が生じる。この状態遷移に応じて、読み出し許可信号ＲＯはハイレベルからローレベルに変化する。
【００６８】
時刻Ｔ５、Ｔ６：
状態ＳＴ４または状態ＳＴ８において、クロック信号ＣＫ１の立ち上がり変化が２回起こると、状態ＳＴ５または状態ＳＴ１への状態遷移が生じる。この状態遷移によって、書き込み許可信号ＷＯがローレベルからハイレベルに変化する。
【００６９】
時刻Ｔ７：
書き込み許可信号ＷＯがハイレベルの状態でクロック信号ＣＫ１の立ち上がり変化が生じると、この立ち上がりに同期して、新たな入力データＤＩがフリップフロップ１０７に保持される。図７の例では、値‘２’の入力データＤＩが新たにフリップフロップ１０７に保持される。また、このとき、状態ＳＴ２または状態ＳＴ６への状態遷移が起こるため、書き込み許可信号ＷＯはハイレベルからローレベルへ変化する。
以降、時刻Ｔ９、Ｔ１０において時刻Ｔ３、Ｔ４と同様な状態遷移が起こり、フリップフロップ１０７に保持された値‘２’のデータが後段の装置に読み込まれる。
【００７０】
以上説明したように、図１に示すデータバッファ装置によれば、フラグ信号Ｆ１、フラグ信号Ｆ２、同期化フラグ信号ＵＦ１および同期化フラグ信号ＵＦ２の値が一致し、書き込み許可信号ＷＯ［ｎ］がハイレベル、読み出し許可信号ＲＯ［ｎ］がローレベルになる状態（状態ＳＴ１または状態ＳＴ５）において、書き込み要求信号ＷＩおよび書き込みイネーブル信号ＷＥ［ｎ］が共にハイレベルになると、クロック信号ＣＫ１に同期して、バッファユニットにデータが書き込まれる。このデータ書き込み時において、フリップフロップ１０１に保持されるフラグ信号Ｆ１が論理反転され、書き込み許可信号ＷＯ［ｎ］はローレベルに変化する（状態ＳＴ２または状態ＳＴ６）。
論理反転されたフラグ信号Ｆ１は、２段のフリップフロップ１０２および１０３において、クロック信号ＣＫ２に同期化した同期化フラグ信号Ｆ２に変換される。フラグ信号Ｆ１の論理反転に応じて同期化フラグ信号Ｆ１に論理反転が生じると、フラグ信号Ｆ２および同期化フラグ信号ＵＦ１の値が不一致となり、読み出し許可信号ＲＯ［ｎ］がハイレベルに変化する（状態ＳＴ３または状態ＳＴ７）。読み出し許可信号ＲＯ［ｎ］がハイレベルの期間に、読み出し要求信号ＲＩおよび読み出しイネーブル信号ＲＥ［ｎ］がハイレベルになると、クロック信号ＣＫ２に同期して、バッファユニットの記憶データが後段の装置に読み出される。このデータ読み出し時において、フリップフロップ１０４に保持されたフラグ信号Ｆ２が論理反転され、読み出し許可信号ＲＯ［ｎ］はローレベルに変化する（状態ＳＴ４または状態ＳＴ８）。
論理反転されたフラグ信号Ｆ２は、２段のフリップフロップ１０５および１０６において、クロック信号ＣＫ１に同期化した同期化フラグ信号ＵＦ２に変換される。フラグ信号Ｆ２の論理反転に応じて同期化フラグ信号ＵＦ２に論理反転が生じると、フラグ信号Ｆ１および同期化フラグ信号ＵＦ２の値が一致し、書き込み許可信号ＷＯ［ｎ］がハイレベルに変化する（状態ＳＴ５または状態ＳＴ１）。この状態において、書き込み要求信号ＷＩおよび書き込みイネーブル信号ＷＥ［ｎ］が共にハイレベルになると、クロック信号ＣＫ１に同期して、バッファユニットに再びデータが書き込まれる。
【００７１】
すなわち、バッファユニットに対する書き込みの許可／禁止、および、読み出しの許可／禁止は、各バッファユニットが持つ４つのフラグ信号（Ｆ１、Ｆ２、ＵＦ１、ＵＦ２）の状態に応じてそれぞれ決定されており、データの書き込み動作と読み出し動作は異なる信号状態において許可される。したがって、同一のバッファユニットが同時に書き込みポインタＷＰおよび読み出しポインタＲＰの指示対象になり、更に書き込み要求信号ＷＩおよび読み出し要求信号ＲＩが同時にハイレベルになる場合においても、バッファユニットは書き込みの許可／読み出し禁止の状態か、書き込みの禁止／読み出し許可の状態か、または、書き込みの禁止／読み出し禁止の状態の何れかになる。
加えて、信号状態の遷移先が、制御信号（ＷＥ［ｎ］、ＲＥ［ｎ］、ＷＩ、ＲＩ）の値や、クロック信号ＣＫ１およびＣＫ２の位相関係に応じて変化することはなく、図４に示す８つの状態の遷移順序は一定に保たれる。
したがって、図１に示すデータバッファ装置によれば、データの書き込みと読み出しとが同時に実行される不具合を確実に防止することができる。
【００７２】
また、同期化フラグ信号ＵＦ１は、２段のフリップフロップ（１０２、１０３）においてメタステーブルの影響を除去しつつクロック信号ＣＫ２に同期化された信号であり、フラグ信号Ｆ２は、フリップフロップ１０４においてクロック信号ＣＫ２に同期して論理反転される信号である。このため、同期化フラグ信号ＵＦ１およびフラグ信号Ｆ２に応じて生成される読み出し許可信号ＲＯ［ｎ］も、クロック信号ＣＫ２に同期化した信号になり、メタステーブルの影響を持たない。したがって、図１に示すデータバッファ装置によれば、読み出し許可信号ＲＯ［ｎ］のスパイクを効果的に防止することが可能であり、これに起因したデータ読み出しの誤動作を防止することができる。
同様に、同期化フラグ信号ＵＦ２およびフラグ信号Ｆ１は、クロック信号ＣＫ１に同期した信号であり、メタステーブルの影響を持たないため、これに応じて生成される書き込み許可信号ＷＯ［ｎ］も、クロック信号ＣＫ１に同期化した信号になり、メタステーブルの影響を持たない。したがって、図１に示すデータバッファ装置によれば、書き込み許可信号ＷＯ［ｎ］のスパイクを効果的に防止することが可能であり、これに起因したデータ書き込みの誤動作を防止することができる。
【００７３】
また、図７のタイミングチャートに示すように、１つのデータがバッファユニットに書き込まれてから、この書き込まれたデータが読み出されるまでの遅延時間（Ｔ１〜Ｔ４）は、クロック信号ＣＫ１の１サイクル分と、クロック信号ＣＫ２の３サイクル分との和に概ね等しくなる。すなわち、データバッファ装置の記憶容量に応じて、データの書き込みから読み出しまでの遅延時間が長くなる不利益は生じない。したがって、遅延時間の性能を劣化させることなく、データバッファ装置の記憶容量を大きくすることができる。
【００７４】
また、フラグ信号Ｆ１から同期化フラグ信号ＵＦ１への変換、フラグ信号Ｆ２から同期化フラグ信号ＵＦ２への変換は、２段のフリップフロップを用いた簡易な回路で実現可能であるため、図１に示すデータバッファ装置は、ＨＤＬ（ｈａｒｄｗａｒｅ ｄｅｓｃｒｉｐｔｉｏｎ ｌａｎｇｕａｇｅ）を用いた一般的な手法を用いて設計することが可能である。このため、一般的な回路設計ツールを用いて回路記述の検証を自動化することも可能である。
【００７５】
＜第２の実施形態＞
次に、本発明の第２の実施形態について述べる。
第２の実施形態に係るデータバッファ装置においては、たとえば、図１に示すデータバッファ装置におけるバッファユニット１−０〜１−７が、次に述べるバッファユニット１Ａ−０〜１Ａ−７に置き換えられる。
【００７６】
図８は、本発明の第２の実施形態に係るデータバッファ装置における、バッファユニット１Ａ−ｎの構成の一例を示す回路図であり、図２と図８の同一符号は同一の構成要素を示す。
図８に示すバッファユニット１Ａ−ｎは、図２に示すバッファユニット１−ｎにおける排他的ＮＯＲ回路１３０および排他的ＯＲ回路１３１を除いた構成を有するとともに、フリップフロップ１０８および１０９と、インバータ１２２と、排他的ＯＲ回路１３２および１３３とを有する。
フリップフロップ１０８は、本発明の第１の信号保持手段の一実施形態である。
排他的ＯＲ回路１３３は、本発明の第３の比較手段の一実施形態である。
フリップフロップ１０９は、本発明の第２の信号保持手段の一実施形態である。
排他的ＯＲ回路１３４は、本発明の第４の比較手段の一実施形態である。
【００７７】
フリップフロップ１０８は、フリップフロップ１０３から出力される同期化フラグ信号ＵＦ１を、ＡＮＤ回路１１３の出力信号に同期して保持し、保持信号Ｚ１として出力する。
フリップフロップ１０９は、フリップフロップ１０６から出力される同期化フラグ信号ＵＦ２がインバータ１２２において論理反転された信号／ＵＦ２を、ＡＮＤ回路１１１の出力信号に同期して保持し、保持信号Ｚ２として出力する。
【００７８】
排他的ＯＲ回路１３２は、反転同期化フラグ信号／ＵＦ２および保持信号Ｚ２の排他的論理和を演算し、その演算結果を書き込み許可信号ＷＯ［ｎ］として出力する。
排他的ＯＲ回路１３３は、同期化フラグ信号ＵＦ１および保持信号Ｚ１の排他的論理和を演算し、その演算結果を読み出し許可信号ＲＯ［ｎ］として出力する。
【００７９】
ここで、上述した構成を有する図８に示すバッファユニット１Ａ−ｎの動作を説明する。
図２と図８を比較して分かるように、バッファユニット１Ａ−ｎのフリップフロップ１０１〜１０６に対する入力信号は、既に述べたバッファユニット１−ｎの各フリップフロップに対する入力信号と同じであるため、フラグ信号（Ｆ１、Ｆ２、ＵＦ１、ＵＦ２）の状態遷移も同じになる。したがって、ここでは、各状態（ＳＴ１〜ＳＴ８）における保持信号Ｚ１、Ｚ２、書き込み許可信号ＷＯ［ｎ］、読み出し許可信号ＲＯ［ｎ］の値を示しながら、図８に示すバッファユニット１Ａ−ｎの動作を説明する。
【００８０】
状態ＳＴ１：
状態ＳＴ１において、フリップフロップ１０１〜１０９の保持信号は全てローレベルになるものとする。
この場合、反転同期化フラグ信号／ＵＦ２がハイレベル、保持信号Ｚ２がローレベルになるため、書き込み許可信号ＷＯ［ｎ］はハイレベルになる。
また、同期化フラグ信号ＵＦ１および保持信号Ｚ１がともローレベルになるため、読み出し許可信号ＲＯ［ｎ］はローレベルになる。
【００８１】
状態ＳＴ２：
状態ＳＴ１から状態ＳＴ２への遷移時において、ＡＮＤ回路１１１からクロック信号ＣＫ１のパルスが出力されると、ハイレベルの反転同期化フラグ信号／ＵＦ２がフリップフロップ１０９に保持される。これにより、反転同期化フラグ信号／ＵＦ２および保持信号Ｚ２が共にハイレベルになるため、書き込み許可信号ＷＯ［ｎ］はローレベルになる。
また、同期化フラグ信号ＵＦ１および保持信号Ｚ１がローレベルのままであるため、読み出し許可信号ＲＯ［ｎ］は引き続きローレベルになる。
【００８２】
状態ＳＴ３：
反転同期化フラグ信号／ＵＦ２および保持信号Ｚ２がハイレベルのままであるため、書き込み許可信号ＷＯ［ｎ］は引き続きローレベルになる。
また、状態ＳＴ２から状態ＳＴ３への遷移によって、同期化フラグ信号ＵＦ１がハイレベルに変化すると、保持信号Ｚ１がローレベルであるため、読み出し許可信号ＲＯ［ｎ］はハイレベルになる。
【００８３】
状態ＳＴ４：
反転同期化フラグ信号／ＵＦ２および保持信号Ｚ２がハイレベルのままであるため、書き込み許可信号ＷＯ［ｎ］は引き続きローレベルになる。
また、状態ＳＴ３から状態ＳＴ４への遷移時において、ＡＮＤ回路１１３からクロック信号ＣＫ２のパルスが出力されると、ハイレベルの同期化フラグ信号ＵＦ１がフリップフロップ１０９に保持される。これにより、同期化フラグ信号ＵＦ１および保持信号Ｚ１が共にハイレベルになるため、読み出し許可信号ＲＯ［ｎ］はローレベルになる。
【００８４】
状態ＳＴ５：
状態ＳＴ４から状態ＳＴ５への遷移によって、同期化フラグ信号ＵＦ２がハイレベルに変化すると、これに応じて反転同期化フラグ信号／ＵＦ２がローレベルになる。これにより、反転同期化フラグ信号／ＵＦ２がローレベル、保持信号Ｚ２がハイレベルになるため、書き込み許可信号ＷＯ［ｎ］はハイレベルになる。
また、同期化フラグ信号ＵＦ１および保持信号Ｚ１がハイレベルのままであるため、読み出し許可信号ＲＯ［ｎ］は引き続きローレベルになる。
【００８５】
状態ＳＴ６：
状態ＳＴ５から状態ＳＴ６への遷移時において、ＡＮＤ回路１１１からクロック信号ＣＫ１のパルスが出力されると、ローレベルの反転同期化フラグ信号／ＵＦ２がフリップフロップ１０９に保持される。これにより、反転同期化フラグ信号／ＵＦ２および保持信号Ｚ２が共にローレベルになるため、書き込み許可信号ＷＯ［ｎ］はローレベルになる。
また、同期化フラグ信号ＵＦ１および保持信号Ｚ１がハイレベルのままであるため、読み出し許可信号ＲＯ［ｎ］は引き続きローレベルになる。
【００８６】
状態ＳＴ７：
反転同期化フラグ信号／ＵＦ２および保持信号Ｚ２がローレベルのままであるため、書き込み許可信号ＷＯ［ｎ］は引き続きローレベルになる。
また、状態ＳＴ６から状態ＳＴ７への遷移によって、同期化フラグ信号ＵＦ１がローレベルに変化すると、保持信号Ｚ１がハイレベルであるため、読み出し許可信号ＲＯ［ｎ］はハイレベルになる。
【００８７】
状態ＳＴ８：
反転同期化フラグ信号／ＵＦ２および保持信号Ｚ２がローレベルのままであるため、書き込み許可信号ＷＯ［ｎ］は引き続きローレベルになる。
また、状態ＳＴ７から状態ＳＴ８への遷移時において、ＡＮＤ回路１１３からクロック信号ＣＫ２のパルスが出力されると、ローレベルの同期化フラグ信号ＵＦ１がフリップフロップ１０９に保持される。これにより、同期化フラグ信号ＵＦ１および保持信号Ｚ１が共にローレベルになるため、読み出し許可信号ＲＯ［ｎ］はローレベルになる。
【００８８】
以上説明したように、バッファユニット１Ａ−ｎの各状態（ＳＴ１〜ＳＴ８）における書き込み許可信号ＷＯ［ｎ］および読み出し許可信号ＲＯ［ｎ］の値は、バッファユニット１−ｎと全く同じになるため、バッファユニット１Ａ−ｎにおいても、バッファユニット１−ｎと同様な動作が実現される。
したがって、バッファユニット１−ｎの替わりにバッファユニット１Ａ−ｎを設けたデータバッファ装置においても、データの書き込みと読み出しとが同時に実行される不具合を確実に防止することができる。
また、バッファユニット１Ａ−ｎにおいても、２段のフリップフロップによって同期化フラグ信号ＵＦ１および同期化フラグ信号ＵＦ２からメタステーブルの影響が除去されるため、読み出し許可信号ＲＯ［ｎ］および書き込み許可信号ＷＯ［ｎ］のスパイクを効果的に防止することができる。
また、データバッファ装置の記憶容量に応じて、データの書き込みから読み出しまでの遅延時間が長くなる不利益は生じないため、遅延時間の性能を劣化させることなく、データバッファ装置の記憶容量を大きくすることができる。
【００８９】
なお、本発明は上述した実施形態に限定されない。
たとえば、バッファユニットの数や入力データのデータ長、書き込みポインタＷＰおよび読み出しポインタＲＰの値、各信号の論理値など、上述した実施形態において示した種々の定数値は何れも説明上で与えた一例に過ぎず、任意に設定可能である。
バッファユニットが１つの場合は、書き込みポインタＷＰおよび読み出しポインタＲＰが固定値になるため、書き込み指示部２および読み出し指示部３を省略することができる。
【００９０】
上述した実施形態では、データバッファ装置がＦＩＦＯとして動作する例を説明したが、本発明はこれに限定されず、たとえばＦＩＬＯ（ｆｉｒｓｔ−ｉｎ ｌａｓｔ−ｏｕｔ）として動作させることも可能である。
【００９１】
すなわち、書き込み指示部２は、指示したユニットに対してデータの書き込みが行われるたびに、複数のバッファユニットに設定された所定の順序、たとえばバッファユニット１−０，１−１，…，１−７といった順序に従って指示対象を変更する。また、指示したバッファユニットに対してデータの読み出しが行われるたびに、当該読み出しが行われたバッファユニットへ指示対象を変更する。
読み出し指示部３は、指示したユニットに対してデータの書き込みが行われるたびに、当該書き込みが行われたバッファユニットへ指示対象を変更する。また、指示したユニットに対してデータの読み出しが行われるたびに、上記所定の順序とは逆の順序に従って指示対象を変更する。
書き込み指示部２および読み出し指示部３においてこのような指示動作を行わせることにより、図１に示すデータバッファ装置をＦＩＬＯとして動作させることも可能である。この場合も、ＦＩＦＯの場合と同様の効果を奏することができる。
【００９２】
【発明の効果】
本発明によれば、互いに独立したクロック信号を用いてデータの書き込みおよび読み出しを行う場合において、書き込み許可信号および読み出し許可信号にスパイクが発生することを防止できる。また、書き込み許可信号および読み出し許可信号の生成に要する遅延時間が記憶容量の増加にともなって長くなることを防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るデータバッファ装置の構成の一例を示すブロック図である。
【図２】本発明の第１の実施形態に係るバッファユニットの構成の一例を示す回路図である。
【図３】書き込み指示部の構成の一例を示す回路図である。
【図４】図２に示すバッファユニットおけるフラグ信号および同期化フラグ信号の状態遷移の一例を示す図である。
【図５】各状態におけるフリップフロップの保持信号の値を図解した第１の図である。
【図６】各状態におけるフリップフロップの保持信号の値を図解した第２の図である。
【図７】書き込みポインタおよび読み出しポインタが特定のバッファユニットに固定されるものとした場合における、各制御信号のタイミング関係の一例を示すタイミングチャートである。
【図８】本発明の第２の実施形態に係るバッファユニットの構成の一例を示す回路図である。
【符号の説明】
１−０〜１−７，１Ａ−０〜１Ａ−７…バッファユニット、２…書き込み指示部、３…読み出し指示部、４，５…デコード部、６〜８…選択部、９，１０，１１０〜１１３，２０１…ＡＮＤ回路、１０７〜１０９，２０２…フリップフロップ、１２０〜１２２…インバータ、１３０〜１３３…排他的ＮＯＲ回路、１３１…排他的ＯＲ回路、２０３…加算部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a data buffer device capable of writing and reading data using independent clock signals, and for example, relates to an asynchronous FIFO data buffer device and an asynchronous FILO data buffer device.
[0002]
[Prior art]
Generally, a FIFO type data buffer device (hereinafter, referred to as FIFO) outputs two flag signals for notifying an internal circuit to an external circuit. One is called a full flag, and indicates a state in which the storage area is full of write data (hereinafter, referred to as a full state). The other one is called an empty flag, and indicates a state in which unread write data does not exist in the storage area (hereinafter, referred to as an empty state).
[0003]
When the full flag is valid, writing of data to the FIFO is not permitted to prevent overwriting of data, and writing is permitted when the full flag is invalid. Further, when the empty flag is valid, data to be read does not exist in the storage area, so that reading of data from the FIFO is not permitted. When the empty flag is invalid, reading is permitted.
As described above, when the FIFO is viewed from an external circuit, the full / empty flag generated by the FIFO is the only information for knowing the state, and therefore the function of the full / empty flag in the normal operation of the FIFO is considered. Is important.
[0004]
Normally, FIFO FIFO operation is controlled using a write pointer WP (write pointer) indicating a data write address and a read pointer RP (read pointer) indicating a data read address. The above-mentioned full / empty flag is generated using the write pointer WP and the read pointer RP.
[0005]
In the case of a synchronous FIFO in which writing and reading are performed in synchronization with a common clock signal, since the write pointer WP and the reading pointer RP are updated in synchronization with the common clock signal, the full / empty flag is also set to this common clock signal. Generated in synchronization with the signal.
[0006]
On the other hand, in the case of an asynchronous FIFO in which data can be written and read using independent clock signals, the write pointer WP and the read pointer RP are updated in synchronization with different clock signals. That is, the write pointer WP and the read pointer RP are each independently updated at an arbitrary timing. Therefore, the full / empty flag generated according to these flags may include a pulse (spike) having a narrow time width. The external circuit exchanges data with the FIFO while checking the state of the full / empty flag. Therefore, if spikes are included in these flags, a malfunction may occur in data exchange.
[0007]
For example, if reading and writing are performed simultaneously when the FIFO is full with the remaining one word of data, the full flag may be spiked. If reading and writing are performed simultaneously when only one word of valid data exists, there is a possibility that the empty flag will be spiked.
[0008]
As a technique for preventing the spike of the full / empty flag in such an asynchronous FIFO, there is a conventional technique described in Patent Document 1.
In the asynchronous FIFO described in Patent Document 1, the presence / absence of valid data in the FIFO is represented by a token signal, and a full / empty flag is generated using this token signal.
[0009]
[Patent Document 1]
Patent No. 3013800
[0010]
[Problems to be solved by the invention]
However, in the asynchronous FIFO described in Patent Document 1, as a circuit for transmitting a token signal, units (1-19 to 1-22) having a number of stages corresponding to the storage capacity of the FIFO (4 words in the example of FIG. 1) are used. ) Must be provided. As shown in FIG. 2 of Patent Document 1, the token signal propagating in this unit passes through a plurality of gate circuits, so that when the number of units increases in proportion to the storage capacity of the FIFO, the token signal propagation delay increases. I do.
[0011]
That is, in the method described in Patent Literature 1, the delay time from when data is written in the empty state until the data becomes readable, or the delay time from when the data is read in the full state to when the data becomes readable is obtained. Disadvantageously, the storage capacity of the FIFO becomes longer in proportion to the storage capacity. In particular, in a FIFO having a large storage capacity, performance is significantly deteriorated in terms of latency.
[0012]
The present invention has been made in view of such circumstances, and an object of the present invention is to prevent a spike in a write enable signal and a read enable signal when data is written and read using clock signals independent of each other. It is another object of the present invention to provide a data buffer device that can prevent the delay time required for generating the write enable signal and the read enable signal from increasing with an increase in storage capacity.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a data buffer device according to the present invention includes a storage unit that stores input data in synchronization with a first clock signal, and a first flag signal holding unit that holds a first flag signal. Means, a second flag signal holding means for holding a second flag signal, and when the data writing is performed in the storage means, the first flag signal held in the first flag signal holding means is changed. A first signal changing unit, and a first synchronization for converting the first flag signal held in the first flag signal holding unit into a first synchronization flag signal synchronized with the second clock signal. Means for outputting a read enable signal when the change of the first synchronization flag signal is detected, and reading data from the storage means in synchronization with the second clock signal during output of the read enable signal Read permission signal output means for stopping the output of the read permission signal; and a second signal change means for changing the second flag signal held in the second flag signal holding means when the data is read in the storage means. Means for converting the second flag signal held in the second flag signal holding means into a second synchronization flag signal synchronized with the first clock signal; And a write enable signal output means for outputting a write enable signal when the change of the synchronization flag signal is detected and stopping the output of the write enable signal when the data writing is performed in the storage means. The storage means performs the data writing when the write permission signal is output from the write permission signal output means.
[0014]
According to the data buffer device of the present invention, when the write enable signal is input to the storage unit, the input data is stored in the storage unit in synchronization with the first clock signal. When the data writing is performed in the storage unit, the first signal changing unit changes the first flag signal held in the first flag signal holding unit. The changed first flag signal is converted into a first synchronization flag signal synchronized with the second clock signal by the first synchronization means. When the change of the first synchronization flag signal is detected by the read permission signal output means, the read permission signal is output from the read permission signal output means. When the data is read from the storage unit in synchronization with the second clock signal while the read permission signal is being output, the output of the read permission signal from the read permission signal output unit is stopped.
When the data reading is performed in the storage unit, the second signal changing unit changes the second flag signal held in the second flag signal holding unit. The changed second flag signal is converted to a second synchronization flag signal synchronized with the first clock signal by the second synchronization means. When the change of the second synchronization flag signal is detected by the write enable signal output means, a write enable signal is output from the write enable signal output means. When the data writing is performed in the storage unit, the output of the write enable signal from the write enable unit is stopped.
[0015]
In the data buffer device according to the first aspect, the first signal changing unit and the second signal changing unit may change the flag signal to be changed from one of two different types of signals to the other. . In this case, the read permission signal output means compares the second flag signal held in the second flag signal holding means with the first synchronization flag signal output from the first synchronization means. A first flag signal held by the first flag signal holding means; a second synchronization flag signal output from the second synchronization means; Is included.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
<First embodiment>
FIG. 1 is a block diagram illustrating an example of a configuration of the data buffer device according to the first embodiment of the present invention.
The data buffer device shown in FIG. 1 includes a buffer unit 1-0 to 1-7, a write instruction unit 2, a read instruction unit 3, decode units 4 and 5, select units 6 to 8, AND circuits 9 and And 10.
The buffer units 1-0 to 1-7 are one embodiment of the buffer unit of the present invention.
The writing instruction unit 2 is an embodiment of the writing instruction unit of the present invention.
The read instruction unit 3 is an embodiment of the read instruction unit of the present invention.
The selector 6 is an embodiment of the first selector of the present invention.
The selector 7 is an embodiment of the second selector of the present invention.
The selection unit 8 is an embodiment of the third selection unit of the present invention.
[0017]
(Buffer unit 1-n)
The buffer unit 1-n (n indicates an integer from 0 to 7) has a storage unit for storing the input data DI, and when no unread data is stored in this storage unit, the clock unit A high-level write enable signal WO [n] indicating that data can be written is output in synchronization with the signal CK1. If the input write request signal WI and the write enable signal WE [n] are both at the high level during the period when the high-level write enable signal WO [n] is being output, the buffer unit 1-n outputs the clock signal CK1. And the input data DI is written to the storage unit in synchronization with. At the time of this data writing, the write enable signal WO [n] is changed to a low level.
[0018]
On the other hand, when unread data has been written to the storage unit, the buffer unit 1-n synchronizes with the clock signal CK2 to output a high-level read permission signal RO [n] indicating that data can be read. Is output. When the input read request signal RI and read enable signal RE [n] are both at the high level during the period when the high-level read enable signal RO [n] is being output, the storage unit is synchronized with the clock signal CK2. Is read from the data stored in. At the time of data reading, the buffer unit 1-n changes the read permission signal RO [n] to low level.
[0019]
FIG. 2 is a circuit diagram showing an example of the configuration of the buffer unit 1-n.
The buffer unit 1-n illustrated in FIG. 2 includes flip-flops 101 to 107, AND circuits 110 to 113, inverters 120 and 121, an exclusive NOR circuit 130, and an exclusive OR circuit 131.
The flip-flop 101 is an embodiment of the first flag signal holding unit of the present invention.
The flip-flop 104 is an embodiment of the second flag signal holding means of the present invention.
The unit including the AND circuits 110 and 111 and the inverter 120 is one embodiment of the first signal changing unit of the present invention.
Flip-flops 102 and 103 are an embodiment of the first synchronization means of the present invention.
The exclusive OR circuit 131 is one embodiment of the read permission signal output means of the present invention, and is one embodiment of the first comparison means of the present invention.
A unit including the AND circuits 112 and 113 and the inverter 121 is an embodiment of the second signal changing unit of the present invention.
Flip-flops 105 and 106 are an embodiment of the second synchronization means of the present invention.
The exclusive NOR circuit 130 is an embodiment of the write enable signal output unit of the present invention and an embodiment of the second comparison unit of the present invention.
[0020]
The AND circuit 110 receives the write enable signal WO [n], the write enable signal WE [n], and the write request signal WI, and calculates the logical product of these three input signals.
The AND circuit 111 receives the operation result of the AND circuit 110 and the clock signal CK1, and calculates the logical product of the two input signals.
[0021]
The flip-flop 101 inputs a signal obtained by logically inverting the flag signal F1 held by the flip-flop 101 in the inverter 120. The input signal is held in synchronization with the clock signal CK1 input via the AND circuit 111, and is output as the flag signal F1.
[0022]
The flip-flop 102 holds the flag signal F1 output from the flip-flop 101 in synchronization with the clock signal CK2.
The flip-flop 103 holds the signal held in the flip-flop 102 in synchronization with the clock signal CK2, and outputs the signal as the synchronization flag signal UF1.
[0023]
The AND circuit 112 receives the read enable signal RO [n], the read enable signal RE [n], and the read request signal RI, and calculates the logical product of these three input signals.
The AND circuit 113 receives the operation result of the AND circuit 112 and the clock signal CK2, and calculates the logical product of the two input signals.
[0024]
The flip-flop 104 inputs a signal obtained by logically inverting the flag signal F2 held by the flip-flop 104 in the inverter 121. Then, this input signal is held in synchronization with the clock signal CK2 input via the AND circuit 113, and is output as the flag signal F2.
[0025]
The flip-flop 105 holds the flag signal F2 output from the flip-flop 104 in synchronization with the clock signal CK1.
The flip-flop 106 holds the signal held in the flip-flop 105 in synchronization with the clock signal CK1, and outputs the signal as the synchronization flag signal UF2.
[0026]
The exclusive NOR circuit 130 calculates an exclusive inverted OR of the flag signal F1 and the synchronization flag signal UF2, and outputs the calculation result as a write enable signal WO [n].
The exclusive OR circuit 131 performs an exclusive OR operation on the flag signal F2 and the synchronization flag signal UF1, and outputs the operation result as a read permission signal RO [n].
[0027]
The flip-flop 107 holds the input data DI in synchronization with the clock signal CK1 input via the AND circuit 111, and outputs the held data as storage data DO [n].
[0028]
(Write instruction unit 2)
The write instruction unit 2 outputs a write pointer WP for indicating a buffer unit to be written from among the buffer units 1-0 to 1-7.
When the write enable signal WO and the write request signal WI output from the selector 6 go to a high level, and the signal WX output from the AND circuit 9 goes to a high level as the logical product of these two signals, the write pointer WP The input data DI is written to the designated buffer unit in synchronization with the clock signal CK1. Each time the data is written, the write instruction unit 2 changes the target of the write pointer WP according to the order of the buffer units 1-0, 1-1,..., 1-7. When data is written to the last buffer unit 1-7 in this order, the instruction target is changed to the first buffer unit 1-0 in this order.
[0029]
FIG. 3 is a circuit diagram showing an example of the configuration of the write instruction unit 2.
The write instruction unit 2 illustrated in FIG. 3 includes an AND circuit 201, a flip-flop 202, and an adder 203.
The AND circuit 201 receives the output signal WX of the AND circuit 9 and the clock signal CK1, and calculates the logical product of these two signals.
The flip-flop 202 holds the addition result of the adding unit 203 in synchronization with the clock signal CK1 input via the AND circuit 203, and outputs the held signal as the write pointer WP.
The adding unit 203 adds the value “1” to the write pointer WP held in the flip-flop 202. The adder 203 is, for example, an adder that outputs a 3-bit addition result. If the addition result is “111” in binary, the addition unit 203 outputs “000” as a result of adding the value “1” thereto.
[0030]
According to the write instruction unit 2 having the above-described configuration, when the output signal WX of the AND circuit 9 is at a low level, the AND circuit 201 is turned off, and the write pointer WP held in the flip-flop 202 does not change. When the output signal WX of the AND circuit 9 goes high, the AND circuit 201 enters a transparent state, and the clock signal CK1 is supplied to the flip-flop 202. As a result, the addition result of the addition unit 203 is held in the flip-flop 202 in synchronization with the clock signal CK1, and the write pointer WP is updated. The post-update write pointer WP has a value obtained by adding the value “1” to the pre-update write pointer WP.
[0031]
(Read instruction section 3)
The read instructing unit 3 outputs a read pointer RP for indicating a buffer unit to be read from among the buffer units 1-0 to 1-7.
When the read permission signal RO and the read request signal RI output from the selection unit 7 become high level, and the signal RX output from the AND circuit 10 becomes high level as the logical product of these two signals, the read pointer RP Data is read from the designated buffer unit in synchronization with the clock signal CK2. The read instructing unit 3 changes the target of the read pointer RP in accordance with the order of the buffer units 1-0, 1-1,..., 1-7 each time the data is read. When data is read from the last buffer unit 1-7 in this order, the instruction target is changed to the first buffer unit 1-0 in this order.
[0032]
The read instruction unit 3 can be realized by, for example, the same configuration as the write instruction unit 2 shown in FIG. That is, by inputting the output signal RX of the AND circuit 10 and the clock signal CK2 to the AND circuit 201, the read pointer RP can be obtained as a signal held by the flip-flop 202.
[0033]
(Decoding unit 4)
The decoding unit 4 converts the write pointer WP generated by the write instruction unit 2 into an 8-bit write enable signal WE [7: 0].
The signals (WE [0] to WE [7]) of the respective bits of the write enable signal WE [7: 0] correspond to the buffer units 1-0 to 1-7, respectively. Among the 8-bit signals, a 1-bit signal corresponding to the write pointer WP is set to a high level, and the remaining signals are set to a low level.
[0034]
(Decoding unit 5)
The decoding unit 5 converts the read pointer RP generated by the read instruction unit 3 into an 8-bit read enable signal RE [7: 0].
The signal (RE [0] to RE [7]) of each bit of the read enable signal RE [7: 0] corresponds to each of the buffer units 1-0 to 1-7, and the decoding unit 5 Among the 8-bit signals, a 1-bit signal corresponding to the read pointer RP is set to a high level, and the remaining signals are set to a low level.
[0035]
(Selection unit 6)
The selection unit 6 outputs one write enable signal corresponding to the write enable signal WE [7: 0] among the write enable signals WO [0] to WO [7] output from the buffer units 1-0 to 1-7. Select and output. That is, of the 8-bit signals (WE [0] to WE [7]), the write enable signal from the buffer unit corresponding to the high-level bit signal is selected and output.
[0036]
(Selection unit 7)
The selection unit 7 outputs one write enable signal corresponding to the read enable signal RE [7: 0] among the read enable signals RO [0] to RO [7] output from the buffer units 1-0 to 1-7. Select and output. That is, a read permission signal from the buffer unit corresponding to the high-level bit signal is selected and output from the 8-bit signals (RE [0] to RE [7]).
[0037]
(Selection unit 8)
The selecting unit 8 selects one of the data DO [0] to DO [7] stored in the buffer units 1-0 to 1-7 according to the read enable signal RE [7: 0]. Output. That is, among the 8-bit signals (RE [0] to RE [7]), the storage data of the buffer unit corresponding to the high-level bit signal is selected and output.
[0038]
Here, the operation of the data buffer device shown in FIG. 1 having the above configuration will be described.
For example, it is assumed that both the write pointer WP and the read pointer RP in the initial state are set in the buffer unit 1-0. In this initial state, all the buffer units (1-0 to 1-7) are in a write-enabled state and are in a read-inhibited state. That is, the write enable signals WO [0] to WO [7] are at a high level indicating write permission, and the read enable signals RO [0] to RO [7] are at a low level indicating write disable. .
[0039]
In this case, in the output of the decoding unit 4, the write enable signal WE [0] becomes high level and the other write enable signals WE [1] to WE [7] become low level. Is selected and output. Therefore, the write permission signal WO output from the selection unit 6 becomes high level, and a state in which data writing to the data buffer device is permitted.
In the output of the decoding unit 5, the read enable signal RE [0] goes high and the other read enable signals RO [1] to RO [7] go low. The read enable signal RO [0] is selected and output. Therefore, the read permission signal RO output from the selection unit 7 becomes low level, and the data buffer device enters an empty state in which data read is prohibited.
[0040]
In this initial state, when a high-level write request signal WI is input, the input data DI is written to the buffer unit 1-0 in synchronization with the clock signal CK1, and the write enable signal WO [0] becomes low-level. Changes to
At the time of writing the data, the value of the write pointer WP is incremented, and the instruction target is changed to the buffer unit 1-1. As a result, the write enable signal WE [1] goes high and the other write enable signals WE [0], WE [2] to WE [7] go low, and the selector 6 writes data in the buffer unit 1-1. The permission signal WO [1] is selected and output. Since the write enable signal WO [1] is at a high level, data writing to the data buffer device continues to be enabled.
[0041]
Since the unread data DO [0] is held in the buffer unit 1-0, the read enable signal RO [0] changes to a high level in synchronization with the clock signal CK2. As a result, the read permission signal RO output from the selection unit 7 goes high, and the data buffer device enters the read permission state.
[0042]
After the data is written into the buffer unit 1-0, when a high-level write request signal WI is input, the buffer units 1-1, 1-0,. .., The input data DI is sequentially written into 1-7, and the write enable signals WO [1] to WO [7] sequentially go low. Further, the read enable signals RO [1] to RO [7] sequentially become high level in synchronization with the clock signal CK2.
[0043]
If data is written to the buffer units 1-0 to 1-7 without performing any data reading, both the write pointer WP and the read pointer RP point to the buffer unit 1-0, and both of the pointers are designated. Target matches. At this time, the selection unit 6 selects and outputs the write enable signal WO [0] of the buffer unit 1-0. However, the buffer unit 1-0 does not read after writing the data, and Since WO [0] remains at low level, the write enable signal WO output from the selection unit 6 goes to low level. That is, the data buffer device enters a full state in which data writing is prohibited.
In the full state, even when the high-level write request signal WI is input, data is not written to the target indicated by the write pointer WP, and the write target is not changed.
[0044]
Such a full state is resolved by reading data from the buffer unit 1-0 to which the write pointer WP and the read pointer RP indicate.
That is, when the high-level read request signal RI is input in a state where the high-level read permission signal RO [0] is selected by the selection unit 7, the output data of the selection unit 8 is synchronized with the clock signal CK2. DO is read by a subsequent device (not shown). In the selecting unit 8, the storage data DO [0] of the buffer unit 1-0 to be pointed is selected by the read pointer RP, so that the storage data DO [0] is read by the subsequent device. When data reading is performed, the low-level write enable signal WO [0] changes to the high level again in synchronization with the clock signal CK1. As a result, the write permission signal WO output from the selection unit 6 becomes high level, the full state of the data buffer device is canceled, and data writing becomes possible.
[0045]
Further, if data is read from the buffer units 1-0 to 1-7 while writing is stopped after data writing to the buffer units 1-0 to 1-7 is performed, the write pointer WP Also, the pointing target of the read pointer RP becomes the buffer unit 1-0, and the pointing targets of both match. At this time, the selection unit 7 selects and outputs the read permission signal RO [0] of the buffer unit 1-0, but the buffer unit 1-0 does not perform writing after data reading, and thus the read permission Since the signal RO [0] remains at the low level, the read permission signal RO [0] output from the selection unit 7 goes to the low level. That is, the data buffer device enters an empty state in which data reading is prohibited.
In the empty state, even when the high-level read request signal RI is input, data is not read from the target indicated by the read pointer RP, and the read target is not changed.
[0046]
Such an empty state is resolved by performing data writing to the buffer unit 1-0 to which the write pointer WP and the read pointer RP indicate.
That is, when the high-level write request signal WI is input in a state where the high-level write enable signal WO [0] is selected by the selection unit 6, the input data DI is synchronized with the clock signal CK1. 1-0 is written. When data writing is performed, the low-level read permission signal RO [0] changes to the high level again in synchronization with the clock signal CK2. As a result, the read permission signal RO output from the selection unit 7 becomes high level, the empty state of the data buffer device is eliminated, and the data can be read.
[0047]
Thus, every time data is written to the buffer unit pointed to by the write pointer WP, the target pointed to by the write pointer WP is the buffer unit 1-0, 1-1,..., 1-7, 1-0. , 1-1,... Each time data is read from the buffer unit specified by the read pointer RP, the target pointed to by the read pointer WP is changed in the same order as the write pointer WP.
In the initial state, assuming that the write pointer WP and the read pointer RP point to the same buffer unit, the data written to each buffer unit is read in the same order as the write order. That is, the data buffer device shown in FIG. 1 realizes a function as a FIFO type data buffer device in which data written in advance is read out in order.
[0048]
Next, the operation of each buffer unit will be described in more detail with reference to the state transition diagram of FIG.
FIG. 4 is a diagram showing an example of the state transition of the flag signals (F1, F2) and the synchronization flag signals (UF1, UF2) in the buffer unit 1-n shown in FIG.
[0049]
State ST1:
Each buffer unit is set to this state ST1 in the initial state. In the state ST1, as shown in FIG. 5A, all the holding signals of the flip-flops 101 to 106 are initialized to a value '0', that is, a low level.
In this case, since the values of the flag signal F1 and the synchronization flag signal UF2 match, the write enable signal WO [n] output from the exclusive NOR circuit 130 has the value '1', that is, the high level. In this state ST1, when the pointing target of the write pointer WP is set to the buffer unit 1-n, the write enable signal WO output from the selection unit 6 goes high, and the data buffer device enters the write enable state.
Further, since the values of the flag signal F2 and the synchronization flag signal UF1 match, the read enable signal RO [n] output from the exclusive OR circuit 131 has the value '0', that is, the low level. In this state ST2, when the target pointed to by the read pointer RP is set to the buffer unit 1-n, the read enable signal RO output from the selection unit 7 goes low, and the data buffer device enters the read prohibited state.
When a high-level write request signal WI is input in a state where the target pointed to by the write pointer WP is set to the buffer unit 1-n, the input data DI is held in the flip-flop 107 in synchronization with the clock signal CK1. You. At this time, the flag signal F1 held in the flip-flop 101 is inverted from a low level to a high level, and a transition from the state ST1 to the state ST2 occurs.
[0050]
State ST2:
In the state ST2, as shown in FIG. 5B, the holding signal of the flip-flop 101 is at a high level, and the holding signals of the flip-flops 102 to 106 are at a low level.
In this case, the flag signal F1 is at the high level, the synchronization flag signal UF2 is at the low level, and the values do not match, so that the write enable signal WO [n] is at the low level. Therefore, when the target pointed to by the write pointer WP is set to the buffer unit 1-n in the state ST2, the data buffer device enters the write-inhibited state.
Also, since the values of the flag signal F2 and the synchronization flag signal UF1 match, the read enable signal RO [n] goes low. Therefore, when the read pointer RP is set in the buffer unit 1-n in the state ST2, the data buffer device is in a read-prohibited state.
When the clock signal CK2 for two cycles is input after the transition to the state ST2, the synchronization flag signal UF1 held in the flip-flop 103 changes to a high level, and the transition from the state ST2 to the state ST3 occurs. Happens.
[0051]
State ST3:
In the state ST3, as shown in FIG. 5C, the holding signals of the flip-flops 101 to 103 are at a high level, and the holding signals of the flip-flops 104 to 106 are at a low level.
In this case, since the values of the flag signal F1 and the synchronization flag signal UF2 do not match, the write enable signal WO [n] goes low. Therefore, when the target pointed to by the write pointer WP is set to the buffer unit 1-n in the state ST3, the data buffer device enters the write-inhibited state.
Further, the flag signal F2 goes low and the synchronization flag signal UF1 goes high, and the values do not match, so that the read enable signal RO [n] goes high. Therefore, when the read pointer RP is set to the buffer unit 1-n in the state ST3, the data buffer device enters the read permission state.
When a high-level read request signal RI is input in a state where the target of the read pointer RP is set in the buffer unit 1-n, the data DI held in the flip-flop 107 is synchronized with the clock signal CK2. , Is read by the subsequent device. At this time, the flag signal F2 held in the flip-flop 104 is inverted from a low level to a high level, and a transition from the state ST3 to the state ST4 occurs.
[0052]
State ST4:
In the state ST4, as illustrated in FIG. 5D, the holding signals of the flip-flops 101 to 104 are at a high level, and the holding signals of the flip-flops 105 and 106 are at a low level.
In this case, since the values of the flag signal F1 and the synchronization flag signal UF2 do not match, the write enable signal WO [n] goes low. Therefore, when the pointing target of the write pointer WP is set to the buffer unit 1-n in the state ST4, the data buffer device enters the write-inhibited state.
Further, since the flag signal F2 and the synchronization flag signal UF1 are at the high level and their values match, the read enable signal RO [n] is at the low level. Therefore, when the read pointer RP is set to the buffer unit 1-n in the state ST4, the data buffer device enters the read-prohibited state.
When the clock signal CK1 for two cycles is input after the transition to the state ST4, the synchronization flag signal UF2 held in the flip-flop 106 changes to a high level, and the state ST4 transitions to the state ST5. Happens.
[0053]
State ST5:
In the state ST5, as shown in FIG. 6A, all the holding signals of the flip-flops 101 to 106 become high level.
In this case, since the values of the flag signal F1 and the synchronization flag signal UF2 match, the write enable signal WO [n] output from the exclusive NOR circuit 130 goes high. Therefore, when the pointing target of the write pointer WP is set to the buffer unit 1-n in the state ST5, the data buffer device enters the write permission state.
Further, since the values of the flag signal F2 and the synchronization flag signal UF1 match, the read permission signal RO [n] output from the exclusive OR circuit 131 goes low. Therefore, in the state ST5, when the target pointed to by the read pointer RP is set to the buffer unit 1-n, the data buffer device enters the read-inhibited state.
When a high-level write request signal WI is input in a state where the target of the write pointer WP is set to the buffer unit 1-n, new input data DI is input to the flip-flop 107 in synchronization with the clock signal CK1. Will be retained. At this time, the flag signal F1 held in the flip-flop 101 is inverted from the high level to the low level, and a transition from the state ST5 to the state ST6 occurs.
[0054]
State ST6:
In the state ST6, as shown in FIG. 6B, the holding signal of the flip-flop 101 is at a low level, and the holding signals of the flip-flops 102 to 106 are at a high level.
In this case, the flag signal F1 goes low and the synchronization flag signal UF2 goes high, and the values of the two do not match, so that the write enable signal WO [n] goes low. Therefore, when the target pointed by the write pointer WP is set to the buffer unit 1-n in the state ST6, the data buffer device enters the write-inhibited state.
Also, since the values of the flag signal F2 and the synchronization flag signal UF1 match, the read enable signal RO [n] goes low. Therefore, when the read pointer RP is set to the buffer unit 1-n in the state ST6, the data buffer device is in a read prohibited state.
When the clock signal CK2 for two cycles is input after the transition to the state ST6, the synchronization flag signal UF1 held in the flip-flop 103 changes to low level, and the transition from the state ST6 to the state ST7. Happens.
[0055]
State ST7:
In the state ST7, as shown in FIG. 6C, the holding signals of the flip-flops 101 to 103 go low and the holding signals of the flip-flops 104 to 106 go high.
In this case, since the values of the flag signal F1 and the synchronization flag signal UF2 do not match, the write enable signal WO [n] goes low. Therefore, when the pointing target of the write pointer WP is set to the buffer unit 1-n in the state ST7, the data buffer device enters the write-inhibited state.
Further, the flag signal F2 becomes high level and the synchronization flag signal UF1 becomes low level, and the values thereof do not match, so that the read enable signal RO [n] becomes high level. Therefore, when the read pointer RP is set to the buffer unit 1-n in the state ST7, the data buffer device enters the read permission state.
When a high-level read request signal RI is input in a state where the target of the read pointer RP is set in the buffer unit 1-n, the data DI held in the flip-flop 107 is synchronized with the clock signal CK2. , Is read by the subsequent device. At this time, the flag signal F2 held in the flip-flop 104 is inverted from the high level to the low level, and a transition from the state ST7 to the state ST8 occurs.
[0056]
State ST8:
In the state ST8, as shown in FIG. 6D, the holding signals of the flip-flops 101 to 104 go low and the holding signals of the flip-flops 105 and 106 go high.
In this case, since the values of the flag signal F1 and the synchronization flag signal UF2 do not match, the write enable signal WO [n] goes low. Therefore, when the target pointed to by the write pointer WP is set to the buffer unit 1-n in the state ST8, the data buffer device enters the write-inhibited state.
Further, the flag signal F2 and the synchronization flag signal UF1 go to low level, and their values match, so that the read enable signal RO [n] goes to low level. Therefore, when the read pointer RP is set to the buffer unit 1-n in the state ST8, the data buffer device enters a read-prohibited state.
When the clock signal CK1 for two cycles is input after the transition to the state ST8, the synchronization flag signal UF2 held in the flip-flop 106 changes to low level. Thus, the state returns from the state ST8 to the state ST1 described above.
[0057]
As described above, the permission / non-permission of writing and reading with respect to the buffer unit 1-n is determined according to the four signals (F1, UF1, F2, UF2), and the signal states are divided into eight states (ST1 to ST8). ).
[0058]
The occurrence and stop of the state transition are controlled according to four control signals (write pointer WP, read pointer RP, write request signal WI, read request signal RI) and clock signals CK1 and CK2.
That is, the transition from the state ST1 to the state ST2 and the transition from the state ST5 to the state ST6 are performed when the buffer unit 1-n is instructed by the write pointer WP, so that the write enable signal WE [n] becomes high level, and It is generated in synchronization with the clock signal CK1 on condition that a high-level write request signal WI is input. This state transition occurs together with the writing of data to the buffer unit 1-n. If the above condition is not satisfied, no data writing is performed and no state transition occurs.
The transition from the state ST3 to the state ST4 and the transition from the state ST7 to the state ST8 are performed when the read pointer RP indicates the buffer unit 1-n, so that the read enable signal RE [n] becomes high and high. Is generated in synchronization with the clock signal CK2 on condition that the read request signal RI is input. This state transition occurs together with the reading of data from the buffer unit 1-n. If the above condition is not satisfied, no data reading is performed and no state transition occurs.
Other state transitions (ST2-ST3, ST4-ST5, ST6-ST7, ST8-ST1) are automatically generated in response to the input of the clock signal CK1 or the clock signal CK2.
[0059]
As is clear from the state transition diagram shown in FIG. 4, writing and reading of data are permitted in different states. Therefore, even if writing and reading are simultaneously requested for the same buffer unit, there is no problem that these are executed simultaneously.
Furthermore, as shown in FIG. 4, since there is no branch in the transition between the eight states, the order of the state transition is kept constant. The order of the state transition is not changed according to the value of the control signal or the phase relationship between the clock signal CK1 and the clock signal CK2.
Accordingly, the permission / non-permission of writing and reading for each buffer unit is determined based on the eight state transitions shown in FIG. 4, and the same is determined according to the value of the control signal and the phase relationship of the clock signal. The problem that writing and reading to the buffer unit are performed simultaneously does not occur. In addition, the values of the write enable signal WO and the read enable signal RO are determined according to which of the above-mentioned eight states the data holding unit indicated by each pointer (WP, RP) is in. The problem of being set to an inappropriate value by an unstable state does not occur.
[0060]
When the flag signal F1 synchronized with the clock signal CK1 is converted into the synchronization flag signal UF1 synchronized with the clock signal CK2, and when the flag signal F2 synchronized with the clock signal CK2 is synchronized with the clock signal CK1 When the signal is converted into the signal UF1, the conversion source flag signal is held again in synchronization with the conversion destination clock signal in the two-stage flip-flops connected in series.
[0061]
In general, when a signal that is asynchronous with respect to a clock signal is held in a flip-flop, if a level change occurs in the asynchronous signal at a point near the clock signal holding timing, timing conditions such as the setup time and hold time of the flip-flop are violated. However, there is a possibility that a state called metastable occurs in which the held signal becomes an intermediate level between the high level and the low level.
Therefore, in the buffer unit shown in FIG. 2, the flip-flop 102 and the flip-flop 105 may cause such metastable. However, if the duration of such metastable is sufficiently shorter than one cycle of the clock signal, the output signals of flip-flops 102 and 105 will be high or low in the next clock cycle in which metastable has occurred. , The metastable state does not propagate to the flip-flops 103 and 106 of the next stage.
[0062]
As described above, since the flag signals F1 and F2 synchronized with one clock signal are held again in synchronization with the other clock signal in the two-stage flip-flop, the synchronization flag signals UF1 and UF2 are obtained. Even when the clock signals CK1 and CK2 are asynchronous, the metastable effect on the synchronization flag signals UF1 and UF2 is effectively eliminated.
[0063]
If the duration of the metastable is longer than one cycle of the clock signals CK1 and CK2, the metastable for the synchronization flag signals UF1 and UF2 is changed by changing the number of flip-flops of two stages to three or more. The effects of the table can be easily removed.
[0064]
Next, an operation of writing and reading data to and from the buffer unit will be described with reference to a timing chart.
FIG. 7 is a timing chart showing an example of the timing relationship of each control signal when the write pointer WP and the read pointer RP are fixed to a specific buffer unit.
FIGS. 7A to 7H respectively show a clock signal CK1, a write request signal WI, a write enable signal WO, input data DI, a clock signal CK2, a read request signal RI, a read enable signal RO, and a buffer unit. The storage data DO is shown.
In the example of FIG. 7, the write request signal WI and the read request signal RI are kept constant at a high level.
[0065]
Time T1:
When the buffer unit is in the state ST1 or the state ST5, the write enable signal WO goes high. When the rising of the clock signal CK1 changes in this state, the input data DI is held in the flip-flop 107 in synchronization with the rising. In the example of FIG. 7, the input data DI having the value “1” is held in the flip-flop 107. At this time, since the state transition to the state ST2 or the state ST6 occurs, the write enable signal WO changes from the high level to the low level.
[0066]
Time T2, T3:
If the rising of the clock signal CK2 occurs twice in the state ST2 or the state ST6, a state transition to the state ST3 or the state ST7 occurs. With this state transition, the read permission signal RO changes from low level to high level.
[0067]
Time T4:
When the rising of the clock signal CK2 changes while the read enable signal RO is at the high level, the data held in the flip-flop 107 is read into the subsequent device in synchronization with the rising, and the state ST4 or the state ST8 is read. A state transition to occurs. According to this state transition, the read permission signal RO changes from the high level to the low level.
[0068]
Time T5, T6:
In the state ST4 or the state ST8, when the rising change of the clock signal CK1 occurs twice, a state transition to the state ST5 or the state ST1 occurs. With this state transition, the write enable signal WO changes from low level to high level.
[0069]
Time T7:
When the rising edge of the clock signal CK1 changes while the write enable signal WO is at the high level, new input data DI is held in the flip-flop 107 in synchronization with the rising edge. In the example of FIG. 7, the input data DI having the value “2” is newly held in the flip-flop 107. At this time, since the state transition to the state ST2 or the state ST6 occurs, the write enable signal WO changes from the high level to the low level.
Thereafter, at times T9 and T10, a state transition similar to that at times T3 and T4 occurs, and the data of the value “2” held in the flip-flop 107 is read into the subsequent device.
[0070]
As described above, according to the data buffer device shown in FIG. 1, the values of the flag signal F1, the flag signal F2, the synchronization flag signal UF1, and the synchronization flag signal UF2 match, and the write enable signal WO [n] When the write request signal WI and the write enable signal WE [n] both become high in a state where the read enable signal RO [n] is at a low level (state ST1 or state ST5), the clock signal CK1 is synchronized. Thus, data is written to the buffer unit. At the time of data writing, the flag signal F1 held in the flip-flop 101 is logically inverted, and the write enable signal WO [n] changes to low level (state ST2 or state ST6).
The logic-inverted flag signal F1 is converted into a synchronization flag signal F2 synchronized with the clock signal CK2 in the two-stage flip-flops 102 and 103. When the logical inversion of the synchronization flag signal F1 occurs in response to the logical inversion of the flag signal F1, the values of the flag signal F2 and the synchronization flag signal UF1 do not match, and the read enable signal RO [n] changes to a high level ( State ST3 or state ST7). When the read request signal RI and the read enable signal RE [n] go to a high level while the read enable signal RO [n] is at a high level, the data stored in the buffer unit is sent to a subsequent device in synchronization with the clock signal CK2. Is read. At the time of this data reading, the flag signal F2 held in the flip-flop 104 is logically inverted, and the read enable signal RO [n] changes to low level (state ST4 or state ST8).
The flag signal F2 whose logic has been inverted is converted into a synchronization flag signal UF2 synchronized with the clock signal CK1 in the two-stage flip-flops 105 and 106. When logical inversion occurs in the synchronization flag signal UF2 in response to the logical inversion of the flag signal F2, the values of the flag signal F1 and the synchronization flag signal UF2 match, and the write enable signal WO [n] changes to a high level ( State ST5 or state ST1). In this state, when both the write request signal WI and the write enable signal WE [n] become high level, data is written into the buffer unit again in synchronization with the clock signal CK1.
[0071]
That is, the permission / prohibition of writing to the buffer unit and the permission / prohibition of reading are determined according to the states of the four flag signals (F1, F2, UF1, UF2) of each buffer unit. Are allowed in different signal states. Therefore, even when the same buffer unit is simultaneously instructed by the write pointer WP and the read pointer RP, and the write request signal WI and the read request signal RI are simultaneously at the high level, the buffer unit permits writing / reading is prohibited. , A write-inhibited / read-enabled state, or a write-inhibited / read-inhibited state.
In addition, the transition destination of the signal state does not change according to the values of the control signals (WE [n], RE [n], WI, RI) and the phase relationship between the clock signals CK1 and CK2. Are kept constant.
Therefore, according to the data buffer device shown in FIG. 1, it is possible to reliably prevent a problem that data writing and reading are simultaneously performed.
[0072]
The synchronization flag signal UF1 is a signal synchronized with the clock signal CK2 while removing the influence of metastable in the two-stage flip-flops (102, 103). This signal is logically inverted in synchronization with the signal CK2. Therefore, the read permission signal RO [n] generated according to the synchronization flag signal UF1 and the flag signal F2 is also a signal synchronized with the clock signal CK2, and has no metastable effect. Therefore, according to the data buffer device shown in FIG. 1, it is possible to effectively prevent a spike in the read permission signal RO [n], and to prevent a data read malfunction due to the spike.
Similarly, the synchronization flag signal UF2 and the flag signal F1 are signals synchronized with the clock signal CK1 and have no metastable effect. Therefore, the write enable signal WO [n] generated in response to the clock signal CK1 is also a clock signal. The signal is synchronized with the signal CK1, and has no metastable effect. Therefore, according to the data buffer device shown in FIG. 1, spikes in the write enable signal WO [n] can be effectively prevented, and a malfunction in data writing due to the spike can be prevented.
[0073]
As shown in the timing chart of FIG. 7, the delay time (T1 to T4) from when one data is written to the buffer unit to when the written data is read is equal to one cycle of the clock signal CK1. And three cycles of the clock signal CK2. That is, there is no disadvantage that the delay time from writing to reading of data is increased according to the storage capacity of the data buffer device. Therefore, the storage capacity of the data buffer device can be increased without deteriorating the performance of the delay time.
[0074]
The conversion from the flag signal F1 to the synchronization flag signal UF1 and the conversion from the flag signal F2 to the synchronization flag signal UF2 can be realized by a simple circuit using two-stage flip-flops. The illustrated data buffer device can be designed by using a general method using HDL (hardware description language). Therefore, it is possible to automate the verification of the circuit description using a general circuit design tool.
[0075]
<Second embodiment>
Next, a second embodiment of the present invention will be described.
In the data buffer device according to the second embodiment, for example, buffer units 1-0 to 1-7 in the data buffer device shown in FIG. 1 are replaced with buffer units 1A-0 to 1A-7 described below.
[0076]
FIG. 8 is a circuit diagram showing an example of the configuration of the buffer units 1A-n in the data buffer device according to the second embodiment of the present invention. The same reference numerals in FIGS. 2 and 8 indicate the same components. .
The buffer unit 1A-n shown in FIG. 8 has a configuration in which the exclusive NOR circuit 130 and the exclusive OR circuit 131 in the buffer unit 1-n shown in FIG. , Exclusive OR circuits 132 and 133.
The flip-flop 108 is an embodiment of the first signal holding unit of the present invention.
The exclusive OR circuit 133 is an embodiment of the third comparing means of the present invention.
The flip-flop 109 is an embodiment of the second signal holding unit of the present invention.
The exclusive OR circuit 134 is an embodiment of the fourth comparing means of the present invention.
[0077]
The flip-flop 108 holds the synchronization flag signal UF1 output from the flip-flop 103 in synchronization with the output signal of the AND circuit 113, and outputs it as a holding signal Z1.
The flip-flop 109 holds the signal / UF2 obtained by logically inverting the synchronization flag signal UF2 output from the flip-flop 106 in the inverter 122 in synchronization with the output signal of the AND circuit 111, and outputs the signal as a holding signal Z2.
[0078]
The exclusive OR circuit 132 calculates the exclusive OR of the inverted synchronization flag signal / UF2 and the holding signal Z2, and outputs the calculation result as the write enable signal WO [n].
The exclusive OR circuit 133 calculates the exclusive OR of the synchronization flag signal UF1 and the holding signal Z1, and outputs the calculation result as the read permission signal RO [n].
[0079]
Here, the operation of the buffer unit 1A-n shown in FIG. 8 having the above-described configuration will be described.
As can be seen by comparing FIGS. 2 and 8, the input signals to the flip-flops 101 to 106 of the buffer unit 1A-n are the same as the input signals to the flip-flops of the buffer unit 1-n described above. The state transition of the flag signals (F1, F2, UF1, UF2) is the same. Therefore, here, the values of the hold signals Z1, Z2, the write enable signal WO [n], and the read enable signal RO [n] in each state (ST1 to ST8) are shown, while the values of the buffer units 1A-n shown in FIG. The operation will be described.
[0080]
State ST1:
In the state ST1, all the holding signals of the flip-flops 101 to 109 are at low level.
In this case, the write enable signal WO [n] goes high because the inverted synchronization flag signal / UF2 goes high and the holding signal Z2 goes low.
Further, since both the synchronization flag signal UF1 and the holding signal Z1 are at low level, the read enable signal RO [n] is at low level.
[0081]
State ST2:
When the pulse of the clock signal CK1 is output from the AND circuit 111 during the transition from the state ST1 to the state ST2, the flip-flop 109 holds the high-level inverted synchronization flag signal / UF2. As a result, the inverted synchronization flag signal / UF2 and the holding signal Z2 are both at a high level, and the write enable signal WO [n] is at a low level.
Further, since the synchronization flag signal UF1 and the holding signal Z1 remain at the low level, the read enable signal RO [n] remains at the low level.
[0082]
State ST3:
Since the inversion synchronization flag signal / UF2 and the holding signal Z2 remain at the high level, the write enable signal WO [n] remains at the low level.
When the synchronization flag signal UF1 changes to the high level due to the transition from the state ST2 to the state ST3, the read enable signal RO [n] changes to the high level because the holding signal Z1 is at the low level.
[0083]
State ST4:
Since the inversion synchronization flag signal / UF2 and the holding signal Z2 remain at the high level, the write enable signal WO [n] remains at the low level.
In addition, when the pulse of the clock signal CK2 is output from the AND circuit 113 during the transition from the state ST3 to the state ST4, the high-level synchronization flag signal UF1 is held in the flip-flop 109. As a result, the synchronization flag signal UF1 and the holding signal Z1 are both at a high level, so that the read enable signal RO [n] is at a low level.
[0084]
State ST5:
When the synchronization flag signal UF2 changes to the high level due to the transition from the state ST4 to the state ST5, the inverted synchronization flag signal / UF2 changes to the low level in response. As a result, the inverted synchronization flag signal / UF2 goes low and the holding signal Z2 goes high, so that the write enable signal WO [n] goes high.
Further, since the synchronization flag signal UF1 and the holding signal Z1 remain at the high level, the read enable signal RO [n] remains at the low level.
[0085]
State ST6:
When a pulse of the clock signal CK1 is output from the AND circuit 111 during the transition from the state ST5 to the state ST6, the flip-flop 109 holds the low-level inverted synchronization flag signal / UF2. This causes both the inversion synchronization flag signal / UF2 and the holding signal Z2 to go low, so that the write enable signal WO [n] goes low.
Further, since the synchronization flag signal UF1 and the holding signal Z1 remain at the high level, the read enable signal RO [n] remains at the low level.
[0086]
State ST7:
Since the inverted synchronization flag signal / UF2 and the holding signal Z2 remain at the low level, the write enable signal WO [n] remains at the low level.
When the synchronization flag signal UF1 changes to low level due to the transition from the state ST6 to the state ST7, the read enable signal RO [n] changes to high level because the holding signal Z1 is at high level.
[0087]
State ST8:
Since the inversion synchronization flag signal / UF2 and the holding signal Z2 remain at the low level, the write enable signal WO [n] remains at the low level.
In addition, when the pulse of the clock signal CK2 is output from the AND circuit 113 during the transition from the state ST7 to the state ST8, the low-level synchronization flag signal UF1 is held in the flip-flop 109. As a result, both the synchronization flag signal UF1 and the holding signal Z1 become low level, so that the read enable signal RO [n] becomes low level.
[0088]
As described above, the values of the write enable signal WO [n] and the read enable signal RO [n] in each state (ST1 to ST8) of the buffer unit 1A-n are exactly the same as those of the buffer unit 1-n. , Buffer unit 1A-n also realizes the same operation as buffer unit 1-n.
Therefore, even in the data buffer device provided with the buffer units 1A-n instead of the buffer units 1-n, it is possible to reliably prevent a problem that data writing and reading are simultaneously performed.
Also in the buffer units 1A-n, since the influence of metastable is removed from the synchronization flag signal UF1 and the synchronization flag signal UF2 by the two-stage flip-flops, the read enable signal RO [n] and the write enable signal WO The spike of [n] can be effectively prevented.
In addition, since there is no disadvantage that the delay time from writing to reading of data increases according to the storage capacity of the data buffer device, the storage capacity of the data buffer device is increased without deteriorating the performance of the delay time. be able to.
[0089]
Note that the present invention is not limited to the embodiment described above.
For example, the various constant values shown in the above embodiments, such as the number of buffer units, the data length of input data, the values of the write pointer WP and the read pointer RP, and the logical values of each signal, are examples given in the description. And can be set arbitrarily.
When there is one buffer unit, the write pointer WP and the read pointer RP have fixed values, so that the write instruction unit 2 and the read instruction unit 3 can be omitted.
[0090]
In the above-described embodiment, an example in which the data buffer device operates as a FIFO has been described. However, the present invention is not limited to this. For example, the data buffer device may operate as a FILO (first-in last-out).
[0091]
That is, each time data is written to the instructed unit, the write instructing unit 2 performs a predetermined order set in a plurality of buffer units, for example, the buffer units 1-0, 1-1,. The instruction target is changed according to the order such as 7. Each time data is read from the designated buffer unit, the instruction target is changed to the buffer unit from which the data was read.
Each time data is written to the instructed unit, the read instructing unit 3 changes the instruction target to the buffer unit in which the writing has been performed. Further, each time data is read from the designated unit, the designation target is changed in an order reverse to the above-described predetermined order.
By causing the write instruction unit 2 and the read instruction unit 3 to perform such an instruction operation, the data buffer device shown in FIG. 1 can be operated as a FILO. In this case, the same effect as in the case of the FIFO can be obtained.
[0092]
【The invention's effect】
According to the present invention, when writing and reading data using independent clock signals, it is possible to prevent spikes from occurring in the write enable signal and the read enable signal. Further, it is possible to prevent the delay time required for generating the write permission signal and the read permission signal from increasing with an increase in storage capacity.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an example of a configuration of a data buffer device according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram illustrating an example of a configuration of a buffer unit according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating an example of a configuration of a write instruction unit.
FIG. 4 is a diagram illustrating an example of a state transition of a flag signal and a synchronization flag signal in the buffer unit illustrated in FIG. 2;
FIG. 5 is a first diagram illustrating values of a holding signal of a flip-flop in each state.
FIG. 6 is a second diagram illustrating the value of the holding signal of the flip-flop in each state.
FIG. 7 is a timing chart showing an example of a timing relationship between control signals when a write pointer and a read pointer are fixed to a specific buffer unit.
FIG. 8 is a circuit diagram illustrating an example of a configuration of a buffer unit according to a second embodiment of the present invention.
[Explanation of symbols]
1-0 to 1-7, 1A-0 to 1A-7 Buffer unit, 2 Write instruction unit, 3 Read instruction unit, 4, 5 Decode unit, 6-8 Select unit, 9, 10, 110 ... 113,201 ... AND circuit, 107-109,202 ... Flip-flop, 120-122 ... Inverter, 130-133 ... Exclusive NOR circuit, 131 ... Exclusive OR circuit, 203 ... Addition unit

Claims (7)

入力されるデータを第１のクロック信号に同期して記憶する記憶手段と、
第１のフラグ信号を保持する第１のフラグ信号保持手段と、
第２のフラグ信号を保持する第２のフラグ信号保持手段と、
上記記憶手段において上記データ書き込みが行われる場合、上記第１のフラグ信号保持手段に保持される第１のフラグ信号を変更する第１の信号変更手段と、
上記第１のフラグ信号保持手段に保持される第１のフラグ信号を、第２のクロック信号に同期化した第１の同期化フラグ信号に変換する第１の同期化手段と、
上記第１の同期化フラグ信号の変更を検出した場合、上記読み出し許可信号を出力し、当該読み出し許可信号の出力中に上記第２のクロック信号に同期して上記記憶手段からデータが読み出される場合、当該読み出し許可信号の出力を停止する読み出し許可信号出力手段と、
上記記憶手段において上記データ読み出しが行われる場合、上記第２のフラグ信号保持手段に保持される第２のフラグ信号を変更する第２の信号変更手段と、
上記第２のフラグ信号保持手段に保持される第２のフラグ信号を、上記第１のクロック信号に同期化した第２の同期化フラグ信号に変換する第２の同期化手段と、
上記第２の同期化フラグ信号の変更を検出した場合、上記書き込み許可信号を出力し、上記記憶手段において上記データ書き込みが行われる場合、当該書き込み許可信号の出力を停止する書き込み許可信号出力手段とを有し、
上記記憶手段は、上記書き込み許可信号出力手段から書き込み許可信号が出力される場合に上記データ書き込みを行う、
データバッファ装置。Storage means for storing input data in synchronization with the first clock signal;
First flag signal holding means for holding a first flag signal;
Second flag signal holding means for holding a second flag signal;
A first signal changing unit that changes a first flag signal held in the first flag signal holding unit when the data writing is performed in the storage unit;
First synchronizing means for converting the first flag signal held in the first flag signal holding means into a first synchronization flag signal synchronized with a second clock signal;
When detecting a change in the first synchronization flag signal, outputting the read permission signal, and reading data from the storage means in synchronization with the second clock signal during output of the read permission signal. Read permission signal output means for stopping the output of the read permission signal,
A second signal changing unit that changes a second flag signal held in the second flag signal holding unit when the data reading is performed in the storage unit;
Second synchronization means for converting the second flag signal held in the second flag signal holding means into a second synchronization flag signal synchronized with the first clock signal;
A write enable signal output unit configured to output the write enable signal when the change of the second synchronization flag signal is detected, and to stop the output of the write enable signal when the data writing is performed in the storage unit; Has,
The storage means performs the data writing when a write enable signal is output from the write enable signal output means,
Data buffer device. 上記第１の信号変更手段および上記第２の信号変更手段は、変更対象のフラグ信号を、異なる２種類の信号の一方から他方へ変更し、
上記読み出し許可信号出力手段は、上記第２のフラグ信号保持手段に保持される第２のフラグ信号と、上記第１の同期化手段から出力される第１の同期化フラグ信号とを比較する第１の比較手段を含み、
上記書き込み許可信号出力手段は、上記第１のフラグ信号保持手段に保持される第１のフラグ信号と、上記第２の同期化手段から出力される第２の同期化フラグ信号とを比較する第２の比較手段を含む、
請求項１に記載のデータバッファ装置。The first signal changing means and the second signal changing means change a flag signal to be changed from one of two different types of signals to the other,
The read permission signal output means compares a second flag signal held in the second flag signal holding means with a first synchronization flag signal output from the first synchronization means. One comparing means,
The write enable signal output means compares a first flag signal held in the first flag signal holding means with a second synchronization flag signal output from the second synchronization means. Including two comparison means,
The data buffer device according to claim 1. 上記読み出し許可信号出力手段は、
上記記憶手段からデータが読み出される場合、上記第２のクロック信号に同期して、上記第１の同期化手段から出力される第１の同期化フラグ信号を保持する第１の信号保持手段と、
上記第１の信号保持手段に保持される第１の同期化フラグ信号と、上記第１の同期化手段から出力される第１の同期化フラグ信号とを比較する第３の比較手段とを含み、
上記書き込み許可信号出力手段は、
上記記憶手段からデータが読み出される場合、上記第１のクロック信号に同期して、上記第２の同期化手段から出力される第２の同期化フラグ信号を保持する第２の信号保持手段と、
上記第２の信号保持手段に保持される第２の同期化フラグ信号と、上記第２の同期化手段から出力される第２の同期化フラグ信号とを比較する第４の比較手段とを含む、
請求項１に記載のデータバッファ装置。The read permission signal output means includes:
When data is read from the storage unit, a first signal holding unit that holds a first synchronization flag signal output from the first synchronization unit in synchronization with the second clock signal;
And a third comparing means for comparing the first synchronization flag signal held by the first signal holding means with the first synchronization flag signal output from the first synchronization means. ,
The write enable signal output means includes:
When data is read from the storage unit, a second signal holding unit that holds a second synchronization flag signal output from the second synchronization unit in synchronization with the first clock signal;
And a fourth comparing means for comparing the second synchronization flag signal held by the second signal holding means with the second synchronization flag signal output from the second synchronization means. ,
The data buffer device according to claim 1. 上記記憶手段、上記第１のフラグ信号保持手段、上記第２のフラグ信号保持手段、上記第１の同期化手段、上記第２の同期化手段、上記第１の信号変更手段、上記読み出し許可信号出力手段、上記第２の信号変更検出手段、および上記書き込み許可信号出力手段をそれぞれ含んだ複数のバッファユニットと、
上記複数のバッファユニットの中から、書き込み対象のバッファユニットを指示する書き込み指示手段と、
上記複数のバッファユニットの中から、読み出し対象のバッファユニットを指示する読み出し指示手段と、
上記書き込み指示手段において指示されたバッファユニットから出力される書き込み許可信号を選択して出力する第１の選択手段と、
上記読み出し指示手段において指示されたバッファユニットから出力される読み出し許可信号を選択して出力する第２の選択手段と、
上記読み出し指示手段において指示されたバッファユニットの記憶装置に記憶されたデータを選択して出力する第３の選択手段とを有し、
上記記憶手段は、所属するバッファユニットが上記書き込み指示手段において指示されない場合にデータの書き込みを禁止し、
上記第２の信号変更手段は、所属するバッファユニットの記憶装置に記憶されたデータが上記第３の選択手段において選択されない場合に、上記第２のフラグ信号の変更を禁止する、
請求項１に記載のデータバッファ装置。The storage unit, the first flag signal holding unit, the second flag signal holding unit, the first synchronization unit, the second synchronization unit, the first signal change unit, the read permission signal A plurality of buffer units each including an output unit, the second signal change detection unit, and the write enable signal output unit;
From among the plurality of buffer units, write instructing means for instructing a buffer unit to be written,
Read instruction means for instructing a buffer unit to be read from among the plurality of buffer units;
First selecting means for selecting and outputting a write enable signal output from the buffer unit instructed by the write instructing means;
Second selecting means for selecting and outputting a read permission signal output from the buffer unit instructed by the read instructing means;
Third selection means for selecting and outputting data stored in the storage device of the buffer unit instructed by the read instruction means,
The storage means prohibits data writing when a buffer unit to which the storage unit belongs is not instructed by the write instruction means,
The second signal change means prohibits the change of the second flag signal when data stored in the storage device of the associated buffer unit is not selected by the third selection means.
The data buffer device according to claim 1. 上記書き込み指示手段は、初期状態において所定のユニットを指示し、指示したユニットの記憶手段において上記データの書き込みが行われるたびに、上記複数のユニットに設定された所定の順序に従って、指示対象を変更し、上記所定の順序における末尾のユニットの記憶手段において上記データの書き込みが行われる場合は、上記所定の順序における先頭のユニットへ指示対象を変更し、
上記読み出し指示手段は、上記初期状態において上記所定のユニットを指示し、指示したユニットの記憶手段において上記データの読み出しが行われるたびに、上記所定の順序に従って指示対象を変更し、上記所定の順序における末尾のユニットの記憶手段において上記データの読み出しが行われる場合は、上記所定の順序における先頭のユニットへ指示対象を変更する、
請求項４に記載のデータバッファ装置。The write instructing unit instructs a predetermined unit in an initial state, and changes an instruction target in accordance with a predetermined order set in the plurality of units each time the data is written in the storage unit of the instructed unit. If the data is written in the storage unit of the last unit in the predetermined order, the instruction target is changed to the first unit in the predetermined order,
The read instructing means instructs the predetermined unit in the initial state, and changes the instruction target in accordance with the predetermined order each time the data is read in the storage means of the designated unit. When the data is read out in the storage unit of the last unit in the above, the instruction target is changed to the first unit in the predetermined order,
The data buffer device according to claim 4. 上記書き込み指示手段は、指示したユニットの記憶手段において上記データの書き込みが行われるたびに、上記複数のユニットに設定された所定の順序に従って指示対象を変更し、指示したユニットの記憶手段において上記データの読み出しが行われるたびに、当該読み出しが行われたユニットへ指示対象を変更し、
上記読み出し指示手段は、指示したユニットの記憶手段において上記データの書き込みが行われるたびに、当該書き込みが行われたユニットへ指示対象を変更し、指示したユニットの記憶手段において上記データの読み出しが行われるたびに、上記所定の順序とは逆の順序に従って指示対象を変更する、
請求項４に記載のデータバッファ装置。The writing instruction means changes the instruction target in accordance with a predetermined order set in the plurality of units each time the data is written in the storage means of the instructed unit, and stores the data in the storage means of the instructed unit. Every time the reading is performed, the instruction target is changed to the unit from which the reading was performed,
Each time the data is written in the storage means of the designated unit, the read instructing means changes the instruction target to the unit in which the data was written, and the reading of the data is performed in the storage means of the designated unit. Each time the instruction target is changed according to the reverse of the above-described order,
The data buffer device according to claim 4. 上記第１の同期化手段は、
初段に入力される上記第１のフラグ信号を、上記第２のクロック信号に同期して順次後段にシフトさせ、終段から上記第１の同期化信号を出力する、複数の縦続接続された信号保持手段を含み、
上記第２の同期化手段は、
初段に入力される上記第２のフラグ信号を、上記第１のクロック信号に同期して順次後段にシフトさせ、終段から上記第２の同期化信号を出力する、複数の縦続接続された信号保持手段を含む、
請求項４に記載のデータバッファ装置。The first synchronization means includes:
A plurality of cascaded signals for shifting the first flag signal input to the first stage to the subsequent stage sequentially in synchronization with the second clock signal and outputting the first synchronization signal from the last stage Including holding means,
The second synchronization means includes:
A plurality of cascade-connected signals for sequentially shifting the second flag signal input to the first stage to the subsequent stage in synchronization with the first clock signal and outputting the second synchronization signal from the last stage Including holding means,
The data buffer device according to claim 4.
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