JP2004294260A

JP2004294260A - Electronic time-piece circuit

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Publication number: JP2004294260A
Application number: JP2003086846A
Authority: JP
Inventors: Jun Onishi; 潤大西
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2004-10-21
Anticipated expiration: 2023-03-27
Also published as: JP4252344B2

Abstract

<P>PROBLEM TO BE SOLVED: To solve that problem of an electronic time-piece having a conventional rate control circuit, that a memory circuit of the rate control circuit is apt to be affected by noises and has a large circuit size. <P>SOLUTION: A rate control circuit having a memory control circuit 13, a waveform shaping circuit 14, memory circuit 15, and short circuit 16 is employed in the electronic time-piece. In normal hand operation, the short circuit 16 short-circuits the two ends of the memory circuit 15 so that erroneous operation of the rate control circuit can be prevented. Also, by providing the short circuit 16 with a resistor 162, destruction of the short circuit itself can be prevented. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、記憶回路の情報によって歩度を調整する歩度調整回路を備える電子時計回路に関するものである。
【０００２】
【従来の技術】
従来より電子時計は、歩度調整の一つの方法として、発振回路の出力を可変分周回路によって記憶回路の情報を元に適当な分周比をもって分周する事により論理的に緩急を設ける方法が行われている。ここでいう歩度とは時計の周波数偏差のことである。
【０００３】
上記のように歩度調整を行う電子時計回路に間しては、従来より多くの出願を見るところである。（例えば、特許文献１参照）
【０００４】
以下に特許文献１に示す従来の歩度調整回路を図面を用いて説明する。図５は特許文献１に示す従来の歩度調整回路について主旨を逸脱しないように書き直した回路図である。図６は特許文献１に示す従来の歩度調整回路へのクロックの信号ＣＬ１と信号ＣＬ２との関係を示すタイミングチャートである。信号ＣＬ１と信号ＣＬ２とについては後述する。
【０００５】
図５に示す従来の歩度調整回路において、１０１は発振回路、１０２は可変分周回路、１０３はスイッチＳＷ、１０４はｎチャネルＭＯＳトランジスタ、１０５は記憶回路、１は第１の電源線、３は第３の電源線である。第１の電源線はＶＤＤの電位を供給し、第３の電源線はＶＳＳの電位を供給する。１０６はｎチャネルＭＯＳトランジスタ１０４のＯＮ−ＯＦＦを制御するための信号ＣＬ２を印加する信号線、１０７は記憶回路１０５にクロック信号を与えるための信号ＣＬ１を印加する信号線である。
【０００６】
スイッチＳＷ１０３の一端は第１の電源線１と接続し、他端はｎチャネルＭＯＳトランジスタ１０４のドレインと記憶回路１０５のデータ入力Ｄとに接続し、その接続点をノードＰとする。ｎチャネルＭＯＳトランジスタ１０４のソースは第３の電源線３に接続し、ｎチャネルＭＯＳトランジスタ１０４のゲートは信号線１０６に接続し信号ＣＬ２が印加する。記憶回路１０５のクロック入力Ｃは信号線１０７に接続し信号ＣＬ１が印加する。記憶回路１０５の出力Ｑは可変分周回路１０２に接続している。発振回路１０１は可変分周回路１０２と接続し、可変分周回路１０２は図示しない内部回路と接続している。
【０００７】
信号ＣＬ１、信号ＣＬ２は図６のタイミングチャートで示される関係にあり、記憶回路１０５はスイッチＳＷ１０３のＯＮまたはＯＦＦにより１または０のデータを読み込み記憶する。一方、可変分周回路１０２は発振回路１０１の出力を記憶回路１０５の記憶情報によって設定された分周比で分周し歩度調整を行う。
【０００８】
【特許文献１】
特開昭５８−１５８５８１号公報（第１４−１５頁、第１−２図）
【０００９】
【発明が解決しようとする課題】
特許文献１に示す従来の歩度調整回路は、その動作時に、図５に示す記憶回路１０５の入力が不定状態になってしまうことがある。図５のスイッチＳＷ１０３がＯＦＦであり、かつ歩度調整を行わない通常動作時（信号ＣＬ２が“Ｌ”）は、ｎチャネルＭＯＳトランジスタ１０４はソース−ゲート間に電位差が無いのでＯＦＦし、スイッチＳＷ１０３とｎチャネルＭＯＳトランジスタ１０４と記憶回路１０５とのデータ入力の接続点であるノードＰの電位が不定となってしまう。
このノードＰの電位が不定になっても動作上影響が無いように、記憶回路１０５はＤ型フリップフロップで構成している。Ｄ型フリップフロップは、データ入力への信号が不定であっても以前に記憶したデータ入力への信号の値を出力することができるからである。
【００１０】
しかしながら、Ｄ型フリップフロップの内部の回路構成は一例として良く知られているように、マスター回路とスレーブ回路により構成し、それぞれの回路構成が等しい。そしてマスター回路とスレーブ回路とはそれぞれ少なくとも２つの２入力ゲートと２つのトランスミッションゲートとからなるフリップフロップで構成し、さらに、トランスミッションゲートの制御信号として反転信号を出力するインバータまたはバッファを必要とする。このため、回路規模が大きくなってしまうという問題があった。
【００１１】
また、前述のような、スイッチＳＷ１０３がＯＦＦであり、かつ信号ＣＬ２が“Ｌ”になり、ノードＰの電位が不定になると、ノードＰに接続する配線にノイズが伝播してしまう場合がある。配線がアンテナの役割を果たしてノイズの影響を受ける、いわゆる配線アンテナ効果である。このため、ノードＰに接続するｎチャネルＭＯＳトランジスタ１０４のドレインとバルクと基板とからなる寄生ダイオードを介して第１の電源線１や第３の電源線３にノイズを進入させ、不測の動作不良を引き起こす場合がある。
【００１２】
さらにまた、図５のノードＰが不定となりノイズの影響を受けた場合でも、ノイズの電位が記憶回路１０５の電源電圧内であれば記憶回路１０５のデータ入力への影響は無いが、ノイズの電位が記憶回路１０５の電源電圧を越えてしまった場合は、記憶回路１０５のデータ入力に接続するトランスミッションゲートのドレインとバルクと基板とからなる寄生ダイオードを介してノイズが電源へ進入し記憶回路１０５がラッチしたデータ入力への信号を変化させてしまう場合がある。
【００１３】
本発明の目的は、上記課題を解決しようとするもので、従来の歩度調整回路に対して、回路規模の小さく、ノイズの影響を受けず、消費電流の小さい電子時計回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するための本発明の要旨は、歩度調整回路を備える時計回路において、歩度調整回路は、記憶回路と記憶制御手段と波形整形回路と短絡回路と、第１の電源と第２の電源とを有し、記憶制御手段の一端を第１の電源に接続し、記憶制御手段の他端を記憶回路の一端に接続するとともに、波形整形回路と短絡回路の一端とに接続し、記憶回路の他端を第２の電源に接続するとともに、短絡回路の他端に接続することを特徴とするものである。
【００１５】
【発明の実施の形態】
以下図面により本発明の実施例の形態を詳述する。図１は本発明の電子時計回路における歩度調整回路を示す回路図である。図２は歩度調整回路を構成する記憶回路１５の電気的特性を示す図である。図３は歩度調整回路のタイミングチャートである。図４は歩度調整回路を構成する各回路の状態を示す一覧表である。
【００１６】
［本発明の構成説明：図１］
まず、本発明の構成を図にもとづいて説明する。図１は本発明の実施の形態における電子時計の歩度調整回路の構成図であり、１は第１の電源線でありＶＤＤの電位を供給する。２は第２の電源線でありＶＰＰの電位を供給する。１３は記憶制御回路、１４は波形整形回路、１５は記憶回路、１６は短絡回路である。
【００１７】
記憶制御回路１３は、書込回路１３１、読出回路１３２とを並列に接続する。短絡回路１６は、短絡スイッチ１６１と抵抗体１６２とを直列に接続する。
【００１８】
書込回路１３１はｐチャネルＭＯＳトランジスタであり、ソースとバルクとを第１の電源線１と接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを書込制御手段９の出力（以下Ｓｉｇｗと称する）に接続する。
読出回路１３２はｐチャネルＭＯＳトランジスタであり、ソースとバルクとを第１の電源線１と接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを読出制御手段１０の出力（以下Ｓｉｇｒと称する）に接続する。
記憶回路１５はホットエレクトロン注入型のＭＯＮＯＳ構造をもつ不揮発性記憶素子であり、ソースとバルクとを第２の電源線２に接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを記憶制御手段１１の出力（以下Ｓｉｇｍと称する）に接続する。
短絡スイッチ１６１はｎチャネルＭＯＳトランジスタであり、ソースとバルクとを抵抗体１６２の一端と接続し、ドレインを波形整形回路１４の入力に接続し、ゲートを短絡制御手段１２の出力（以下Ｓｉｇｓと称する）に接続する。抵抗体１６２の他端は第２の電源線２と接続する。
波形整形回路１４の出力は、図示しない内部回路（可変分周回路）と接続する。
【００１９】
書込回路１３１は、記憶回路１５に情報を書き込むための回路であり、記憶回路１５にくらべ電流供給能力が大きい構造のＭＯＳトランジスタで構成する。
読出回路１３２は、記憶回路１５から情報を読み出すための回路であり、記憶回路１５にくらべ電流供給能力が小さい構造のＭＯＳトランジスタで構成する。
短絡スイッチ１６１は、記憶回路１５のドレイン−ソース間を短絡するために用いる回路であり、抵抗体１６２は、短絡スイッチ１６１を保護する保護抵抗として用いる。
【００２０】
このように、ホットエレクトロン注入型ＭＯＮＯＳ構造をもつ不揮発性記憶素子を用いることと短絡回路を用いることにより、従来の技術に比して回路規模を小さくし、記憶回路の入力の状態が不定とはならない歩度調整回路を有する電子時計回路を構成することができる。
【００２１】
［記憶回路の電気特性説明：図２］
次に本発明の動作を説明する。まずその一つである記憶回路１５の電気的特性について図２を用いて説明する。
図２は、記憶回路１５の書込前と書込後のドレイン−ソース間電圧に対するドレイン−ソース間電流を示す図（以下Ｖｄｓ−Ｉｄｓ特性と称す）である。Ｉａｓは書込前のＶｄｓ−Ｉｄｓ特性であり、Ｖｔａｓは書込前の記憶回路１５の閾値である。Ｉｗｒは書込後のＶｄｓ−Ｉｄｓ特性であり、Ｖｔｗｒは書込後の記憶回路１５の閾値である。
記憶回路１５は情報を書込することで閾値が高くなり矢印Ａの方向に特性がシフトする。また、第２の電源に供給するＶＰＰの電位がＶｔａｓ＜ＶＰＰ＜Ｖｔｗｒの関係を持ち、記憶回路１５を書込していない場合、記憶回路１５は記憶制御手段１１の出力信号Ｓｉｇｍに応じてＯＮ又はＯＦＦとなる。同様にＶＰＰの電位がＶｔａｓ＜ＶＰＰ＜Ｖｔｗｒの関係を持ち記憶回路１５を書込した場合、記憶回路１５は記憶制御手段１１の出力信号Ｓｉｇｍに無関係にＯＦＦとなる。
ここで、ＶＰＰの電位は、書込時を除きＶＰＰ＜Ｖｔｗｒとする。記憶回路１５はホットエレクトロン注入型のＭＯＮＯＳ構造であり、ゲート下に電流を流すことでホットエレクトロンを生成しゲートに注入することで閾値が移動する。ホットエレクトロン注入型のＭＯＮＯＳ構造の記憶素子は、既に知られている不揮発性記憶素子であるので説明は省略する。
【００２２】
［書込時の動作説明：図３、図４］
図３は、歩度調整回路のタイミングチャートである。図４は、歩度調整回路の各回路の状態を示す一覧表である。
次に、本発明の実施の形態における歩度調整回路の書込時の様子を図３と図４とを用いて説明する。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｌ”とすると、書込回路１３１はソース−ゲート間に電位差が有るため、図４に示すようにＯＮする。
図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｈ”とすると、読出回路１３２はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。
図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｈ”とすると、記憶回路１５は、当初未書込であるため閾値が低いこととソース−ゲート間に電位差が有ることから図４に示すようにＯＮする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｌ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。
【００２３】
従って第１の電源線１と第２の電源線２とは、書込回路１３１と記憶回路１５を介し導通する。波形整形回路１４の出力は、波形整形回路１４の入力が書込回路１３１と記憶回路１５のＭＯＳトランジスタの電流供給能力の引き合いから能力の大きい書込回路１３１により、ＶＤＤ＝“Ｈ”に引かれるため“Ｌ”となる。その後ＶＰＰの電位をさらに低い電位に引き下げて記憶回路１５のゲート下に電流を流しホットエレクトロンを生成供給すると記憶回路１５は情報が書き込まれ、記憶回路１５の閾値が移動する。このため、記憶回路１５はソース−ゲート間に電位差があっても移動した閾値を超えずにＯＦＦする。記憶回路１５がＯＦＦすることで波形整形回路１４の出力は、波形整形回路１４の入力が書込回路１３１によりＶＤＤ＝“Ｈ”に引かれ、“Ｌ”となる。
また、ＶＰＰの電位を引き下げた時に短絡スイッチ１６１はＯＦＦであり、短絡スイッチ１６１のドレインと第２の電源線の間にはＶＤＤ−ＶＰＰの電位が掛かるが、短絡スイッチ１６１のソースは抵抗体１６２を介して第２の電源線２に接続しているため短絡スイッチ１６１の耐圧は高くなり、素子破壊を起こすことはない。
【００２４】
［通常時の動作説明：図３、図４］
次に、歩度調整回路の通常時を図３と図４とを用いて説明する。ここで通常時とは、電子時計回路の動作時において読出時と書込時を除く全ての状態のことである。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｈ”とすると、書込回路１３１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。
図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｈ”とすると、読出回路１３２はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。書込回路１３１と読出回路１３２とがともにＯＦＦすることにより、第１の電源線１と第２の電源線２との間は絶縁する。
図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｌ”とすると、記憶回路１５は未書込の時はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦし、書込済みの時は閾値が高く特性がシフトしており、常時ＯＦＦとなることから書込状態に関わらず図４に示すようにＯＦＦする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｈ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差があるため、図４に示すようにＯＮする。波形整形回路１４の出力は、波形整形回路８の入力が短絡スイッチ１６１と抵抗体１６２とを介してＶＰＰ＝“Ｌ”に引かれるため、“Ｈ”となる。
【００２５】
上記のごとく、短絡回路１６がＯＮすることで、記憶回路１５のソースとドレインはＶＰＰと同電位になる。また記憶制御手段１１の出力信号Ｓｉｇｍは“Ｌ”であり、記憶回路１５のゲートもＶＰＰの電位と同電位となる。記憶回路５１は、ソース、ドレインとゲートとが同電位になることから、電気的ストレスが掛からず、第２の電源線２にノイズが伝播したとしても、誤書込の可能性を排除できる。よって、記憶回路１５の書込状態維持による歩度品質を向上することができる。
【００２６】
また、上記のごとく、通常時には波形製回路１４の入力は、記憶回路１５の書込状態によらず書込回路１３１や読出回路１３２や記憶回路１５がＯＦＦであるため、電位供給されないが、短絡回路６によりＶＰＰの電位に固定するため、入力信号が不定時に見られるようなノイズの他回路への伝播を排除し消費電流や誤動作を削減することができる。
【００２７】
［読出時の動作説明：図３、図４］
次に本発明の実施の形態における歩度調整回路の記憶回路１５が書込済みの場合における、記憶回路１５の読出の様子を図３と図４を用いて説明する。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｈ”とすると、書込回路１３１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｌ”とすると、読出回路１３２はソース−ゲート間に電位差が有るため、図４に示すようにＯＮする。図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｈ”とすると記憶回路１５は、ソース−ゲート間に電位差が有るが、ソース−ゲート間電位が書込によりシフトした閾値を越えずに、図４に示すようにＯＦＦする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｌ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。従って、第１の電源線１と第２の電源線２とは絶縁する。
波形整形回路１４の出力は、波形整形回路１４の入力がＯＮに制御された読出回路１３２を介してＶＤＤ＝“Ｈ”に引かれるため、“Ｌ”となる。
【００２８】
また本発明の構造によれば、ＯＮとＯＦＦの２値の情報のうちＯＦＦの情報の読出を少ない素子数で実現することができ、回路規模の縮小に効果の高いものである。
【００２９】
［未書込の場合の動作説明：図３、図４］
同様に歩度調整回路の記憶回路１５が未書込の場合における、記憶回路１５の読出の様子を図３と図４を用いて説明する。
図３に示すように、書込制御手段９の出力信号Ｓｉｇｗを“Ｈ”とすると、書込回路１３１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。図３に示すように、読出制御手段１０の出力信号Ｓｉｇｒを“Ｌ”とすると、読出回路１３２はソース−ゲート間に電位差が有るため、図４に示すようにＯＮする。図３に示すように、記憶制御手段１１の出力信号Ｓｉｇｍを“Ｈ”とすると、記憶回路１５は未書込で閾値が低い上、ソース−ゲート間に電位差があるため、図４に示すようにＯＮする。
図３に示すように、短絡制御手段１２の出力信号Ｓｉｇｓを“Ｌ”とすると、短絡スイッチ１６１はソース−ゲート間に電位差が無いため、図４に示すようにＯＦＦする。従って第１の電源線１と第２の電源線２とは、読出回路１３２と記憶回路１５を介し導通する。
波形整形回路１４の出力は、波形整形回路１４の入力が読出回路１３２と記憶回路１５のＭＯＳトランジスタの電流供給能力の引き合いから能力の大きい記憶回路１５によりＶＰＰ＝“Ｌ”に引かれるため、“Ｈ”となる。
【００３０】
また本発明の構造によれば、ＯＮとＯＦＦの２値の情報のうちＯＮの情報の読出を少ない素子数で実現することができ、回路規模の縮小に効果の高いものである。
【００３１】
【発明の効果】
上記のごとく、本発明の歩度調整回路を有する電子時計回路によれば、短絡スイッチ１６１と抵抗体１６２とを有する短絡回路１６により、通常運針時に記憶回路１５を短絡することで、記憶回路１５を不定な状態にすることはなく、他の回路の不測の誤動作を防止することができる。
また、本発明の歩度調整回路を有する電子時計回路は、時計用電子回路の規模を小さくし、半導体チップサイズを縮小しコストダウンを図ることができる。
【００３２】
本発明の歩度調整回路を有する電子時計回路の動作において、第２の電源線２と短絡スイッチ１６１とを抵抗体１６２を介し接続することで、書込時に印加される高電圧に対して短絡スイッチ１６１の耐圧性能を向上させ、素子破壊を防止することができる。
【００３３】
また通常時に、記憶回路１５の全端子を短絡回路１６と記憶制御手段１１の制御で同電位とすることで、記憶回路１５の誤書込を防止することができる。
【００３４】
全ての時計動作時において、波形整形回路１４の入力を固定することでノイズの他回路への伝播を排除し消費電流の増加や誤動作などの不具合を無くすることができる。
【図面の簡単な説明】
【図１】本発明の電子時計回路の回路図である。
【図２】記憶回路１５の電気的特性である。
【図３】歩度調整回路のタイミングチャートである。
【図４】歩度調整回路を構成する各回路の状態を示す一覧表である。
【図５】従来の電子時計回路の回路図である。
【図６】従来の電子時計回路のタイミングチャートである。
【符号の説明】
１第１の電源線
２第２の電源線
３第３の電源線
９書込制御手段
１０読出制御手段
１１記憶制御手段
１２短絡制御手段
１３記憶制御回路
１４波形整形回路
１５記憶回路
１６短絡回路
１３１書込回路
１３２読出回路
１６１短絡スイッチ
１６２抵抗体[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an electronic timepiece circuit including a rate adjusting circuit for adjusting a rate based on information in a storage circuit.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, an electronic timepiece has a method of adjusting the rate by logically dividing the output of an oscillation circuit with an appropriate frequency division ratio based on information in a memory circuit by a variable frequency divider circuit. Is being done. The rate here is a frequency deviation of the clock.
[0003]
As to the electronic timepiece circuit for adjusting the rate as described above, more applications have been seen than before. (For example, see Patent Document 1)
[0004]
Hereinafter, a conventional rate adjusting circuit disclosed in Patent Document 1 will be described with reference to the drawings. FIG. 5 is a circuit diagram of the conventional rate adjusting circuit disclosed in Patent Document 1 rewritten so as not to deviate from the gist. FIG. 6 is a timing chart showing the relationship between the signal CL1 and the signal CL2 of the clock to the conventional rate adjusting circuit shown in Patent Document 1. The signal CL1 and the signal CL2 will be described later.
[0005]
In the conventional rate adjusting circuit shown in FIG. 5, 101 is an oscillation circuit, 102 is a variable frequency dividing circuit, 103 is a switch SW, 104 is an n-channel MOS transistor, 105 is a storage circuit, 1 is a first power supply line, 3 is This is the third power supply line. The first power supply line supplies a potential of VDD, and the third power supply line supplies a potential of VSS. 106 is a signal line for applying a signal CL2 for controlling ON / OFF of the n-channel MOS transistor 104, and 107 is a signal line for applying a signal CL1 for applying a clock signal to the storage circuit 105.
[0006]
One end of the switch SW103 is connected to the first power supply line 1, the other end is connected to the drain of the n-channel MOS transistor 104 and the data input D of the storage circuit 105, and the connection point is a node P. The source of the n-channel MOS transistor 104 is connected to the third power supply line 3, the gate of the n-channel MOS transistor 104 is connected to the signal line 106, and the signal CL2 is applied. The clock input C of the storage circuit 105 is connected to the signal line 107 and the signal CL1 is applied. The output Q of the storage circuit 105 is connected to the variable frequency dividing circuit 102. The oscillation circuit 101 is connected to a variable frequency dividing circuit 102, and the variable frequency dividing circuit 102 is connected to an internal circuit (not shown).
[0007]
The signal CL1 and the signal CL2 have a relationship shown in the timing chart of FIG. 6, and the storage circuit 105 reads and stores data of 1 or 0 by turning on or off the switch SW103. On the other hand, the variable frequency dividing circuit 102 divides the output of the oscillation circuit 101 by the frequency dividing ratio set by the information stored in the memory circuit 105 to adjust the rate.
[0008]
[Patent Document 1]
JP-A-58-158581 (pages 14 to 15, FIG. 1-2)
[0009]
[Problems to be solved by the invention]
In the conventional rate adjustment circuit disclosed in Patent Document 1, the input of the storage circuit 105 illustrated in FIG. When the switch SW103 in FIG. 5 is OFF and the normal operation without adjusting the rate (the signal CL2 is “L”), the n-channel MOS transistor 104 turns OFF because there is no potential difference between the source and the gate. The potential of the node P, which is the connection point of the data input between the n-channel MOS transistor 104 and the storage circuit 105, becomes unstable.
The storage circuit 105 is configured by a D-type flip-flop so that the operation of the node P is not affected even if the potential of the node P becomes unstable. This is because the D-type flip-flop can output the previously stored signal value to the data input even if the signal to the data input is indefinite.
[0010]
However, as is well known as an example, the internal circuit configuration of the D-type flip-flop is configured by a master circuit and a slave circuit, and the respective circuit configurations are equal. Each of the master circuit and the slave circuit includes a flip-flop including at least two two-input gates and two transmission gates, and further requires an inverter or a buffer that outputs an inverted signal as a control signal for the transmission gate. For this reason, there has been a problem that the circuit scale becomes large.
[0011]
Further, when the switch SW103 is OFF and the signal CL2 becomes “L” as described above and the potential of the node P becomes unstable, noise may propagate to a wiring connected to the node P. This is a so-called wiring antenna effect in which the wiring functions as an antenna and is affected by noise. For this reason, noise enters the first power supply line 1 and the third power supply line 3 through the parasitic diode composed of the drain, the bulk, and the substrate of the n-channel MOS transistor 104 connected to the node P, causing an unexpected operation failure. May cause
[0012]
Further, even when the node P in FIG. 5 is undefined and is affected by noise, if the noise potential is within the power supply voltage of the storage circuit 105, there is no effect on the data input of the storage circuit 105. Exceeds the power supply voltage of the storage circuit 105, noise enters the power supply via a parasitic diode composed of a drain, a bulk, and a substrate of a transmission gate connected to the data input of the storage circuit 105, and the storage circuit 105 The signal to the latched data input may be changed.
[0013]
An object of the present invention is to solve the above-described problem, and to provide an electronic timepiece circuit having a smaller circuit scale, less affected by noise, and lower current consumption than a conventional rate adjustment circuit. .
[0014]
[Means for Solving the Problems]
The gist of the present invention to achieve the above object is to provide a timepiece circuit including a rate adjustment circuit, wherein the rate adjustment circuit includes a storage circuit, a storage control unit, a waveform shaping circuit, a short circuit, a first power supply, and a second power supply. A power supply, one end of the storage control means is connected to the first power supply, the other end of the storage control means is connected to one end of the storage circuit, and the storage control means is connected to one end of the waveform shaping circuit and one end of the short circuit. The other end of the circuit is connected to the second power supply and the other end of the short circuit.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing a rate adjusting circuit in an electronic timepiece circuit of the present invention. FIG. 2 is a diagram showing electrical characteristics of the storage circuit 15 constituting the rate adjustment circuit. FIG. 3 is a timing chart of the rate adjusting circuit. FIG. 4 is a list showing the state of each circuit constituting the rate adjusting circuit.
[0016]
[Description of Configuration of the Present Invention: FIG. 1]
First, the configuration of the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram of a rate adjusting circuit of an electronic timepiece according to an embodiment of the present invention. Reference numeral 1 denotes a first power supply line which supplies a potential of VDD. Reference numeral 2 denotes a second power supply line for supplying a potential of VPP. 13 is a storage control circuit, 14 is a waveform shaping circuit, 15 is a storage circuit, and 16 is a short circuit.
[0017]
The storage control circuit 13 connects the write circuit 131 and the read circuit 132 in parallel. The short circuit 16 connects the short circuit switch 161 and the resistor 162 in series.
[0018]
The write circuit 131 is a p-channel MOS transistor. The source and the bulk are connected to the first power supply line 1, the drain is connected to the input of the waveform shaping circuit 14, and the gate is the output (hereinafter referred to as the output) of the write control means 9. Sigw).
The read circuit 132 is a p-channel MOS transistor, having its source and bulk connected to the first power supply line 1, its drain connected to the input of the waveform shaping circuit 14, and its gate connected to the output of the read control means 10 (hereinafter referred to as Sigr and Connected).
The storage circuit 15 is a nonvolatile storage element having a hot electron injection type MONOS structure, in which the source and the bulk are connected to the second power supply line 2, the drain is connected to the input of the waveform shaping circuit 14, and the gate is stored. It is connected to the output of the control means 11 (hereinafter referred to as Sigma).
The short-circuit switch 161 is an n-channel MOS transistor. The source and the bulk are connected to one end of the resistor 162, the drain is connected to the input of the waveform shaping circuit 14, and the gate is the output of the short-circuit control means 12 (hereinafter referred to as Sigs). ). The other end of the resistor 162 is connected to the second power supply line 2.
The output of the waveform shaping circuit 14 is connected to an internal circuit (variable frequency dividing circuit) not shown.
[0019]
The write circuit 131 is a circuit for writing information to the storage circuit 15 and is configured by a MOS transistor having a structure with a higher current supply capability than the storage circuit 15.
The read circuit 132 is a circuit for reading information from the storage circuit 15, and is configured by a MOS transistor having a structure with a smaller current supply capability than the storage circuit 15.
The short-circuit switch 161 is a circuit used to short-circuit between the drain and the source of the storage circuit 15, and the resistor 162 is used as a protection resistor for protecting the short-circuit switch 161.
[0020]
As described above, by using the nonvolatile memory element having the hot electron injection type MONOS structure and using the short circuit, the circuit scale is reduced as compared with the conventional technology, and the input state of the memory circuit is uncertain. It is possible to configure an electronic timepiece circuit having an unfavorable rate adjustment circuit.
[0021]
[Description of electrical characteristics of storage circuit: FIG. 2]
Next, the operation of the present invention will be described. First, electrical characteristics of the storage circuit 15 which is one of them will be described with reference to FIG.
FIG. 2 is a diagram showing the drain-source current with respect to the drain-source voltage before and after writing in the storage circuit 15 (hereinafter, referred to as Vds-Ids characteristic). Ias is the Vds-Ids characteristic before writing, and Vtas is the threshold value of the storage circuit 15 before writing. Iwr is the Vds-Ids characteristic after writing, and Vtwr is the threshold value of the storage circuit 15 after writing.
The threshold value of the storage circuit 15 is increased by writing information, and the characteristics are shifted in the direction of arrow A. When the potential of VPP supplied to the second power supply has a relationship of Vtas <VPP <Vtwr, and the storage circuit 15 is not written, the storage circuit 15 is turned on in response to the output signal Sigma of the storage control unit 11. Or it becomes OFF. Similarly, when the potential of VPP has a relationship of Vtas <VPP <Vtwr and the storage circuit 15 is written, the storage circuit 15 is turned off regardless of the output signal Sigma of the storage control unit 11.
Here, the potential of VPP is set to VPP <Vtwr except during writing. The storage circuit 15 has a MONOS structure of a hot electron injection type, in which a current flows under the gate to generate hot electrons and the threshold is shifted by injecting the electrons into the gate. The storage element having the MONOS structure of the hot electron injection type is a known nonvolatile storage element, and a description thereof will be omitted.
[0022]
[Description of Write Operation: FIGS. 3 and 4]
FIG. 3 is a timing chart of the rate adjustment circuit. FIG. 4 is a list showing a state of each circuit of the rate adjustment circuit.
Next, how the rate adjusting circuit according to the embodiment of the present invention performs writing will be described with reference to FIGS.
As shown in FIG. 3, when the output signal Sigw of the write control means 9 is set to "L", the write circuit 131 is turned on as shown in FIG. 4 because there is a potential difference between the source and the gate.
As shown in FIG. 3, when the output signal Sigr of the read control means 10 is set to “H”, the read circuit 132 is turned off as shown in FIG. 4 because there is no potential difference between the source and the gate.
As shown in FIG. 3, when the output signal Sigma of the storage control unit 11 is set to “H”, the storage circuit 15 is initially unwritten, and thus has a low threshold value and a potential difference between the source and the gate. It is turned on as shown in FIG.
As shown in FIG. 3, when the output signal Sigs of the short-circuit control means 12 is set to “L”, the short-circuit switch 161 is turned off as shown in FIG. 4 because there is no potential difference between the source and the gate.
[0023]
Therefore, the first power supply line 1 and the second power supply line 2 conduct through the writing circuit 131 and the storage circuit 15. The output of the waveform shaping circuit 14 is pulled to VDD = “H” by the writing circuit 131 having a large capacity from the input of the waveform shaping circuit 14 due to the current supply capacity of the MOS transistors of the writing circuit 131 and the storage circuit 15. Therefore, it becomes “L”. After that, when the potential of VPP is further reduced to a lower potential and a current flows under the gate of the memory circuit 15 to generate and supply hot electrons, information is written in the memory circuit 15 and the threshold value of the memory circuit 15 moves. For this reason, the storage circuit 15 is turned off without exceeding the moved threshold value even if there is a potential difference between the source and the gate. When the storage circuit 15 is turned off, the output of the waveform shaping circuit 14 becomes “L” since the input of the waveform shaping circuit 14 is pulled to VDD = “H” by the writing circuit 131.
When the potential of VPP is lowered, the short-circuit switch 161 is OFF, and a potential of VDD-VPP is applied between the drain of the short-circuit switch 161 and the second power supply line. , The breakdown voltage of the short-circuit switch 161 is increased, and no element destruction occurs.
[0024]
[Description of normal operation: FIGS. 3 and 4]
Next, the normal state of the rate adjusting circuit will be described with reference to FIGS. Here, the normal state refers to all states in the operation of the electronic timepiece circuit except for reading and writing.
As shown in FIG. 3, when the output signal Sigw of the write control means 9 is set to “H”, the write circuit 131 is turned off as shown in FIG. 4 because there is no potential difference between the source and the gate.
As shown in FIG. 3, when the output signal Sigr of the read control means 10 is set to “H”, the read circuit 132 is turned off as shown in FIG. 4 because there is no potential difference between the source and the gate. By turning off both the write circuit 131 and the read circuit 132, the first power supply line 1 and the second power supply line 2 are insulated.
As shown in FIG. 3, when the output signal Sigma of the storage control means 11 is set to "L", the storage circuit 15 is turned off as shown in FIG. When the data has been written, the threshold value is high and the characteristics are shifted, and the data is always turned off. Therefore, the data is turned off as shown in FIG. 4 regardless of the writing state.
As shown in FIG. 3, when the output signal Sigs of the short-circuit control means 12 is set to “H”, the short-circuit switch 161 is turned on as shown in FIG. 4 because there is a potential difference between the source and the gate. The output of the waveform shaping circuit 14 becomes “H” because the input of the waveform shaping circuit 8 is pulled down to VPP = “L” via the short-circuit switch 161 and the resistor 162.
[0025]
As described above, when the short circuit 16 is turned on, the source and the drain of the storage circuit 15 have the same potential as VPP. Further, the output signal Sigma of the storage control unit 11 is “L”, and the gate of the storage circuit 15 also has the same potential as the potential of VPP. In the storage circuit 51, since the source, the drain, and the gate have the same potential, electrical stress is not applied, and even if noise propagates to the second power supply line 2, the possibility of erroneous writing can be eliminated. Therefore, the quality of the rate by maintaining the write state of the storage circuit 15 can be improved.
[0026]
As described above, the input of the waveform circuit 14 is not normally supplied with the potential because the write circuit 131, the read circuit 132, and the memory circuit 15 are OFF regardless of the write state of the memory circuit 15 during normal times. Since the potential is fixed to the VPP potential by the circuit 6, it is possible to eliminate the propagation of noise, which may be seen when the input signal is indefinite, to other circuits, thereby reducing current consumption and malfunction.
[0027]
[Description of operation at the time of reading: FIGS. 3 and 4]
Next, a state of reading from the storage circuit 15 when the storage circuit 15 of the rate adjustment circuit according to the embodiment of the present invention has been written will be described with reference to FIGS.
As shown in FIG. 3, when the output signal Sigw of the write control means 9 is set to “H”, the write circuit 131 is turned off as shown in FIG. 4 because there is no potential difference between the source and the gate. As shown in FIG. 3, when the output signal Sigr of the read control means 10 is set to "L", the read circuit 132 is turned on as shown in FIG. 4 because there is a potential difference between the source and the gate. As shown in FIG. 3, when the output signal Sigma of the storage control means 11 is set to "H", the storage circuit 15 has a potential difference between the source and the gate, but the potential between the source and the gate exceeds the threshold shifted by writing. Instead, it is turned off as shown in FIG.
As shown in FIG. 3, when the output signal Sigs of the short-circuit control means 12 is set to “L”, the short-circuit switch 161 is turned off as shown in FIG. 4 because there is no potential difference between the source and the gate. Therefore, the first power supply line 1 and the second power supply line 2 are insulated.
The output of the waveform shaping circuit 14 becomes “L” because VDD = “H” through the readout circuit 132 in which the input of the waveform shaping circuit 14 is controlled to be ON.
[0028]
Further, according to the structure of the present invention, the reading of the OFF information among the binary information of ON and OFF can be realized with a small number of elements, which is highly effective in reducing the circuit scale.
[0029]
[Description of operation when writing is not yet performed: FIGS. 3 and 4]
Similarly, a state of reading from the storage circuit 15 when the storage circuit 15 of the rate adjustment circuit is not written will be described with reference to FIGS.
As shown in FIG. 3, when the output signal Sigw of the write control means 9 is set to “H”, the write circuit 131 is turned off as shown in FIG. 4 because there is no potential difference between the source and the gate. As shown in FIG. 3, when the output signal Sigr of the read control means 10 is set to "L", the read circuit 132 is turned on as shown in FIG. 4 because there is a potential difference between the source and the gate. As shown in FIG. 3, when the output signal Sigma of the storage control unit 11 is set to “H”, the storage circuit 15 is not written, has a low threshold value, and has a potential difference between the source and the gate. To ON.
As shown in FIG. 3, when the output signal Sigs of the short-circuit control means 12 is set to “L”, the short-circuit switch 161 is turned off as shown in FIG. 4 because there is no potential difference between the source and the gate. Therefore, the first power supply line 1 and the second power supply line 2 conduct through the readout circuit 132 and the storage circuit 15.
The output of the waveform shaping circuit 14 is "VPP =" L "" because the input of the waveform shaping circuit 14 is pulled down to VPP = "L" by the storage circuit 15 having a large capacity from the inquiries of the current supply capabilities of the readout circuit 132 and the MOS transistor of the storage circuit 15. H ”.
[0030]
Further, according to the structure of the present invention, reading of ON information among binary information of ON and OFF can be realized with a small number of elements, which is highly effective in reducing the circuit scale.
[0031]
【The invention's effect】
As described above, according to the electronic timepiece circuit having the rate adjusting circuit of the present invention, the storage circuit 15 is short-circuited during normal hand movement by the short-circuit circuit 16 having the short-circuit switch 161 and the resistor 162. An undefined state can be prevented, and an unexpected malfunction of another circuit can be prevented.
Further, the electronic timepiece circuit having the rate adjusting circuit of the present invention can reduce the scale of the timepiece electronic circuit, the size of the semiconductor chip, and the cost.
[0032]
In the operation of the electronic timepiece circuit having the rate adjusting circuit of the present invention, by connecting the second power supply line 2 and the short-circuit switch 161 via the resistor 162, the short-circuit switch for the high voltage applied at the time of writing is provided. 161 can be improved, and element destruction can be prevented.
[0033]
In addition, at normal times, by setting all terminals of the storage circuit 15 to the same potential under the control of the short circuit 16 and the storage control means 11, erroneous writing of the storage circuit 15 can be prevented.
[0034]
By fixing the input of the waveform shaping circuit 14 during all clock operations, it is possible to eliminate the propagation of noise to other circuits and eliminate problems such as an increase in current consumption and malfunction.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of an electronic timepiece circuit according to the present invention.
FIG. 2 shows electrical characteristics of a memory circuit 15.
FIG. 3 is a timing chart of the rate adjusting circuit.
FIG. 4 is a list showing states of respective circuits constituting the rate adjusting circuit.
FIG. 5 is a circuit diagram of a conventional electronic timepiece circuit.
FIG. 6 is a timing chart of a conventional electronic timepiece circuit.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 first power supply line 2 second power supply line 3 third power supply line 9 write control means 10 read control means 11 storage control means 12 short circuit control means 13 storage control circuit 14 waveform shaping circuit 15 storage circuit 16 short circuit 131 Write circuit 132 Read circuit 161 Short circuit switch 162 Resistor

Claims

In an electronic timepiece circuit including a rate adjustment circuit,
The rate adjusting circuit includes a storage circuit, a storage control unit, a waveform shaping circuit, a short circuit, a first power supply and a second power supply,
Connecting one end of the storage control means to the first power supply;
The other end of the storage control means is connected to one end of the storage circuit, and connected to the waveform shaping circuit and one end of the short circuit,
An electronic timepiece circuit, wherein the other end of the storage circuit is connected to a second power supply and the other end of the short circuit.

2. The electronic timepiece circuit according to claim 1, wherein said storage control means connects a write circuit and a read circuit in parallel.

The electronic timepiece circuit according to claim 1, wherein the short circuit connects a switch and a resistor in series.