JP2004289567A

JP2004289567A - Frame signal encoding communication method, encoding apparatus, encoding transmitting apparatus, and encoding receiving apparatus

Info

Publication number: JP2004289567A
Application number: JP2003079941A
Authority: JP
Inventors: Yoshimichi Kishine; 桂路岸根; Kenji Kawai; 健治川合; Haruhiko Ichino; 晴彦市野
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2003-03-24
Filing date: 2003-03-24
Publication date: 2004-10-14
Anticipated expiration: 2023-03-24
Also published as: JP3930823B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a frame signal encoding communication method, an encoding apparatus, an encoding transmitting apparatus and an encoding receiving apparatus by which correct data transmission can easily be realized even when the number of parallel signals to be transmitted is large. <P>SOLUTION: On a transmitting side, a parallel byte stream of 8+4n lanes is divided into a super-lane for each of 4 lanes, a block of 64 bits is extracted from 2 columns for each super-lane, 64B/66B encoding is performed for each block, and the block is outputted after applying scramble processing thereto. On a receiving side, 66 bits are extracted as one block for each super-lane, descramble processing is applied to each block, 64B/66B decoding is performed for each processed block, data bytes are re-aligned for each of decoded 64 bits, the data bytes are distributed into 4 bytes belonging to one column and 4 bytes belonging to the next column on one super-lane, and a plurality of super-lanes are combined to reproduce the parallel byte stream. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、高速のデータを所定フレームを用いて伝送する場合に利用されるフレーム信号符号化通信方法及び符号化装置並びに符号化送信装置及び符号化受信装置に関する。
【０００２】
【従来の技術】
高速のＥｔｈｅｒｎｅｔ（登録商標：以下、標準規格ネットワークと記載）に関する従来技術は、非特許文献１に開示されている。
非特許文献１に示されているように、１０ギガビット／秒の高速データを伝送する標準規格ネットワークにおいては、４つの通信チャネルを同時に利用し、各チャネルに対応する４つのレーンにそれぞれデータ信号を割り当てて４つの信号を並行して処理している。従って、１レーン当たりのデータのビットレートは１／４に低下する。
【０００３】
高速の信号を処理する回路においては、回路の消費電力の増大が避けられない。従って、中継装置などにおいて回路の消費電力を抑制するためには、回路中で扱うデータのビットレートを下げるのが望ましい。
使用するレーン数を増やすことにより、１レーン当たりのデータ速度を更に下げることができる。例えば、データの並びを変換し、４レーンの信号を図８に示すような８レーンの信号に変換すれば１レーン当たりのデータのビットレートは更に１／２に低下する。
【０００４】
データを処理する場合には、通常は１バイト毎に処理されるので、図８中ではデータは１バイト毎に区切って表してある。全レーンにまたがる図中縦方向の各列はカラムと呼ばれている。また、各カラムの先頭バイトはレーン（０）に割り当てられ、ｎ番目の各バイトはレーン（ｎ−１）に割り当てられる。
実際に伝送される信号は、所定のデータフレームを構成しており、互いに隣接する２つのデータフレームの間にはインターフレームギャップ（ＩＦＧ）が配置される。インターフレームギャップは、予め定められたアイドルバイト（Ｉ）で構成される。
【０００５】
また、データフレームの先頭位置には予め定められた信号（Ｓ）が配置され、データフレームの最後尾には予め定められた信号（Ｔ）が配置される。データフレームの本体を表す各データは（ｄ）で表されている。
インターフレームギャップの長さ、すなわち連続するアイドルバイト（Ｉ）のバイト数については、最小バイト数が規定されている。
【０００６】
いずれにしても、使用するレーン数を増やし信号のパラレル数を増やすことにより信号のビットレートが下がるので、消費電力が抑制され、安価なデバイスの利用も可能になる。
【非特許文献１】
「１０ギガビットＥｔｈｅｒｎｅｔ教科書」，Ｐ１６９，石田修，瀬戸康一郎監修（ＩＤＧジャパン），２００２年４月２０日発行。
【０００７】
【発明が解決しようとする課題】
ところで、１０ギガビット／秒の高速データを伝送する標準規格ネットワークのようにＭ個の複数レーンに展開されたパラレル信号をＭ個の伝送チャネルを同時に利用して伝送する場合には、各レーン間の伝送遅延のばらつきにより、受信される信号のタイミングにレーン間でずれが発生する可能性がある。
【０００８】
送信されたデータにレーン間でタイミングのずれ（スキュー）が生じている場合には、それを正しく補正しないと受信側で正しいデータを復元することができない。
そこで、従来より伝送される信号のインターフレームギャップに存在するアイドルカラムに着目し、アイドルカラムが到着するたびにレーン間のアイドルバイトのタイミングのずれを検出し、それの補正を行っている。アイドルカラムとは、全てのレーンの信号がアイドルバイトで構成されているカラムのことである。
【０００９】
しかしながら、伝送する信号のパラレル数が大きくなるに従って、レーン間の配線長の差が大きくなりスキュー量も大きくなる。このため、伝送する信号のパラレル数をより大きくした場合には、スキュー量が大きすぎてスキューの補正を正しく行えず、符号化／復号化で問題が発生するため、受信側で正しいデータを復元できない可能性がある。
【００１０】
すなわち、一般的な６４Ｂ／６６Ｂなどの符号化を行う場合には、入力されるデータ系列の順番に従って順番にブロックを構成し符号化を行うので、例えば８バイトパラレル信号を処理する場合には、８バイト、すなわち８レーンの全てについてレーン間のスキューを完全に補正した後でなければ符号化処理を行うことができない。
【００１１】
本発明は、伝送する信号のパラレル数が大きい場合であっても、正しいデータ伝送を容易に実現することが可能なフレーム信号符号化通信方法及び符号化装置並びに符号化送信装置及び符号化受信装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１は、互いに隣接するデータフレームの間にインターフレームギャップが配置され、インターフレームギャップが複数のアイドルバイトで構成されるフレーム信号が、Ｍ個（Ｍ＝８＋４ｎ；ｎ＝０，１，２，・・・）の複数の伝送チャネルを表すＭレーンに割り当てられた並列バイト列として現れる場合に、前記フレーム信号を処理して所定の送信装置と受信装置との間で伝送するために用いるフレーム信号符号化通信方法において、送信側では、Ｍレーンの並列バイト列を４レーンの伝送チャネルを表すスーパーレーン毎に区分し、スーパーレーン毎に１つのカラムに属する４バイトと次のカラムに属する４バイトとで構成される６４ビットのデータブロックを抽出し、データブロック毎に６４Ｂ／６６Ｂ符号化を行うとともに、６４Ｂ／６６Ｂ符号化前の各データブロックを構成する８バイトデータの構成からデータ種別を識別して前記６４Ｂ／６６Ｂ符号化の処理内容を制御し、符号化された６６ビットのうち２ビットのヘッダを除く６４ビットについてスクランブル処理を施してから出力し、受信側では、受信した信号のスーパーレーン毎に、連続する６６ビットを１つのデータブロックとして取り出し、各データブロックの中で２ビットのヘッダを除く６４ビットについてデスクランブル処理を施し、デスクランブル処理後のデータブロック毎に６４Ｂ／６６Ｂ復号化を行うとともに、６４Ｂ／６６Ｂ復号化前の各データブロックを構成する８バイトデータの構成からデータ種別を識別して前記６４Ｂ／６６Ｂ復号化の処理内容を制御し、復号化された６４ビット毎にデータバイトの並び替えを行って、同じ１スーパーレーン上で１つのカラムに属する４バイトと次のカラムに属する４バイトとに振り分け、複数のスーパーレーンを組み合わせてＭレーンの並列バイト列を再生することを特徴とする。
【００１３】
請求項１においては、入力信号を全体のレーン数Ｍよりも小さいスーパーレーン（４レーン）毎に区分して、符号化を含む信号処理をスーパーレーン毎に行うので、信号のパラレル数（Ｍ）が増えた場合であっても、スーパーレーン内で発生するスキュー量は増大しないのでスキューを補正することができる。
勿論、最終的にはスーパーレーン間で発生するスキューもなくす必要があるが、符号化や復号化の処理はスーパーレーンの単位で行われるので、スーパーレーン間のスキューを補正する前であっても符号化や復号化を行うことができる。このため、信号のパラレル数（Ｍ）が増えた場合でもデスキューの管理が容易になる。
【００１４】
請求項２は、請求項１のフレーム信号符号化通信方法において、送信側では、スーパーレーンに区分する前のＭレーンの並列バイト列から、データフレームの始まりを表すスタートバイトの現れたカラム位置を基準として、前記カラム位置の１つ前のカラムに存在するアイドルカラムの全バイトを予め定めた特殊符号に置換し、各レーンに特殊符号が現れたタイミングに基づいて、レーン間のスキュー量を検出するとともに、スーパーレーン毎にレーン間のデスキュー処理を行い、各スーパーレーンの先頭レーンに現れた特殊符号のタイミングに基づいて、スーパーレーン間のスキュー量を検出するとともにスーパーレーン間のデスキュー処理を行い、少なくともレーン間のデスキュー処理が終了した後で、データブロック毎に６４Ｂ／６６Ｂ符号化を行うことを特徴とする。
【００１５】
請求項２においては、送信装置が信号を送信する前に、各スーパーレーン内のレーン間スキュー及びスーパーレーン間のスキューを補正することができる。
請求項３は、請求項２のフレーム信号符号化通信方法において、受信側では、受信した信号をスーパーレーン毎に復号化処理し、復号化された受信信号の各スーパーレーンの先頭レーンに現れる前記特殊符号のタイミングに基づいて、スーパーレーン間のデスキュー処理を行うことを特徴とする。
【００１６】
請求項３においては、伝送路で生じたスーパーレーン間のスキューを受信側で補正することができる。
請求項４は、互いに隣接するデータフレームの間にインターフレームギャップが配置され、インターフレームギャップが複数のアイドルバイトで構成されるフレーム信号が、Ｍ個（Ｍ＝８＋４ｎ；ｎ＝０，１，２，・・・）の複数の伝送チャネルを表すＭレーンに割り当てられた並列バイト列として現れる場合に、前記フレーム信号を処理して所定の送信装置と受信装置との間で伝送するために用いる符号化装置において、送信側には、Ｍレーンの並列バイト列から４レーンの信号を取り出して、４レーンの伝送チャネルを表すスーパーレーン毎に１つのカラムに属する４バイトと次のカラムに属する４バイトとで構成される６４ビットのデータブロックを抽出するデータブロック抽出手段と、前記データブロック毎に６４Ｂ／６６Ｂ符号化を行うとともに、６４Ｂ／６６Ｂ符号化前の各データブロックを構成する８バイトデータの構成からデータ種別を識別して前記６４Ｂ／６６Ｂ符号化の処理内容を制御する符号化手段と、符号化された６６ビットのうち２ビットのヘッダを除く６４ビットについてスクランブル処理を施してから出力するスクランブル処理手段とを設けるとともに、受信側には、受信した信号のスーパーレーン毎に、連続する６６ビットを１つのデータブロックとして取り出し、各データブロックの中で２ビットのヘッダを除く６４ビットについてデスクランブル処理を施すデスクランブル処理手段と、デスクランブル処理後のデータブロック毎に６４Ｂ／６６Ｂ復号化を行うとともに、６４Ｂ／６６Ｂ復号化前の各データブロックを構成する８バイトデータの構成からデータ種別を識別して前記６４Ｂ／６６Ｂ復号化の処理内容を制御する復号化手段と、復号化された６４ビット毎にデータバイトの並び替えを行って、同じ１スーパーレーン上で１つのカラムに属する４バイトと次のカラムに属する４バイトとに振り分けるデータ振り分け手段とを設け、複数のスーパーレーンを組み合わせてＭレーンの並列バイト列を再生することを特徴とする。
【００１７】
請求項４の装置を用いることにより、請求項１と同様の結果が得られる。
請求項５は、請求項４の符号化装置において、前記データブロック抽出手段には、入力データを遅延するバッファと、入力データ周波数の半分の周波数のクロック信号を生成するクロック生成回路と、前記クロック信号に同期して、前記入力データと前記バッファで遅延された入力データとを交互に選択して出力するセレクタ回路とを設け、前記データ振り分け手段には、入力データ周波数の半分の周波数のクロック信号を生成する第２のクロック生成回路と、受信した２レーンの信号を前記クロック信号に同期して交互に選択し出力する第２のセレクタ回路とを設けたことを特徴とする。
【００１８】
請求項５においては、時系列のパラレル信号から、４レーン，２列のデータを１つのデータブロック、すなわち処理単位として取り出すことができる。
請求項６は、請求項４の符号化装置において、送信側には、スーパーレーンに区分する前のＭレーンの並列バイト列から、データフレームの始まりを表すスタートバイトの現れたカラム位置を基準として、前記カラム位置の１つ前のカラムに存在するアイドルカラムの全バイトを予め定めた特殊符号に置換するアイドル置換手段と、各レーンに特殊符号が現れたタイミングに基づいて、レーン間のスキュー量を検出するとともに、スーパーレーン毎にレーン間のデスキュー処理を行うレーン間デスキュー処理手段と、各スーパーレーンの先頭レーンに現れた特殊符号のタイミングに基づいて、スーパーレーン間のスキュー量を検出するとともにスーパーレーン間のデスキュー処理を行うスーパーレーン間デスキュー処理手段と、を設け、前記符号化手段は少なくともレーン間のデスキュー処理が終了した後で、データブロック毎に６４Ｂ／６６Ｂ符号化を行うことを特徴とする。
【００１９】
請求項６の装置を用いることにより、請求項２と同様の結果が得られる。
請求項７は、請求項４の符号化装置において、受信側には、受信した信号をスーパーレーン毎に復号化処理した後で、復号化された受信信号の各スーパーレーンの先頭レーンに現れる予め定めた特殊符号のタイミングに基づいて、スーパーレーン間のデスキュー処理を行う受信側デスキュー処理手段を設けたことを特徴とする。
【００２０】
請求項７の装置を用いることにより、請求項３と同様の結果が得られる。
請求項８は、互いに隣接するデータフレームの間にインターフレームギャップが配置され、インターフレームギャップが複数のアイドルバイトで構成されるフレーム信号が、Ｍ個（Ｍ＝８＋４ｎ；ｎ＝０，１，２，・・・）の複数の伝送チャネルを表すＭレーンに割り当てられた並列バイト列として現れる場合に、前記フレーム信号を処理して所定の送信装置と受信装置との間で伝送するために送信側に設けられる符号化送信装置において、Ｍレーンの並列バイト列から４レーンの信号を取り出して、４レーンの伝送チャネルを表すスーパーレーン毎に１つのカラムに属する４バイトと次のカラムに属する４バイトとで構成される６４ビットのデータブロックを抽出するデータブロック抽出手段と、前記データブロック毎に６４Ｂ／６６Ｂ符号化を行うとともに、６４Ｂ／６６Ｂ符号化前の各データブロックを構成する８バイトデータの構成からデータ種別を識別して前記６４Ｂ／６６Ｂ符号化の処理内容を制御する符号化手段と、符号化された６６ビットのうち２ビットのヘッダを除く６４ビットについてスクランブル処理を施してから出力するスクランブル処理手段とを設けたことを特徴とする。
【００２１】
請求項８の装置を送信側に設けることにより、請求項４と同様の結果が得られる。
請求項９は、請求項８の符号化送信装置において、前記データブロック抽出手段には、入力データを遅延するバッファと、入力データ周波数の半分の周波数のクロック信号を生成するクロック生成回路と、前記クロック信号に同期して、前記入力データと前記バッファで遅延された入力データとを交互に選択して出力するセレクタ回路とを設けたことを特徴とする。
【００２２】
請求項９の装置を送信側に設けることにより、請求項５と同様の結果が得られる。
請求項１０は、請求項８の符号化送信装置において、スーパーレーンに区分する前のＭレーンの並列バイト列から、データフレームの始まりを表すスタートバイトの現れたカラム位置を基準として、前記カラム位置の１つ前のカラムに存在するアイドルカラムの全バイトを予め定めた特殊符号に置換するアイドル置換手段と、各レーンに特殊符号が現れたタイミングに基づいて、レーン間のスキュー量を検出するとともに、スーパーレーン毎にレーン間のデスキュー処理を行うレーン間デスキュー処理手段と、各スーパーレーンの先頭レーンに現れた特殊符号のタイミングに基づいて、スーパーレーン間のスキュー量を検出するとともにスーパーレーン間のデスキュー処理を行うスーパーレーン間デスキュー処理手段と、を設け、前記符号化手段は少なくともレーン間のデスキュー処理が終了した後で、データブロック毎に６４Ｂ／６６Ｂ符号化を行うことを特徴とする。
【００２３】
請求項１０の装置を送信側に設けることにより、請求項６と同様の結果が得られる。
請求項１１は、互いに隣接するデータフレームの間にインターフレームギャップが配置され、インターフレームギャップが複数のアイドルバイトで構成されるフレーム信号が、Ｍ個（Ｍ＝８＋４ｎ；ｎ＝０，１，２，・・・）の複数の伝送チャネルを表すＭレーンに割り当てられた並列バイト列として現れる場合に、前記フレーム信号を処理して所定の送信装置と受信装置との間で伝送するために受信側に設けられる符号化受信装置において、受信した信号のスーパーレーン毎に、連続する６６ビットを１つのデータブロックとして取り出し、各データブロックの中で２ビットのヘッダを除く６４ビットについてデスクランブル処理を施すデスクランブル処理手段と、デスクランブル処理後のデータブロック毎に６４Ｂ／６６Ｂ復号化を行うとともに、６４Ｂ／６６Ｂ復号化前の各データブロックを構成する８バイトデータの構成からデータ種別を識別して前記６４Ｂ／６６Ｂ復号化の処理内容を制御する復号化手段と、復号化された６４ビット毎にデータバイトの並び替えを行って、同じ１スーパーレーン上で１つのカラムに属する４バイトと次のカラムに属する４バイトとに振り分けるデータ振り分け手段とを設け、複数のスーパーレーンを組み合わせてＭレーンの並列バイト列を再生することを特徴とする。
【００２４】
請求項１１の装置を受信側に設けることにより、請求項４と同様の結果が得られる。
請求項１２は、請求項１１の符号化受信装置において、前記データ振り分け手段には、入力データ周波数の半分の周波数のクロック信号を生成する第２のクロック生成回路と、受信した２レーンの信号を前記クロック信号に同期して交互に選択し出力する第２のセレクタ回路とを設けたことを特徴とする。
【００２５】
請求項１２の装置を受信側に設けることにより、請求項５と同様の結果が得られる。
請求項１３は、請求項１１の符号化受信装置において、受信した信号をスーパーレーン毎に復号化処理した後で、復号化された受信信号の各スーパーレーンの先頭レーンに現れる予め定めた特殊符号のタイミングに基づいて、スーパーレーン間のデスキュー処理を行う受信側デスキュー処理手段を設けたことを特徴とする。
【００２６】
請求項１３の装置を受信側に設けることにより、請求項７と同様の結果が得られる。
【００２７】
【発明の実施の形態】
本発明のフレーム信号符号化通信方法及び符号化装置並びに符号化送信装置及び符号化受信装置の１つの実施の形態について、図１〜図１１を参照して説明する。この形態は全ての請求項に相当する。
【００２８】
図１は通信システムの構成例を示すブロック図である。図２は符号化装置の構成例を示すブロック図である。図３は復号化装置の構成例を示すブロック図である。図４はバイトデマルチプレクサの構成を示すブロック図である。図５はバイトマルチプレクサの構成を示すブロック図である。
図６はスーパーレーン内デスキュー回路の構成を示すブロック図である。図７はスーパーレーン間デスキュー回路の構成を示すブロック図である。図８はバイトパラレル伝送されるフレーム信号の例を示す模式図である。図９はアイドルバイト置換回路の動作を示す模式図である。図１０はブロックタイプの選択動作を示す模式図である。図１１は６４Ｂ／６６Ｂ符号化処理される信号の構成を示す模式図である。
【００２９】
この形態では、請求項４のデータブロック抽出手段，符号化手段，スクランブル処理手段，デスクランブル処理手段，復号化手段及びデータ振り分け手段は、それぞれバイトデマルチプレクスユニット３１，６４Ｂ／６６Ｂ変換部３２（３３），スクランブル処理部３４，デスクランブル処理部４１，６４Ｂ／６６Ｂ復号部４２（４３）及びバイトマルチプレクスユニット４４に対応する。
【００３０】
また、請求項５のバッファ，クロック生成回路，セレクタ回路，第２のクロック生成回路及び第２のセレクタ回路は、それぞれバッファ５１，クロック発生器５３，データセレクタ５２，クロック発生器６２及びデータセレクタ６１に対応する。
また、請求項６のアイドル置換手段，レーン間デスキュー処理手段及びスーパーレーン間デスキュー処理手段は、それぞれアイドルバイト置換回路１１，スーパーレーン内デスキュー回路１２及びスーパーレーン間デスキュー回路１３に対応する。また、請求項７の受信側デスキュー処理手段はスーパーレーン間デスキュー回路２３に対応する。
【００３１】
この形態では、例えば図１に示すような通信システムにおいて、図８に示すような構成のフレーム信号が送信側装置１０に入力される場合に、この信号を送信側装置１０から受信側装置２０に向けて伝送する場合を想定している。
また、この例では８レーンの通信チャネル（レーン（０）〜レーン（７））を同時に使用する８バイトパラレル形式でフレーム信号が送信側装置１０に入力される場合を想定している。
【００３２】
図８に示すように、このフレーム信号は複数のデータフレームとそれらの間に配置されたインターフレームギャップ（ＩＦＧ）とで構成されている。インターフレームギャップは複数のアイドルバイト（Ｉ）で構成され、各データフレームの先頭にはスタートバイト（Ｓ）が配置され、最後尾には終端バイト（Ｔ）が配置されている。
【００３３】
また、この例では各インターフレームギャップに最低２カラムのアイドルカラムが存在し、データフレームの始まりを表すスタートバイト（Ｓ）は常にレーン（０）、すなわち先頭のレーンのみに現れることを想定している。
なお、この例では８バイトパラレル形式のフレーム信号を扱う場合を想定しているが、（８＋４ｎ（ｎ＝０，１，２，・・・））レーンを使用するバイトパラレル形式のフレーム信号であれば回路数を増やすなどの単純な構成変更だけで対応できる。
【００３４】
図１に示すように、送信側装置１０にはアイドルバイト置換回路１１，スーパーレーン内デスキュー回路１２（１），１２（２），スーパーレーン間デスキュー回路１３，符号化装置１６及びＷＤＭ（光波長多重）送信部１５が備わっており、符号化装置１６には２組のスーパーレーン符号化回路１４（１），１４（２）が備わっている。
【００３５】
また、受信側装置２０にはＷＤＭ受信部２１，復号化装置２６，スーパーレーン間デスキュー回路２３，スーパーレーン内デスキュー回路２４（１），２４（２）及びアイドルバイト置換回路２５が備わっており、復号化装置２６には２組のスーパーレーン復号化回路２２（１），２２（２）が備わっている。
まず、送信側装置１０及び受信側装置２０の動作の概略について説明する。
【００３６】
アイドルバイト置換回路１１は、入力される８バイトパラレルのフレーム信号に含まれる特定のアイドルバイトを特殊符号に置き換える。
アイドルバイト置換回路１１から出力される８レーンのフレーム信号は、レーン（０）〜レーン（３）及びレーン（４）〜レーン（７）の各４レーン（スーパーレーンと呼ぶ）に区分され、レーン（０）〜レーン（３）のスーパーレーンのフレーム信号は一方のスーパーレーン内デスキュー回路１２（１）に入力され、レーン（４）〜レーン（７）のスーパーレーンのフレーム信号は他方のスーパーレーン内デスキュー回路１２（２）に入力される。
【００３７】
各スーパーレーン内デスキュー回路１２は、それぞれが担当するスーパーレーン内で、レーン間のタイミングずれがなくなるようにタイミングを調整（デスキュー処理）する。
スーパーレーン間デスキュー回路１３は、２つのスーパーレーン内デスキュー回路１２がそれぞれ出力する２つのスーパーレーンの信号を入力し、スーパーレーン間でタイミングずれがなくなるようにタイミングを調整する。
【００３８】
符号化装置１６には、スーパーレーン毎に独立して信号を処理するために、独立した２つのスーパーレーン符号化回路１４（１），１４（２）が設けてある。各スーパーレーン符号化回路１４は、スーパーレーン毎に６４Ｂ／６６Ｂ符号化処理を行う。
ＷＤＭ送信部１５は、スーパーレーン符号化回路１４（１）から出力される一方のスーパーレーンの信号とスーパーレーン符号化回路１４（２）から出力される他方のスーパーレーンの信号とを波長多重処理し光信号として伝送路、すなわち光ファイバに送出する。
【００３９】
一方、受信側装置２０のＷＤＭ受信部２１は、波長多重された光信号を伝送路から受信して８レーンの受信信号を再生する。
復号化装置２６には、スーパーレーン毎に独立して信号を処理するために、独立した２つのスーパーレーン復号化回路２２（１），２２（２）が設けてある。各スーパーレーン復号化回路２２は、スーパーレーン毎に６４Ｂ／６６Ｂ復号化処理を行う。
【００４０】
スーパーレーン間デスキュー回路２３は、伝送路で生じたスーパーレーン間のタイミングのずれをなくすために、タイミングの調整を行う。また、各スーパーレーン内デスキュー回路２４（１），２４（２）は、各々のスーパーレーン内におけるレーン間のタイミングのずれをなくすためにタイミングの調整を行う。
アイドルバイト置換回路２５は、送信側のアイドルバイト置換回路１１で置換された特殊符号を元のアイドルバイトに復元する。
【００４１】
次に、符号化装置１６の詳細について図２を参照しながら説明する。各スーパーレーン符号化回路１４は、バイトデマルチプレクスユニット３１，６４Ｂ／６６Ｂ変換部３２，変換符号識別部３３及びスクランブル処理部３４を備えている。
バイトデマルチプレクスユニット３１の入力には、１つのスーパーレーンを構成する４レーンの信号ＴＳＩＮ（０）〜ＴＳＩＮ（３）又はＴＳＩＮ（４）〜ＴＳＩＮ（７）が印加される。
【００４２】
バイトデマルチプレクスユニット３１には、レーン毎に信号を処理するために独立した４つのバイトデマルチプレクサ（ＢＤＭＸ）が備わっている。各々のバイトデマルチプレクサは、図４に示すようにバッファ５１，データセレクタ５２（１），５２（２），クロック発生器５３で構成されている。
図４の例では、レーン（０）〜レーン（３）で構成される１つのスーパーレーンに現れる信号（４バイトパラレル信号）のデータバイトの並びがＢ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４，Ｂ１５，・・・であり、このスーパーレーンのうち、レーン（０）の信号を１つのバイトデマルチプレクサが処理する場合の動作を示してある。
【００４３】
すなわち、入力信号ＢＤＭＸＩＮ（Ｂ０，Ｂ４，Ｂ８，Ｂ１２，・・・）が順次に図４のバイトデマルチプレクサに入力される。
各データセレクタ５２（１），５２（２）の２つの入力には、入力信号ＢＤＭＸＩＮ（Ｂ０，Ｂ４，Ｂ８，Ｂ１２，・・・）と、バッファ５１で遅延された信号ＢＤＭＸＩＮＢ（Ｂ０，Ｂ４，Ｂ８，Ｂ１２，・・・）とが印加される。
【００４４】
また、各データセレクタ５２（１），５２（２）の選択入力端子には、周波数が入力データクロックの１／２の内部クロック信号ＣＬＫ１／２がクロック発生器５３から印加される。
各データセレクタ５２（１），５２（２）は、内部クロック信号ＣＬＫ１／２に従って、入力信号ＢＤＭＸＩＮ（Ｂ０，Ｂ４，Ｂ８，Ｂ１２，・・・）と遅延された信号ＢＤＭＸＩＮＢ（Ｂ０，Ｂ４，Ｂ８，Ｂ１２，・・・）とを交互に選択して出力する。また、一方のデータセレクタ５２（１）は、選択したデータを１データ分後ろに遅延させて出力するように構成してある。
【００４５】
このため、バイトデマルチプレクサから出力される２つの信号ＢＤＭＸＯＵＴ（１），ＢＤＭＸＯＵＴ（２）には、同じレーン上で互いに隣接するカラムに属するデータバイト（Ｂ０：Ｂ４，Ｂ８：Ｂ１２，・・・）が同じタイミングで現れる。
【００４６】
図２に示すバイトデマルチプレクスユニット３１はスーパーレーンに対応する４つのバイトデマルチプレクサを備えているので、図４に示す８バイトデータブロック（Ｂ０〜Ｂ７，Ｂ８〜Ｂ１５，・・・）を同じタイミングで出力することができる。
これらの８バイトデータブロックの信号は、６４Ｂ／６６Ｂ変換部３２及び変換符号識別部３３の入力に印加される。
【００４７】
６４Ｂ／６６Ｂ変換部３２は、入力される信号を８バイト（６４ビット）単位で順次に処理し、６４Ｂ／６６Ｂ符号化を行う。符号化処理の内容は、変換符号識別部３３から出力される信号ＳＣに応じて変化する。
すなわち、変換符号識別部３３は入力される信号のバイトの並びから、６４Ｂ／６６Ｂ変換後の２ビットヘッダ，ブロックタイプ，データビット，変換制御ビットのタイプを識別し、タイプを表す信号ＳＣを６４Ｂ／６６Ｂ変換部３２に与える。６４Ｂ／６６Ｂ変換部３２は、信号ＳＣに従って６４Ｂ／６６Ｂ変換を行う。
【００４８】
この６４Ｂ／６６Ｂ符号化における入力データの並びと、符号化後の２ビットヘッダと、ブロックタイプとの対応関係が図１０に示されている。この例では、入力データは先頭から順にＢ０，Ｂ１，Ｂ２，・・・として表してある。
この例では、入力データの並びが一般的な６４Ｂ／６６Ｂ符号化で想定されている並びである場合には、一般的な６４Ｂ／６６Ｂ符号化と同じように変換を行う。また、想定されていない並び（（Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７）＝（Ｄ，Ｄ，Ｄ，Ｄ，Ｉ，Ｉ，Ｉ，Ｉ））の場合には、ブロックタイプとして（＊）、すなわち０ｘ２ｄ，０ｘ４ｂ，０ｘ６６，０ｘ５５（１６進数表記）の何れかの値を用い、２ビットヘッダに関しては（０，１）を用いて変換する。
【００４９】
６４Ｂ／６６Ｂ符号化処理される信号は、実際には図１１に示すように構成されている。
図２に示すように、６４Ｂ／６６Ｂ変換部３２で符号化処理された１スーパーレーンの８バイトパラレル信号は、スクランブル処理部３４に入力され予め定めた規則に従って並べ替えられた後、信号ＴＳＯＵＴとしてスーパーレーン符号化回路１４から出力される。スクランブル処理部３４は、図１１に示すように６６ビットのうち２ビットヘッダ以外のビットに対してスクランブル処理を施す。
【００５０】
２つのスーパーレーン符号化回路１４（１），１４（２）は互いに同じ動作を行う。
次に、復号化装置２６の詳細について図３を参照しながら説明する。各々のスーパーレーン復号化回路２２は、デスクランブル処理部４１，６４Ｂ／６６Ｂ復号部４２，変換符号識別部４３及びバイトマルチプレクスユニット４４を備えている。
【００５１】
デスクランブル処理部４１の入力には、１つのスーパーレーンを構成する４レーンの信号に対応する８バイトパラレル信号ＲＳＩＮが印加される。デスクランブル処理部４１は、２ビットヘッダ以外のデータについて、送信側のスクランブル処理部３４で処理されたスクランブルの逆の並べ替えを行って元の信号を復元する。
【００５２】
デスクランブル処理部４１から出力される８バイトパラレル信号は、６４Ｂ／６６Ｂ復号部４２及び変換符号識別部４３の入力に印加される。
６４Ｂ／６６Ｂ復号部４２は、入力される信号を８バイト（６４ビット）単位で順次に処理し、６４Ｂ／６６Ｂ復号化を行う。復号化処理の内容は、変換符号識別部４３から出力される信号ＳＣ２に応じて変化する。
【００５３】
変換符号識別部４３は、入力される信号のビットの並びにより復号後のデータの並びのタイプを識別し、その結果を信号ＳＣ２として６４Ｂ／６６Ｂ復号部４２に与える。
６４Ｂ／６６Ｂ復号部４２で復号化された８バイトパラレル信号は、バイトマルチプレクスユニット４４に入力される。バイトマルチプレクスユニット４４には、１つのスーパーレーンを構成する４レーンの各々に対応する４つのバイトマルチプレクサＢＭＸが備わっている。
【００５４】
各々のバイトマルチプレクサＢＭＸは、図５に示すようにデータセレクタ６１及びクロック発生器６２を備えている。データセレクタ６１の入力には、１つのスーパーレーンを構成する４レーンに相当する信号の８バイトデータブロックＢ０〜Ｂ７，Ｂ８〜Ｂ１５，・・・のうち、１レーンに相当する２バイトのデータ（レーン（０）の場合はＢ０：Ｂ４，Ｂ８：Ｂ１２，・・・）が２つの信号ＲＳＢＤ（０），ＲＳＢＤ（４）として印加される。
【００５５】
クロック発生器６２は、周波数が入力データクロックの１／２の内部クロック信号ＣＬＫ１／２を発生する。データセレクタ６１は、この内部クロック信号ＣＬＫ１／２に同期して、２つの信号ＲＳＢＤ（０），ＲＳＢＤ（４）を交互に選択し出力する。
従って、例えばレーン（０）の信号を処理するバイトマルチプレクサＢＭＸの出力には、Ｂ０，Ｂ４，Ｂ８，Ｂ１２，・・・のデータバイトが順次に現れる。図３のバイトマルチプレクスユニット４４には４つのバイトマルチプレクサＢＭＸが備わっているので、６４Ｂ／６６Ｂ復号部４２から出力される８バイトパラレル信号は、２バイト毎に合成され４レーンの信号として各スーパーレーン復号化回路２２から出力される。
【００５６】
２つのスーパーレーン復号化回路２２（１），２２（２）は互いに同じ動作を行う。
ところで、複数レーンを用いて伝送されるパラレル信号のスキューを補正するためには、レーン間のタイミングのずれを検出する必要がある。この検出を容易にするために、図１の送信側装置１０にはアイドルバイト置換回路１１を設けてある。
【００５７】
このアイドルバイト置換回路１１は、図９に示すように、各データフレームの先頭に位置するスタートバイト（Ｓ）を検出し、それが存在するカラムの１つ手前のカラム（アイドルカラム）の全てのバイト（アイドルバイト：Ｉ）を予め定めた特殊符号（Ａ）に置き換える。
【００５８】
アイドルバイト置換回路１１の出力側に接続された各スーパーレーン内デスキュー回路１２は、図６に示すように特殊符号検出部７１，レーン間タイミングずれ検出部７２及びレーン間タイミング修正部７３を備えている。
特殊符号検出部７１は、入力される４レーンの信号のレーン毎に前記特殊符号（Ａ）が現れたか否かを識別する。レーン間タイミングずれ検出部７２は、特殊符号検出部７１の識別結果に基づいて、レーン間の特殊符号（Ａ）のタイミングのずれ量（スキュー）を計算する。レーン間タイミング修正部７３は、レーン間タイミングずれ検出部７２の計算結果に基づいて、レーン間のスキューが修正されるように信号のタイミングを調整する。
【００５９】
スーパーレーン内デスキュー回路１２の出力に接続されたスーパーレーン間デスキュー回路１３は、図７に示すように特殊符号検出部７６，スーパーレーン間タイミングずれ検出部７７及びスーパーレーン間タイミング修正部７８を備えている。
特殊符号検出部７６は、各々のスーパーレーンの先頭レーン（０，４）で前記特殊符号（Ａ）が現れたか否かを識別する。スーパーレーン間タイミングずれ検出部７７は、特殊符号検出部７６の識別結果に基づいて、一方のスーパーレーンに特殊符号（Ａ）が現れたタイミングと他方のスーパーレーンに特殊符号（Ａ）が現れたタイミングとのずれ量（スキュー）を計算する。
【００６０】
スーパーレーン間タイミング修正部７８は、スーパーレーン間タイミングずれ検出部７７の計算結果に基づいて、スーパーレーン間のスキューが修正されるように信号のタイミングを調整する。
同様に、受信側装置２０のスーパーレーン間デスキュー回路２３においては先頭レーンの特殊符号（Ａ）のタイミングに基づいてスーパーレーン間のスキューがなくなるように、スーパーレーン間で信号のタイミングを調整し、スーパーレーン内デスキュー回路２４（１），２４（２）においては各レーンの特殊符号（Ａ）のタイミングに基づいてスーパーレーン内のレーン間のスキューがなくなるように、レーン間で信号のタイミングを調整する。
【００６１】
アイドルバイト置換回路２５は、アイドルバイト置換回路１１と逆の動作を行い、全ての特殊符号（Ａ）をアイドルバイト（Ｉ）に置き換える。
なお、双方向の通信を行う場合には、伝送路の両端のそれぞれに図１に示す送信側装置１０及び受信側装置２０を配置すればよい。
なお、スクランブル処理はＤＣバランス，ビット反転密度確保，フレーム同期のために行っている。
【００６２】
【発明の効果】
以上のように本発明によれば、例えば８バイトパラレル信号や１２バイトパラレル信号を処理する場合に、４レーン毎のスーパーレーンに区分して符号化処理を行うので、デスキューの管理が容易になる。
すなわち、スーパーレーン内で発生するスキュー量は比較的小さいのでデスキュー処理が容易である。また、スーパーレーン間のスキューを修正する前であっても符号化や復号化を実施できる。
【図面の簡単な説明】
【図１】通信システムの構成例を示すブロック図である。
【図２】符号化装置の構成例を示すブロック図である。
【図３】復号化装置の構成例を示すブロック図である。
【図４】バイトデマルチプレクサの構成を示すブロック図である。
【図５】バイトマルチプレクサの構成を示すブロック図である。
【図６】スーパーレーン内デスキュー回路の構成を示すブロック図である。
【図７】スーパーレーン間デスキュー回路の構成を示すブロック図である。
【図８】バイトパラレル伝送されるフレーム信号の例を示す模式図である。
【図９】アイドルバイト置換回路の動作を示す模式図である。
【図１０】ブロックタイプの選択動作を示す模式図である。
【図１１】６４Ｂ／６６Ｂ符号化処理される信号の構成を示す模式図である。
【符号の説明】
１０送信側装置
１１アイドルバイト置換回路
１２スーパーレーン内デスキュー回路
１３スーパーレーン間デスキュー回路
１４スーパーレーン符号化回路
１５ＷＤＭ送信部
１６符号化装置
２０受信側装置
２１ＷＤＭ受信部
２２スーパーレーン復号化回路
２３スーパーレーン間デスキュー回路
２４スーパーレーン内デスキュー回路
２５アイドルバイト置換回路
２６復号化装置
３１バイトデマルチプレクスユニット
３２６４Ｂ／６６Ｂ変換部
３３変換符号識別部
３４スクランブル処理部
４１デスクランブル処理部
４２６４Ｂ／６６Ｂ復号部
４３変換符号識別部
４４バイトマルチプレクスユニット
５１バッファ
５２データセレクタ
５３クロック発生器
６１データセレクタ
６２クロック発生器
７１特殊符号検出部
７２レーン間タイミングずれ検出部
７３レーン間タイミング修正部
７６特殊符号検出部
７７スーパーレーン間タイミングずれ検出部
７８スーパーレーン間タイミング修正部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a frame signal coded communication method and a coded device used when transmitting high-speed data using a predetermined frame, and a coded transmitting device and a coded receiving device.
[0002]
[Prior art]
A conventional technology relating to high-speed Ethernet (registered trademark: hereinafter, referred to as a standard network) is disclosed in Non-Patent Document 1.
As shown in Non-Patent Document 1, in a standard network transmitting high-speed data of 10 gigabits / second, four communication channels are simultaneously used, and data signals are respectively transmitted to four lanes corresponding to each channel. The four signals are allocated and processed in parallel. Therefore, the bit rate of data per lane is reduced to 1/4.
[0003]
In a circuit for processing a high-speed signal, an increase in power consumption of the circuit is inevitable. Therefore, in order to suppress power consumption of a circuit in a relay device or the like, it is desirable to reduce the bit rate of data handled in the circuit.
By increasing the number of lanes used, the data rate per lane can be further reduced. For example, if the arrangement of data is converted and a signal of four lanes is converted into a signal of eight lanes as shown in FIG. 8, the bit rate of data per lane is further reduced to １／.
[0004]
When data is processed, it is usually processed on a byte-by-byte basis. Therefore, in FIG. 8, the data is represented on a byte-by-byte basis. Each row in the vertical direction in the figure over all lanes is called a column. The first byte of each column is assigned to lane (0), and the n-th byte is assigned to lane (n-1).
A signal actually transmitted forms a predetermined data frame, and an inter-frame gap (IFG) is arranged between two adjacent data frames. The inter-frame gap is composed of a predetermined idle byte (I).
[0005]
Further, a predetermined signal (S) is arranged at the head position of the data frame, and a predetermined signal (T) is arranged at the end of the data frame. Each data representing the body of the data frame is represented by (d).
For the length of the inter-frame gap, that is, the number of consecutive idle bytes (I), a minimum number of bytes is defined.
[0006]
In any case, by increasing the number of lanes to be used and increasing the number of parallel signals, the bit rate of the signal is reduced, so that power consumption is suppressed and an inexpensive device can be used.
[Non-patent document 1]
"10 Gigabit Ethernet Textbook", p. 169, supervised by Osamu Ishida and Koichiro Seto (IDG Japan), published on April 20, 2002.
[0007]
[Problems to be solved by the invention]
By the way, when a parallel signal developed into a plurality of M lanes is transmitted simultaneously using M transmission channels as in a standard network for transmitting high-speed data of 10 gigabits / second, the number of lanes between each lane is increased. Due to variations in transmission delay, there is a possibility that the timing of a received signal may be shifted between lanes.
[0008]
If the transmitted data has a timing skew (skew) between lanes, correct data cannot be restored on the receiving side unless the skew is corrected correctly.
Therefore, attention is paid to idle columns existing in an inter-frame gap of a conventionally transmitted signal, and each time an idle column arrives, a shift in the timing of idle bytes between lanes is detected and corrected. The idle column is a column in which signals of all lanes are composed of idle bytes.
[0009]
However, as the number of parallel signals to be transmitted increases, the difference in wiring length between lanes increases, and the skew amount also increases. For this reason, when the number of parallel signals to be transmitted is increased, the skew amount is too large to correct the skew correctly, and a problem occurs in encoding / decoding. May not be possible.
[0010]
That is, when encoding such as general 64B / 66B is performed, blocks are sequentially formed according to the order of the input data sequence and encoding is performed. For example, when an 8-byte parallel signal is processed, The encoding process cannot be performed unless skew between lanes is completely corrected for 8 bytes, that is, for all 8 lanes.
[0011]
The present invention provides a frame signal coded communication method, a coded transmission device, a coded transmission device, and a coded reception device capable of easily realizing correct data transmission even when the number of parallel signals to be transmitted is large. The purpose is to provide.
[0012]
[Means for Solving the Problems]
According to a first aspect of the present invention, an inter-frame gap is arranged between adjacent data frames, and the number of frame signals in which the inter-frame gap is composed of a plurality of idle bytes is M (M = 8 + 4n; n = 0, 1, 2). ,...) Appearing as a parallel byte sequence allocated to M lanes representing a plurality of transmission channels, the frame used for processing the frame signal and transmitting the signal between a predetermined transmitter and a receiver. In the signal encoding communication method, on the transmitting side, the parallel byte sequence of M lanes is divided into super lanes each representing a transmission channel of 4 lanes, and each super lane has 4 bytes belonging to one column and 4 bytes belonging to the next column. A 64-bit data block composed of bytes is extracted, and 64B / 66B encoding is performed for each data block. The data type is identified based on the structure of 8-byte data constituting each data block before B / 66B encoding, and the processing content of the 64B / 66B encoding is controlled, and a 2-bit header of the encoded 66 bits is used. The scrambling process is performed on the 64 bits excluding the above, and the data is output. On the receiving side, for each super lane of the received signal, the continuous 66 bits are extracted as one data block, and a 2-bit header is extracted from each data block. The descrambling process is performed on the remaining 64 bits, 64B / 66B decoding is performed for each data block after the descrambling process, and the data type is determined based on the configuration of 8-byte data constituting each data block before the 64B / 66B decoding. Identify and control the processing contents of the 64B / 66B decoding, and The data bytes are rearranged into four bytes belonging to one column and four bytes belonging to the next column on the same super lane, and a plurality of super lanes are combined to reproduce a parallel byte sequence of M lanes. It is characterized by doing.
[0013]
In claim 1, the input signal is divided into super lanes (four lanes) smaller than the total number M of lanes, and signal processing including encoding is performed for each super lane. Is increased, the skew generated in the super lane does not increase, so that the skew can be corrected.
Of course, it is necessary to finally eliminate the skew generated between the super lanes, but since the encoding and decoding processes are performed in units of the super lane, even before the skew between the super lanes is corrected. Encoding and decoding can be performed. Therefore, even if the number of parallel signals (M) increases, the deskew can be easily managed.
[0014]
According to a second aspect of the present invention, in the frame signal encoding / communication method of the first aspect, the transmitting side determines a column position where a start byte indicating the beginning of a data frame appears from a parallel byte string of M lanes before being divided into super lanes. As a reference, all bytes of the idle column existing in the column immediately before the column position are replaced with a predetermined special code, and the amount of skew between lanes is detected based on the timing at which the special code appears in each lane. In addition, a deskew process between the lanes is performed for each super lane, and a skew amount between the super lanes is detected and the deskew process between the super lanes is performed based on the timing of the special code appearing in the first lane of each super lane. , At least after completion of the deskew process between the lanes, 64B / 66 And performing coding.
[0015]
According to the second aspect, the skew between the lanes in each super lane and the skew between the super lanes can be corrected before the transmitting device transmits the signal.
According to a third aspect of the present invention, in the frame signal coded communication method according to the second aspect, the receiving side decodes the received signal for each super lane, and the decoded signal appears in the first lane of each super lane of the received signal. It is characterized in that deskew between super lanes is performed based on the timing of a special code.
[0016]
According to the third aspect, the skew between the super lanes generated on the transmission path can be corrected on the receiving side.
According to a fourth aspect, an inter-frame gap is arranged between adjacent data frames, and the number of frame signals in which the inter-frame gap is composed of a plurality of idle bytes is M (M = 8 + 4n; n = 0, 1, 2). , ...), a code used to process the frame signal and transmit it between a predetermined transmitting device and a receiving device when appearing as a parallel byte sequence assigned to M lanes representing a plurality of transmission channels of On the transmitting side, the transmitting side extracts four lanes of signals from the parallel byte sequence of M lanes, and outputs four bytes belonging to one column and four bytes belonging to the next column for each super lane representing a transmission channel of four lanes. Data block extracting means for extracting a 64-bit data block composed of: and 64B / 66B encoding for each data block Encoding means for identifying the data type from the structure of 8-byte data constituting each data block before the 64B / 66B encoding and controlling the processing content of the 64B / 66B encoding; And scrambling means for performing scrambling processing on 64 bits excluding a 2-bit header among the bits, and outputting the scrambled data. A descrambling process means for taking out as a block and descrambling 64 bits excluding a 2-bit header in each data block, performing 64B / 66B decoding for each data block after the descrambling process, and 8-byte data constituting each data block before 66B decoding A decoding means for identifying the data type from the configuration and controlling the processing content of the 64B / 66B decoding, and rearranging the data bytes for every 64 bits decoded so that A data distributing means for distributing data into 4 bytes belonging to a column and 4 bytes belonging to the next column is provided, and a plurality of super lanes are combined to reproduce a parallel byte sequence of M lanes.
[0017]
By using the device of claim 4, the same result as that of claim 1 can be obtained.
According to a fifth aspect of the present invention, in the encoding apparatus of the fourth aspect, the data block extracting means includes a buffer for delaying input data, a clock generation circuit for generating a clock signal having a frequency half the input data frequency, and A selector circuit for alternately selecting and outputting the input data and the input data delayed by the buffer in synchronization with a signal, wherein the data distribution means includes a clock signal having a frequency half of the input data frequency. And a second selector circuit that alternately selects and outputs the received signals of two lanes in synchronization with the clock signal.
[0018]
According to the fifth aspect, data of four lanes and two columns can be extracted from a time-series parallel signal as one data block, that is, a processing unit.
According to a sixth aspect of the present invention, in the encoding apparatus according to the fourth aspect, the transmitting side uses, as a reference, a column position where a start byte indicating the start of a data frame appears from a parallel byte string of M lanes before being divided into super lanes. An idle replacement means for replacing all bytes of an idle column existing in a column immediately before the column position with a predetermined special code, and a skew amount between lanes based on a timing at which a special code appears in each lane. Inter-lane deskew processing means for performing the inter-lane deskew processing for each super lane, and detecting the skew amount between the super lanes based on the timing of the special code appearing in the first lane of each super lane. Super lane deskew processing means for performing deskew between super lanes, Goka means after the deskew process between at least the lane has been completed, and carrying out 64B / 66B encoded for each data block.
[0019]
By using the device of claim 6, the same result as in claim 2 can be obtained.
According to a seventh aspect of the present invention, in the encoding apparatus according to the fourth aspect, the receiving side decodes the received signal for each super lane, and then displays the decoded received signal in the first lane of each super lane. A receiver-side deskew processing means for performing a deskew process between super lanes based on the timing of the determined special code is provided.
[0020]
By using the device of claim 7, the same result as that of claim 3 can be obtained.
According to an eighth aspect of the present invention, an inter-frame gap is arranged between adjacent data frames, and the number of frame signals in which the inter-frame gap is composed of a plurality of idle bytes is M (M = 8 + 4n; n = 0, 1, 2). ,...) Appearing as a parallel byte sequence allocated to M lanes representing a plurality of transmission channels, the transmitting side for processing the frame signal and transmitting the frame signal between a predetermined transmitting device and a receiving device. , The signal of 4 lanes is taken out from the parallel byte sequence of M lanes, and 4 bytes belonging to one column and 4 bytes belonging to the next column for each super lane representing the transmission channel of 4 lanes Data block extracting means for extracting a 64-bit data block composed of: a 64B / 66B code for each data block; Encoding means for performing encoding and identifying the data type from the structure of 8-byte data constituting each data block before 64B / 66B encoding and controlling the processing content of the 64B / 66B encoding; And scramble processing means for performing scramble processing on 64 bits excluding the 2-bit header among the 66 bits.
[0021]
By providing the device of claim 8 on the transmitting side, the same result as that of claim 4 can be obtained.
According to a ninth aspect of the present invention, in the coded transmission apparatus according to the eighth aspect, the data block extracting means includes a buffer for delaying input data, a clock generation circuit for generating a clock signal having a frequency half the input data frequency, A selector circuit for alternately selecting and outputting the input data and the input data delayed by the buffer in synchronization with a clock signal.
[0022]
By providing the device of claim 9 on the transmitting side, the same result as that of claim 5 can be obtained.
According to a tenth aspect of the present invention, in the coded transmission apparatus according to the eighth aspect, the column position based on a column position where a start byte indicating the start of a data frame appears from a parallel byte sequence of M lanes before being divided into super lanes. An idle replacement unit that replaces all bytes of an idle column existing in the immediately preceding column with a predetermined special code, and detects a skew amount between lanes based on the timing at which a special code appears in each lane. An inter-lane deskew processing unit that performs inter-lane deskew processing for each super lane, and detects a skew amount between super lanes based on the timing of a special code appearing in the first lane of each super lane, and Inter-super lane deskew processing means for performing deskew processing; Stage after exiting least deskew processing between lanes, and performing a 64B / 66B encoded for each data block.
[0023]
By providing the device of claim 10 on the transmitting side, the same result as in claim 6 can be obtained.
According to claim 11, an inter-frame gap is arranged between adjacent data frames, and the number of frame signals in which the inter-frame gap is composed of a plurality of idle bytes is M (M = 8 + 4n; n = 0, 1, 2). ,...) Appearing as a parallel byte sequence assigned to M lanes representing a plurality of transmission channels, the receiving side for processing the frame signal and transmitting the frame signal between a predetermined transmitting device and a receiving device. In the coded receiving device provided in the above, for each super lane of the received signal, continuous 66 bits are extracted as one data block, and 64 bits excluding a 2-bit header in each data block are descrambled. Descramble processing means and performs 64B / 66B decoding for each data block after the descrambling processing In both cases, a decoding means for identifying the data type from the structure of 8-byte data constituting each data block before 64B / 66B decoding and controlling the processing contents of the 64B / 66B decoding, Data byte sorting is performed for each byte, and data sorting means for sorting data into 4 bytes belonging to one column and 4 bytes belonging to the next column on the same super lane is provided. It is characterized by reproducing a parallel byte sequence of a lane.
[0024]
By providing the device of claim 11 on the receiving side, the same result as in claim 4 can be obtained.
According to a twelfth aspect of the present invention, in the coded receiving apparatus according to the eleventh aspect, the data distribution means includes a second clock generation circuit that generates a clock signal having a frequency half of the input data frequency, and a received two-lane signal. A second selector circuit for alternately selecting and outputting the data in synchronization with the clock signal.
[0025]
By providing the device of claim 12 on the receiving side, the same result as that of claim 5 can be obtained.
According to a thirteenth aspect, in the coded receiving apparatus according to the eleventh aspect, after a received signal is decoded for each super lane, a predetermined special code appearing in a first lane of each super lane of the decoded received signal. Receiving deskew processing means for performing a deskew process between super lanes based on the timing of (1).
[0026]
By providing the device of claim 13 on the receiving side, the same result as that of claim 7 can be obtained.
[0027]
BEST MODE FOR CARRYING OUT THE INVENTION
One embodiment of a frame signal encoding communication method and encoding apparatus, an encoding transmission apparatus, and an encoding receiving apparatus according to the present invention will be described with reference to FIGS. This form corresponds to all claims.
[0028]
FIG. 1 is a block diagram illustrating a configuration example of a communication system. FIG. 2 is a block diagram illustrating a configuration example of the encoding device. FIG. 3 is a block diagram showing a configuration example of the decoding device. FIG. 4 is a block diagram showing the configuration of the byte demultiplexer. FIG. 5 is a block diagram showing the configuration of the byte multiplexer.
FIG. 6 is a block diagram showing a configuration of the deskew circuit in the super lane. FIG. 7 is a block diagram showing the configuration of the inter-lane deskew circuit. FIG. 8 is a schematic diagram showing an example of a frame signal transmitted by byte parallel transmission. FIG. 9 is a schematic diagram showing the operation of the idle byte replacement circuit. FIG. 10 is a schematic diagram showing a block type selection operation. FIG. 11 is a schematic diagram showing a configuration of a signal subjected to 64B / 66B encoding processing.
[0029]
In this embodiment, the data block extracting means, the encoding means, the scrambling processing means, the descrambling processing means, the decoding means, and the data distribution means according to claim 4 are respectively composed of a byte demultiplex unit 31, a 64B / 66B conversion unit 32 ( 33), a scramble processing unit 34, a descramble processing unit 41, a 64B / 66B decoding unit 42 (43), and a byte multiplex unit 44.
[0030]
The buffer, the clock generator, the selector, the second clock generator and the second selector according to claim 5 are a buffer 51, a clock generator 53, a data selector 52, a clock generator 62 and a data selector 61, respectively. Corresponding to
The idle replacement means, the inter-lane deskew processing means, and the super-lane deskew processing means of claim 6 correspond to the idle byte replacement circuit 11, the intra-lane deskew circuit 12, and the super-lane deskew circuit 13, respectively. The receiving-side deskew processing means of claim 7 corresponds to the super-lane deskew circuit 23.
[0031]
In this embodiment, for example, in a communication system as shown in FIG. 1, when a frame signal having a configuration as shown in FIG. 8 is input to the transmitting device 10, this signal is transmitted from the transmitting device 10 to the receiving device 20. It is assumed that the data is transmitted to the user.
Further, in this example, it is assumed that a frame signal is input to the transmission-side apparatus 10 in an 8-byte parallel format using eight communication channels (lane (0) to lane (7)) simultaneously.
[0032]
As shown in FIG. 8, this frame signal is composed of a plurality of data frames and an inter-frame gap (IFG) arranged therebetween. The inter-frame gap is composed of a plurality of idle bytes (I). A start byte (S) is arranged at the beginning of each data frame, and an end byte (T) is arranged at the end.
[0033]
Also, in this example, it is assumed that at least two idle columns exist in each inter-frame gap, and the start byte (S) indicating the beginning of the data frame always appears in lane (0), that is, only in the first lane. I have.
In this example, it is assumed that an 8-byte parallel frame signal is handled. However, a byte parallel frame signal using (8 + 4n (n = 0, 1, 2,...)) Lanes may be used. This can be dealt with by a simple configuration change such as increasing the number of circuits.
[0034]
As shown in FIG. 1, an idle byte replacement circuit 11, a super-lane deskew circuit 12 (1), 12 (2), a super-lane deskew circuit 13, an encoding device 16, and a WDM (optical wavelength) A multiplexing) transmission unit 15 is provided, and an encoding device 16 is provided with two sets of super lane encoding circuits 14 (1) and 14 (2).
[0035]
The receiving device 20 includes a WDM receiving unit 21, a decoding device 26, a super-lane deskew circuit 23, a super-lane deskew circuit 24 (1), 24 (2), and an idle byte replacement circuit 25. The decoding device 26 includes two sets of super lane decoding circuits 22 (1) and 22 (2).
First, the outline of the operations of the transmitting device 10 and the receiving device 20 will be described.
[0036]
The idle byte replacement circuit 11 replaces a specific idle byte included in the input 8-byte parallel frame signal with a special code.
The eight-lane frame signal output from the idle byte replacement circuit 11 is divided into four lanes (called super lanes) of lane (0) to lane (3) and lane (4) to lane (7). The super lane frame signals of (0) to lane (3) are input to one super lane deskew circuit 12 (1), and the super lane frame signals of lanes (4) to (7) are converted to the other super lane. It is input to the internal deskew circuit 12 (2).
[0037]
The intra-lane deskew circuit 12 adjusts the timing (deskew processing) so that there is no timing difference between the lanes in the super lane in charge of each.
The super lane deskew circuit 13 receives two super lane signals output from the two super lane deskew circuits 12 and adjusts the timing so that there is no timing shift between the super lanes.
[0038]
The encoding device 16 is provided with two independent super lane encoding circuits 14 (1) and 14 (2) for independently processing a signal for each super lane. Each super lane encoding circuit 14 performs 64B / 66B encoding processing for each super lane.
The WDM transmission unit 15 wavelength-multiplexes the signal of one super lane output from the super lane encoding circuit 14 (1) and the signal of the other super lane output from the super lane encoding circuit 14 (2). The optical signal is transmitted to a transmission line, that is, an optical fiber.
[0039]
On the other hand, the WDM receiver 21 of the receiver 20 receives the wavelength-multiplexed optical signal from the transmission line and reproduces the eight lanes of the received signal.
The decoding device 26 is provided with two independent super lane decoding circuits 22 (1) and 22 (2) for independently processing signals for each super lane. Each super lane decoding circuit 22 performs a 64B / 66B decoding process for each super lane.
[0040]
The super-lane deskew circuit 23 adjusts the timing in order to eliminate the timing shift between the super lanes that has occurred on the transmission path. In addition, the deskew circuits 24 (1) and 24 (2) in each super lane adjust the timing in order to eliminate a timing difference between the lanes in each super lane.
The idle byte replacement circuit 25 restores the special code replaced by the idle byte replacement circuit 11 on the transmission side to the original idle byte.
[0041]
Next, details of the encoding device 16 will be described with reference to FIG. Each super lane encoding circuit 14 includes a byte demultiplex unit 31, a 64B / 66B conversion unit 32, a conversion code identification unit 33, and a scramble processing unit 34.
To the input of the byte demultiplex unit 31, signals TSIN (0) to TSIN (3) or TSIN (4) to TSIN (7) of four lanes forming one super lane are applied.
[0042]
The byte demultiplex unit 31 includes four independent byte demultiplexers (BDMX) for processing signals for each lane. Each byte demultiplexer includes a buffer 51, data selectors 52 (1) and 52 (2), and a clock generator 53, as shown in FIG.
In the example of FIG. 4, the arrangement of data bytes of a signal (4-byte parallel signal) appearing in one super lane composed of lanes (0) to (3) is B0, B1, B2, B3, B4, B5. B6, B7, B8, B9, B10, B11, B12, B13, B14, B15,... Of the super lanes, the operation when one byte demultiplexer processes the signal of lane (0) Is shown.
[0043]
That is, the input signals BDMXIN (B0, B4, B8, B12,...) Are sequentially input to the byte demultiplexer of FIG.
An input signal BDMXIN (B0, B4, B8, B12,...) And a signal BDMXINB (B0, B4, B4) delayed by the buffer 51 are provided to two inputs of each of the data selectors 52 (1) and 52 (2). B8, B12,...) Are applied.
[0044]
Further, an internal clock signal CLK1 / 2 having a frequency of 1/2 of the input data clock is applied from a clock generator 53 to a selection input terminal of each of the data selectors 52 (1) and 52 (2).
Each of the data selectors 52 (1) and 52 (2) receives the input signal BDMXIN (B0, B4, B8, B12,...) And the delayed signal BDMXINB (B0, B4, B8) according to the internal clock signal CLK1 / 2. , B12,...) Are alternately selected and output. The one data selector 52 (1) is configured to output the selected data delayed by one data later.
[0045]
Therefore, two signals BDMXOUT (1) and BDMXOUT (2) output from the byte demultiplexer include data bytes (B0: B4, B8: B12,...) Belonging to mutually adjacent columns on the same lane. Appear at the same timing.
[0046]
Since the byte demultiplex unit 31 shown in FIG. 2 includes four byte demultiplexers corresponding to the super lanes, the 8-byte data blocks (B0 to B7, B8 to B15,...) Shown in FIG. It can be output at the timing.
The signals of these 8-byte data blocks are applied to the inputs of the 64B / 66B conversion unit 32 and the conversion code identification unit 33.
[0047]
The 64B / 66B conversion unit 32 sequentially processes an input signal in units of 8 bytes (64 bits), and performs 64B / 66B encoding. The content of the encoding process changes according to the signal SC output from the conversion code identification unit 33.
That is, the conversion code identification unit 33 identifies the type of the 2-bit header, block type, data bit, and conversion control bit after the 64B / 66B conversion from the byte sequence of the input signal, and converts the signal SC representing the type to 64B / 66B. / 66B converter 32. The 64B / 66B conversion unit 32 performs 64B / 66B conversion according to the signal SC.
[0048]
FIG. 10 shows the arrangement of the input data in the 64B / 66B encoding, the correspondence between the encoded 2-bit headers, and the block types. In this example, the input data is represented as B0, B1, B2,.
In this example, if the arrangement of the input data is an arrangement assumed in general 64B / 66B encoding, conversion is performed in the same manner as general 64B / 66B encoding. If the sequence is not assumed ((B0, B1, B2, B3, B4, B5, B6, B7) = (D, D, D, D, I, I, I, I)), the block As the type, (*), that is, any value of 0x2d, 0x4b, 0x66, and 0x55 (hexadecimal notation) is used, and for a 2-bit header, conversion is performed using (0, 1).
[0049]
The signal to be subjected to 64B / 66B encoding processing is actually configured as shown in FIG.
As shown in FIG. 2, the 8-byte parallel signal of one super lane encoded by the 64B / 66B conversion unit 32 is input to the scramble processing unit 34 and rearranged according to a predetermined rule. Output from the super lane encoding circuit 14. As shown in FIG. 11, the scramble processing unit 34 performs scramble processing on bits other than the 2-bit header among the 66 bits.
[0050]
The two super lane coding circuits 14 (1) and 14 (2) perform the same operation.
Next, details of the decoding device 26 will be described with reference to FIG. Each super lane decoding circuit 22 includes a descramble processing unit 41, a 64B / 66B decoding unit 42, a conversion code identification unit 43, and a byte multiplex unit 44.
[0051]
An 8-byte parallel signal RSIN corresponding to signals of four lanes forming one super lane is applied to an input of the descramble processing unit 41. The descrambling unit 41 reverses the scramble processed by the scramble processing unit 34 on the transmission side for data other than the 2-bit header to restore the original signal.
[0052]
The 8-byte parallel signal output from the descramble processing unit 41 is applied to inputs of a 64B / 66B decoding unit 42 and a conversion code identification unit 43.
The 64B / 66B decoding unit 42 sequentially processes the input signal in units of 8 bytes (64 bits) to perform 64B / 66B decoding. The content of the decoding process changes according to signal SC2 output from transform code identification section 43.
[0053]
The conversion code identification unit 43 identifies the type of the sequence of the data after decoding based on the arrangement of the bits of the input signal, and supplies the result to the 64B / 66B decoding unit 42 as the signal SC2.
The 8-byte parallel signal decoded by the 64B / 66B decoding unit 42 is input to the byte multiplex unit 44. The byte multiplex unit 44 includes four byte multiplexers BMX corresponding to each of the four lanes forming one super lane.
[0054]
Each byte multiplexer BMX includes a data selector 61 and a clock generator 62 as shown in FIG. The input of the data selector 61 includes 2-byte data (1 byte) corresponding to one lane of 8-byte data blocks B0 to B7, B8 to B15,... Of signals corresponding to 4 lanes constituting one super lane. In the case of lane (0), B0: B4, B8: B12,...) Are applied as two signals RSBD (0), RSBD (4).
[0055]
Clock generator 62 generates an internal clock signal CLK1 / 2 whose frequency is 1/2 of the input data clock. The data selector 61 alternately selects and outputs two signals RSBD (0) and RSBD (4) in synchronization with the internal clock signal CLK1 / 2.
Therefore, for example, data bytes of B0, B4, B8, B12,... Appear sequentially at the output of the byte multiplexer BMX that processes the signal of the lane (0). Since the byte multiplex unit 44 shown in FIG. 3 includes four byte multiplexers BMX, the 8-byte parallel signal output from the 64B / 66B decoding unit 42 is synthesized every two bytes, and is superposed as a signal of four lanes. Output from the lane decoding circuit 22.
[0056]
The two super lane decoding circuits 22 (1) and 22 (2) perform the same operation as each other.
By the way, in order to correct the skew of a parallel signal transmitted using a plurality of lanes, it is necessary to detect a timing shift between lanes. In order to facilitate this detection, an idle byte replacement circuit 11 is provided in the transmitting apparatus 10 of FIG.
[0057]
As shown in FIG. 9, the idle byte replacement circuit 11 detects a start byte (S) located at the head of each data frame, and detects all of the columns (idle columns) immediately before the column in which the start byte (S) exists. The byte (idle byte: I) is replaced with a predetermined special code (A).
[0058]
Each intra-lane deskew circuit 12 connected to the output side of the idle byte replacement circuit 11 includes a special code detection unit 71, an inter-lane timing shift detection unit 72, and an inter-lane timing correction unit 73 as shown in FIG. I have.
The special code detection unit 71 determines whether or not the special code (A) appears for each of the four lanes of the input four-lane signal. The inter-lane timing shift detecting unit 72 calculates a timing shift amount (skew) of the special code (A) between lanes based on the identification result of the special code detecting unit 71. The inter-lane timing correction unit 73 adjusts the signal timing based on the calculation result of the inter-lane timing shift detection unit 72 so that the skew between the lanes is corrected.
[0059]
The inter-lane deskew circuit 13 connected to the output of the intra-lane deskew circuit 12 includes a special code detection unit 76, a super-lane timing shift detection unit 77, and a super-lane timing correction unit 78 as shown in FIG. ing.
The special code detection unit 76 determines whether or not the special code (A) has appeared in the first lane (0, 4) of each super lane. Based on the identification result of the special code detecting unit 76, the timing difference detecting unit 77 between the super lanes detects the timing when the special code (A) appears in one super lane and the special code (A) appears in the other super lane. Calculate the amount of deviation (skew) from the timing.
[0060]
The inter-super-lane timing correction unit 78 adjusts the signal timing based on the calculation result of the inter-super-lane timing deviation detection unit 77 so that the skew between the super-lanes is corrected.
Similarly, the inter-lane deskew circuit 23 of the receiving device 20 adjusts the signal timing between the super lanes based on the timing of the special code (A) of the first lane so that the skew between the super lanes is eliminated. The super lane deskew circuits 24 (1) and 24 (2) adjust the signal timing between the lanes based on the timing of the special code (A) of each lane so that there is no skew between the lanes in the super lane. I do.
[0061]
The idle byte replacement circuit 25 performs the reverse operation of the idle byte replacement circuit 11, and replaces all the special codes (A) with the idle bytes (I).
When bidirectional communication is performed, the transmitting device 10 and the receiving device 20 shown in FIG. 1 may be arranged at both ends of the transmission path.
The scrambling process is performed for DC balance, securing bit inversion density, and synchronizing frames.
[0062]
【The invention's effect】
As described above, according to the present invention, for example, when processing an 8-byte parallel signal or a 12-byte parallel signal, the encoding process is performed by dividing the data into super lanes every four lanes, so that deskew can be easily managed. .
That is, since the amount of skew generated in the super lane is relatively small, deskew processing is easy. Further, even before the skew between the super lanes is corrected, encoding and decoding can be performed.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of a communication system.
FIG. 2 is a block diagram illustrating a configuration example of an encoding device.
FIG. 3 is a block diagram illustrating a configuration example of a decoding device.
FIG. 4 is a block diagram illustrating a configuration of a byte demultiplexer.
FIG. 5 is a block diagram illustrating a configuration of a byte multiplexer.
FIG. 6 is a block diagram showing a configuration of a deskew circuit in a super lane.
FIG. 7 is a block diagram illustrating a configuration of a deskew circuit between super lanes.
FIG. 8 is a schematic diagram showing an example of a frame signal transmitted by byte parallel.
FIG. 9 is a schematic diagram showing the operation of the idle byte replacement circuit.
FIG. 10 is a schematic diagram showing a block type selection operation.
FIG. 11 is a schematic diagram showing a configuration of a signal subjected to 64B / 66B encoding processing.
[Explanation of symbols]
10 Transmitting device
11 Idle byte replacement circuit
12 Deskew circuit in super lane
13 Super lane deskew circuit
14 Super lane coding circuit
15 WDM transmitter
16 Encoding device
20 Receiver device
21 WDM receiver
22 Super lane decoding circuit
23 Superlane Deskew Circuit
24 Deskew Circuit in Super Lane
25 Idle byte replacement circuit
26 Decoding device
31 byte demultiplex unit
32 64B / 66B conversion unit
33 Conversion code identification unit
34 scramble processing unit
41 Descramble processing unit
42 64B / 66B decoding unit
43 Conversion code identification unit
44 byte multiplex unit
51 buffers
52 Data Selector
53 clock generator
61 Data Selector
62 clock generator
71 Special code detector
72 Timing shift detector between lanes
73 Inter-lane timing correction unit
76 Special code detector
77 Super lane timing shift detector
78 Timing correction section between super lanes

Claims

Interframe gaps are arranged between data frames adjacent to each other, and there are M frame signals (M = 8 + 4n; n = 0, 1, 2,...) In which the interframe gap is composed of a plurality of idle bytes. Frame signal encoding and communication method used to process the frame signal and transmit it between a predetermined transmitting device and a receiving device when the frame signal appears as a parallel byte sequence assigned to M lanes representing a plurality of transmission channels At
On the sending side,
The parallel byte sequence of M lanes is divided into super lanes representing transmission channels of 4 lanes,
A 64-bit data block composed of 4 bytes belonging to one column and 4 bytes belonging to the next column is extracted for each super lane,
64B / 66B encoding is performed for each data block, and the type of data is identified based on the configuration of 8-byte data constituting each data block before 64B / 66B encoding, and the processing content of the 64B / 66B encoding is controlled. ,
A scramble process is performed on 64 bits excluding a 2-bit header out of the encoded 66 bits, and then output,
On the receiving side,
For each super lane of the received signal, take out 66 consecutive bits as one data block,
In each data block, a descrambling process is performed on 64 bits excluding a 2-bit header,
The 64B / 66B decoding is performed for each data block after the descrambling process, and the data type is identified based on the 8-byte data configuration of each data block before the 64B / 66B decoding, and the 64B / 66B decoding is performed. Control the processing content,
The data bytes are rearranged for each of the 64 bits that have been decoded, and are sorted into 4 bytes belonging to one column and 4 bytes belonging to the next column on the same super lane.
A frame signal encoding / communication method comprising reproducing a parallel byte sequence of M lanes by combining a plurality of super lanes.

The method according to claim 1, wherein
On the sending side,
From the parallel byte string of M lanes before being divided into super lanes, all bytes of the idle column existing in the column immediately before the column position are determined based on the column position where the start byte representing the start of the data frame appears. Replace with a predetermined special code,
Based on the timing at which a special code appears in each lane, the skew amount between the lanes is detected, and the deskew process between the lanes is performed for each super lane.
Based on the timing of the special code appearing in the first lane of each super lane, detect the skew amount between the super lanes and perform the deskew process between the super lanes,
A frame signal coded communication method characterized by performing 64B / 66B coding for each data block at least after a deskew process between lanes is completed.

The method according to claim 2, wherein
On the receiving side,
Decoding the received signal for each super lane,
A frame signal coded communication method, comprising: performing a deskew process between super lanes based on the timing of the special code appearing in the first lane of each super lane of the decoded received signal.

Interframe gaps are arranged between data frames adjacent to each other, and there are M frame signals (M = 8 + 4n; n = 0, 1, 2,...) In which the interframe gap is composed of a plurality of idle bytes. When appearing as a parallel byte sequence assigned to M lanes representing a plurality of transmission channels, an encoding device used for processing the frame signal and transmitting it between a predetermined transmitting device and a receiving device,
On the sending side,
A 4-lane signal is extracted from the parallel byte string of M lanes, and 64-bit data composed of 4 bytes belonging to one column and 4 bytes belonging to the next column for each super lane representing a transmission channel of 4 lanes. Data block extracting means for extracting a block,
64B / 66B encoding is performed for each data block, and the type of data is identified based on the configuration of 8-byte data constituting each data block before 64B / 66B encoding to control the processing content of the 64B / 66B encoding. Encoding means,
A scramble processing means for performing scramble processing on 64 bits excluding a 2-bit header out of the coded 66 bits and outputting the result is provided.
Descrambling processing means for extracting continuous 66 bits as one data block for each super lane of the received signal, and descrambling 64 bits excluding a 2-bit header in each data block;
The 64B / 66B decoding is performed for each data block after the descrambling process, and the data type is identified based on the 8-byte data configuration of each data block before the 64B / 66B decoding, and the 64B / 66B decoding is performed. Decoding means for controlling the processing content;
A data allocating means for rearranging data bytes for every 64 bits decoded and allocating the data to 4 bytes belonging to one column and 4 bytes belonging to the next column on the same one super lane is provided. An encoding apparatus for reproducing a parallel byte sequence of M lanes by combining super lanes.

The encoding device according to claim 4,
The data block extracting means includes:
A buffer for delaying input data;
A clock generation circuit for generating a clock signal having a frequency half the input data frequency;
In synchronization with the clock signal, a selector circuit for alternately selecting and outputting the input data and the input data delayed by the buffer is provided, and the data distribution unit includes:
A second clock generation circuit that generates a clock signal having a frequency half the input data frequency;
A second selector circuit for alternately selecting and outputting received two lane signals in synchronization with the clock signal.

In the encoding device according to claim 4, the transmitting side includes:
From the parallel byte string of M lanes before being divided into super lanes, all bytes of the idle column existing in the column immediately before the column position are determined based on the column position where the start byte representing the start of the data frame appears. Idle replacement means for replacing with a predetermined special code,
An inter-lane deskew processing unit that detects a skew amount between lanes based on a timing at which a special code appears in each lane and performs deskew processing between lanes for each super lane;
Super-lane deskew processing means for detecting a skew amount between super lanes and performing deskew processing between super lanes based on the timing of a special code appearing in the first lane of each super lane;
Wherein the encoding unit performs 64B / 66B encoding for each data block after at least the deskew process between the lanes is completed.

5. The encoding device according to claim 4, wherein the receiving side decodes the received signal for each super lane, and then decodes the received signal into a predetermined special code appearing in the first lane of each super lane. An encoding apparatus comprising a receiving-side deskew processing unit for performing a deskew process between super lanes based on timing.

Interframe gaps are arranged between data frames adjacent to each other, and there are M frame signals (M = 8 + 4n; n = 0, 1, 2,...) In which the interframe gap is composed of a plurality of idle bytes. Encoding provided on the transmission side for processing the frame signal and transmitting it between a predetermined transmission device and a reception device when the frame signal appears as a parallel byte sequence assigned to M lanes representing a plurality of transmission channels. In the transmitting device,
A 4-lane signal is extracted from the parallel byte string of M lanes, and 64-bit data composed of 4 bytes belonging to one column and 4 bytes belonging to the next column for each super lane representing a transmission channel of 4 lanes. Data block extracting means for extracting a block,
64B / 66B encoding is performed for each data block, and the type of data is identified based on the configuration of 8-byte data constituting each data block before 64B / 66B encoding to control the processing content of the 64B / 66B encoding. Encoding means,
A scramble processing means for scrambling 64 bits excluding a 2-bit header out of the coded 66 bits and outputting the scrambled data.

The coded transmission device according to claim 8,
The data block extracting means includes:
A buffer for delaying input data;
A clock generation circuit for generating a clock signal having a frequency half the input data frequency;
And a selector circuit for alternately selecting and outputting the input data and the input data delayed by the buffer in synchronization with the clock signal.

The coded transmission device according to claim 8,
From the parallel byte string of M lanes before being divided into super lanes, all bytes of the idle column existing in the column immediately before the column position are determined based on the column position where the start byte representing the start of the data frame appears. Idle replacement means for replacing with a predetermined special code,
An inter-lane deskew processing unit that detects a skew amount between lanes based on a timing at which a special code appears in each lane and performs deskew processing between lanes for each super lane;
Super-lane deskew processing means for detecting a skew amount between super lanes and performing deskew processing between super lanes based on the timing of a special code appearing in the first lane of each super lane;
Wherein the encoding unit performs 64B / 66B encoding for each data block after at least the deskew process between the lanes is completed.

Interframe gaps are arranged between data frames adjacent to each other, and there are M frame signals (M = 8 + 4n; n = 0, 1, 2,...) In which the interframe gap is composed of a plurality of idle bytes. Encoding provided on the receiving side for processing the frame signal and transmitting it between a predetermined transmitting device and a receiving device when the frame signal appears as a parallel byte sequence allocated to M lanes representing a plurality of transmission channels. In the receiving device,
Descrambling processing means for extracting continuous 66 bits as one data block for each super lane of the received signal, and descrambling 64 bits excluding a 2-bit header in each data block;
The 64B / 66B decoding is performed for each data block after the descrambling process, and the data type is identified based on the 8-byte data configuration of each data block before the 64B / 66B decoding, and the 64B / 66B decoding is performed. Decoding means for controlling the processing content;
A data allocating means for rearranging data bytes for every 64 bits decoded and allocating the data to 4 bytes belonging to one column and 4 bytes belonging to the next column on the same one super lane is provided. An encoded receiving device for reproducing a parallel byte sequence of M lanes by combining super lanes.

The coded receiving device according to claim 11, wherein the data distribution unit includes:
A second clock generation circuit that generates a clock signal having a frequency half the input data frequency;
A second selector circuit for alternately selecting and outputting the received signals of the two lanes in synchronization with the clock signal, and a second selector circuit.

12. The encoded receiving apparatus according to claim 11, wherein after decoding the received signal for each super lane, based on the timing of a predetermined special code appearing in the first lane of each super lane of the decoded received signal. And a receiving side deskew processing unit for performing deskew processing between super lanes.