JP2004281841A

JP2004281841A - Nonvolatile memory

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Publication number: JP2004281841A
Application number: JP2003072964A
Authority: JP
Inventors: Shih-Jye Shen; 沈士傑; Wei-Zhe Wong; 翁偉哲; Meishu Ka; 何明洲; Shinmei Chin; 陳信銘
Original assignee: eMemory Technology Inc
Current assignee: eMemory Technology Inc
Priority date: 2003-03-18
Filing date: 2003-03-18
Publication date: 2004-10-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile memory cell that can increase the writing speed without changing the semiconductor manufacturing process. <P>SOLUTION: The semiconductor manufacturing process comprises a step of forming a first doped region 46, a second doped region 48, and a third doped region 50; a step of forming a control gate electrode 52; a step of forming a floating gate electrode 54; a step of providing a first bias voltage and establishing continuity between the first doped region 46 and the second doped region 48; and a step of providing a second bias voltage, generating a channel current between the second doped region 48 and the third doped region 50, and, further, generating a gate current. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、単層ポリシリコンのワンタイムプログラマブル不揮発性メモリセル或いは単層ポリシリコンのマルチプルタイムプログラマブル不揮発性メモリセルの製造方法に関し、特に前記不揮発性メモリセルの中にある金属酸化膜半導体トランジスタの結合コンデンサを調整することによって、データの書込み動作を速くする方法に関する。
【０００２】
【従来の技術】
近年、不揮発性メモリの分類に属される不揮発性メモリデバイスは、電源を切ってから、続いてデータを記憶する及びデータを重複的に読み書きにすることができる特性を具えるので、よく永久性のあるデータを記憶することに使われる。不揮発性メモリのデータの読み書きスピードは、この不揮発性メモリの品質がよいか否かを判断する重要な参考根拠である。
【０００３】
図１は、従来技術による不揮発性メモリセル１０の断面図である。不揮発性メモリセル１０は、第一ＰＭＯＳトランジスタ１２と、第二ＰＭＯＳトランジスタ１４とを含み、第一ＰＭＯＳトランジスタ１２及び第二ＰＭＯＳトランジスタ１４がＮ型ウエル１６の上に形成され、第二ＰＭＯＳトランジスタ１４が第一ＰＭＯＳトランジスタ１２と第二Ｐ^＋ドーピング領域２０を共用する形で第一ＰＭＯＳトランジスタ１２に直列に接続される。第一ＰＭＯＳトランジスタ１２は、第一ＰＭＯＳトランジスタ１２のドレイン電極として使われる第一Ｐ^＋ドーピング領域１８と、第一Ｐ^＋ドーピング領域１８と第二Ｐ^＋ドーピング領域２０との間に設けられるコントロールゲート電極２４と、ソース電極２０（即ち、第二Ｐ^＋ドーピング領域２０）とを含む。第二ＰＭＯＳトランジスタ１４は、フローティングゲートトランジスタであり、ドレイン電極２０（即ち、第二Ｐ^＋ドーピング領域２０）と、第二ＰＭＯＳトランジスタ１４のソース電極として使われる第三Ｐ^＋ドーピング領域２２と、単層ポリシリコンから形成されるフローティングゲート電極２６と、フローティングゲート電極２６とＮ型ウエル１６との間にあるフローティングゲート酸化膜３２とを含む。
【０００４】
従来技術による不揮発性メモリセル１０の第一ＰＭＯＳトランジスタ１２と第二ＰＭＯＳトランジスタ１４の各電極に、異なる電圧が加えられることによって、異なるプログラムされた動作（データ書き込み或いはデータ読み取り）を行うことができる。例を挙げて説明すると、図１を参照して、不揮発性メモリセル１０にデータを書き込む時に、第一ＰＭＯＳトランジスタ１２の第一Ｐ^＋ドーピング領域１８にビット線電圧Ｖ_１＝０Ｖを加え、コントロールゲート電極２４にワード線電圧Ｖ_２＝−２Ｖ（ワード線電圧Ｖ_２の電圧は、ビット線電圧Ｖ_１の電圧より、少なくとも一つの閾値電圧Ｖ_ｓより大きい）を加える。この時、コントロール電極２４の下方にある第一Ｐ型チャンネルが開き、更に、第二Ｐ^＋ドーピング領域２０と第一Ｐ^＋ドーピング領域１８を同一の電位にさせる（即ち、第一ＰＭＯＳトランジスタ１２のドレイン電極１８とソース電極２０の電圧がすべて０Ｖである）。続いて、Ｎ型ウエル１６にウエル電圧Ｖ_３＝５Ｖを加え、第二ＰＭＯＳトランジスタ１４のフローティングゲート電極２６をフローティング状態にさせ、第三Ｐ^＋ドーピング領域２２にソース線電圧Ｖ_４＝５Ｖを加え、第二ＰＭＯＳトランジスタ１４のソース電極２２とＮ型ウエル１６とを同一の電位にさせる。上に述べた操作条件のもとで、第二ＰＭＯＳトランジスタ１４のフローティングゲート電極２６が容量結合効果によって低電圧（例えば、３〜４Ｖ）を得ることができ、フローティングゲート電極２６の下方にある第二Ｐ型チャンネルを開け、前記第二Ｐ型チャンネルの中に正孔の衝突によってホットエレクトロンを生じ、これらのホットエレクトロンが空乏領域の電場作用によってフローティングゲート酸化膜をすばやく突き抜け、フローティングゲート電極２６の中に捕まれ、データの書込み動作を完成する。
【０００５】
図２は、不揮発性メモリセル１０の第二ＰＭＯＳトランジスタ１４のフローティングゲート電極２６とソース電極２２との間の電圧差Ｖ_ｆｓと前記第二Ｐ型チャンネルを流れるゲート電流Ｉとの関係を表す説明図であり、その中、実線と点線がそれぞれ異なるバイアスでの電流を表す。図２に示すように、電圧差Ｖ_ｆｓが閾値電圧Ｖ_ｔｈに近づく時に、ゲート電流Ｉが最大ゲート電流Ｉ_ｍａｘに近づく。ゲート電流Ｉの大きさは、データを不揮発性メモリセル１０に書き込む速度に直接に影響し（もちろん、データを読み取ることも含む）、即ち、第二ＰＭＯＳトランジスタ１４のフローティングゲート電極２６とソース電極２２との間の電圧差Ｖ_ｆｓが前記閾値電圧Ｖ_ｔｈより大きいか或いは小さい時に、前記第二Ｐ型チャンネルを流れるゲート電流Ｉが最大ゲート電流Ｉ_ｍａｘより小さくて、更に不揮発性メモリセル１０の第二ＰＭＯＳトランジスタ１４のフローティングゲート電極２６にデータを書き込む速度に影響する。図２からわかるように、前記バイアスの値に関らず、最大ゲート電流Ｉ_ｍａｘに対応する閾値電圧Ｖ_ｔｈの値は、約−１．２Ｖである。
【０００６】
【発明が解決しようとする課題】
この発明は、半導体工程を変えずに、データの書き込み速度を上げられる不揮発性メモリセルの製造方法を提供することを課題とする。
【０００７】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、ウエルの上に、第一ドーピング領域と第二ドーピング領域と第三ドーピング領域を形成するステップと、前記第一ドーピング領域と前記第二ドーピング領域との間にコントロールゲート電極を形成するステップと、前記第二ドーピング領域と前記第三ドーピング領域との間にフローティングゲート電極を形成するステップと、前記第一ドーピング領域と前記コントロールゲート電極との間に第一バイアス電圧を提供し、前記第一ドーピング領域と前記第二ドーピング領域を導通させるステップと、前記第二ドーピング領域と前記ウエルとの間に第二バイアス電圧を提供し、前記第二ドーピング領域と前記第三ドーピング領域との間にチャネル電流を生じさせ、更にゲート電流を生じさせるステップと、もし前記第三ドーピング領域と前記フローティングゲート電極との間の電圧差が閾値電圧より小さければ、前記フローティングゲート電極と前記第三ドーピング領域との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサと、及び前記フローティングゲート電極と前記コントロールゲート電極の間の結合コンデンサとの総合の増加率より大きくさせ、或いは前記フローティングゲート電極と前記コントロールゲート電極との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記第三ドーピング領域の間の結合コンデンサと、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、及び前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサとの総合の増加率より大きくさせ、もし前記第三ドーピング領域と前記フローティングゲート電極との間の電圧差が前記閾値電圧より大きければ、前記フローティングゲート電極と前記第三ドーピング領域との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサと、及び前記フローティングゲート電極と前記コントロールゲート電極の間の結合コンデンサとの総合の増加率より小さくさせ、かつ前記フローティングゲート電極と前記コントロールゲート電極との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記第三ドーピング領域の間の結合コンデンサと、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、及び前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサとの総合の増加率より小さくさせるステップとを含む方法によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【０００８】
【発明の実施の形態】
本発明は、単結晶ワンタイムプログラマブル不揮発性メモリセル或いは単結晶複数回プログラマブル不揮発性メモリセルの製造方法に関し、特に前記不揮発性メモリセルの中にある金属酸化膜半導体トランジスタの結合コンデンサを調整することによって、データの書込み動作を速くする方法に関し、ウエルの上に、第一ドーピング領域と第二ドーピング領域と第三ドーピング領域を形成するステップと、前記第一ドーピング領域と前記第二ドーピング領域との間にコントロールゲート電極を形成するステップと、前記第二ドーピング領域と前記第三ドーピング領域との間にフローティングゲート電極を形成するステップと、前記第一ドーピング領域と前記コントロールゲート電極との間に第一バイアス電圧を提供し、前記第一ドーピング領域と前記第二ドーピング領域を導通させるステップと、前記第二ドーピング領域と前記ウエルとの間に第二バイアス電圧を提供し、前記第二ドーピング領域と前記第三ドーピング領域との間にチャネル電流を生じさせ、更にゲート電流を生じさせるステップと、もし前記第三ドーピング領域と前記フローティングゲート電極との間の電圧差が閾値電圧より小さければ、前記フローティングゲート電極と前記第三ドーピング領域との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサと、及び前記フローティングゲート電極と前記コントロールゲート電極の間の結合コンデンサとの総合の増加率より大きくさせ、或いは前記フローティングゲート電極と前記コントロールゲート電極との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記第三ドーピング領域の間の結合コンデンサと、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、及び前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサとの総合の増加率より大きくさせ、もし前記第三ドーピング領域と前記フローティングゲート電極との間の電圧差が前記閾値電圧より大きければ、前記フローティングゲート電極と前記第三ドーピング領域との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサと、及び前記フローティングゲート電極と前記コントロールゲート電極の間の結合コンデンサとの総合の増加率より小さくさせ、かつ前記フローティングゲート電極と前記コントロールゲート電極との間の結合コンデンサの増加率を、前記フローティングゲート電極と前記第三ドーピング領域の間の結合コンデンサと、前記フローティングゲート電極と前記ウエルの間の結合コンデンサと、及び前記フローティングゲート電極と前記第二ドーピング領域の間の結合コンデンサとの総合の増加率より小さくさせるステップとを含む方法によって、データの書込み動作を速くする方法を形成する。
かかるデータの書込み動作を速くする方法と特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。
【０００９】
【実施例】
本発明による方法を詳述する前に、先に本発明による方法に関する不揮発性メモリの具える物理特性を説明する。図３は、本発明による不揮発性メモリセル４０の断面図である。不揮発性メモリセル４０は、Ｐ型半導体基板４２と、Ｐ型半導体基板４２の上に形成されるウエル４４と、第一ドーピング領域４６と、第二ドーピング領域４８と、第三ドーピング領域５０と、コントロールゲート電極５２と、フローティングゲート電極５４とを含む。ウエル４４と第一ドーピング領域４６と第二ドーピング領域４８及びコントロールゲート電極５２が第一ＭＯＳトランジスタ５６を形成し、ウエル４４と第二ドーピング領域４８と第三ドーピング領域５０及びフローティングゲート電極５４が第二ＭＯＳトランジスタ５８を形成する。本発明による不揮発性メモリ４０のデータ書込みの条件及び過程は、従来技術による不揮発性メモリ１０のデータ書込みの条件及び過程と同様であるので、ここで述べない。
【００１０】
ウエル４４は、Ｐ型ウエル或いはＮ型ウエルであることができ、もしウエル４４がＮ型ウエルであれば、第一ドーピング領域４６と第二ドーピング領域４８及び第三ドーピング領域５０がすべてＰ^＋ドーピング領域であり、Ｎ型ウエル４４と第一ドーピング領域４６と第二ドーピング領域４８及びコントロールゲート電極５２がＰＭＯＳトランジスタを形成し、Ｎ型ウエル４４と第二ドーピング領域４８と第三ドーピング領域５０及びフローティングゲート電極５４が他の一つのＰＭＯＳトランジスタを形成する。逆に、もしウエル４４がＰ型ウエルであれば、第一ドーピング領域４６と第二ドーピング領域４８及び第三ドーピング領域５０がすべてＮ^＋ドーピング領域であり、Ｐ型ウエル４４と第一ドーピング領域４６と第二ドーピング領域４８及びコントロールゲート電極５２がＮＭＯＳトランジスタを形成し、Ｐ型ウエル４４と第二ドーピング領域４８と第三ドーピング領域５０及びフローティングゲート電極５４が他の一つのＮＭＯＳトランジスタを形成する。
【００１１】
不揮発性メモリセル４０の第一ＭＯＳトランジスタ５６が導通され、かつ第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の下方にチャンネルホットエレクトロン効果によってゲート電流Ｉを生じる時に、第二ＭＯＳトランジスタ５８のフローティングゲート電極５４が結合電圧Ｖ_ｆを生じ、結合電圧Ｖ_ｆの大きさがウエル４４と第二ドーピング領域４８と第三ドーピング領域５０及びコントロールゲート電極５２の電圧に関係する。即ち、Ｖ_ｆ＝α_ｆｗＶ_ｗ＋α_ｆｓＶ_ｓ＋α_ｆｄＶ_ｄ＋α_ｆｃＶ_ｃである。その中、Ｖ_ｗがウエル４４の電圧であり、Ｖ_ｓが第二ドーピング領域４８の電圧であり、Ｖ_ｄが第三ドーピング領域５０の電圧であり、Ｖ_ｃがコントロールゲート電極５２の電圧であり、α_ｆｗとα_ｆｓとα_ｆｄ及びα_ｆｃがすべて結合係数である。結合係数は、Ｖ_ｗとＶ_ｓとＶ_ｄ及びＶ_ｃがそれぞれＶ_ｆに対する結合の程度である。即ち、Ｖ_ｗとＶ_ｓとＶ_ｄ及びＶ_ｃがそれぞれＶ_ｆを構成する電圧値である。
【００１２】
上に述べた結合係数α_ｆｄの値は、不揮発性メモリセル４０が導通される時に生じる結合コンデンサに関する。即ち、結合係数α_ｆｄ＝Ｃ_ｆｄ／（Ｃ_ｆｓ＋Ｃ_ｆｄ＋Ｃ_ｆｗ＋Ｃ_ｆｃ）である（ここで注意すべき点は、α_ｆｗ＋α_ｆｓ＋α_ｆｄ＋α_ｆｃ＝１という点であり、即ち、α_ｆｄとα_ｆｃが増えると、α_ｆｗとα_ｆｓが減る）。再びに図３を参照すると、図３の中の点線で示されるものは、フローティングゲート電極５４と第二ドーピング領域４８との間に生じる結合コンデンサＣ_ｆｓと、フローティングゲート電極５４と第三ドーピング領域５０との間に生じる結合コンデンサＣ_ｆｄと、フローティングゲート電極５４とウエル４４との間に生じる結合コンデンサＣ_ｆｗと、フローティングゲート電極５４とコントロールゲート電極５２との間に生じる結合コンデンサＣ_ｆｃである。従って、不揮発性メモリセル４０をつくる過程の中で、もし、フローティングゲート電極５４において、チャンネルホットエレクトロン効果によって生じる結合電圧Ｖ_ｆが閾値電圧Ｖ_ｔｈと等しくなければ、第二ＭＯＳトランジスタ５８のレイアウトを変えることによって、結合コンデンサＣ_ｆｓ、Ｃ_ｆｄ、Ｃ_ｆｗ、Ｃ_ｆｃの値を調整し、結合電圧Ｖ_ｆｃを閾値電圧Ｖ_ｔｈに近づけるようにさせ、更にゲート電流Ｉを最大ゲート電流Ｉ_ｍａｘに近づけるようにさせる。点線の形で上に述べた結合コンデンサＣ_ｆｓ、Ｃ_ｆｄ、Ｃ_ｆｗ、Ｃ_ｆｃを表示するのは、これらの結合コンデンサＣ_ｆｓ、Ｃ_ｆｄ、Ｃ_ｆｗ、Ｃ_ｆｃが不揮発性メモリセル４０の中の電気効果から生じるもので、実際には不揮発性メモリセル４０の中に存在しない。閾値電圧Ｖ_ｔｈの絶対値は０．５〜１．５Ｖである。
【００１３】
一般には、不揮発性メモリセル４０の第三ドーピング領域５０がビット線ＢＬ（表示していない）に接続され、不揮発性メモリセル４０のコントロールゲート電極５２がワード線ＷＬ（表示していない）に接続される。データを不揮発性メモリセル４０に書き込む時に、不揮発性メモリセル４０に接続されるビット線ＢＬ及びワード線ＷＬがすべて高電圧に設定され（例えば、ビット線ＢＬの電圧が５Ｖに設定され、ワード線ＷＬの電圧が１０Ｖに設定される）、この時、第三ドーピング領域５０の電圧Ｖ_ｄ及びコントロールゲート電極５２の電圧Ｖ_ｃが第二ドーピング領域４８の電圧Ｖ_ｓ及びウエル４４の電圧Ｖ_ｗより大きいので、もし、フローティングゲート電極５４において、チャンネルホットエレクトロン効果から生じる結合電圧Ｖ_ｆが閾値電圧Ｖ_ｔｈより小さければ、α_ｆｄ或いはα_ｆｃを増加させる方法によって、結合電圧Ｖ_ｆを増加させる（α_ｆｄ或いはα_ｆｃを増加させると、同時に、α_ｆｓとα_ｆｗが小さくなり、更に、Ｖ_ｄ、Ｖ_ｃがＶ_ｓ、Ｖ_ｗより大きいので、α_ｆｄ或いはα_ｆｃを増加させることによって、結合電圧Ｖ_ｆを増加させることができる）。即ち、Ｃ_ｆｄ或いはＣ_ｆｃの増加量がＣ_ｆｓ或いはＣ_ｆｗの増加量より大きくさせる方法によって、結合電圧Ｖ_ｆを増加させる。逆に、もし、フローティングゲート電極５４において、チャンネルホットエレクトロン効果から生じられる結合電圧Ｖ_ｆが閾値電圧Ｖ_ｔｈより大きければ、α_ｆｗ或いはα_ｆｓを増加させる方法によって、結合電圧Ｖ_ｆを増加させる。即ち、Ｃ_ｆｄ或いはＣ_ｆｃの増加量がＣ_ｆｓ或いはＣ_ｆｗの増加量より小さくする方法によって、結合電圧Ｖ_ｆを減らす。
【００１４】
本発明による不揮発性メモリセル４０の製造方法を具体的に説明するために、図４を参照して下さい。図４は、本発明による不揮発性メモリセル４０の製造方法の流れ図１００であり、流れ図１００が以下のステップを含む。
ステップ１０２：スタートする。（この時、不揮発性メモリセル４０の原型は、もう製造され、即ち、一般の半導体工程によって、Ｐ型半導体基板４２の上に二つの直列のＰＭＯＳトランジスタ或いは二つの直列のＮＭＯＳトランジスタを形成する。）
ステップ１０４：第一ドーピング領域４６及びコントロールゲート電極５２との間に第一バイアスを提供することによって、第一ドーピング領域４６及び第二ドーピング領域４８を導通させる。（前記第一バイアスは、第一ＭＯＳトランジスタ５６の閾値電圧Ｖ_ｓより大きい必要がある。）
ステップ１０６：第二ドーピング領域４８及びウエル４４との間に第二バイアスを提供することによって、第二ドーピング領域４８及び第三ドーピング領域５０との間にチャンネル電流を生じ、更にゲート電流Ｉを生じる。（前記第二バイアスの大きさに限らず、ただ第二ＭＯＳトランジスタ５８が前記ゲート電流Ｉを生じられるなら、結構であり、閾値電圧Ｖ_ｔｈが前記第二バイアスの値によって、変わることもないからである。）
ステップ１０８：フローティングゲート電極５４と第三ドーピング領域５０との間にある電位差と閾値電圧Ｖ_ｔｈの関係によって、第二ＭＯＳトランジスタ５８のレイアウトを調整する。（即ち、もし第三ドーピング領域５０とフローティングゲート電極５４との間の電圧差が前記閾値電圧Ｖ_ｔｈより小さければ、フローティングゲート電極５４と第三ドーピング領域５０との間の結合コンデンサの増加率を、フローティングゲート電極５４とウエル４４の間の結合コンデンサと、フローティングゲート電極５４と第二ドーピング領域４８の間の結合コンデンサと、及びフローティングゲート電極５４とコントロールゲート電極５２の間の結合コンデンサとの総合の増加率より大きくさせる、或いはフローティングゲート電極５４とコントロールゲート電極５２との間の結合コンデンサの増加率を、フローティングゲート電極５４と第三ドーピング領域５０の間の結合コンデンサと、フローティングゲート電極５４とウエル４４の間の結合コンデンサと、及びフローティングゲート電極５４と第二ドーピング領域４８の間の結合コンデンサとの総合の増加率より大きくさせる。もし第三ドーピング領域５０とフローティングゲート電極５４との間の電圧差が前記閾値電圧Ｖ_ｔｈより大きければ、フローティングゲート電極５４と第三ドーピング領域５０との間の結合コンデンサの増加率を、フローティングゲート電極５４とウエル４４の間の結合コンデンサと、フローティングゲート電極５４と第二ドーピング領域４８の間の結合コンデンサと、及びフローティングゲート電極５４とコントロールゲート電極５２の間の結合コンデンサとの総合の増加率より小さくさせ、かつフローティングゲート電極５４とコントロールゲート電極５２との間の結合コンデンサの増加率を、フローティングゲート電極５４と第三ドーピング領域５０の間の結合コンデンサと、フローティングゲート電極５４とウエル４４の間の結合コンデンサと、及びフローティングゲート電極５４と第二ドーピング領域４８の間の結合コンデンサとの総合の増加率より小さくさせる。）
ステップ１１０：終わる。（この時、データを不揮発性メモリセル４０に書き込む時に、不揮発性メモリセル４０に接続されるビット線ＢＬとワード線ＷＬが高電圧に設定され、不揮発性メモリセル４０の第一ＭＯＳトランジスタ５６がタ−ンオンされ、更に第二ＭＯＳトランジスタ５８が前記ゲート電流Ｉを生じ、第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の電圧が閾値電圧Ｖ_ｔｈに近づき、更にゲート電流Ｉが最大ゲート電流Ｉ_ｍａｘに近づく。）
上に述べた本発明による不揮発性メモリセル４０の製造方法の中で、フローティングゲート電極５４と第三ドーピング領域５０との間の電位差が閾値電圧Ｖ_ｔｈに非常に近づくまでに、ステップ１０８を続けて実行することができる。
【００１５】
図５から図１０までを参照するように、図５から図１０までは、本発明による方法を使って、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の電圧が閾値電圧Ｖ_ｔｈより小さい時に、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８の結合コンデンサを調整した後における不揮発性メモリセル４０の等価回路図である。その中、第一ＭＯＳトランジスタ５６及び第二ＭＯＳトランジスタ５８がすべてＰＭＯＳトランジスタであり、ウエル４４がＮ型ウエルであり、第一ＭＯＳトランジスタ５６のコントロール電極５２がワード線ＷＬに接続され、第二ＭＯＳトランジスタ５８のフローティングゲート電極５４がビット線ＢＬに接続される。注意すべきところは、図６の中のＣ_ｆｄは、Ｃ_ｆｓより大きい必要があり、図７の中のＣ_ｆｄは、Ｃ_ｆｗより大きい必要があり、図９の中のＣ_ｆｃは、Ｃ_ｆｓより大きい必要があり、図１０の中のＣ_ｆｃは、Ｃ_ｆｗより大きい必要がある。
【００１６】
図１１から図１６までを参照するように、図１１から図１６までは、本発明による方法を使って、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の電圧が閾値電圧Ｖ_ｔｈより小さい時に、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８の結合コンデンサを調整した後における不揮発性メモリセル４０の等価回路図である。図５から図１０までの不揮発性メモリセル４０と異なり、図１１から図１６の不揮発性メモリセル４０の中にある第一ＭＯＳトランジスタ５６及び第二ＭＯＳトランジスタ５８がすべてＮＭＯＳトランジスタであり、ウエル４４がＰ型ウエルである。注意すべきところは、図１２の中のＣ_ｆｄは、Ｃ_ｆｓより大きい必要があり、図１３の中のＣ_ｆｄは、Ｃ_ｆｗより大きい必要があり、図１５の中のＣ_ｆｃは、Ｃ_ｆｓより大きい必要があり、図１６の中のＣ_ｆｃは、Ｃ_ｆｗより大きい必要がある。
【００１７】
図１７から図２０までを参照するように、図１７から図２０までは、本発明による方法を使って、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の電圧が閾値電圧Ｖ_ｔｈより大きい時に、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８の結合コンデンサを調整した後における不揮発性メモリセル４０の等価回路図である。その中、第一ＭＯＳトランジスタ５６及び第二ＭＯＳトランジスタ５８がすべてＰＭＯＳトランジスタであり、ウエル４４がＮ型ウエルであり、第一ＭＯＳトランジスタ５６のコントロール電極５２がワード線ＷＬに接続され、第二ＭＯＳトランジスタ５８のフローティングゲート電極５４がビット線ＢＬに接続される。注意すべきところは、図１９の中のＣ_ｆｄは、Ｃ_ｆｓより小さい必要があり、図２０の中のＣ_ｆｄは、Ｃ_ｆｗより小さい必要がある。
【００１８】
図２１から図２４までを参照するように、図２１から図２４までは、本発明による方法を使って、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８のフローティングゲート電極５４の電圧が閾値電圧Ｖ_ｔｈより大きい時に、不揮発性メモリセル４０の第二ＭＯＳトランジスタ５８の結合コンデンサを調整した後における不揮発性メモリセル４０の等価回路図であり、図１７から図２０までの不揮発性メモリセル４０と異なり、図２１から図２４の不揮発性メモリセル４０の中にある第一ＭＯＳトランジスタ５６及び第二ＭＯＳトランジスタ５８がすべてＮＭＯＳトランジスタであり、ウエル４４がＰ型ウエルである。注意すべきところは、図２３の中のＣ_ｆｄは、Ｃ_ｆｓより小さい必要があり、図２４の中のＣ_ｆｄは、Ｃ_ｆｗより小さい必要がある。
【００１９】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【００２０】
【発明の効果】
将来技術による不揮発性メモリセル１０の製造方法と比べて、本発明による不揮発性メモリセル４０の製造方法は、第二ＭＯＳトランジスタ５８のゲート電流Ｉを最大ゲート電流Ｉｍａｘに近づくようににさせることができ、本発明による不揮発性メモリセル４０のデータ書込みスピードを従来技術による不揮発性メモリセル１０のデータ書込みスピードより速くさせる。その他、本発明による方法は、従来技術による半導体製造工程で不揮発性メモリセル４０をつくることができ、即ち、従来技術による半導体製造工程を変えず、特別の工程を加える必要もない。従って、本発明による方法は、半導体製造工程が異なったり、（ｐｒｏｃｅｓｓ−ｔｏ−ｐｒｏｃｅｓｓｄｉｆｆｅｒｅｎｃｅ）或いは半導体特性が異なるような（ｆａｂ−ｔｏ−ｆａｂｄｉｆｆｅｒｅｎｃｅ）変化が何もない。
【図面の簡単な説明】
【図１】従来技術による不揮発性メモリセルの断面図である。
【図２】図１に示す不揮発性メモリセルの中にある金属酸化膜半導体トランジスタのフローティングゲート電極の電圧と電流との関係を表す説明図である。
【図３】本発明による不揮発性メモリセルの断面図である。
【図４】本発明による方法の流れ図である。
【図５】、
【図６】、
【図７】、
【図８】、
【図９】、
【図１０】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１１】、
【図１２】、
【図１３】、
【図１４】、
【図１５】、
【図１６】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より小さい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図１７】、
【図１８】、
【図１９】、
【図２０】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【図２１】、
【図２２】、
【図２３】、
【図２４】本発明による方法を使って、図３に示す不揮発性メモリセルの第二ＭＯＳトランジスタのフローティングゲート電極の電圧が閾値電圧より大きい時に、前記不揮発性メモリセルの第二ＭＯＳトランジスタの結合コンデンサを調整した後における前記不揮発性メモリセルの等価回路図である。
【符号の説明】
１０、４０不揮発性メモリセル
１２第一ＰＭＯＳトランジスタ
１４第二ＰＭＯＳトランジスタ
１８第一Ｐ^＋ドーピング領域
２０第二Ｐ^＋ドーピング領域
２２第三Ｐ^＋ドーピング領域
２４、５２コントロールゲート電極
２６、５４フローティングゲート電極
３２フローティングゲート酸化膜
４２Ｐ型半導体基板
４４ウエル
４６第一ドーピング領域
４８第二ドーピング領域
５０第三ドーピング領域
５６第一ＭＯＳトランジスタ
５８第二ＭＯＳトランジスタ
ＢＬビット線
Ｃ_ｆｓ、Ｃ_ｆｄ、Ｃ_ｆｗ、Ｃ_ｆｃ結合コンデンサ
Ｉゲート電流Ｉ
Ｉ_ｍａｘ最大ゲート電流
Ｖ_ｃ、Ｖ_ｄ、Ｖ_ｆ、Ｖ_ｓ、Ｖ_ｗ結合電圧
Ｖ_ｓ、Ｖ_ｔｈ閾値電圧
ＷＬワード線
α_ｆｃ、α_ｆｄ、α_ｆｓ、α_ｆｗ結合係数[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a single-layer polysilicon one-time programmable non-volatile memory cell or a single-layer polysilicon multiple-time programmable non-volatile memory cell, and particularly to a method for manufacturing a metal oxide semiconductor transistor in the non-volatile memory cell. A method for speeding up a data write operation by adjusting a coupling capacitor.
[0002]
[Prior art]
In recent years, non-volatile memory devices belonging to the non-volatile memory category are often provided with the property of being able to store data after turning off the power and to make the data redundantly readable and writable. Used to store certain data. The read / write speed of data in a nonvolatile memory is an important reference basis for determining whether or not the quality of the nonvolatile memory is good.
[0003]
FIG. 1 is a cross-sectional view of a conventional nonvolatile memory cell 10. The nonvolatile memory cell 10 includes a first PMOS transistor 12 and a second PMOS transistor 14. The first PMOS transistor 12 and the second PMOS transistor 14 are formed on an N-type well 16, and the second PMOS transistor 14 Are the first PMOS transistor 12 and the second P ⁺ The first PMOS transistor 12 is connected in series so as to share the doping region 20. The first PMOS transistor 12 is a first PMOS transistor 12 used as a drain electrode of the first PMOS transistor 12. ⁺ Doping region 18 and first P ⁺ Doping region 18 and second P ⁺ The control gate electrode 24 provided between the doped region 20 and the source electrode 20 (that is, the second P ⁺ Doping region 20). The second PMOS transistor 14 is a floating gate transistor and has a drain electrode 20 (that is, a second PMOS transistor). ⁺ Doping region 20) and a third P used as a source electrode of the second PMOS transistor 14. ⁺ It includes a doping region 22, a floating gate electrode 26 formed of single-layer polysilicon, and a floating gate oxide film 32 between the floating gate electrode 26 and the N-type well 16.
[0004]
By applying different voltages to the respective electrodes of the first PMOS transistor 12 and the second PMOS transistor 14 of the conventional nonvolatile memory cell 10, different programmed operations (data writing or data reading) can be performed. . For example, referring to FIG. 1, when writing data to the nonvolatile memory cell 10, the first PMOS transistor 12 ⁺ The bit line voltage V is applied to the doping region 18. ₁ = 0 V, and the word line voltage V is applied to the control gate electrode 24. ₂ = -2V (word line voltage V ₂ Is the bit line voltage V ₁ At least one threshold voltage V _s Greater). At this time, the first P-type channel below the control electrode 24 is opened, and the second P-type channel is further opened. ⁺ Doping region 20 and first P ⁺ The doping region 18 is set to the same potential (that is, the voltages of the drain electrode 18 and the source electrode 20 of the first PMOS transistor 12 are all 0 V). Subsequently, the well voltage V is applied to the N-type well 16. ₃ = 5V to make the floating gate electrode 26 of the second PMOS transistor 14 in a floating state, ⁺ The source line voltage V ₄ = 5 V is applied to make the source electrode 22 of the second PMOS transistor 14 and the N-type well 16 have the same potential. Under the operating conditions described above, the floating gate electrode 26 of the second PMOS transistor 14 can obtain a low voltage (for example, 3 to 4 V) by the capacitive coupling effect, and the floating gate electrode 26 below the floating gate electrode 26 can be obtained. The second P-type channel is opened, hot electrons are generated by the collision of holes in the second P-type channel, and these hot electrons quickly penetrate the floating gate oxide film by the electric field effect of the depletion region, and the floating gate electrode 26 Caught in it to complete the data write operation.
[0005]
FIG. 2 shows a voltage difference V between the floating gate electrode 26 and the source electrode 22 of the second PMOS transistor 14 of the nonvolatile memory cell 10. _fs FIG. 5 is an explanatory diagram showing a relationship between the current and a gate current I flowing through the second P-type channel, wherein a solid line and a dotted line represent currents with different biases. As shown in FIG. _fs Is the threshold voltage V _th Approaching the maximum gate current I _max Approach. The magnitude of the gate current I directly affects the speed at which data is written to the nonvolatile memory cell 10 (including reading data, of course), that is, the floating gate electrode 26 and the source electrode 22 of the second PMOS transistor 14. And the voltage difference V between _fs Is the threshold voltage V _th When it is greater or smaller, the gate current I flowing through the second P-type channel is equal to the maximum gate current I _max It is smaller and further affects the speed at which data is written to the floating gate electrode 26 of the second PMOS transistor 14 of the nonvolatile memory cell 10. As can be seen from FIG. 2, regardless of the value of the bias, the maximum gate current I _max Threshold voltage V corresponding to _th Is about -1.2V.
[0006]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION It is an object of the present invention to provide a method for manufacturing a nonvolatile memory cell capable of increasing a data writing speed without changing a semiconductor process.
[0007]
[Means for Solving the Problems]
Accordingly, the present inventor has conducted intensive studies in view of the drawbacks found in the prior art, and as a result, forming a first doping region, a second doping region, and a third doping region on a well, Forming a control gate electrode between the doping region and the second doping region; forming a floating gate electrode between the second doping region and the third doping region; Providing a first bias voltage between the first doping region and the second doping region, and providing a second bias voltage between the second doping region and the well. Providing a channel current between the second doping region and the third doping region, further comprising: Causing a coupling current between the floating gate electrode and the third doping region if the voltage difference between the third doping region and the floating gate electrode is smaller than a threshold voltage. The rate of increase, the coupling capacitor between the floating gate electrode and the well, the coupling capacitor between the floating gate electrode and the second doping region, and the coupling capacitor between the floating gate electrode and the control gate electrode. Or the rate of increase of the coupling capacitor between the floating gate electrode and the control gate electrode, the coupling capacitor between the floating gate electrode and the third doping region; Gate power And a coupling capacitor between the well and the floating gate electrode and the coupling capacitor between the second doping region and the combined capacitor. Is larger than the threshold voltage, the rate of increase of the coupling capacitor between the floating gate electrode and the third doping region is increased by the coupling capacitor between the floating gate electrode and the well; And the coupling capacitor between the second doping region and the coupling capacitor between the floating gate electrode and the control gate electrode, and the total increase rate of the coupling capacitor is smaller than that of the floating gate electrode and the control gate electrode. Coupling capacitor between Increasing the coupling rate between the floating gate electrode and the third doping region, the coupling capacitor between the floating gate electrode and the well, and the coupling between the floating gate electrode and the second doping region. The present invention was completed based on the finding that the problem can be solved by a method including a step of reducing the total increase rate with the capacitor.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
The present invention relates to a method of manufacturing a single-crystal one-time programmable nonvolatile memory cell or a single-crystal multiple-time programmable nonvolatile memory cell, and particularly to adjusting a coupling capacitor of a metal oxide semiconductor transistor in the nonvolatile memory cell. Forming a first doping region, a second doping region, and a third doping region on a well by using the first doping region and the second doping region. Forming a control gate electrode therebetween, forming a floating gate electrode between the second doping region and the third doping region, and forming a floating gate electrode between the first doping region and the control gate electrode. Providing a bias voltage, wherein the first doping region And conducting the second doping region, providing a second bias voltage between the second doping region and the well, and providing a channel current between the second doping region and the third doping region. Generating, and further generating a gate current, and if a voltage difference between the third doping region and the floating gate electrode is smaller than a threshold voltage, a step between the floating gate electrode and the third doping region. Increasing the coupling capacitor between the floating gate electrode and the well, the coupling capacitor between the floating gate electrode and the second doping region, and the floating capacitor between the floating gate electrode and the control gate electrode. Larger than the total increase rate with the coupling capacitor Alternatively, the increasing rate of the coupling capacitor between the floating gate electrode and the control gate electrode may be increased by changing the coupling capacitor between the floating gate electrode and the third doping region and the coupling capacitor between the floating gate electrode and the well. And the combined increase rate of the floating gate electrode and the coupling capacitor between the second doping region is larger than the threshold voltage, if the voltage difference between the third doping region and the floating gate electrode is greater than the threshold voltage. If it is large, the rate of increase of the coupling capacitor between the floating gate electrode and the third doping region is increased by the coupling capacitor between the floating gate electrode and the well, and between the floating gate electrode and the second doping region. Coupling capacitor And the rate of increase of the coupling capacitor between the floating gate electrode and the control gate electrode is smaller than the total increase rate of the coupling capacitor between the floating gate electrode and the control gate electrode. The total increase of the coupling capacitor between the gate electrode and the third doping region, the coupling capacitor between the floating gate electrode and the well, and the coupling capacitor between the floating gate electrode and the second doping region. Making the data write operation faster.
In order to elaborate a method and features for speeding up the data write operation, a specific embodiment will be described below with reference to the drawings.
[0009]
【Example】
Before describing the method according to the invention in detail, the physical properties of the non-volatile memory relating to the method according to the invention will first be explained. FIG. 3 is a cross-sectional view of a nonvolatile memory cell 40 according to the present invention. The nonvolatile memory cell 40 includes a P-type semiconductor substrate 42, a well 44 formed on the P-type semiconductor substrate 42, a first doping region 46, a second doping region 48, and a third doping region 50. A control gate electrode 52 and a floating gate electrode 54 are included. The well 44, the first doping region 46, the second doping region 48, and the control gate electrode 52 form a first MOS transistor 56, and the well 44, the second doping region 48, the third doping region 50, and the floating gate electrode 54 A two MOS transistor 58 is formed. The conditions and processes for writing data to the nonvolatile memory 40 according to the present invention are the same as the conditions and processes for writing data to the nonvolatile memory 10 according to the related art, and will not be described here.
[0010]
The well 44 can be a P-type well or an N-type well, and if the well 44 is an N-type well, the first doping region 46, the second doping region 48, and the third doping region 50 are all P-type wells. ⁺ The N-type well 44, the first doping region 46, the second doping region 48, and the control gate electrode 52 form a PMOS transistor, and the N-type well 44, the second doping region 48, the third doping region 50, Floating gate electrode 54 forms another PMOS transistor. Conversely, if the well 44 is a P-type well, the first doping region 46, the second doping region 48, and the third doping region 50 are all N-type. ⁺ The P-type well 44, the first doping region 46, the second doping region 48, and the control gate electrode 52 form an NMOS transistor, and the P-type well 44, the second doping region 48, the third doping region 50, Floating gate electrode 54 forms another NMOS transistor.
[0011]
When the first MOS transistor 56 of the nonvolatile memory cell 40 is turned on and the gate current I is generated by the channel hot electron effect below the floating gate electrode 54 of the second MOS transistor 58, the floating gate electrode of the second MOS transistor 58 54 is the coupling voltage V _f And the coupling voltage V _f Depends on the voltages of the well 44, the second doping region 48, the third doping region 50, and the control gate electrode 52. That is, V _f = Α _fw V _w + Α _fs V _s + Α _fd V _d + Α _fc V _c It is. Among them, V _w Is the voltage of well 44 and V _s Is the voltage of the second doping region 48 and V _d Is the voltage of the third doping region 50 and V _c Is the voltage of the control gate electrode 52, and α _fw And α _fs And α _fd And α _fc Are coupling coefficients. The coupling coefficient is V _w And V _s And V _d And V _c Is V _f Is the degree of binding to That is, V _w And V _s And V _d And V _c Is V _f Are the voltage values that make up
[0012]
The coupling coefficient α described above _fd Values relate to the coupling capacitor that occurs when the non-volatile memory cell 40 is conducting. That is, the coupling coefficient α _fd = C _fd / (C _fs + C _fd + C _fw + C _fc (It should be noted here that α _fw + Α _fs + Α _fd + Α _fc = 1, that is, α _fd And α _fc Increases, α _fw And α _fs Decreases). Referring again to FIG. 3, what is shown by the dotted line in FIG. 3 is the coupling capacitor C that occurs between the floating gate electrode 54 and the second doping region 48. _fs And the coupling capacitor C generated between the floating gate electrode 54 and the third doping region 50 _fd And coupling capacitor C generated between floating gate electrode 54 and well 44 _fw And a coupling capacitor C generated between the floating gate electrode 54 and the control gate electrode 52. _fc It is. Therefore, in the process of fabricating the nonvolatile memory cell 40, if the floating gate electrode 54 has a coupling voltage V caused by the channel hot electron effect. _f Is the threshold voltage V _th If not, by changing the layout of the second MOS transistor 58, the coupling capacitor C _fs , C _fd , C _fw , C _fc And the coupling voltage V _fc Is the threshold voltage V _th To the maximum gate current I. _max To get closer to. The coupling capacitor C described above in the form of a dotted line _fs , C _fd , C _fw , C _fc Are indicated by these coupling capacitors C _fs , C _fd , C _fw , C _fc Arise from the electrical effect in the nonvolatile memory cell 40 and do not actually exist in the nonvolatile memory cell 40. Threshold voltage V _th Is 0.5 to 1.5 V.
[0013]
Generally, the third doping region 50 of the nonvolatile memory cell 40 is connected to the bit line BL (not shown), and the control gate electrode 52 of the nonvolatile memory cell 40 is connected to the word line WL (not shown). Is done. When data is written to the non-volatile memory cell 40, the bit line BL and the word line WL connected to the non-volatile memory cell 40 are all set to a high voltage (for example, the voltage of the bit line BL is set to 5V, WL is set to 10 V), and at this time, the voltage V of the third doping region 50 is set. _d And the voltage V of the control gate electrode 52 _c Is the voltage V of the second doping region 48 _s And the voltage V of the well 44 _w Therefore, if the floating gate electrode 54 has a coupling voltage V due to the channel hot electron effect, _f Is the threshold voltage V _th If smaller, α _fd Or α _fc The coupling voltage V _f (Α _fd Or α _fc And at the same time, α _fs And α _fw Becomes smaller, and V _d , V _c Is V _s , V _w Greater than, α _fd Or α _fc To increase the coupling voltage V _f Can be increased). That is, C _fd Or C _fc Increase of C _fs Or C _fw Of the coupling voltage V _f Increase. Conversely, if the floating gate electrode 54 has a coupling voltage V caused by the channel hot electron effect, _f Is the threshold voltage V _th If greater, α _fw Or α _fs The coupling voltage V _f Increase. That is, C _fd Or C _fc Increase of C _fs Or C _fw The coupling voltage V _f Reduce.
[0014]
Please refer to FIG. 4 to specifically explain a method of manufacturing the nonvolatile memory cell 40 according to the present invention. FIG. 4 is a flowchart 100 of a method of manufacturing the nonvolatile memory cell 40 according to the present invention, and the flowchart 100 includes the following steps.
Step 102: Start. (At this time, the prototype of the nonvolatile memory cell 40 is already manufactured, that is, two serial PMOS transistors or two serial NMOS transistors are formed on the P-type semiconductor substrate 42 by a general semiconductor process. )
Step 104: Make the first doping region 46 and the second doping region 48 conductive by providing a first bias between the first doping region 46 and the control gate electrode 52. (The first bias is the threshold voltage V of the first MOS transistor 56. _s Need to be bigger. )
Step 106: Produce a channel current between the second doping region 48 and the third doping region 50 by providing a second bias between the second doping region 48 and the well 44, and further generate a gate current I. . (Not limited to the magnitude of the second bias, if the second MOS transistor 58 can generate the gate current I, the threshold voltage V _th Is not changed by the value of the second bias. )
Step 108: The potential difference between the floating gate electrode 54 and the third doping region 50 and the threshold voltage V _th , The layout of the second MOS transistor 58 is adjusted. (That is, if the voltage difference between the third doping region 50 and the floating gate electrode 54 is the threshold voltage V _th If it is smaller, the rate of increase of the coupling capacitor between the floating gate electrode 54 and the third doping region 50 is reduced by the coupling capacitor between the floating gate electrode 54 and the well 44 and the floating gate electrode 54 and the second doping region 48. The total increase rate of the coupling capacitor between the floating gate electrode 54 and the control gate electrode 52 and the increase rate of the coupling capacitor between the floating gate electrode 54 and the control gate electrode 52 are increased. And a coupling capacitor between the floating gate electrode 54 and the second doping region 48, a coupling capacitor between the floating gate electrode 54 and the well 44, and a coupling capacitor between the floating gate electrode 54 and the second doping region 48. Make greater than the overall rate of increase of the. If the voltage difference between the third doping region 50 and the floating gate electrode 54 is equal to the threshold voltage V _th If it is larger, the increase rate of the coupling capacitor between the floating gate electrode 54 and the third doping region 50 is increased by the coupling capacitor between the floating gate electrode 54 and the well 44 and the floating gate electrode 54 and the second doping region 48. The rate of increase of the coupling capacitor between the floating gate electrode 54 and the control gate electrode 52 is smaller than the total increase rate of the coupling capacitor between the floating gate electrode 54 and the control gate electrode 52. A coupling capacitor between the floating gate electrode 54 and the third doping region 50, a coupling capacitor between the floating gate electrode 54 and the well 44, and a coupling capacitor between the floating gate electrode 54 and the second doping region 48. It is smaller than the increase rate of the total. )
Step 110: End. (At this time, when data is written to the nonvolatile memory cell 40, the bit line BL and the word line WL connected to the nonvolatile memory cell 40 are set to a high voltage, and the first MOS transistor 56 of the nonvolatile memory cell 40 is activated. Is turned on, the second MOS transistor 58 generates the gate current I, and the voltage of the floating gate electrode 54 of the second MOS transistor 58 becomes the threshold voltage V _th , And the gate current I further increases to the maximum gate current I _max Approach. )
In the above-described method of manufacturing the nonvolatile memory cell 40 according to the present invention, the potential difference between the floating gate electrode 54 and the third doping region 50 is changed to the threshold voltage V. _th Step 108 can be continued until very close to.
[0015]
Referring to FIGS. 5 to 10, FIGS. 5 to 10 show that the voltage of the floating gate electrode 54 of the second MOS transistor 58 of the nonvolatile memory cell 40 is changed to the threshold voltage V.sub.V using the method according to the present invention. _th FIG. 11 is an equivalent circuit diagram of the nonvolatile memory cell 40 after adjusting the coupling capacitor of the second MOS transistor 58 of the nonvolatile memory cell 40 when the size is smaller. Among them, the first MOS transistor 56 and the second MOS transistor 58 are all PMOS transistors, the well 44 is an N-type well, the control electrode 52 of the first MOS transistor 56 is connected to the word line WL, Floating gate electrode 54 of transistor 58 is connected to bit line BL. It should be noted that C in FIG. _fd Is C _fs Must be greater than C in FIG. _fd Is C _fw Must be larger than C in FIG. _fc Is C _fs Must be greater than C in FIG. _fc Is C _fw Need to be bigger.
[0016]
As shown in FIGS. 11 to 16, FIGS. 11 to 16 show that the voltage of the floating gate electrode 54 of the second MOS transistor 58 of the nonvolatile memory cell 40 is changed to the threshold voltage V.sub.V using the method according to the present invention. _th FIG. 11 is an equivalent circuit diagram of the nonvolatile memory cell 40 after adjusting the coupling capacitor of the second MOS transistor 58 of the nonvolatile memory cell 40 when the size is smaller. Unlike the nonvolatile memory cell 40 shown in FIGS. 5 to 10, the first MOS transistor 56 and the second MOS transistor 58 in the nonvolatile memory cell 40 shown in FIGS. Is a P-type well. It should be noted that C in FIG. _fd Is C _fs Must be larger than C in FIG. _fd Is C _fw Must be larger than C in FIG. _fc Is C _fs Must be larger than C in FIG. _fc Is C _fw Need to be bigger.
[0017]
Referring to FIGS. 17 to 20, FIGS. 17 to 20 show that the voltage of the floating gate electrode 54 of the second MOS transistor 58 of the non-volatile memory cell 40 is increased by using the method according to the present invention. _th FIG. 10 is an equivalent circuit diagram of the nonvolatile memory cell 40 after adjusting the coupling capacitor of the second MOS transistor 58 of the nonvolatile memory cell 40 when the value is larger. Among them, the first MOS transistor 56 and the second MOS transistor 58 are all PMOS transistors, the well 44 is an N-type well, the control electrode 52 of the first MOS transistor 56 is connected to the word line WL, Floating gate electrode 54 of transistor 58 is connected to bit line BL. It should be noted that C in FIG. _fd Is C _fs Must be smaller than C in FIG. _fd Is C _fw Need to be smaller.
[0018]
Referring to FIGS. 21 to 24, FIGS. 21 to 24 show that the voltage of the floating gate electrode 54 of the second MOS transistor 58 of the nonvolatile memory cell 40 is changed to the threshold voltage V.sub.V using the method according to the present invention. _th FIG. 21 is an equivalent circuit diagram of the nonvolatile memory cell 40 after adjusting the coupling capacitor of the second MOS transistor 58 of the nonvolatile memory cell 40 when the difference is larger than that of the nonvolatile memory cell 40 shown in FIGS. The first MOS transistor 56 and the second MOS transistor 58 in the nonvolatile memory cell 40 of FIGS. 21 to 24 are all NMOS transistors, and the well 44 is a P-type well. It should be noted that C in FIG. _fd Is C _fs Must be smaller than C in FIG. _fd Is C _fw Need to be smaller.
[0019]
The above is a preferred embodiment of the present invention, and does not limit the scope of the present invention. Therefore, any modification or alteration that can be made by those skilled in the art and that is made in the spirit of the present invention and that has an equivalent effect on the present invention shall fall within the scope of the claims of the present invention. I do.
[0020]
【The invention's effect】
Compared to the method for manufacturing the nonvolatile memory cell 10 according to the future technology, the method for manufacturing the nonvolatile memory cell 40 according to the present invention allows the gate current I of the second MOS transistor 58 to approach the maximum gate current Imax. As a result, the data write speed of the nonvolatile memory cell 40 according to the present invention is made faster than the data write speed of the nonvolatile memory cell 10 according to the related art. In addition, the method according to the present invention can produce the non-volatile memory cell 40 in the semiconductor manufacturing process according to the prior art, that is, does not change the semiconductor manufacturing process according to the prior art and does not need to add a special process. Therefore, the method according to the present invention has no change in the semiconductor manufacturing process, the process-to-process difference or the semiconductor characteristics (fab-to-fab difference).
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a conventional nonvolatile memory cell.
FIG. 2 is an explanatory diagram showing a relationship between a voltage and a current of a floating gate electrode of a metal oxide semiconductor transistor in the nonvolatile memory cell shown in FIG.
FIG. 3 is a cross-sectional view of a nonvolatile memory cell according to the present invention.
FIG. 4 is a flow chart of a method according to the present invention.
FIG.
FIG.
FIG.
FIG.
FIG.
10 shows the coupling of the second MOS transistor of the non-volatile memory cell when the voltage of the floating gate electrode of the second MOS transistor of the non-volatile memory cell shown in FIG. 3 is smaller than the threshold voltage using the method according to the invention; FIG. 4 is an equivalent circuit diagram of the nonvolatile memory cell after adjusting a capacitor.
FIG.
FIG.
FIG.
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FIG. 16 shows the coupling of the second MOS transistor of the non-volatile memory cell when the voltage of the floating gate electrode of the second MOS transistor of the non-volatile memory cell shown in FIG. 3 is smaller than a threshold voltage using the method according to the invention; FIG. 4 is an equivalent circuit diagram of the nonvolatile memory cell after adjusting a capacitor.
FIG.
FIG.
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FIG. 20 shows the coupling of the second MOS transistor of the non-volatile memory cell when the voltage of the floating gate electrode of the second MOS transistor of the non-volatile memory cell shown in FIG. 3 is greater than the threshold voltage using the method according to the invention; FIG. 4 is an equivalent circuit diagram of the nonvolatile memory cell after adjusting a capacitor.
FIG.
FIG.
FIG.
24 shows the coupling of the second MOS transistor of the non-volatile memory cell when the voltage of the floating gate electrode of the second MOS transistor of the non-volatile memory cell shown in FIG. 3 is greater than the threshold voltage using the method according to the invention; FIG. 4 is an equivalent circuit diagram of the nonvolatile memory cell after adjusting a capacitor.
[Explanation of symbols]
10, 40 Non-volatile memory cell
12 First PMOS transistor
14 Second PMOS transistor
18 First P ⁺ Doping area
20 Second P ⁺ Doping area
22 Third P ⁺ Doping area
24, 52 control gate electrode
26,54 Floating gate electrode
32 Floating gate oxide film
42 P-type semiconductor substrate
44 well
46 First doping area
48 Second doping area
50 Third doping area
56 First MOS transistor
58 Second MOS transistor
BL bit line
C _fs , C _fd , C _fw , C _fc Coupling capacitor
I Gate current I
I _max Maximum gate current
V _c , V _d , V _f , V _s , V _w Coupling voltage
V _s , V _th Threshold voltage
WL word line
α _fc , Α _fd , Α _fs , Α _fw Coupling coefficient

Claims

A method of making a metal oxide semiconductor transistor in a non-volatile memory, comprising:
Forming a first doping region, a second doping region and a third doping region on the well;
Forming a control gate electrode between the first doping region and the second doping region;
Forming a floating gate electrode between the second doping region and the third doping region;
Providing a first bias voltage between the first doping region and the control gate electrode to conduct the first doping region and the second doping region;
Providing a second bias voltage between the second doping region and the well, generating a channel current between the second doping region and the third doping region, and further generating a gate current;
If the voltage difference between the third doping region and the floating gate electrode is smaller than a threshold voltage, the rate of increase of the coupling capacitor between the floating gate electrode and the third doping region is increased by the floating gate electrode. The coupling capacitor between the well, the coupling capacitor between the floating gate electrode and the second doping region, and the coupling capacitor between the floating gate electrode and the control gate electrode are increased at a rate greater than the total increase rate. Alternatively, the increase rate of the coupling capacitor between the floating gate electrode and the control gate electrode may be increased by changing the coupling capacitor between the floating gate electrode and the third doping region and the coupling between the floating gate electrode and the well. Capacitors And the rate of increase of the total of the coupling capacitor between the floating gate electrode and the second doping region is greater than the threshold voltage if the voltage difference between the third doping region and the floating gate electrode is greater than the threshold voltage. For example, the increase rate of the coupling capacitor between the floating gate electrode and the third doping region may be increased by changing the coupling capacitor between the floating gate electrode and the well and the floating gate electrode and the second doping region. The coupling capacitor, and the total increase rate of the coupling capacitor between the floating gate electrode and the control gate electrode is smaller than the total increase rate, and the increase rate of the coupling capacitor between the floating gate electrode and the control gate electrode, The floating game The total increase rate of the coupling capacitor between the electrode and the third doping region, the coupling capacitor between the floating gate electrode and the well, and the coupling capacitor between the floating gate electrode and the second doping region. Making it smaller.

2. The method according to claim 1, wherein the absolute value of the threshold voltage is 0.5 k to 1.5 V.

The method of claim 1, wherein the well is an N-type well, and wherein the first doping region, the second doping region and the third doping region are all P ⁺ doping regions.

The method further comprises providing a P-type substrate, wherein the N-type well, the first doping region, the second doping region and the control gate electrode form a PMOS transistor, The method of claim 3, wherein the N-type well, the second doping region, the third doping region and the floating gate electrode form another PMOS transistor.

The method of claim 1, wherein the well is a P-type well, and wherein the first doping region, the second doping region and the third doping region are all N ⁺ doping regions.

The method further includes providing a P-type substrate, wherein the P-type well, the first doping region, the second doping region, and the control gate electrode form an NMOS transistor; The method of claim 5, wherein the P-type well, the second doping region, the third doping region and the floating gate electrode form another NMOS transistor.