JP2004273552A - 実装基板、及び電子部品と実装基板との組み合わせ - Google Patents
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Abstract
【課題】複数のバンプを有する電子部品と実装基板との組み合わせにおいて、バンプとボンディングリードとの間に生ずる応力を緩和することである。
【解決手段】ＬＳＩチップ２０の複数のバンプ２４は上面に溝２６を有する。ガラスエポキシ基板３０は、絶縁性のベース３２の上面に配線パターン３４が配置され、配線パターン３４の一部であるボンディングリード部分３６を挟んで一対の長円形の溝である掘り込み４０ａ，４０ｂが設けられる。この一対の掘り込み４０ａ，４０ｂにより、ボンディングリード部分３６の下部が薄壁状部分３８に形成される。バンプ２４の溝２６と、薄壁状部分３８の上面のボンディングリード部分３６がはまりあい接合される。薄壁状部分３８によりバンプ２４とボンディングリード部分３６との間の応力が緩和される。実装基板が薄いときは、一対の貫通穴により薄壁状部分を形成してもよい。
【選択図】 図１
【解決手段】ＬＳＩチップ２０の複数のバンプ２４は上面に溝２６を有する。ガラスエポキシ基板３０は、絶縁性のベース３２の上面に配線パターン３４が配置され、配線パターン３４の一部であるボンディングリード部分３６を挟んで一対の長円形の溝である掘り込み４０ａ，４０ｂが設けられる。この一対の掘り込み４０ａ，４０ｂにより、ボンディングリード部分３６の下部が薄壁状部分３８に形成される。バンプ２４の溝２６と、薄壁状部分３８の上面のボンディングリード部分３６がはまりあい接合される。薄壁状部分３８によりバンプ２４とボンディングリード部分３６との間の応力が緩和される。実装基板が薄いときは、一対の貫通穴により薄壁状部分を形成してもよい。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は実装基板、及び電子部品と実装基板との組み合わせに係り、特に、複数のバンプを有する電子部品が実装される実装基板及び電子部品と実装基板との組み合わせに関する。
【０００２】
【従来の技術】
ＬＳＩ等の電子部品のボンディングパッドと、回路基板のボンディングリードとを接続する技術には、ワイヤボンディング法、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｉｃ Ｂｏｎｄｉｎｇ）法、フリップチップ等を用いたフェースダウンボンディング法等、さまざまな方式が提案され実用化されている。電子部品、特にＬＳＩ等の微細化の進展に伴い、これらの接続技術において、ボンディングパッド間隔をより狭くするファインピッチ化、ボンディングパッドの数をより多くする多ピン化の要請が高まっている。
【０００３】
ファインピッチ、多ピン化の要請については、各接続方式ともそれぞれ課題を抱えている。ワイヤボンディング方式は、電子部品のボンディングパッドとボンディングリードとの間を細いワイヤのループで接続するので、電子部品の外形の外側に回路基板のボンディングリードが配置され、ループの高さも電子部品より高くなる。従って、接続後の大きさは電子部品の外形よりかなり大きくなり、全体としての小型化に問題がある。ＴＡＢ方式は、例えばポリイミド回路基板に形成された細いビームとボンディングパッドとを接続するものであるが、細いビームの強度の問題から、ファインピッチ、多ピン化には限界がある。
【０００４】
フェースダウン方式はフリップチップ方式で代表される。フリップチップ方式は、電子部品の各ボンディングパッドに、導電性のバンプを形成し、そのバンプを直接回路基板上の各ボンディングリードに接続するものである。導電性のバンプは、球状、半球状、四角柱状または円柱状をなし、バンプの直径等の大きさはボンディングパッドの大きさにほぼ合わせられる。例えば、ボンディングパッドが５０μｍの場合、直径が５０μｍ、高さが５０μｍの円柱状の金バンプが用いられる。したがって、回路基板上のボンディングリードの配置は、ほぼ電子部品のボンディングパッドの配置と同じにでき、実装後の形状を小さくまとめることができる。
【０００５】
しかし、このように、細くて長いワイヤを用いるワイヤボンディング法と比べ、フリップチップ法は太くて短いバンプを接続に用いるため、位置決めの精度を十分にあげることができない。位置決め向上のために、特許文献１において、バンプには凹部、ボンディングリードには外方への傾斜面を備えさせて位置決め誘導を図る構造が、特許文献２にはＴＡＢリードに凹部を設けてバンプと係合する構造が、特許文献３には配線基板の電極部分を凹状に加工し、バンプと合わせる構成がそれぞれ提案されている。
【０００６】
【特許文献１】
特開２００２−１７０８３８号公報
【特許文献２】
平４−１０９６４０号公報
【特許文献３】
平４−１８４９５１号公報
【０００７】
【発明が解決しようとする課題】
このように、フリップチップ方式において位置決め向上につき様々な提案がなされているが、この方式には他の課題がある。すなわち、フリップチップ方式は太くて短いバンプをＬＳＩ等と回路基板との間の接続に用いるため、シリコン等の材料を用いるＬＳＩ等の電子部品と、ガラスエポキシ樹脂や、ポリイミド樹脂等を用いる回路基板との間の熱膨張係数の差を吸収することが難しい。例えば、バンプを接続するのに、熱圧着や加熱超音波接合等の方法を用いると、ボンディングが終わって常温の戻る過程で、電子部品と回路基板の熱膨張係数の差で、バンプ周辺、すなわちボンディングパッド−バンプ−ボンディングリードの接合部分に応力が発生する。この結果、ボンディング後の電子部品と回路基板との組み合わせにおいて曲げ、ゆがみ等が生じ、時には接合部分に亀裂が生じて破壊に至ることもある。
【０００８】
かかる問題は、ファインピッチ化、多ピン化に伴ってさらに顕著になる傾向にある。すなわち、ファインピッチ化、多ピン化に伴ってＬＳＩ等が大規模化するにつれ、熱膨張係数の差や、ボンディング時の加圧力等に起因する応力は増大気味となるのに対し、接合部分はより小さくなるので耐応力性が低下気味となる。
【０００９】
本発明は、かかる従来技術の課題を解決し、バンプとボンディングリードとの間に生ずる応力を緩和してボンディングの信頼性を高めることができる回路基板及び電子部品と回路基板との組み合わせを提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る実装基板は、複数のバンプを有する電子部品が実装される実装基板であって、絶縁性のベースと、ベースの上面に固定して設けられた金属層の配線パターンと、配線パターンの部分であって、電子部品の各バンプに対応して配置され、各バンプ接続部分とそれぞれ接続される複数のボンディングリード部分と、を有し、ベースは、複数のボンディングリード部分の少なくとも一部のボンディングリード部分のそれぞれにおいて、ボンディングリード部分を挟む一対の掘り込みまたは一対の貫通穴を有することを特徴とする。
【００１１】
上記構成により、実装基板のベースは、ボンディングリード部分においてボンディングリード部分を挟む一対の掘り込みまたは一対の貫通穴を有する。従って、バンプと接合されるボンディングリード部分の下部は、掘り込みまたは貫通穴の深さの分だけ両側が自由面となり、バンプとボンディングリード部分との間に生ずる応力を逃がすことができ、ボンディングの信頼性を高めることができる。
【００１２】
また、ボンディングリード部分の幅は、掘り込みまたは貫通穴の深さの１／２乃至１／１０であることが好ましい。上記構成により、掘り込みまたは貫通穴に挟まれたボンディングリード部分の下部は、高さに対して幅（厚み）が１／２乃至１／１０である薄壁状部分となる。したがって、バンプとボンディングリード部分との間に生ずる応力をより効果的に逃がすことができる。また、一対の掘り込みまたは一対の貫通穴のボンディングリード部分に沿った長さは、対応するバンプの接続部分の長さより長いことが好ましい。
【００１３】
また、一対の掘り込みまたは一対の貫通穴は、開口部の形状が長穴であることが好ましい。一対の長穴の間隔で、ボンディングリード部分の下部における自由面部分の幅を規定でき、長穴の開口部長さで自由面部分の長さを規定できる。
【００１４】
また、本発明に係る電子部品と実装基板との組み合わせは、複数のバンプを有する電子部品と、その電子部品が実装される実装基板との組み合わせであって、電子部品は、上面の中央部分にわたって溝が設けられている複数のバンプを有し、実装基板は、絶縁性のベースと、ベースの上面に固定して設けられた金属層の配線パターンと、配線パターンの部分であって、電子部品の各バンプに対応して配置され、各バンプとそれぞれ接続される複数のボンディングリード部分と、を有し、ベースは、複数のボンディングリード部分の少なくとも一部のボンディングリード部分のそれぞれにおいて、ボンディングリード部分を挟む一対の掘り込みまたは一対の貫通穴を有し、ボンディングリードの幅の部分にバンプの溝がはまりあって組み合わされることを特徴とする
【００１５】
上記構成により、回路基板のベースはボンディングリード部分においてボンディングリード部分を挟む一対の掘り込みまたは一対の貫通穴を有する。従って、バンプと接合されるボンディングリード部分の下部は、掘り込みまたは貫通穴の深さ分だけ両側が自由面となり、バンプとボンディングリード部分との間に生ずる応力を逃がすことができ、ボンディングの信頼性を高めることができる。
【００１６】
また、上記構成により、電子部品のバンプは上面に溝を有し、回路基板のベースにおけるボンディングリード部分の幅の部分は、バンプの溝の溝幅より広く、ボンディングリード部分の幅の部分にバンプの溝がはまりあって組み合わされる。従って、バンプとボンディングリード部分との位置決めをより確実にでき、ボンディングがより確実にできる。
【００１７】
また、本発明に係る電子部品と実装基板との組み合わせにおいて、ボンディングリード部分の幅は、掘り込みまたは貫通穴の深さの１／２乃至１／１０であることが好ましい。
【００１８】
また、本発明に係る電子部品と実装基板との組み合わせにおいて、組み合わされるボンディングリード部分の幅の部分とバンプの溝との間に導電性接着材が付着されることが好ましい。上記構成により、ボンディング時におけるバンプとボンディングリード部分間の加圧力をより少なくすることができ、これに起因する応力をより少なくすることができる。
【００１９】
【発明の実施の形態】
以下に図面を用いて本発明に係る実施の形態につき詳細に説明する。以下の説明では、回路基板としてガラスエポキシ多層基板またはポリイミドフィルム基板を用い、電子部品としてバンプ有するＬＳＩチップを用いるが、これらは単に例示である。例えば、実装基板として、ガラスエポキシ以外の材料からなる多層基板あるいは単層基板であってもよく、片面配線基板あるいは両面配線基板であってもよい。また、ポリイミド以外の材料からなるフィルム基板であってもよい。セラミック基板を用いることもできる。実装基板に外部接続用のバンプを有するいわゆるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）基板であってもよい。また、電子部品として、ＬＳＩチップ以外の半導体チップであってもよく、あるいは別途内部実装により組み立てられ、外部にバンプを有する集積電子部品でもよい。集積電子部品は、いわゆるハイブリッドＩＣの他、複数のＬＳＩチップが内部に集積されるいわゆるマルチチップＩＣ、半導体チップの上に他の半導体チップが積み重ねられるいわゆるスタックド素子等であってもよい。
【００２０】
図１は、電子部品と実装基板の組み合わせ１０の断面模式図で、図２は、実装基板の上面図に、二点鎖線で電子部品を重ねて示した図である。電子部品と実装基板の組み合わせ１０は、電子部品としてのＬＳＩチップ２０と、実装基板としてのガラスエポキシ基板３０とを含む。
【００２１】
ＬＳＩチップ２０は、シリコンをＬＳＩ製造プロセスにより処理して得られる半導体チップ２２と、半導体チップ２２の上面（図１においては、フェースダウンボンディングのため上面がガラスエポキシ基板３０の方、すなわち下方を向いている）に設けられた複数のバンプ２４を含む。複数のバンプ２４は上面に溝２６を有する。もちろん、溝２６を設けないこともできる。
【００２２】
ガラスエポキシ基板３０は、絶縁性のベース３２と、ベース３２の上面に配置された配線パターン３４とを有する回路基板であって、ＬＳＩチップ２０を保持し、ＬＳＩチップ２０の各バンプ２４をボンディングリード部分３６で接続し、配線パターン３４により必要な配線を行う機能を有する。ガラスエポキシ基板３０は、例えば総板厚が０．１−０．５ｍｍ程度の多層配線基板を用いることができる。絶縁性のベース３２は、ガラスエポキシの材質からなる。
【００２３】
配線パターン３４は、厚みが例えば５−１０μｍの銅パターンで、ベース３２の上面に貼られた銅薄板をエッチング等により任意のパターンに形成して得ることができる。配線パターン３４は、各ボンディングリード部分３６を相互に接続し、あるいはガラスエポキシ基板３０における図示されていない電源端子、接地端子、入出力端子等に接続し、所定の回路機能を発揮するように配線配置が行われる。
【００２４】
ボンディングリード部分３６は、配線パターン３４の一部であって、ＬＳＩチップ２０のバンプ２４と接続するために、銅パターンの上に金の層が設けられた部分である。金の層は、部分金メッキ等を銅の上面に施して得ることができる。金の層の厚さは、例えば０．５μｍ程度を用いることができる。金の層の他、半田層または錫メッキ層を設けてもよい。
【００２５】
ボンディングリード部分３６において、ベース３２は、一対の長円形の溝である掘り込み４０ａ，４０ｂを有する。この一対の掘り込み４０ａ，４０ｂは、ボンディングリード部分３６における配線パターンの下部について薄壁状部分３８を形成する機能を有する。すなわち、一対の掘り込み４０ａ，４０ｂによって挟まれる部分の幅をＷ、長さをＬ、掘り込み深さをＤとすると、この部分の配線パターンは、厚みＷ、高さＤ、長さＬの薄壁状部分３８のベースにより支持されることになる。
【００２６】
掘り込み４０ａ，４０ｂによって挟まれる部分の幅Ｗは、ボンディングリード部分３６の幅に代表させることができるので、以下ではボンディングリード部分３６の幅Ｗとして説明する。この幅Ｗは、深さＤに比べ小さいことが好ましい。また、長さＬは幅Ｗに比べ大きいことが好ましい。これらの寸法及び比率は、ボンディングリード部分３６に接続される金等の材質からなるバンプ２４の大きさを考慮して定めることができる。一例として、バンプ２４の高さを５０μｍ、縦横それぞれ５０μｍの略立方体の大きさとし、バンプ２４の上面に溝２６を設ける場合について説明する。
【００２７】
ボンディングリード部分３６の幅Ｗ、すなわち薄壁状部分３８の厚みＷは、バンプ２４の上面に設けられる溝２６にはまりあうような寸法に設定される。すなわち、バンプ２４の縦または横における長さの４０−６０％の範囲で溝２６を設けるとして、幅Ｗは２０−３０μｍとすることがよい。なお、バンプ２４の上面に溝２６を設けないこともできるが、その場合は、バンプ２４の縦または横における長さより小さく、好ましくはバンプ２４の縦または横における長さの５０−１００％の範囲にボンディングリード部分３６の幅Ｗを設定することがよい。
【００２８】
掘り込みの深さＤ、すなわち薄壁状部分３８の高さＤは、薄壁状部分３８について座屈が起こらない程度の強度を維持しつつ、加工が可能な範囲の深さまで深くし、好ましくはボンディングリード部分３６における幅Ｗの２−１０倍の範囲とすることがよい。さらに好ましくは、ボンディングリード部分３６における幅Ｗの５倍程度がよい。上記の例でボンディングリード部分３６における幅Ｗを２０μｍとするときは、１００μｍ程度がよい。
【００２９】
掘り込み４０ａ，４０ｂによって挟まれる部分の長さＬ、すなわち薄壁状部分３８の長さＬは、薄壁状部分３８について座屈が起こらない程度の強度を維持しつつ、バンプ２４の縦または横の長さよりできるだけ大きくし、好ましくはバンプ２４の縦または横における長さの１．５−３倍の範囲とすることがよい。さらに好ましくはバンプ２４の縦または横における長さのおよそ２倍程度、上記の例で、１００μｍとすることがよい。
【００３０】
図３は、バンプ２４とボンディングリード部分３６との部分を拡大して示す図である。図に示すように、バンプ２４の溝２６に、薄い厚みを有する薄壁状部分３８の上面のボンディングリード部分３６がはまりあい、そのはまりあい部分に導電性接着材５０が付着され、ＬＳＩチップ２０とガラスエポキシ基板３０との組み合わせが構成される。
【００３１】
導電性接着材５０としては、銀ペーストあるいは異方性導電接着材等を用いることができる。したがって、バンプ２４の溝２６の凹部内面側と、ボンディングリード部分３６の周囲との間を接合するのに、位置決めに用いられる小さな加圧力ですみ、また、導電性接着材５０を適切に選択することで、接合に要する温度を低温化できる。例えば、常温で接合を行うこともできる。このように導電性接着材５０を用いることで、薄い厚みを有する薄壁状部分３８に対し、接合の際の加圧力及び加熱による応力を少なくでき、薄壁状部分３８のより微細化を図ることができ、よりファインピッチのボンディングを行うことができる。
【００３２】
上記構成において、ＬＳＩチップ２０とガラスエポキシ基板３０との組み合わせを得る手順について説明する。まず、ＬＳＩチップ２０の各バンプ２４の上面に溝２６が設けられる。溝付きの各バンプ２４はメッキにより形成でき、２段階メッキ工程により得ることができる。例えば最初のメッキ工程で一様の高さのバンプに形成し、次のメッキ工程でマスクを用いてバンプ上面の両端のみをメッキする。上記の例で、バンプ２４の大きさを縦横高さがそれぞれ５０μｍの略立方体とするときは、溝２６は、溝幅を３０μｍ、溝深さを２０μｍとすることが好ましい。
【００３３】
これに合わせ、ガラスエポキシ基板３０の各ボンディングリード部分３６にそれぞれ一対の掘り込み４０ａ，４０ｂが設けられる。各掘り込み４０ａ，４０ｂの開口部の形状は、長穴状とすることができる。長穴以外の開口部形状、例えば略矩形、楕円、円等の形状としてもよい。掘り込み４０ａ，４０ｂの形成は、エッチング加工により行うことができる。掘り込み４０ａ，４０ｂの形成は、配線パターン３４の形成の前に行ってもよく、配線パターン３４の形成後に行ってもよい。上記の例で、各ボンディングリード部分３６の寸法は、ベース３２の上部における銅パターン部分と金層部分の厚みを１０μｍ、幅Ｗを２０μｍ、長さＬを１００μｍ、掘り込み４０ａ，４０ｂの深さＤを１００μｍとすることが好ましい。
【００３４】
次に、ガラスエポキシ基板３０の各ボンディングリード部分３６に、導電性接着材５０として常温硬化型あるいは低温硬化型の銀ペーストを塗布し、その部分にＬＳＩチップ２０の各バンプ２４の溝２６を位置決めしてはめ合わせる。
【００３５】
その後、必要ならば軽く加圧や低温下の加熱を行い、硬化時間の経過を待つ。銀ペーストの硬化処理が終了すれば、ＬＳＩチップ２０の各バンプ２４とガラスエポキシ基板３０の各ボンディングリード部分３６とが電気的に接続された、電子部品と実装基板との組み合わせ１０が得られる。
【００３６】
次に、上記構成の電子部品と実装基板との組み合わせ１０の作用を説明する。上記のように、ＬＳＩチップ２０とガラスエポキシ基板３０の組み合わせにおいて、導電性接着材５０を用いることで、接合時における加圧力あるいは加熱による応力の発生をかなり防ぐことができる。それでもバンプ２４とボンディングリード部分３６との間に若干の残留応力が発生し、あるいは、その後の加熱工程においてＬＳＩチップ２０とガラスエポキシ基板３０との熱膨張係数の差により応力が生ずることがある。この場合においても、上記構成によれば、その応力を緩和することができる。すなわち、上記構成において、バンプ２４とボンディングリード部分３６との接合部分は、薄壁状部分３８の上部において支持されている。従って、バンプ２４とボンディングリード部分３６との間に応力が生じても、この薄壁状部分３８が弾性により十分歪むことができ、バンプ２４とボンディングリード部分３６との間の応力を緩和することができる。
【００３７】
図４は、フィルム製の実装基板を用いた電子部品と実装基板の組み合わせ６０を示す図である。図１と同様の要素については同一の符号を付し、詳細な説明を省略する。この電子部品と実装基板の組み合わせ６０においては、フィルム実装基板７０として、ポリイミドフィルムをベース７２に銅の配線パターン７４が配置されるフレキシブル実装基板が用いられる。実装基板７０の厚みは、例えば１００μｍのものを用いることができる。そして、配線パターン７４の一部にボンディングリード部分７６が設けられ、その両側に一対の貫通穴８０ａ，８０ｂが設けられる。この貫通穴８０ａ，８０ｂにより、ボンディングリード部分７６の下部が薄壁状部分７８に形成される。貫通穴８０ａ，８０ｂの形成は、プレス加工等の機械加工あるいはエッチングにより行うことができる。
【００３８】
つまり、この例では、フィルム製の実装基板７０の厚みが薄いので、図１で説明した一対の掘り込みの代わりに、一対の貫通穴８０ａ，８０ｂを形成できる。このことで、薄壁状部分７８の下部も自由端となり、応力緩和性能をより効果的に発揮することができる。
【００３９】
図５は、一般的なバンプを有するＬＳＩチップを用いる電子部品と実装基板の組み合わせ１１を示す図である。一般的なバンプは、その上面に溝が設けられていない。つまり、図５に示す電子部品と実装基板の組み合わせ１１においては、ＬＳＩチップ２１のバンプ２５に溝を設けない。その他の要素は図１と同様であるので、同一の符号を付し、詳細な説明を省略する。この場合でも、ガラスエポキシ基板３０のボンディングリード部分３７の両側に一対の掘り込み４０ａ，４０ｂが設けられ、ボンディングリード部分３７の下部に薄壁状部分３９が形成される。薄壁状部分３９の寸法は、バンプに溝を設けたときと同じ寸法とするのが望ましいが、溝の有無によりバンプとボンディングリード部分との間の位置決めの精度が異なるので、ボンディングリード部分３７の幅Ｗは、上記のように、バンプの縦または横の寸法における長さの５０−１００％の範囲にすることがよい。
【００４０】
図６は、バンプ２４と接合されるボンディングリード部分の近傍において、配線パターン３４の一部に折れ曲がり１００を設けた例を示す図である。一対の掘り込みまたは貫通穴１４０ａ，１４０ｂは、この折れ曲がり部分１００を含むように長めに設けられる。このようにすることで、ボンディングリード部分及び折れ曲がり１００の部分を含んだ配線パターンの下部を薄壁状部分とでき、配線パターン３４の長さ方向の熱膨張・収縮その他の応力についてもさらに緩和を図ることができる。
【００４１】
このように、実装基板のボンディングリード部分を挟んで一対の掘り込みまたは貫通穴を設け、バンプとの間を導電性接着材で接合することで、接合の際における応力の発生をより抑え、また、発生した応力をボンディングリード部分の下部の薄壁状部分により緩和することができる。したがって、ボンディングの歩留まりを向上させ、ボンディングの信頼性を高める。また、よりファインピッチ化を進めたボンディングを可能にする。
【００４２】
【発明の効果】
本発明に係る回路基板及び、電子部品と回路基板との組み合わせによれば、バンプとボンディングリードとの間に生ずる応力を緩和してボンディングの信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態の電子部品と実装基板との組み合わせの断面模式図である。
【図２】本発明に係る実施の形態の電子部品と実装基板との組み合わせにおいて、実装基板の上面図に、二点鎖線で電子部品を重ねて示した図である。
【図３】本発明に係る実施の形態において、バンプとボンディングリード部分の部分拡大図である。
【図４】他の実施形態の電子部品と実装基板の組み合わせを示す図である。
【図５】他の実施の形態として、一般的なバンプを有するＬＳＩチップを用いる電子部品と実装基板の組み合わせを示す図である。
【図６】他の実施の形態として、配線パターンの一部に折れ曲がりを設けた例を示す図である。
【符号の説明】
１０，１１，６０ 電子部品と実装基板との組み合わせ
２０，２１ ＬＳＩチップ
２２ 半導体チップ
２４，２５ バンプ
２６ 溝
３０ ガラスエポキシ基板
３２，７２ ベース
３４，７４ 配線パターン
３６，３７，７６ ボンディングリード部分
３８，３９，７８ 薄壁状部分
４０ａ，４０ｂ 掘り込み
５０ 導電性接着材
７０ フィルム実装基板
８０ａ，８０ｂ 貫通穴
１００ 配線パターンの折れ曲がり
１４０ａ，１４０ｂ 掘り込みまたは貫通穴
【発明の属する技術分野】
本発明は実装基板、及び電子部品と実装基板との組み合わせに係り、特に、複数のバンプを有する電子部品が実装される実装基板及び電子部品と実装基板との組み合わせに関する。
【０００２】
【従来の技術】
ＬＳＩ等の電子部品のボンディングパッドと、回路基板のボンディングリードとを接続する技術には、ワイヤボンディング法、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｉｃ Ｂｏｎｄｉｎｇ）法、フリップチップ等を用いたフェースダウンボンディング法等、さまざまな方式が提案され実用化されている。電子部品、特にＬＳＩ等の微細化の進展に伴い、これらの接続技術において、ボンディングパッド間隔をより狭くするファインピッチ化、ボンディングパッドの数をより多くする多ピン化の要請が高まっている。
【０００３】
ファインピッチ、多ピン化の要請については、各接続方式ともそれぞれ課題を抱えている。ワイヤボンディング方式は、電子部品のボンディングパッドとボンディングリードとの間を細いワイヤのループで接続するので、電子部品の外形の外側に回路基板のボンディングリードが配置され、ループの高さも電子部品より高くなる。従って、接続後の大きさは電子部品の外形よりかなり大きくなり、全体としての小型化に問題がある。ＴＡＢ方式は、例えばポリイミド回路基板に形成された細いビームとボンディングパッドとを接続するものであるが、細いビームの強度の問題から、ファインピッチ、多ピン化には限界がある。
【０００４】
フェースダウン方式はフリップチップ方式で代表される。フリップチップ方式は、電子部品の各ボンディングパッドに、導電性のバンプを形成し、そのバンプを直接回路基板上の各ボンディングリードに接続するものである。導電性のバンプは、球状、半球状、四角柱状または円柱状をなし、バンプの直径等の大きさはボンディングパッドの大きさにほぼ合わせられる。例えば、ボンディングパッドが５０μｍの場合、直径が５０μｍ、高さが５０μｍの円柱状の金バンプが用いられる。したがって、回路基板上のボンディングリードの配置は、ほぼ電子部品のボンディングパッドの配置と同じにでき、実装後の形状を小さくまとめることができる。
【０００５】
しかし、このように、細くて長いワイヤを用いるワイヤボンディング法と比べ、フリップチップ法は太くて短いバンプを接続に用いるため、位置決めの精度を十分にあげることができない。位置決め向上のために、特許文献１において、バンプには凹部、ボンディングリードには外方への傾斜面を備えさせて位置決め誘導を図る構造が、特許文献２にはＴＡＢリードに凹部を設けてバンプと係合する構造が、特許文献３には配線基板の電極部分を凹状に加工し、バンプと合わせる構成がそれぞれ提案されている。
【０００６】
【特許文献１】
特開２００２−１７０８３８号公報
【特許文献２】
平４−１０９６４０号公報
【特許文献３】
平４−１８４９５１号公報
【０００７】
【発明が解決しようとする課題】
このように、フリップチップ方式において位置決め向上につき様々な提案がなされているが、この方式には他の課題がある。すなわち、フリップチップ方式は太くて短いバンプをＬＳＩ等と回路基板との間の接続に用いるため、シリコン等の材料を用いるＬＳＩ等の電子部品と、ガラスエポキシ樹脂や、ポリイミド樹脂等を用いる回路基板との間の熱膨張係数の差を吸収することが難しい。例えば、バンプを接続するのに、熱圧着や加熱超音波接合等の方法を用いると、ボンディングが終わって常温の戻る過程で、電子部品と回路基板の熱膨張係数の差で、バンプ周辺、すなわちボンディングパッド−バンプ−ボンディングリードの接合部分に応力が発生する。この結果、ボンディング後の電子部品と回路基板との組み合わせにおいて曲げ、ゆがみ等が生じ、時には接合部分に亀裂が生じて破壊に至ることもある。
【０００８】
かかる問題は、ファインピッチ化、多ピン化に伴ってさらに顕著になる傾向にある。すなわち、ファインピッチ化、多ピン化に伴ってＬＳＩ等が大規模化するにつれ、熱膨張係数の差や、ボンディング時の加圧力等に起因する応力は増大気味となるのに対し、接合部分はより小さくなるので耐応力性が低下気味となる。
【０００９】
本発明は、かかる従来技術の課題を解決し、バンプとボンディングリードとの間に生ずる応力を緩和してボンディングの信頼性を高めることができる回路基板及び電子部品と回路基板との組み合わせを提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る実装基板は、複数のバンプを有する電子部品が実装される実装基板であって、絶縁性のベースと、ベースの上面に固定して設けられた金属層の配線パターンと、配線パターンの部分であって、電子部品の各バンプに対応して配置され、各バンプ接続部分とそれぞれ接続される複数のボンディングリード部分と、を有し、ベースは、複数のボンディングリード部分の少なくとも一部のボンディングリード部分のそれぞれにおいて、ボンディングリード部分を挟む一対の掘り込みまたは一対の貫通穴を有することを特徴とする。
【００１１】
上記構成により、実装基板のベースは、ボンディングリード部分においてボンディングリード部分を挟む一対の掘り込みまたは一対の貫通穴を有する。従って、バンプと接合されるボンディングリード部分の下部は、掘り込みまたは貫通穴の深さの分だけ両側が自由面となり、バンプとボンディングリード部分との間に生ずる応力を逃がすことができ、ボンディングの信頼性を高めることができる。
【００１２】
また、ボンディングリード部分の幅は、掘り込みまたは貫通穴の深さの１／２乃至１／１０であることが好ましい。上記構成により、掘り込みまたは貫通穴に挟まれたボンディングリード部分の下部は、高さに対して幅（厚み）が１／２乃至１／１０である薄壁状部分となる。したがって、バンプとボンディングリード部分との間に生ずる応力をより効果的に逃がすことができる。また、一対の掘り込みまたは一対の貫通穴のボンディングリード部分に沿った長さは、対応するバンプの接続部分の長さより長いことが好ましい。
【００１３】
また、一対の掘り込みまたは一対の貫通穴は、開口部の形状が長穴であることが好ましい。一対の長穴の間隔で、ボンディングリード部分の下部における自由面部分の幅を規定でき、長穴の開口部長さで自由面部分の長さを規定できる。
【００１４】
また、本発明に係る電子部品と実装基板との組み合わせは、複数のバンプを有する電子部品と、その電子部品が実装される実装基板との組み合わせであって、電子部品は、上面の中央部分にわたって溝が設けられている複数のバンプを有し、実装基板は、絶縁性のベースと、ベースの上面に固定して設けられた金属層の配線パターンと、配線パターンの部分であって、電子部品の各バンプに対応して配置され、各バンプとそれぞれ接続される複数のボンディングリード部分と、を有し、ベースは、複数のボンディングリード部分の少なくとも一部のボンディングリード部分のそれぞれにおいて、ボンディングリード部分を挟む一対の掘り込みまたは一対の貫通穴を有し、ボンディングリードの幅の部分にバンプの溝がはまりあって組み合わされることを特徴とする
【００１５】
上記構成により、回路基板のベースはボンディングリード部分においてボンディングリード部分を挟む一対の掘り込みまたは一対の貫通穴を有する。従って、バンプと接合されるボンディングリード部分の下部は、掘り込みまたは貫通穴の深さ分だけ両側が自由面となり、バンプとボンディングリード部分との間に生ずる応力を逃がすことができ、ボンディングの信頼性を高めることができる。
【００１６】
また、上記構成により、電子部品のバンプは上面に溝を有し、回路基板のベースにおけるボンディングリード部分の幅の部分は、バンプの溝の溝幅より広く、ボンディングリード部分の幅の部分にバンプの溝がはまりあって組み合わされる。従って、バンプとボンディングリード部分との位置決めをより確実にでき、ボンディングがより確実にできる。
【００１７】
また、本発明に係る電子部品と実装基板との組み合わせにおいて、ボンディングリード部分の幅は、掘り込みまたは貫通穴の深さの１／２乃至１／１０であることが好ましい。
【００１８】
また、本発明に係る電子部品と実装基板との組み合わせにおいて、組み合わされるボンディングリード部分の幅の部分とバンプの溝との間に導電性接着材が付着されることが好ましい。上記構成により、ボンディング時におけるバンプとボンディングリード部分間の加圧力をより少なくすることができ、これに起因する応力をより少なくすることができる。
【００１９】
【発明の実施の形態】
以下に図面を用いて本発明に係る実施の形態につき詳細に説明する。以下の説明では、回路基板としてガラスエポキシ多層基板またはポリイミドフィルム基板を用い、電子部品としてバンプ有するＬＳＩチップを用いるが、これらは単に例示である。例えば、実装基板として、ガラスエポキシ以外の材料からなる多層基板あるいは単層基板であってもよく、片面配線基板あるいは両面配線基板であってもよい。また、ポリイミド以外の材料からなるフィルム基板であってもよい。セラミック基板を用いることもできる。実装基板に外部接続用のバンプを有するいわゆるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）基板であってもよい。また、電子部品として、ＬＳＩチップ以外の半導体チップであってもよく、あるいは別途内部実装により組み立てられ、外部にバンプを有する集積電子部品でもよい。集積電子部品は、いわゆるハイブリッドＩＣの他、複数のＬＳＩチップが内部に集積されるいわゆるマルチチップＩＣ、半導体チップの上に他の半導体チップが積み重ねられるいわゆるスタックド素子等であってもよい。
【００２０】
図１は、電子部品と実装基板の組み合わせ１０の断面模式図で、図２は、実装基板の上面図に、二点鎖線で電子部品を重ねて示した図である。電子部品と実装基板の組み合わせ１０は、電子部品としてのＬＳＩチップ２０と、実装基板としてのガラスエポキシ基板３０とを含む。
【００２１】
ＬＳＩチップ２０は、シリコンをＬＳＩ製造プロセスにより処理して得られる半導体チップ２２と、半導体チップ２２の上面（図１においては、フェースダウンボンディングのため上面がガラスエポキシ基板３０の方、すなわち下方を向いている）に設けられた複数のバンプ２４を含む。複数のバンプ２４は上面に溝２６を有する。もちろん、溝２６を設けないこともできる。
【００２２】
ガラスエポキシ基板３０は、絶縁性のベース３２と、ベース３２の上面に配置された配線パターン３４とを有する回路基板であって、ＬＳＩチップ２０を保持し、ＬＳＩチップ２０の各バンプ２４をボンディングリード部分３６で接続し、配線パターン３４により必要な配線を行う機能を有する。ガラスエポキシ基板３０は、例えば総板厚が０．１−０．５ｍｍ程度の多層配線基板を用いることができる。絶縁性のベース３２は、ガラスエポキシの材質からなる。
【００２３】
配線パターン３４は、厚みが例えば５−１０μｍの銅パターンで、ベース３２の上面に貼られた銅薄板をエッチング等により任意のパターンに形成して得ることができる。配線パターン３４は、各ボンディングリード部分３６を相互に接続し、あるいはガラスエポキシ基板３０における図示されていない電源端子、接地端子、入出力端子等に接続し、所定の回路機能を発揮するように配線配置が行われる。
【００２４】
ボンディングリード部分３６は、配線パターン３４の一部であって、ＬＳＩチップ２０のバンプ２４と接続するために、銅パターンの上に金の層が設けられた部分である。金の層は、部分金メッキ等を銅の上面に施して得ることができる。金の層の厚さは、例えば０．５μｍ程度を用いることができる。金の層の他、半田層または錫メッキ層を設けてもよい。
【００２５】
ボンディングリード部分３６において、ベース３２は、一対の長円形の溝である掘り込み４０ａ，４０ｂを有する。この一対の掘り込み４０ａ，４０ｂは、ボンディングリード部分３６における配線パターンの下部について薄壁状部分３８を形成する機能を有する。すなわち、一対の掘り込み４０ａ，４０ｂによって挟まれる部分の幅をＷ、長さをＬ、掘り込み深さをＤとすると、この部分の配線パターンは、厚みＷ、高さＤ、長さＬの薄壁状部分３８のベースにより支持されることになる。
【００２６】
掘り込み４０ａ，４０ｂによって挟まれる部分の幅Ｗは、ボンディングリード部分３６の幅に代表させることができるので、以下ではボンディングリード部分３６の幅Ｗとして説明する。この幅Ｗは、深さＤに比べ小さいことが好ましい。また、長さＬは幅Ｗに比べ大きいことが好ましい。これらの寸法及び比率は、ボンディングリード部分３６に接続される金等の材質からなるバンプ２４の大きさを考慮して定めることができる。一例として、バンプ２４の高さを５０μｍ、縦横それぞれ５０μｍの略立方体の大きさとし、バンプ２４の上面に溝２６を設ける場合について説明する。
【００２７】
ボンディングリード部分３６の幅Ｗ、すなわち薄壁状部分３８の厚みＷは、バンプ２４の上面に設けられる溝２６にはまりあうような寸法に設定される。すなわち、バンプ２４の縦または横における長さの４０−６０％の範囲で溝２６を設けるとして、幅Ｗは２０−３０μｍとすることがよい。なお、バンプ２４の上面に溝２６を設けないこともできるが、その場合は、バンプ２４の縦または横における長さより小さく、好ましくはバンプ２４の縦または横における長さの５０−１００％の範囲にボンディングリード部分３６の幅Ｗを設定することがよい。
【００２８】
掘り込みの深さＤ、すなわち薄壁状部分３８の高さＤは、薄壁状部分３８について座屈が起こらない程度の強度を維持しつつ、加工が可能な範囲の深さまで深くし、好ましくはボンディングリード部分３６における幅Ｗの２−１０倍の範囲とすることがよい。さらに好ましくは、ボンディングリード部分３６における幅Ｗの５倍程度がよい。上記の例でボンディングリード部分３６における幅Ｗを２０μｍとするときは、１００μｍ程度がよい。
【００２９】
掘り込み４０ａ，４０ｂによって挟まれる部分の長さＬ、すなわち薄壁状部分３８の長さＬは、薄壁状部分３８について座屈が起こらない程度の強度を維持しつつ、バンプ２４の縦または横の長さよりできるだけ大きくし、好ましくはバンプ２４の縦または横における長さの１．５−３倍の範囲とすることがよい。さらに好ましくはバンプ２４の縦または横における長さのおよそ２倍程度、上記の例で、１００μｍとすることがよい。
【００３０】
図３は、バンプ２４とボンディングリード部分３６との部分を拡大して示す図である。図に示すように、バンプ２４の溝２６に、薄い厚みを有する薄壁状部分３８の上面のボンディングリード部分３６がはまりあい、そのはまりあい部分に導電性接着材５０が付着され、ＬＳＩチップ２０とガラスエポキシ基板３０との組み合わせが構成される。
【００３１】
導電性接着材５０としては、銀ペーストあるいは異方性導電接着材等を用いることができる。したがって、バンプ２４の溝２６の凹部内面側と、ボンディングリード部分３６の周囲との間を接合するのに、位置決めに用いられる小さな加圧力ですみ、また、導電性接着材５０を適切に選択することで、接合に要する温度を低温化できる。例えば、常温で接合を行うこともできる。このように導電性接着材５０を用いることで、薄い厚みを有する薄壁状部分３８に対し、接合の際の加圧力及び加熱による応力を少なくでき、薄壁状部分３８のより微細化を図ることができ、よりファインピッチのボンディングを行うことができる。
【００３２】
上記構成において、ＬＳＩチップ２０とガラスエポキシ基板３０との組み合わせを得る手順について説明する。まず、ＬＳＩチップ２０の各バンプ２４の上面に溝２６が設けられる。溝付きの各バンプ２４はメッキにより形成でき、２段階メッキ工程により得ることができる。例えば最初のメッキ工程で一様の高さのバンプに形成し、次のメッキ工程でマスクを用いてバンプ上面の両端のみをメッキする。上記の例で、バンプ２４の大きさを縦横高さがそれぞれ５０μｍの略立方体とするときは、溝２６は、溝幅を３０μｍ、溝深さを２０μｍとすることが好ましい。
【００３３】
これに合わせ、ガラスエポキシ基板３０の各ボンディングリード部分３６にそれぞれ一対の掘り込み４０ａ，４０ｂが設けられる。各掘り込み４０ａ，４０ｂの開口部の形状は、長穴状とすることができる。長穴以外の開口部形状、例えば略矩形、楕円、円等の形状としてもよい。掘り込み４０ａ，４０ｂの形成は、エッチング加工により行うことができる。掘り込み４０ａ，４０ｂの形成は、配線パターン３４の形成の前に行ってもよく、配線パターン３４の形成後に行ってもよい。上記の例で、各ボンディングリード部分３６の寸法は、ベース３２の上部における銅パターン部分と金層部分の厚みを１０μｍ、幅Ｗを２０μｍ、長さＬを１００μｍ、掘り込み４０ａ，４０ｂの深さＤを１００μｍとすることが好ましい。
【００３４】
次に、ガラスエポキシ基板３０の各ボンディングリード部分３６に、導電性接着材５０として常温硬化型あるいは低温硬化型の銀ペーストを塗布し、その部分にＬＳＩチップ２０の各バンプ２４の溝２６を位置決めしてはめ合わせる。
【００３５】
その後、必要ならば軽く加圧や低温下の加熱を行い、硬化時間の経過を待つ。銀ペーストの硬化処理が終了すれば、ＬＳＩチップ２０の各バンプ２４とガラスエポキシ基板３０の各ボンディングリード部分３６とが電気的に接続された、電子部品と実装基板との組み合わせ１０が得られる。
【００３６】
次に、上記構成の電子部品と実装基板との組み合わせ１０の作用を説明する。上記のように、ＬＳＩチップ２０とガラスエポキシ基板３０の組み合わせにおいて、導電性接着材５０を用いることで、接合時における加圧力あるいは加熱による応力の発生をかなり防ぐことができる。それでもバンプ２４とボンディングリード部分３６との間に若干の残留応力が発生し、あるいは、その後の加熱工程においてＬＳＩチップ２０とガラスエポキシ基板３０との熱膨張係数の差により応力が生ずることがある。この場合においても、上記構成によれば、その応力を緩和することができる。すなわち、上記構成において、バンプ２４とボンディングリード部分３６との接合部分は、薄壁状部分３８の上部において支持されている。従って、バンプ２４とボンディングリード部分３６との間に応力が生じても、この薄壁状部分３８が弾性により十分歪むことができ、バンプ２４とボンディングリード部分３６との間の応力を緩和することができる。
【００３７】
図４は、フィルム製の実装基板を用いた電子部品と実装基板の組み合わせ６０を示す図である。図１と同様の要素については同一の符号を付し、詳細な説明を省略する。この電子部品と実装基板の組み合わせ６０においては、フィルム実装基板７０として、ポリイミドフィルムをベース７２に銅の配線パターン７４が配置されるフレキシブル実装基板が用いられる。実装基板７０の厚みは、例えば１００μｍのものを用いることができる。そして、配線パターン７４の一部にボンディングリード部分７６が設けられ、その両側に一対の貫通穴８０ａ，８０ｂが設けられる。この貫通穴８０ａ，８０ｂにより、ボンディングリード部分７６の下部が薄壁状部分７８に形成される。貫通穴８０ａ，８０ｂの形成は、プレス加工等の機械加工あるいはエッチングにより行うことができる。
【００３８】
つまり、この例では、フィルム製の実装基板７０の厚みが薄いので、図１で説明した一対の掘り込みの代わりに、一対の貫通穴８０ａ，８０ｂを形成できる。このことで、薄壁状部分７８の下部も自由端となり、応力緩和性能をより効果的に発揮することができる。
【００３９】
図５は、一般的なバンプを有するＬＳＩチップを用いる電子部品と実装基板の組み合わせ１１を示す図である。一般的なバンプは、その上面に溝が設けられていない。つまり、図５に示す電子部品と実装基板の組み合わせ１１においては、ＬＳＩチップ２１のバンプ２５に溝を設けない。その他の要素は図１と同様であるので、同一の符号を付し、詳細な説明を省略する。この場合でも、ガラスエポキシ基板３０のボンディングリード部分３７の両側に一対の掘り込み４０ａ，４０ｂが設けられ、ボンディングリード部分３７の下部に薄壁状部分３９が形成される。薄壁状部分３９の寸法は、バンプに溝を設けたときと同じ寸法とするのが望ましいが、溝の有無によりバンプとボンディングリード部分との間の位置決めの精度が異なるので、ボンディングリード部分３７の幅Ｗは、上記のように、バンプの縦または横の寸法における長さの５０−１００％の範囲にすることがよい。
【００４０】
図６は、バンプ２４と接合されるボンディングリード部分の近傍において、配線パターン３４の一部に折れ曲がり１００を設けた例を示す図である。一対の掘り込みまたは貫通穴１４０ａ，１４０ｂは、この折れ曲がり部分１００を含むように長めに設けられる。このようにすることで、ボンディングリード部分及び折れ曲がり１００の部分を含んだ配線パターンの下部を薄壁状部分とでき、配線パターン３４の長さ方向の熱膨張・収縮その他の応力についてもさらに緩和を図ることができる。
【００４１】
このように、実装基板のボンディングリード部分を挟んで一対の掘り込みまたは貫通穴を設け、バンプとの間を導電性接着材で接合することで、接合の際における応力の発生をより抑え、また、発生した応力をボンディングリード部分の下部の薄壁状部分により緩和することができる。したがって、ボンディングの歩留まりを向上させ、ボンディングの信頼性を高める。また、よりファインピッチ化を進めたボンディングを可能にする。
【００４２】
【発明の効果】
本発明に係る回路基板及び、電子部品と回路基板との組み合わせによれば、バンプとボンディングリードとの間に生ずる応力を緩和してボンディングの信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態の電子部品と実装基板との組み合わせの断面模式図である。
【図２】本発明に係る実施の形態の電子部品と実装基板との組み合わせにおいて、実装基板の上面図に、二点鎖線で電子部品を重ねて示した図である。
【図３】本発明に係る実施の形態において、バンプとボンディングリード部分の部分拡大図である。
【図４】他の実施形態の電子部品と実装基板の組み合わせを示す図である。
【図５】他の実施の形態として、一般的なバンプを有するＬＳＩチップを用いる電子部品と実装基板の組み合わせを示す図である。
【図６】他の実施の形態として、配線パターンの一部に折れ曲がりを設けた例を示す図である。
【符号の説明】
１０，１１，６０ 電子部品と実装基板との組み合わせ
２０，２１ ＬＳＩチップ
２２ 半導体チップ
２４，２５ バンプ
２６ 溝
３０ ガラスエポキシ基板
３２，７２ ベース
３４，７４ 配線パターン
３６，３７，７６ ボンディングリード部分
３８，３９，７８ 薄壁状部分
４０ａ，４０ｂ 掘り込み
５０ 導電性接着材
７０ フィルム実装基板
８０ａ，８０ｂ 貫通穴
１００ 配線パターンの折れ曲がり
１４０ａ，１４０ｂ 掘り込みまたは貫通穴
Claims (7)
- 複数のバンプを有する電子部品が実装される実装基板であって、
絶縁性のベースと、
ベースの上面に固定して設けられた金属層の配線パターンと、
配線パターンの部分であって、電子部品の各バンプに対応して配置され、各バンプ接続部分とそれぞれ接続される複数のボンディングリード部分と、
を有し、
ベースは、
複数のボンディングリード部分の少なくとも一部のボンディングリード部分のそれぞれにおいて、ボンディングリード部分を挟む一対の掘り込みまたは一対の貫通穴を有することを特徴とする実装基板。 - 請求項１に記載の実装基板において、
ボンディングリード部分の幅は、掘り込みまたは貫通穴の深さの１／２乃至１／１０であることを特徴とする実装基板。 - 請求項１に記載の実装基板において、
一対の掘り込みまたは一対の貫通穴のボンディングリード部分に沿った長さは、対応するバンプの接続部分の長さより長いことを特徴とする実装基板。 - 請求項１に記載の実装基板において、
一対の掘り込みまたは一対の貫通穴は、開口部の形状が長穴であることを特徴とする実装基板。 - 複数のバンプを有する電子部品と、その電子部品が実装される実装基板との組み合わせであって、
電子部品は、
上面の中央部分にわたって溝が設けられている複数のバンプを有し、
実装基板は、
絶縁性のベースと、
ベースの上面に固定して設けられた金属層の配線パターンと、
配線パターンの部分であって、電子部品の各バンプに対応して配置され、各バンプとそれぞれ接続される複数のボンディングリード部分と、
を有し、
ベースは、
複数のボンディングリード部分の少なくとも一部のボンディングリード部分のそれぞれにおいて、ボンディングリード部分を挟む一対の掘り込みまたは一対の貫通穴を有し、ボンディングリードの幅の部分にバンプの溝がはまりあって組み合わされることを特徴とする電子部品と実装基板との組み合わせ。 - 請求項５に記載の電子部品と実装基板との組み合わせにおいて、ボンディングリード部分の幅は、掘り込みまたは貫通穴の深さの１／２乃至１／１０であることを特徴とする電子部品と実装基板との組み合わせ。
- 請求項５に記載の電子部品と実装基板との組み合わせにおいて、組み合わされるボンディングリードの幅の部分とバンプの溝との間に導電性接着材が付着されることを特徴とする電子部品と実装基板との組み合わせ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004273552A true JP2004273552A (ja) | 2004-09-30 |
Family
ID=33121841
Family Applications (1)
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| JP (1) | JP2004273552A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101006529B1 (ko) | 2008-12-04 | 2011-01-07 | 주식회사 하이닉스반도체 | 볼 랜드 및 이를 이용한 인쇄회로기판 및 이를 이용한 반도체 패키지 |
| WO2016035629A1 (ja) * | 2014-09-03 | 2016-03-10 | 株式会社村田製作所 | モジュール部品 |
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2003
- 2003-03-05 JP JP2003058821A patent/JP2004273552A/ja not_active Withdrawn
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| WO2016035629A1 (ja) * | 2014-09-03 | 2016-03-10 | 株式会社村田製作所 | モジュール部品 |
| US9854677B2 (en) | 2014-09-03 | 2017-12-26 | Murata Manufacturing Co., Ltd. | Module component |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060509 |