JP2004266849A - Selection circuit, and semiconductor device, d/a conversion circuit and liquid crystal display provided with the selection circuit - Google Patents
Selection circuit, and semiconductor device, d/a conversion circuit and liquid crystal display provided with the selection circuit Download PDFInfo
- Publication number
- JP2004266849A JP2004266849A JP2004115796A JP2004115796A JP2004266849A JP 2004266849 A JP2004266849 A JP 2004266849A JP 2004115796 A JP2004115796 A JP 2004115796A JP 2004115796 A JP2004115796 A JP 2004115796A JP 2004266849 A JP2004266849 A JP 2004266849A
- Authority
- JP
- Japan
- Prior art keywords
- selection
- selection circuit
- circuit
- input
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
Description
本発明は、選択回路並びにこれを備えた半導体装置、Ｄ／Ａ変換回路及び液晶表示装置に関する。 The present invention relates to a selection circuit, a semiconductor device including the selection circuit, a D / A conversion circuit, and a liquid crystal display device.
図７は、従来の多階調活性マトリックス液晶表示装置の概略構成を示す。説明の簡単化のために、図７では液晶表示パネル１０が４×４画素のモノクロ表示の場合を示している。 FIG. 7 shows a schematic configuration of a conventional multi-tone active matrix liquid crystal display device. For simplicity of description, FIG. 7 shows a case where the liquid crystal display panel 10 performs a monochrome display of 4 × 4 pixels.
液晶表示パネル１０のデータラインＸ１〜Ｘ４には、データドライバ２０の出力端から１行分の表示電位が同時に供給される。液晶表示パネル１０の走査ラインＹ１〜Ｙ４には、走査ドライバ３０の出力端から走査パルスが線順次に供給される。データドライバ２０は、この走査パルス毎にデータラインＸ１〜Ｘ４上の表示電位を更新する。データドライバ２０及び走査ドライバ３０は制御回路４０により制御され、制御回路４０は、外部からの水平同期信号ＨＳ、垂直同期信号ＶＳ及びクロックＣＫに基づいて、各種制御信号を生成する。 Display potentials for one row are simultaneously supplied to the data lines X1 to X4 of the liquid crystal display panel 10 from the output terminal of the data driver 20. Scan pulses are supplied line-sequentially to the scan lines Y1 to Y4 of the liquid crystal display panel 10 from the output end of the scan driver 30. The data driver 20 updates the display potential on the data lines X1 to X4 every scan pulse. The data driver 20 and the scanning driver 30 are controlled by a control circuit 40, and the control circuit 40 generates various control signals based on external horizontal synchronization signals HS, vertical synchronization signals VS, and clocks CK.
データドライバ２０は、点順次にラッチパルスＬＣＨ１〜ＬＣＨ４を生成するシフトレジスタ２１と、２段のバッファ用レジスタ２２１〜２２４及び２３１〜２３４と、レジスタ２３１〜２３４の内容をアナログ電圧に変換するＤ／Ａ変換回路とを備え、このＤ／Ａ変換回路は、選択回路２４１〜２４４と、出力バッファ回路２５１〜２５４と、階調電位生成回路２６とを備えている。 The data driver 20 includes a shift register 21 for generating latch pulses LCH1 to LCH4 in a dot-sequential manner, two-stage buffer registers 221 to 224 and 231 to 234, and a D / D for converting the contents of the registers 231 to 234 into analog voltages. The D / A conversion circuit includes selection circuits 241 to 244, output buffer circuits 251 to 254, and a gradation potential generation circuit 26.
シフトレジスタ２１は、水平同期信号ＨＳと同一周期のスタートパルスＳＰ１を、シリアルデータ入力端で受け取り、これを、クロックＣＫをバッファゲートに通したクロックＣＫ１でシフトさせ、並列出力端からラッチパルスＬＣＨ１〜ＬＣＨ４を順に出力する。 The shift register 21 receives a start pulse SP1 having the same cycle as the horizontal synchronizing signal HS at a serial data input terminal, shifts the same with a clock CK1 that has passed a clock CK through a buffer gate, and outputs latch pulses LCH1 to LCH1 from a parallel output terminal. LCH4 is sequentially output.
並列Ｎビットのデジタル映像信号Ｄは、レジスタ２２１〜２２４に共通に供給され、ラッチパルスＬＣＨ１〜ＬＣＨ４のタイミングでそれぞれレジスタ２２１〜２２４に保持される。レジスタ２２１〜２２４に１ライン分の表示データが保持された後に、水平同期信号ＨＳと同一周期のラッチパルスＬＣＨ５のタイミングで、レジスタ２２１〜２２４の内容がそれぞれレジスタ２３１〜２３４に書き込まれ、１水平周期（水平同期信号ＨＳの１周期）の間保持される。この間、レジスタ２２１〜２２４に次の表示ライン用のデータが上記同様にして保持される。 The parallel N-bit digital video signal D is commonly supplied to the registers 221 to 224, and is held in the registers 221 to 224 at the timing of the latch pulses LCH1 to LCH4, respectively. After the display data for one line is held in the registers 221 to 224, the contents of the registers 221 to 224 are written into the registers 231 to 234 at the timing of the latch pulse LCH5 having the same cycle as the horizontal synchronization signal HS, and the data for one horizontal line is written. It is held for a period (one period of the horizontal synchronization signal HS). During this time, the data for the next display line is held in the registers 221 to 224 in the same manner as described above.
走査ドライバ３０は、バッファゲート３１〜３４とシフトレジスタ３５とを備えており、シフトレジスタ３５の各ビットの出力端にバッファゲート３１〜３４の入力端が接続されている。バッファゲート３１〜３４の出力端はそれぞれ、液晶表示パネル１０の走査ラインＹ１〜Ｙ４に接続されている。シフトレジスタ３５は、そのシリアルデータ入力端に供給される、垂直同期信号ＶＳと同一周期のスタートパルスＳＰ２を、水平同期信号ＨＳと同一周期のクロックＣＫ２でシフトさせる。 The scanning driver 30 includes buffer gates 31 to 34 and a shift register 35, and the input terminal of the buffer gates 31 to 34 is connected to the output terminal of each bit of the shift register 35. Output terminals of the buffer gates 31 to 34 are connected to scanning lines Y1 to Y4 of the liquid crystal display panel 10, respectively. The shift register 35 shifts the start pulse SP2 supplied to the serial data input terminal and having the same cycle as the vertical synchronization signal VS by the clock CK2 having the same cycle as the horizontal synchronization signal HS.
図８は、上記Ｄ／Ａ変換回路の構成例を示す。図８では説明の簡単化のために、入力が３ビットである場合を示している。 FIG. 8 shows a configuration example of the D / A conversion circuit. FIG. 8 shows a case where the input is 3 bits for simplification of description.
階調電位生成回路２６は、電源電位Ｖ７とＶ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位（基準電位）Ｖ７〜Ｖ０を出力し、選択回路２４１は入力データに応答してこれらの１つを選択し出力する。入力データの各ビットは、１対の相補信号からなり、一般にビットＤの相補信号を＊Ｄで表す。選択回路２４１は、ｉ＝０〜７の各々について、スイッチングトランジスタＱｉ０〜Ｑｉ２が直列接続されたアナログスイッチ回路を備え、その一端に階調電位生成回路２６からの階調電位Ｖｉが供給され、他端が共通に接続されて出力バッファ回路２５１の入力端に接続されている。ｊ＝０〜２の各々について、スイッチングトランジスタＱｉｊのゲートには１ビット選択信号Ｄｊと＊Ｄｊとの一方が供給される。 The gradation potential generation circuit 26 outputs gradation potentials (reference potentials) V7 to V0 obtained by dividing the voltage between the power supply potentials V7 and V0 by the resistors R6 to R0, and the selection circuit 241 responds to input data. To select and output one of them. Each bit of the input data is composed of a pair of complementary signals, and the complementary signal of bit D is generally represented by * D. The selection circuit 241 includes, for each of i = 0 to 7, an analog switch circuit in which switching transistors Qi0 to Qi2 are connected in series. One end of the selection circuit 241 is supplied with the gradation potential Vi from the gradation potential generation circuit 26. The terminals are connected in common and connected to the input terminal of the output buffer circuit 251. For each of j = 0 to 2, one of the one-bit selection signals Dj and * Dj is supplied to the gate of the switching transistor Qij.
例えば入力データが‘１０１’の場合には、スイッチングトランジスタＱ４２、Ｑ５２、Ｑ６２、Ｑ７２、Ｑ０１、Ｑ１１、Ｑ４１、Ｑ５１、Ｑ１０、Ｑ３０、Ｑ５０及びＱ７０がオンになり、その他のスイッチングトランジスタがオフになる。これにより、スイッチングトランジスタＱ５２、Ｑ５１及びＱ５０のアナログスイッチ回路のみがオンになって、階調電位Ｖ５が選択され出力バッファ回路２５１に供給される。 For example, when the input data is '101', the switching transistors Q42, Q52, Q62, Q72, Q01, Q11, Q41, Q51, Q10, Q30, Q50 and Q70 are turned on, and the other switching transistors are turned off. . As a result, only the analog switch circuits of the switching transistors Q52, Q51 and Q50 are turned on, and the gradation potential V5 is selected and supplied to the output buffer circuit 251.
図９（Ａ）は、選択回路２４１のレイアウトパターンを示しており、ハッチングを施した部分はＮ型領域、一点鎖線はゲートラインである。図９（Ｂ）は、図９（Ａ）中の９Ｂ−９Ｂ線に沿った、絶縁膜を図示省略した断面図である。 FIG. 9A shows a layout pattern of the selection circuit 241. The hatched portion is an N-type region, and the chain line is a gate line. FIG. 9B is a cross-sectional view along the line 9B-9B in FIG. 9A with the insulating film omitted.
図７の液晶表示パネル１０は、実際には例えば、１０２４×７６８カラー画素であり、各カラー画素はＲ（赤）、Ｇ（緑）及びＢ（青）の３画素からなる。各画素の階調数を６４（６ビット）とすると、１つのセレクタで６４×６個のスイッチングトランジスタを必要とするので、Ｄ／Ａ変換回路の全セレクタのスイッチングトランジスタ数は１０２４×３×６４×６＝ １，１７９，６４８個となり、チップ面積又はＬＣＤパネル周辺部面積増大の原因となる。この問題は、この種のセレクタを用いた他用途の半導体装置においても生ずる。 The liquid crystal display panel 10 of FIG. 7 is actually, for example, 1024 × 768 color pixels, and each color pixel is composed of three pixels of R (red), G (green), and B (blue). If the number of gradations of each pixel is 64 (6 bits), one selector requires 64 × 6 switching transistors. Therefore, the number of switching transistors of all selectors of the D / A conversion circuit is 1024 × 3 × 64. × 6 = 1,179,648, which causes an increase in chip area or LCD panel peripheral area. This problem also occurs in semiconductor devices for other uses using this type of selector.
本発明の目的は、このような問題点に鑑み、トランジスタ専有面積を低減することができる選択回路並びにこれを備えた半導体装置、Ｄ／Ａ変換回路及び液晶表示装置を提供することにある。 An object of the present invention is to provide a selection circuit capable of reducing the area occupied by a transistor, a semiconductor device including the selection circuit, a D / A conversion circuit, and a liquid crystal display device in view of the above problems.
本発明の一態様では、ｎビット選択信号に応答して、２n個の入力信号の１つを選択し出力する選択回路において、
前記ｎビット選択信号のうちの第１のビット選択信号に応答して、前記入力信号のうちの２入力の一方を選択する２n-1個の第１の入力選択回路と、
前記ｎビット選択信号のうちの前記第１のビット選択信号を除く第２のビット選択信号に応答して、前記２n-1個の第１の入力選択回路の各々で選択された信号の１つを選択する第２の入力選択回路と
を備えることを特徴としている。
According to one embodiment of the present invention, in a selection circuit that selects and outputs one of 2 n input signals in response to an n-bit selection signal,
2 n-1 first input selection circuits for selecting one of two inputs of the input signal in response to a first bit selection signal of the n bit selection signals;
One of the signals selected by each of the 2 n -1 first input selection circuits in response to a second bit selection signal excluding the first bit selection signal of the n bit selection signals. And a second input selection circuit for selecting one.
この選択回路によれば、２n-1個の第１の２入力選択回路により選択すべき信号数が半減するので、半減したその信号の１つを第２の入力選択回路で選択すればよく、選択回路の素子数及びその占有面積を従来よりも低減することができる。 According to this selection circuit, the number of signals to be selected by the 2 n-1 first two-input selection circuits is halved, and one of the halved signals may be selected by the second input selection circuit. In addition, the number of elements of the selection circuit and the occupied area thereof can be reduced as compared with the conventional case.
本発明の他の構成、作用及び効果は、以下の説明から明らかになる。 Other configurations, operations, and effects of the present invention will be apparent from the following description.
以下、図面に基づいて本発明の実施例を説明する。図面において、同一又は類似の要素には、同一又は類似の符号を付している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings, the same or similar elements are denoted by the same or similar reference numerals.
図１は、図８に対応した本発明の実施例１のＤ／Ａ変換回路を示す。 FIG. 1 shows a D / A conversion circuit according to a first embodiment of the present invention corresponding to FIG.
階調電位生成回路２６は、階調電位Ｖ７とＶ０との間の電圧を抵抗Ｒ６〜Ｒ０で分圧した階調電位Ｖ７〜Ｖ０を出力し、選択回路２４Ａは入力力データ（３ビット選択信号）に応答してこれらの１つを選択し出力する。 The gradation potential generation circuit 26 outputs gradation potentials V7 to V0 obtained by dividing the voltage between the gradation potentials V7 and V0 by the resistors R6 to R0, and the selection circuit 24A outputs the input force data (the 3-bit selection signal). ) Is selected and output.
選択回路２４Ａは、例えば図７中の選択回路２４１の替わりに用いられ、図７中の選択回路２４２〜２４４についても同様である。 The selection circuit 24A is used, for example, instead of the selection circuit 241 in FIG. 7, and the same applies to the selection circuits 242 to 244 in FIG.
選択回路２４Ａは、入力データの上位１ビットの相補データ（１ビット選択信号）Ｄ２及び＊Ｄ２に応答して階調電位Ｖ０〜Ｖ３とＶ４〜Ｖ７との一方を選択する２入力選択回路５０〜５３からなる回路と、入力データの下位２ビットの相補データＤ１、＊Ｄ１、Ｄ０及びＤ０に応答してこの回路の出力の１つを選択する４入力選択回路２４Ｘとからなる。 The selection circuit 24A selects one of the grayscale potentials V0 to V3 and V4 to V7 in response to the upper 1-bit complementary data (one-bit selection signal) D2 and * D2 of the input data. 53, and a 4-input selection circuit 24X for selecting one of the outputs of this circuit in response to complementary data D1, * D1, D0 and D0 of the lower 2 bits of the input data.
選択回路２４Ａは、図８中の選択回路２４１と次のような関係になっている。 The selection circuit 24A has the following relationship with the selection circuit 241 in FIG.
図８中の選択回路２４１のスイッチングトランジスタアレイの第４及び第８行について、スイッチングトランジスタＱ４０及びＱ００は共に、ゲートライン＊Ｇ０に供給される信号＊Ｄ０によりオン／オフ制御され、スイッチングトランジスタＱ４１及びＱ０１は共に、ゲートライン＊Ｇ１に供給される信号＊Ｄ１によりオン／オフ制御される。これに対し、スイッチングトランジスタＱ４２及びＱ０２はそれぞれゲートラインＧ２及び＊Ｇ２に供給される信号Ｄ２及び＊Ｄ２によりオン／オフ制御される。そこで、図１の選択回路２４Ａでは、スイッチングトランジスタＱ４１とＱ４２の間のノードにスイッチングトランジスタＱ０２の一端が接続され、これにより図８のスイッチングトランジスタＱ００及びＱ０１が省略されている。スイッチングトランジスタＱ４２とＱ０２とで、階調電位Ｖ４とＶ０との一方を選択する２入力選択回路５０が構成されている。 Regarding the fourth and eighth rows of the switching transistor array of the selection circuit 241 in FIG. 8, both the switching transistors Q40 and Q00 are on / off controlled by the signal * D0 supplied to the gate line * G0, and the switching transistors Q41 and Both Q01 are on / off controlled by a signal * D1 supplied to a gate line * G1. On the other hand, the switching transistors Q42 and Q02 are on / off controlled by signals D2 and * D2 supplied to the gate lines G2 and * G2, respectively. Therefore, in the selection circuit 24A of FIG. 1, one end of the switching transistor Q02 is connected to a node between the switching transistors Q41 and Q42, thereby omitting the switching transistors Q00 and Q01 of FIG. The switching transistors Q42 and Q02 form a two-input selection circuit 50 that selects one of the gradation potentials V4 and V0.
同様に図１では、スイッチングトランジスタＱ５１とＱ５２との間のノードにスイッチングトランジスタＱ１２の一端が接続され、これにより図８のスイッチングトランジスタＱ１０及びＱ１１が省略され、スイッチングトランジスタＱ６１とＱ６２との間のノードにスイッチングトランジスタＱ２２の一端が接続され、これにより図８のスイッチングトランジスタＱ２０及びＱ２１が省略され、スイッチングトランジスタＱ７１とＱ７２との間のノードにスイッチングトランジスタＱ３２の一端が接続され、これにより図８のスイッチングトランジスタＱ３０及びＱ３１が省略されている。スイッチングトランジスタＱ５２とＱ１２とで、階調電位Ｖ５とＶ１との一方を選択する２入力選択回路５１が構成され、スイッチングトランジスタＱ６２とＱ２２とで、階調電位Ｖ６とＶ２との一方を選択する２入力選択回路５２が構成され、スイッチングトランジスタＱ７２とＱ３２とで、階調電位Ｖ６とＶ３との一方を選択する２入力選択回路５３が構成されている。 Similarly, in FIG. 1, one end of the switching transistor Q12 is connected to a node between the switching transistors Q51 and Q52, whereby the switching transistors Q10 and Q11 in FIG. 8 are omitted, and the node between the switching transistors Q61 and Q62 is omitted. One end of a switching transistor Q22 is connected to the switching transistor Q22, thereby omitting the switching transistors Q20 and Q21 of FIG. 8, and connecting one end of a switching transistor Q32 to a node between the switching transistors Q71 and Q72, thereby connecting the switching transistor Q22 of FIG. The transistors Q30 and Q31 are omitted. Switching transistors Q52 and Q12 constitute a two-input selection circuit 51 for selecting one of gradation potentials V5 and V1, and switching transistors Q62 and Q22 for selecting one of gradation potentials V6 and V2. The input selection circuit 52 is formed, and the switching transistors Q72 and Q32 form a two-input selection circuit 53 for selecting one of the gradation potentials V6 and V3.
信号＊Ｄ０が供給されるゲートライン＊Ｇ０は、スイッチングトランジスタＱ６０及びＱ４０に共通であり、信号Ｄ０が供給されるゲートラインＧ０は、スイッチングトランジスタＱ７０及びＱ５０に共通であり、信号＊Ｄ１が供給されるゲートライン＊Ｇ１は、スイッチングトランジスタＱ５１及びＱ４１に共通であり、信号Ｄ１が供給されるゲートラインＧ１は、スイッチングトランジスタＱ７１及びＱ６１に共通であり、信号＊Ｄ２が供給されるゲートライン＊Ｇ２は、スイッチングトランジスタＱ３２、Ｑ２２、Ｑ１２及びＱ０２に共通であり、信号Ｄ２が供給されるゲートラインＧ２は、スイッチングトランジスタＱ７２、Ｑ６２、Ｑ５２及びＱ４２に共通である。 The gate line * G0 to which the signal * D0 is supplied is common to the switching transistors Q60 and Q40, the gate line G0 to which the signal D0 is supplied is common to the switching transistors Q70 and Q50, and the signal * D1 is supplied. The gate line * G1 is common to the switching transistors Q51 and Q41, the gate line G1 to which the signal D1 is supplied is common to the switching transistors Q71 and Q61, and the gate line * G2 to which the signal * D2 is supplied is The gate line G2 to which the signal D2 is supplied is common to the switching transistors Q32, Q22, Q12, and Q02, and is common to the switching transistors Q72, Q62, Q52, and Q42.
選択回路２４Ａで選択された基準電位は、電位ＶＤ１として出力バッファ回路２５１に供給される。出力バッファ回路２５１は例えば、ボルテージホロア又はソースホロア回路であり、出力バッファ回路２５１の出力端に接続されたデータラインＸ１の電位ＶＸ１は、電位ＶＤ１とほぼ同一又は電位ＶＤ１を所定電圧シフトさせたものである。 The reference potential selected by the selection circuit 24A is supplied to the output buffer circuit 251 as the potential VD1. The output buffer circuit 251 is, for example, a voltage follower or a source follower circuit, and the potential VX1 of the data line X1 connected to the output terminal of the output buffer circuit 251 is substantially the same as the potential VD1 or the potential VD1 is shifted by a predetermined voltage. It is.
上記構成において、信号Ｄ１及びＤ０が高レベルの場合、スイッチングトランジスタＱ７１及びＱ７０がオンになり、さらに信号Ｄ２が高レベルの場合にはスイッチングトランジスタＱ７２がオンになって階調電位Ｖ７が選択され、逆に信号Ｄ２が低レベルの場合にはスイッチングトランジスタＱ３２がオンになって階調電位Ｖ３が選択される。すなわち、（Ｄ１，Ｄ０）＝（１，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ７が選択され、Ｄ２＝‘０’のとき階調電位Ｖ３が選択される。同様に、（Ｄ１，Ｄ０）＝（１，０）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ６が選択され、Ｄ２＝‘０’のとき階調電位Ｖ２が選択される。（Ｄ１，Ｄ０）＝（０，１）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ５が選択され、Ｄ２＝‘０’のとき階調電位Ｖ１が選択される。（Ｄ１，Ｄ０）＝（０，０）の場合には、Ｄ２＝‘１’のとき階調電位Ｖ４が選択され、Ｄ２＝‘０’のとき階調電位Ｖ０が選択される。 In the above configuration, when the signals D1 and D0 are at a high level, the switching transistors Q71 and Q70 are turned on. When the signal D2 is at a high level, the switching transistor Q72 is turned on to select the gradation potential V7. Conversely, when the signal D2 is at a low level, the switching transistor Q32 is turned on, and the gradation potential V3 is selected. That is, when (D1, D0) = (1, 1), the gradation potential V7 is selected when D2 = ‘1’, and the gradation potential V3 is selected when D2 = ‘0’. Similarly, when (D1, D0) = (1, 0), the gradation potential V6 is selected when D2 = ‘1’, and the gradation potential V2 is selected when D2 = ２0 ’. When (D1, D0) = (0, 1), the gradation potential V5 is selected when D2 = ‘1’, and the gradation potential V1 is selected when D2 = ‘0’. When (D1, D0) = (0, 0), the gradation potential V4 is selected when D2 = “1”, and the gradation potential V0 is selected when D2 = “0”.
選択回路２４Ａのチップ上面積をできるだけ狭くするために、スイッチングトランジスタＱ０２は、スイッチングトランジスタＱ４０、Ｑ４１及びＱ４２と同一行に配置され、かつ、スイッチングトランジスタＱ４２の隣に配置されている。他のトランジスタ行についても同様である。 In order to make the area on the chip of the selection circuit 24A as small as possible, the switching transistor Q02 is arranged on the same row as the switching transistors Q40, Q41 and Q42, and is arranged next to the switching transistor Q42. The same applies to other transistor rows.
図２（Ａ）は、スイッチングトランジスタをＮＭＯＳトランジスタで構成した場合の選択回路２４Ａのチップ上レイアウトパターンを示している。ハッチングが施された部分はＮ型領域、一点鎖線はゲートラインを示している。図２（Ａ）では、Ｎ型領域間を接続するメタル配線を太線で示している。図２（Ｂ）は、図２（Ａ）中の２Ｂ−２Ｂ線に沿った、絶縁層を図示省略した断面図である。 FIG. 2A shows an on-chip layout pattern of the selection circuit 24A in a case where the switching transistor is configured by an NMOS transistor. The hatched portion indicates an N-type region, and the chain line indicates a gate line. In FIG. 2A, metal wires connecting between the N-type regions are indicated by thick lines. FIG. 2B is a cross-sectional view along the line 2B-2B in FIG. 2A in which an insulating layer is not shown.
図２（Ｂ）中、６１〜６６は、Ｐ型基板６０上に形成されたＮ型領域である。例えばスイッチングトランジスタＱ７０は、Ｎ型領域６１と、Ｎ型領域６２と、Ｎ型領域６１と６２の間のＰ型領域と、その上方のゲート酸化膜及びゲートライン＊Ｇ０とで構成されている。配線６７は、スイッチングトランジスタＱ７２の一端のＮ型領域６５と、スイッチングトランジスタＱ３２の一端のＮ型領域６３との間を接続するためのメタル第１層配線である。 In FIG. 2B, 61 to 66 are N-type regions formed on the P-type substrate 60. For example, the switching transistor Q70 includes an N-type region 61, an N-type region 62, a P-type region between the N-type regions 61 and 62, and a gate oxide film and a gate line * G0 thereabove. The wiring 67 is a metal first-layer wiring for connecting between the N-type region 65 at one end of the switching transistor Q72 and the N-type region 63 at one end of the switching transistor Q32.
配線面積を狭くするために、同一行のＮ型領域６４及び６６にそれぞれ供給される階調電位Ｖ３とＶ７の配線はそれぞれ、メタル第３層及びメタル第２層に形成されている。階調電位Ｖ３とＶ７の配線は、上下に隣り合っており、かつ、選択回路２４Ａと並設された他の不図示の選択回路に向けて延びている。 In order to reduce the wiring area, the wirings of the gradation potentials V3 and V7 supplied to the N-type regions 64 and 66 in the same row are formed in the third metal layer and the second metal layer, respectively. The wirings of the gradation potentials V3 and V7 are vertically adjacent to each other and extend toward another selection circuit (not shown) arranged in parallel with the selection circuit 24A.
図８の選択回路２４１のスイッチングトランジスタ数が３×８＝２４であるのに対し、図１のそれは（３＋１）×（８／２）＝１６である。このような選択回路を６４階調表示の液晶表示パネルのデータドライバに適用した場合、スイッチングトランジスタ数は従来の（（６４／２）×（６＋１））／（６４×６）＝ ７／１２となる。このように、実施例１によれば、選択回路のスイッチングトランジスタ数が従来よりも大幅に低減される。 The number of switching transistors in the selection circuit 241 in FIG. 8 is 3 × 8 = 24, whereas that in FIG. 1 is (3 + 1) × (8/2) = 16. When such a selection circuit is applied to a data driver of a liquid crystal display panel of 64 gradation display, the number of switching transistors is ((64/2) × (6 + 1)) / (64 × 6) = 7/12. Become. As described above, according to the first embodiment, the number of switching transistors of the selection circuit is significantly reduced as compared with the related art.
また、この低減と、２入力選択回路５０〜５３がいずれも１行となっていることから、図２（Ａ）に示す選択回路２４Ａのトランジスタ専有面積が、図９（Ａ）のそれよりも大幅に低減され、これにより、選択回路２４Ａを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。 Further, since this reduction and the 2-input selection circuits 50 to 53 are all in one row, the transistor occupation area of the selection circuit 24A shown in FIG. 2A is larger than that of FIG. 9A. This significantly reduces the chip area of the semiconductor device using the selection circuit 24A and the non-display area around the liquid crystal display panel.
液晶表示パネルのデータドライバでは、図２（Ａ）の選択回路２４Ａが１チップ上に例えば３００個並設されるので、共通部分を形成して全体の面積をさらに低減したほうが好ましい。 In a data driver for a liquid crystal display panel, for example, 300 selection circuits 24A shown in FIG. 2A are arranged in parallel on one chip. Therefore, it is preferable to form a common portion to further reduce the entire area.
図３は、本発明の実施例２の、２個並設された選択回路を示す。 FIG. 3 shows two selection circuits arranged in parallel according to the second embodiment of the present invention.
図４（Ａ）は、スイッチングトランジスタをＮＭＯＳトランジスタで構成した場合の図３の回路のチップ上レイアウトパターンを示す。ハッチングが施された部分はＮ型領域、一点鎖線はゲートラインを示している。図４（Ｂ）は、図４（Ａ）中の４Ｂ−４Ｂ線に沿った、絶縁層を図示省略した断面図である。 FIG. 4A shows an on-chip layout pattern of the circuit of FIG. 3 in the case where the switching transistor is constituted by an NMOS transistor. The hatched portion indicates an N-type region, and the chain line indicates a gate line. FIG. 4B is a cross-sectional view along the line 4B-4B in FIG. 4A, in which an insulating layer is not shown.
図３の回路では、選択回路２４Ｂのスイッチングトランジスタが選択回路２４Ａのそれと対称的に配置され、かつ、選択回路２４Ａ及び２４Ｂに対する階調電位Ｖ０〜Ｖ７の入力部が選択回路２４Ａと２４Ｂとで共通になっている。これにより、チップ上面積が、選択回路２４Ａを単に２つ並設した場合よりも低減される。 In the circuit of FIG. 3, the switching transistor of the selection circuit 24B is arranged symmetrically to that of the selection circuit 24A, and the input portions of the gradation potentials V0 to V7 to the selection circuits 24A and 24B are common to the selection circuits 24A and 24B. It has become. Thereby, the area on the chip is reduced as compared with the case where only two selection circuits 24A are arranged in parallel.
図５は、本発明の実施例３の選択回路を示す。 FIG. 5 shows a selection circuit according to the third embodiment of the present invention.
図１において、選択回路２４ＡのスイッチングトランジスタＱ５０とＱ７０とはゲートラインＧ０が共通であり。スイッチングトランジスタＱ４０とＱ６０とはゲートライン＊Ｇ０が共通である。そこで、スイッチングトランジスタアレイの第２行と第３行とを入れ換えることにより、スイッチングトランジスタＱ５０とＱ７０とを隣合わせ、かつ、スイッチングトランジスタＱ６０とＱ４０とを隣り合わせる。図５の選択回路２４Ｃは、この状態で、図１のスイッチングトランジスタＱ７０とＱ５０とを共通のスイッチングトランジスタＱ７０Ａで置き換え、スイッチングトランジスタＱ４０とＱ６０とを共通のスイッチングトランジスタＱ４０Ａで置き換えた構成になっている。 In FIG. 1, the switching transistors Q50 and Q70 of the selection circuit 24A have a common gate line G0. The switching transistors Q40 and Q60 have a common gate line * G0. Therefore, by switching the second and third rows of the switching transistor array, the switching transistors Q50 and Q70 are adjacent to each other, and the switching transistors Q60 and Q40 are adjacent to each other. In this state, the selection circuit 24C in FIG. 5 has a configuration in which the switching transistors Q70 and Q50 in FIG. 1 are replaced with a common switching transistor Q70A, and the switching transistors Q40 and Q60 are replaced with a common switching transistor Q40A. .
この構成では、結果として、２入力選択回路５０〜５７がツリー状に配置され、トーナメント方式により最終的に階調電位Ｖ０〜Ｖ７の１つのみ選択される。２入力選択回路５０〜５３は、図１のそれと同一である。２入力選択回路５０と５２の出力の一方が、スイッチングトランジスタＱ４１とＱ６１とで構成された２入力選択回路５４により選択され、２入力選択回路５１と５３の出力の一方が、スイッチングトランジスタＱ５１とＱ７１とで構成された２入力選択回路５５により選択され、２入力選択回路５４と５５の出力の一方が、スイッチングトランジスタＱ４０ＡとＱ７０Ａとで構成された２入力選択回路５６により選択される。 In this configuration, as a result, the two-input selection circuits 50 to 57 are arranged in a tree shape, and only one of the gradation potentials V0 to V7 is finally selected by the tournament method. The two-input selection circuits 50 to 53 are the same as those in FIG. One of the outputs of the two-input selection circuits 50 and 52 is selected by a two-input selection circuit 54 composed of switching transistors Q41 and Q61, and one of the outputs of the two-input selection circuits 51 and 53 is connected to the switching transistors Q51 and Q71. And one of the outputs of the two-input selection circuits 54 and 55 is selected by a two-input selection circuit 56 including switching transistors Q40A and Q70A.
図６は、スイッチングトランジスタをＮＭＯＳトランジスタで構成した場合の選択回路２４Ｃのチップ上レイアウトパターンを示す。ハッチングが施された部分はＮ型領域、一点鎖線はゲートラインを示している。 FIG. 6 shows an on-chip layout pattern of the selection circuit 24C in a case where the switching transistor is configured by an NMOS transistor. The hatched portion indicates an N-type region, and the chain line indicates a gate line.
この選択回路２４Ｃによれば、スイッチングトランジスタＱ４０ＡとＱ７０Ａの面積を他のスイッチングトランジスタのそれよりも広くすることができるので、これにより選択回路２４Ｃのオン抵抗が図２（Ａ）の場合よりも小さくなって、動作がより高速になる。 According to this selection circuit 24C, the areas of the switching transistors Q40A and Q70A can be made larger than those of the other switching transistors, so that the ON resistance of the selection circuit 24C is smaller than that in the case of FIG. Operation speeds up.
なお、本発明には外にも種々の変形例が含まれる。 The present invention also includes various modified examples.
例えば、選択回路により選択される信号はデジタルであってもよい。 For example, the signal selected by the selection circuit may be digital.
また、スイッチングトランジスタは、Ｐチャンネル型ＦＥＴや薄膜トランジスタ（ＴＦＴ）などであってもよい。例えば図１において、信号＊Ｄ２、＊Ｄ１及び＊Ｄ０で駆動されるスイッチングトランジスタをＰＭＯＳトランジスタとし、その他のスイッチングトランジスタをＮＭＯＳトランジスタとしてもよく、この場合、同一型のＭＯＳトランジスタを用いた場合よりもチップ上面積が増加するものの、信号＊Ｄ２、＊Ｄ１及び＊Ｄ０の替わりにそれぞれ信号Ｄ２、Ｄ１及びＤ０を用いることができるので、選択信号線数が半分となる。 Further, the switching transistor may be a P-channel type FET, a thin film transistor (TFT), or the like. For example, in FIG. 1, the switching transistors driven by the signals * D2, * D1 and * D0 may be PMOS transistors, and the other switching transistors may be NMOS transistors. In this case, compared to the case where the same type of MOS transistor is used. Although the area on the chip increases, signals D2, D1 and D0 can be used instead of signals * D2, * D1 and * D0, respectively, so that the number of selected signal lines is halved.
さらに、例えば図１において、ゲートラインＧ２の列のスイッチングトランジスタと、ゲートライン＊Ｇ２の列のスイッチングトランジスタとを入れ替えた構成であってもよい。同様に、ゲートラインＧ１、＊Ｇ１、Ｇ０及び＊Ｇ０の任意の２つの列のスイッチングトランジスタを互いに入れ替え、又は、任意の２つの行のスイッチングトランジスタを互いに入れ替えた構成であってもよい。階調電位供給線に供給される電位は、この入れ替えに応じて変えられる。 Further, for example, in FIG. 1, the switching transistor in the column of the gate line G2 may be replaced with the switching transistor in the column of the gate line * G2. Similarly, the configuration may be such that the switching transistors in any two columns of the gate lines G1, * G1, G0, and * G0 are exchanged with each other, or the switching transistors in any two rows are exchanged with each other. The potential supplied to the gradation potential supply line is changed in accordance with the replacement.
２４Ａ〜２４Ｃ 選択回路
２４Ｘ ４入力選択回路
２５１ 出力バッファ回路
２６ 階調電位生成回路
５０〜５７ ２入力選択回路
６０ Ｐ型基板
６１〜６６ Ｎ型領域
Ｖ０〜Ｖ７ 階調電位
Ｑ００〜Ｑ０２、Ｑ１０〜Ｑ１２、Ｑ２０〜Ｑ２２、Ｑ３０〜Ｑ３２、Ｑ４０〜Ｑ４２、Ｑ５０〜Ｑ５２、Ｑ６０〜Ｑ６２、Ｑ７０〜Ｑ７２ スイッチングトランジスタ
Ｇ０〜Ｇ２、＊Ｇ０〜＊Ｇ２ ゲートライン
Ｒ０〜Ｒ６ 抵抗
Ｘ１ データライン
24A-24C selection circuit 24X 4-input selection circuit 251 output buffer circuit 26 gradation potential generation circuit 50-57 2-input selection circuit 60 P-type substrate 61-66 N-type region V0-V7 gradation potential Q00-Q02, Q10-Q12 , Q20 to Q22, Q30 to Q32, Q40 to Q42, Q50 to Q52, Q60 to Q62, Q70 to Q72 Switching transistors G0 to G2, * G0 to * G2 Gate line R0 to R6 Resistance X1 Data line
Claims (27)
前記ｎビット選択信号のうちの第１のビット選択信号に応答して、前記入力信号のうちの２入力の一方を選択する２n-1個の第１の入力選択回路と、
前記ｎビット選択信号のうちの前記第１のビット選択信号を除く第２のビット選択信号に応答して、前記２n-1個の第１の入力選択回路の各々で選択された信号の１つを選択する第２の入力選択回路と
を備えることを特徴とする選択回路。 a selection circuit for selecting and outputting one of 2 n input signals in response to the n-bit selection signal;
2 n-1 first input selection circuits for selecting one of two inputs of the input signal in response to a first bit selection signal of the n bit selection signals;
One of the signals selected by each of the 2 n -1 first input selection circuits in response to a second bit selection signal excluding the first bit selection signal of the n bit selection signals. And a second input selection circuit for selecting one of the two.
一端に前記２入力の一方が供給される第１スイッチ回路と、
一端に前記２入力の他方が供給される第２スイッチ回路と、
を備えることを特徴とする請求項１に記載の選択回路。 The first input selection circuit includes:
A first switch circuit having one end to which one of the two inputs is supplied;
A second switch circuit having one end supplied with the other of the two inputs;
The selection circuit according to claim 1, further comprising:
前記第１のビット選択信号に基づいてオン／オフ制御される第１スイッチングトランジスタと、
前記第２のビット選択信号に基づいて前記第１スイッチングトランジスタとオン／オフ状態が逆になるようにオン／オフ制御される第２スイッチングトランジスタと、
を備えることを特徴とする請求項１に記載の選択回路。 The first input selection circuit includes:
A first switching transistor that is turned on / off based on the first bit selection signal;
A second switching transistor that is on / off controlled based on the second bit selection signal so that the on / off state of the first switching transistor is reversed;
The selection circuit according to claim 1, further comprising:
前記ｎビット選択信号のうちの第１のビット選択信号に応答して、前記入力信号のうちの２入力の一方を選択する２n-1個の第１の入力選択回路を
備え、
前記第１の入力選択回路は、
前記第１のビット選択信号に基づいて制御され、一端に前記２入力の一方が供給される第１スイッチ回路と、
前記第１のビット選択信号に基づいて制御され、一端に前記２入力の他方が供給される第２スイッチ回路と、
を備えることを特徴とする選択回路。 a selection circuit for selecting and outputting one of 2 n input signals in response to the n-bit selection signal;
2 n-1 first input selection circuits for selecting one of two inputs of the input signal in response to a first bit selection signal of the n bit selection signals,
The first input selection circuit includes:
A first switch circuit controlled based on the first bit selection signal and having one end supplied with one of the two inputs;
A second switch circuit controlled based on the first bit selection signal and having one end supplied with the other of the two inputs;
A selection circuit, comprising:
前記第２スイッチ回路は、前記第１のビット選択信号で前記第１スイッチングトランジスタとオン／オフ状態が逆になるように制御される第２スイッチングトランジスタを含むこと
を特徴とする請求項４に記載の選択回路。 The first switch circuit includes a first switching transistor that is turned on / off by the first bit selection signal,
5. The second switching circuit according to claim 4, wherein the second switching circuit includes a second switching transistor that is controlled by the first bit selection signal so that an on / off state of the first switching transistor is reversed. 6. Selection circuit.
を特徴とする請求項４に記載の選択回路。 The selection circuit according to claim 4, further comprising a second input selection circuit that selects one of the signals selected by the 2 n-1 first input selection circuits.
を特徴とする請求項３、５又は６に記載の選択回路。 The selection circuit according to claim 3, wherein the first switching transistor and the second switching transistor are arranged on a same row.
を特徴とする請求項１〜７の何れか１つに記載の選択回路。 The selection circuit according to claim 1, wherein the 2 n−1 first input selection circuits are arranged in parallel.
非反転２値信号と反転２値信号とからなること
を特徴とする請求項１〜８の何れか１つに記載の選択回路。 The first bit selection signal is
The selection circuit according to any one of claims 1 to 8, comprising a non-inverted binary signal and an inverted binary signal.
を特徴とする請求項３又は５〜９の何れか１つに記載の選択回路。 The selection circuit according to any one of claims 3 to 5, wherein the first switching transistor and the second switching transistor are transistors of the same conductivity type.
同一行に配置されたスイッチ回路が直列接続されたアナログスイッチ回路を２n-1個含み、
前記２n-1個のアナログスイッチ回路が並置されていること
を特徴とする請求項１、２又は４〜１０のいずれか１つに記載の選択回路。 The second input selection circuit includes:
2 n-1 analog switch circuits in which switch circuits arranged in the same row are connected in series;
The selection circuit according to claim 1, wherein the 2 n−1 analog switch circuits are juxtaposed.
前記アナログスイッチ回路の一端に前記第１の入力選択回路の出力端が接続されていること
を特徴とする請求項１１に記載の選択回路。 At least a part of the 2 n-1 analog switch circuits are arranged on the same row as each of the 2 n-1 first input selection circuits,
The selection circuit according to claim 11, wherein an output terminal of the first input selection circuit is connected to one end of the analog switch circuit.
前記２n個のノードのうちの２つのノードと接続され、前記２つのノードのうちの何れか１つのノードと同一行に配置される２n-1個の入力選択回路と
を備えることを特徴とする選択回路。 An input signal generation circuit that outputs different input signals from each of the 2 n nodes;
2 n -1 input selection circuits connected to two of the 2 n nodes and arranged on the same row as any one of the two nodes. Selection circuit.
前記２つのノードの一方にその一端が接続される第１スイッチ回路と、
前記２つのノードの他方にその一端が接続される第２スイッチ回路と、
を備えることを特徴とする請求項１３に記載の選択回路。 The input selection circuit,
A first switch circuit having one end connected to one of the two nodes;
A second switch circuit having one end connected to the other of the two nodes;
14. The selection circuit according to claim 13, further comprising:
を特徴とする請求項１４に記載の選択回路。 The selection circuit according to claim 14, further comprising a third switch circuit connected to the other end of the first switch circuit and the other end of the second switch circuit.
を特徴とする請求項１５に記載の選択回路。 The selection circuit according to claim 15, wherein the third switch circuit is connected to an output circuit.
ｎビット選択信号に応じて、前記異なる入力信号のうちの１つを選択すること
を特徴とする請求項１３〜１６の何れか１つに記載の選択回路。 The input selection circuit,
The selection circuit according to any one of claims 13 to 16, wherein one of the different input signals is selected according to an n-bit selection signal.
前記２つのノードから出力される入力信号のうちの１つを選択する第１スイッチ回路と、
前記選択された入力信号を出力する第２スイッチ回路と
を備えることを特徴とする請求項１３〜１７の何れか１つに記載の選択回路。 The input selection circuit,
A first switch circuit for selecting one of the input signals output from the two nodes;
The selection circuit according to any one of claims 13 to 17, further comprising: a second switch circuit that outputs the selected input signal.
電源電圧を分圧して出力する基準電位発生回路であること
を特徴とする請求項１３〜１７の何れか１つ記載の選択回路。 The input signal generation circuit,
18. The selection circuit according to claim 13, wherein the selection circuit is a reference potential generation circuit that divides a power supply voltage and outputs the divided voltage.
前記データラインに前記電位を印加して画像の所定期間毎に前記電位を更新するデータドライバと、
前記走査ラインに対し走査パルスを供給する走査ドライバと、
を有する液晶表示装置において、
前記データドライバの出力段に請求項１９に記載のＤ／Ａ変換回路を有すること
を特徴とする液晶表示装置。 A liquid crystal display panel in which a potential from a data line is applied to display electrodes in a row of liquid crystal display pixels selected by a scan line;
A data driver for applying the potential to the data line and updating the potential every predetermined period of an image;
A scan driver for supplying a scan pulse to the scan line,
In a liquid crystal display device having
A liquid crystal display device comprising the D / A conversion circuit according to claim 19 in an output stage of the data driver.
隣り合う前記Ｄ／Ａ変換回路が境界線に関し互いに対称的に配置されていること
特徴とする請求項２３に記載の液晶表示装置。 A plurality of the selection circuits of the D / A conversion circuit are arranged in parallel,
The liquid crystal display device according to claim 23, wherein the adjacent D / A conversion circuits are symmetrically arranged with respect to a boundary line.
特徴とする請求項２４に記載の液晶表示装置。 25. The liquid crystal display device according to claim 24, wherein the boundary portion is a common reference potential supply unit for the D / A conversion circuit.
それぞれ、異なるメタル層に形成された基準電位供給線から供給されること
を特徴とする請求項２３〜２５の何れか１つに記載の液晶表示装置。 The two inputs supplied to each of the 2 n-1 first input selection circuits are:
The liquid crystal display device according to any one of claims 23 to 25, wherein the liquid crystal display devices are supplied from reference potential supply lines formed in different metal layers, respectively.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004115796A JP3873062B2 (en) | 2004-04-09 | 2004-04-09 | SELECTION CIRCUIT, SEMICONDUCTOR DEVICE INCLUDING THE SAME, D / A CONVERSION CIRCUIT, AND LIQUID CRYSTAL DISPLAY DEVICE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004115796A JP3873062B2 (en) | 2004-04-09 | 2004-04-09 | SELECTION CIRCUIT, SEMICONDUCTOR DEVICE INCLUDING THE SAME, D / A CONVERSION CIRCUIT, AND LIQUID CRYSTAL DISPLAY DEVICE |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10330507A Division JP2000156639A (en) | 1998-11-20 | 1998-11-20 | Selection circuit, semiconductor device provided with it, d/a converter and liquid crystal display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004266849A true JP2004266849A (en) | 2004-09-24 |
| JP3873062B2 JP3873062B2 (en) | 2007-01-24 |
Family
ID=33128472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004115796A Expired - Fee Related JP3873062B2 (en) | 2004-04-09 | 2004-04-09 | SELECTION CIRCUIT, SEMICONDUCTOR DEVICE INCLUDING THE SAME, D / A CONVERSION CIRCUIT, AND LIQUID CRYSTAL DISPLAY DEVICE |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3873062B2 (en) |
-
2004
- 2004-04-09 JP JP2004115796A patent/JP3873062B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3873062B2 (en) | 2007-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5046226B2 (en) | Image display device | |
| JP5472781B2 (en) | Shift register, display device, and shift register driving method | |
| US9368056B2 (en) | Display device | |
| US9495897B2 (en) | Display device, method of driving display device, and electronic appliance | |
| US9437150B2 (en) | Liquid crystal display (LCD) device | |
| JPH11507446A (en) | LCD driver IC with pixel inversion operation | |
| US7839373B2 (en) | Display device | |
| US11145267B2 (en) | Liquid crystal display device and driving method therefor | |
| JP2000156639A (en) | Selection circuit, semiconductor device provided with it, d/a converter and liquid crystal display device | |
| KR100647095B1 (en) | Selector circuit, and semiconductor device and liquid crystal display device comprising the same | |
| JP2000156639A5 (en) | ||
| JP4669501B2 (en) | SELECTION CIRCUIT, SEMICONDUCTOR DEVICE INCLUDING THE SAME, D / A CONVERSION CIRCUIT, AND LIQUID CRYSTAL DISPLAY DEVICE | |
| JP5193423B2 (en) | Display device | |
| JP2005195810A (en) | Capacitive load drive circuit and display panel drive circuit | |
| JP3873062B2 (en) | SELECTION CIRCUIT, SEMICONDUCTOR DEVICE INCLUDING THE SAME, D / A CONVERSION CIRCUIT, AND LIQUID CRYSTAL DISPLAY DEVICE | |
| JP4439023B2 (en) | Semiconductor device and display device | |
| JP2009094527A (en) | Semiconductor device | |
| US20100177072A1 (en) | Active matrix display device | |
| JP2009134055A (en) | Display device | |
| JP2005072609A (en) | Semiconductor device | |
| US20030184535A1 (en) | Display panel drive circuitry | |
| JP2006173779A (en) | Digital/analog conversion circuit and display | |
| JPWO2004102516A1 (en) | Active matrix display device and digital-analog converter | |
| KR100257067B1 (en) | Circuit driver data of liquid display crystal | |
| TWI438758B (en) | Gray scale voltage decoder and digital-to-analog converter including the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060331 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060725 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060925 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060928 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061023 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091027 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131027 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |